JP2000048573A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JP2000048573A JP2000048573A JP10216259A JP21625998A JP2000048573A JP 2000048573 A JP2000048573 A JP 2000048573A JP 10216259 A JP10216259 A JP 10216259A JP 21625998 A JP21625998 A JP 21625998A JP 2000048573 A JP2000048573 A JP 2000048573A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- buffer circuit
- supply voltage
- memory module
- memory modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリモジュールにおける消費電力を省くこ
とができるバッファ回路を提供する。 【解決手段】 メモリモジュール２２−１〜２２−ｎに
接続されたバッファ回路２０に供給する電源電圧ＶH，
ＶM，ＶLを選択する電源切換スイッチ２６，２８，３０
と、メモリモジュール２２−１〜２２−ｎの負荷容量に
応じて電源切換スイッチ２６，２８，３０によって選択
される電源電圧を決定する電源電圧決定回路２４とを備
える。
とができるバッファ回路を提供する。 【解決手段】 メモリモジュール２２−１〜２２−ｎに
接続されたバッファ回路２０に供給する電源電圧ＶH，
ＶM，ＶLを選択する電源切換スイッチ２６，２８，３０
と、メモリモジュール２２−１〜２２−ｎの負荷容量に
応じて電源切換スイッチ２６，２８，３０によって選択
される電源電圧を決定する電源電圧決定回路２４とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、バッファ回路に係
り、特にメモリを駆動するためのバッファ回路に関す
る。
り、特にメモリを駆動するためのバッファ回路に関す
る。
【０００２】
【従来の技術】バッファ回路は、インピーダンス変換等
のために電子回路又は電気回路の種々の部位に設けられ
る。コンピュータ等の各種情報機器に用いられるメモリ
モジュールに対しても電源電圧を供給するためにバッフ
ァ回路が設けられている。
のために電子回路又は電気回路の種々の部位に設けられ
る。コンピュータ等の各種情報機器に用いられるメモリ
モジュールに対しても電源電圧を供給するためにバッフ
ァ回路が設けられている。
【０００３】図３は、従来のバッファ回路を示すブロッ
ク図である。図３において、１０はバッファ回路であ
り、メモリモジュール１２−１〜１２−ｎへ電源電圧を
供給する。メモリモジュール１２−１〜１２−ｎは、例
えばＳＩＭＭ（Single In-line Memory Module）やＤＩ
ＭＭ（Dual In-line Memory Module）等である。また、
ＣＭＯＳを用いたＳＲＡＭ（Static RAM）等である。
ク図である。図３において、１０はバッファ回路であ
り、メモリモジュール１２−１〜１２−ｎへ電源電圧を
供給する。メモリモジュール１２−１〜１２−ｎは、例
えばＳＩＭＭ（Single In-line Memory Module）やＤＩ
ＭＭ（Dual In-line Memory Module）等である。また、
ＣＭＯＳを用いたＳＲＡＭ（Static RAM）等である。
【０００４】メモリモジュール１２−１〜１２−ｎの数
は固定されている訳ではなく、増減することができる。
これらのメモリモジュール２２−１〜２２−ｎの電源供
給線は互いに接続され、バッファ回路１０の出力端に接
続されている。メモリモジュール１２−１〜１２−ｎの
電源供給線が互いに接続されている理由は、回路の単純
化等の理由による。
は固定されている訳ではなく、増減することができる。
これらのメモリモジュール２２−１〜２２−ｎの電源供
給線は互いに接続され、バッファ回路１０の出力端に接
続されている。メモリモジュール１２−１〜１２−ｎの
電源供給線が互いに接続されている理由は、回路の単純
化等の理由による。
【０００５】バッファ回路１０は電源電圧ＶCCから例え
ば５［Ｖ］の電圧が供給され、インピーダンス変換を行
ってその出力端からメモリモジュール１２−１〜１２−
ｎへ出力する。バッファ回路１０から出力される電圧は
予め定められた所定の値（例えば５［Ｖ］）であり、そ
の値は固定されている。
ば５［Ｖ］の電圧が供給され、インピーダンス変換を行
ってその出力端からメモリモジュール１２−１〜１２−
ｎへ出力する。バッファ回路１０から出力される電圧は
予め定められた所定の値（例えば５［Ｖ］）であり、そ
の値は固定されている。
【０００６】図４は、図３中のメモリモジュール１２−
１〜１２−ｎに電源電圧が投入された場合の入力電圧の
立ち上がり特性を示す図である。図４中において、符号
Ｓ1が付された直線は、メモリモジュール１２−１のみ
に電源電圧ＶCCが供給された場合の立ち上がり特性を示
す直線であり、符号Ｓ2が付された直線は、メモリモジ
ュール１２−１及びメモリモジュール１２−２が装着さ
れている場合の立ち上がり特性を示す直線であり、符号
Ｓnが付された直線は、メモリモジュール１２−１〜メ
モリモジュール１２−ｎが装着されている場合の立ち上
がり特性を示す直線である。メモリモジュール１２−１
〜１２−ｎが装着される数が増加するにつれ負荷容量は
増大する。
１〜１２−ｎに電源電圧が投入された場合の入力電圧の
立ち上がり特性を示す図である。図４中において、符号
Ｓ1が付された直線は、メモリモジュール１２−１のみ
に電源電圧ＶCCが供給された場合の立ち上がり特性を示
す直線であり、符号Ｓ2が付された直線は、メモリモジ
ュール１２−１及びメモリモジュール１２−２が装着さ
れている場合の立ち上がり特性を示す直線であり、符号
Ｓnが付された直線は、メモリモジュール１２−１〜メ
モリモジュール１２−ｎが装着されている場合の立ち上
がり特性を示す直線である。メモリモジュール１２−１
〜１２−ｎが装着される数が増加するにつれ負荷容量は
増大する。
【０００７】図４に示されたように、メモリモジュール
１２−１〜１２−ｎの装着されている数に応じて同一の
値を有する電源電圧が投入された場合であっても立ち上
がり時間が異なる。図４に示した例では、メモリモジュ
ール１２−１のみが装着されている場合が最も立ち上が
りが早く（立ち上がり時間ｔ1）、次いでメモリモジュ
ール１２−１及びメモリモジュール１２−２が装着され
た場合が立ち上がり時間が短く（立ち上がり時間
ｔ2）、メモリモジュール１２−１〜メモリモジュール
１２−ｎが装着された場合となる（立ち上がり時間
ｔn）。
１２−１〜１２−ｎの装着されている数に応じて同一の
値を有する電源電圧が投入された場合であっても立ち上
がり時間が異なる。図４に示した例では、メモリモジュ
ール１２−１のみが装着されている場合が最も立ち上が
りが早く（立ち上がり時間ｔ1）、次いでメモリモジュ
ール１２−１及びメモリモジュール１２−２が装着され
た場合が立ち上がり時間が短く（立ち上がり時間
ｔ2）、メモリモジュール１２−１〜メモリモジュール
１２−ｎが装着された場合となる（立ち上がり時間
ｔn）。
【０００８】
【発明が解決しようとする課題】ところで、上述したメ
モリモジュール１２−１〜１２−ｎがＣＭＯＳ回路であ
る場合、その消費電力Ｗは、電源電圧をＶ、負荷容量を
Ｃ、動作周波数をｆとすると、 Ｗ＝βＣＶｆ （βは比例定数） で与えられ、消費電力Ｗは、電源電圧Ｖ、負荷容量Ｃ、
及び動作周波数ｆに比例する。
モリモジュール１２−１〜１２−ｎがＣＭＯＳ回路であ
る場合、その消費電力Ｗは、電源電圧をＶ、負荷容量を
Ｃ、動作周波数をｆとすると、 Ｗ＝βＣＶｆ （βは比例定数） で与えられ、消費電力Ｗは、電源電圧Ｖ、負荷容量Ｃ、
及び動作周波数ｆに比例する。
【０００９】上述したようにメモリモジュール１２−１
〜１２−ｎの数は増減することができるが、メモリモジ
ュール１２−１〜１２−ｎの数が少なく負荷容量が小さ
い場合であっても、メモリモジュールの数が多く負荷容
量が大きい場合と同じ電源電圧ＶCCを供給していたた
め、不要な電力を消費していた。近年は、コンピュータ
等の情報機器の携帯性が重要となっており、無駄な消費
電力は極力省く必要がある。また、図２に示したよう
に、装着されるメモリモジュール１２−１〜１２−ｎの
数に応じて立ち上がり時間が異なるという問題もある。
〜１２−ｎの数は増減することができるが、メモリモジ
ュール１２−１〜１２−ｎの数が少なく負荷容量が小さ
い場合であっても、メモリモジュールの数が多く負荷容
量が大きい場合と同じ電源電圧ＶCCを供給していたた
め、不要な電力を消費していた。近年は、コンピュータ
等の情報機器の携帯性が重要となっており、無駄な消費
電力は極力省く必要がある。また、図２に示したよう
に、装着されるメモリモジュール１２−１〜１２−ｎの
数に応じて立ち上がり時間が異なるという問題もある。
【００１０】本発明は、上記事情に鑑みてなされたもの
であり、メモリモジュールにおける消費電力を省くこと
ができるバッファ回路を提供することを目的とする。
であり、メモリモジュールにおける消費電力を省くこと
ができるバッファ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、メモリモジュールに接続されたバッファ
回路に供給する電源電圧を選択する選択手段と、前記メ
モリモジュールの負荷容量に応じて前記選択手段によっ
て選択される電源電圧を決定する決定手段とを具備する
ことを特徴とする。また、本発明は、前記決定手段が、
前記メモリモジュールの負荷容量が大きい場合には高い
値の電源電圧を決定することを特徴とする。また、本発
明は、前記決定手段が、前記メモリモジュールの負荷容
量が大きい場合には高い値の電源電圧を決定し、前記メ
モリモジュールの入力電圧の立ち上がり時間をほぼ一定
とすることを特徴とする。
に、本発明は、メモリモジュールに接続されたバッファ
回路に供給する電源電圧を選択する選択手段と、前記メ
モリモジュールの負荷容量に応じて前記選択手段によっ
て選択される電源電圧を決定する決定手段とを具備する
ことを特徴とする。また、本発明は、前記決定手段が、
前記メモリモジュールの負荷容量が大きい場合には高い
値の電源電圧を決定することを特徴とする。また、本発
明は、前記決定手段が、前記メモリモジュールの負荷容
量が大きい場合には高い値の電源電圧を決定し、前記メ
モリモジュールの入力電圧の立ち上がり時間をほぼ一定
とすることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態によるバッファ回路について詳細に説明する。
図１は、本発明の一実施形態によるバッファ回路の構成
を示すブロック図である。図１において２０はバッファ
回路であり、メモリモジュール２２−１〜２２−ｎへ電
源電圧を供給する。メモリモジュール２２−１〜２２−
ｎは、例えばＳＩＭＭ（Single In-line Memory Modul
e）やＤＩＭＭ（Dual In-line Memory Module）等であ
る。また、ＣＭＯＳを用いたＳＲＡＭ（Static RAM）等
である。
実施形態によるバッファ回路について詳細に説明する。
図１は、本発明の一実施形態によるバッファ回路の構成
を示すブロック図である。図１において２０はバッファ
回路であり、メモリモジュール２２−１〜２２−ｎへ電
源電圧を供給する。メモリモジュール２２−１〜２２−
ｎは、例えばＳＩＭＭ（Single In-line Memory Modul
e）やＤＩＭＭ（Dual In-line Memory Module）等であ
る。また、ＣＭＯＳを用いたＳＲＡＭ（Static RAM）等
である。
【００１３】メモリモジュール２２−１〜２２−ｎの数
は固定されている訳ではなく、増減することができる。
これらのメモリモジュール２２−１〜２２−ｎの電源供
給線は互いに接続され、バッファ回路２０の出力端に接
続されている。メモリモジュール２２−１〜２２−ｎの
電源供給線が互いに接続されている理由は、回路の単純
化等の理由による。メモリモジュール２２−１〜２２−
ｎの最小構成はメモリモジュール２２−１のみが装着さ
れている場合である。また、最大構成はメモリモジュー
ル２２−１〜２２−ｎの全てが装着されている場合であ
る。
は固定されている訳ではなく、増減することができる。
これらのメモリモジュール２２−１〜２２−ｎの電源供
給線は互いに接続され、バッファ回路２０の出力端に接
続されている。メモリモジュール２２−１〜２２−ｎの
電源供給線が互いに接続されている理由は、回路の単純
化等の理由による。メモリモジュール２２−１〜２２−
ｎの最小構成はメモリモジュール２２−１のみが装着さ
れている場合である。また、最大構成はメモリモジュー
ル２２−１〜２２−ｎの全てが装着されている場合であ
る。
【００１４】また、電源電圧としては３種類の異なる電
源電圧ＶH，ＶM，ＶLが設けられており、電源切換スイ
ッチ２６，２８，３０によりバッファ回路２０と接続す
る電源電圧を何れか１つ選択する。上記電源から供給さ
れる電源電圧値の大小関係はＶH＞ＶM＞ＶLである。電
源切換スイッチ２６，２８，３０の開閉状態は後述の電
源電圧決定回路２４によって決定され、制御される。
源電圧ＶH，ＶM，ＶLが設けられており、電源切換スイ
ッチ２６，２８，３０によりバッファ回路２０と接続す
る電源電圧を何れか１つ選択する。上記電源から供給さ
れる電源電圧値の大小関係はＶH＞ＶM＞ＶLである。電
源切換スイッチ２６，２８，３０の開閉状態は後述の電
源電圧決定回路２４によって決定され、制御される。
【００１５】バッファ回路２０は、電源電圧として供給
される電源電圧ＶH，ＶM，ＶLの何れか１つの電源電圧
が供給され。インピーダンス変換を行ってその出力端か
らメモリモジュール２２−１〜２２−ｎへ出力する。バ
ッファ回路１０から出力される電圧は上記切換スイッチ
２６，２８，３０によって選択された電源電圧である。
される電源電圧ＶH，ＶM，ＶLの何れか１つの電源電圧
が供給され。インピーダンス変換を行ってその出力端か
らメモリモジュール２２−１〜２２−ｎへ出力する。バ
ッファ回路１０から出力される電圧は上記切換スイッチ
２６，２８，３０によって選択された電源電圧である。
【００１６】電源電圧決定回路２４は、メモリモジュー
ル２２−１〜２２−ｎの入力電圧の立ち上がり時間が、
所望の立ち上がり時間を満たすことができる最小の電圧
となるようバッファ回路の電源電圧を決定する。前述し
たように入力電圧の立ち上がり時間は、負荷容量に比例
し、電源電圧に反比例するため、ほぼ一定の立ち上がり
時間を満たすためには、メモリモジュールの数が少な
く、負荷容量が小さい場合は電源電圧を低くし、逆にメ
モリモジュールの数が多く、負荷容量が大きい場合は、
電源電圧を高くする必要がある。
ル２２−１〜２２−ｎの入力電圧の立ち上がり時間が、
所望の立ち上がり時間を満たすことができる最小の電圧
となるようバッファ回路の電源電圧を決定する。前述し
たように入力電圧の立ち上がり時間は、負荷容量に比例
し、電源電圧に反比例するため、ほぼ一定の立ち上がり
時間を満たすためには、メモリモジュールの数が少な
く、負荷容量が小さい場合は電源電圧を低くし、逆にメ
モリモジュールの数が多く、負荷容量が大きい場合は、
電源電圧を高くする必要がある。
【００１７】電源電圧決定回路２４は、メモリモジュー
ル２２−１〜２２−ｎの負荷容量に応じてバッファ回路
２０に供給する電圧を決定する。つまり、電源電圧決定
回路２４はメモリモジュール２２−１〜２２−ｎの負荷
容量が予め定められた第１閾値より小さい場合は、電源
電圧ＶLがバッファ回路２０に供給されるよう電源切換
スイッチ３０のみがオン状態となり電源切換スイッチ２
６，２８がオフ状態となるよう制御する。
ル２２−１〜２２−ｎの負荷容量に応じてバッファ回路
２０に供給する電圧を決定する。つまり、電源電圧決定
回路２４はメモリモジュール２２−１〜２２−ｎの負荷
容量が予め定められた第１閾値より小さい場合は、電源
電圧ＶLがバッファ回路２０に供給されるよう電源切換
スイッチ３０のみがオン状態となり電源切換スイッチ２
６，２８がオフ状態となるよう制御する。
【００１８】一方、電源電圧決定回路２４はメモリモジ
ュール２２−１〜２２−ｎの負荷容量が予め定められた
第２閾値より大きい場合は、電源電圧ＶHがバッファ回
路２０に供給されるよう電源切換スイッチ２６のみがオ
ン状態となり電源切換スイッチ２８，３０がオフ状態と
なるよう制御する。また、上記メモリモジュール２２−
１〜２２−ｎの負荷容量が上記第１閾値と第２閾値との
間である場合には、電源電圧ＶMがバッファ回路２０に
供給されるよう電源切換スイッチ２８のみがオン状態と
なり電源切換スイッチ２６，３０がオフ状態となるよう
制御する。
ュール２２−１〜２２−ｎの負荷容量が予め定められた
第２閾値より大きい場合は、電源電圧ＶHがバッファ回
路２０に供給されるよう電源切換スイッチ２６のみがオ
ン状態となり電源切換スイッチ２８，３０がオフ状態と
なるよう制御する。また、上記メモリモジュール２２−
１〜２２−ｎの負荷容量が上記第１閾値と第２閾値との
間である場合には、電源電圧ＶMがバッファ回路２０に
供給されるよう電源切換スイッチ２８のみがオン状態と
なり電源切換スイッチ２６，３０がオフ状態となるよう
制御する。
【００１９】図２は、図１中のメモリモジュール２２−
１〜２２−ｎに電源が投入された場合の入力電圧の立ち
上がり特性を示す図である。図２中において、符号Ｓ10
が付された直線は、メモリモジュール２２−１のみが装
着されて、負荷容量が小さい場合に電源ＶLが供給され
たときの立ち上がり特性を示す直線であり、符号Ｓ13が
付された直線は、メモリモジュール２２−１〜メモリモ
ジュール２２−ｎが装着され、負荷容量が大きい場合に
電源ＶHが供給されたときの立ち上がり特性を示す直線
である。また符号Ｓ12が付された直線は、例えばメモリ
モジュール２２−１及びメモリモジュール２２−２が装
着されている場合の立ち上がり特性を示す直線である。
１〜２２−ｎに電源が投入された場合の入力電圧の立ち
上がり特性を示す図である。図２中において、符号Ｓ10
が付された直線は、メモリモジュール２２−１のみが装
着されて、負荷容量が小さい場合に電源ＶLが供給され
たときの立ち上がり特性を示す直線であり、符号Ｓ13が
付された直線は、メモリモジュール２２−１〜メモリモ
ジュール２２−ｎが装着され、負荷容量が大きい場合に
電源ＶHが供給されたときの立ち上がり特性を示す直線
である。また符号Ｓ12が付された直線は、例えばメモリ
モジュール２２−１及びメモリモジュール２２−２が装
着されている場合の立ち上がり特性を示す直線である。
【００２０】図２に示されたように、メモリモジュール
２２−１のみが装着されている場合は負荷容量が小さい
ため電源電圧を小さくし（ＶL）、入力電圧の値がこの
電源電圧ＶLとなるまでの時間をｔ1としている。また、
メモリモジュール２２−１〜２２−ｎが装着されている
場合は負荷容量が大きいため、電源電圧を大きくし（Ｖ
H）、入力電圧の値がこの電源電圧ＶHとなるまでの時間
をｔ3としている。
２２−１のみが装着されている場合は負荷容量が小さい
ため電源電圧を小さくし（ＶL）、入力電圧の値がこの
電源電圧ＶLとなるまでの時間をｔ1としている。また、
メモリモジュール２２−１〜２２−ｎが装着されている
場合は負荷容量が大きいため、電源電圧を大きくし（Ｖ
H）、入力電圧の値がこの電源電圧ＶHとなるまでの時間
をｔ3としている。
【００２１】更に、例えばメモリモジュール２２−１及
びメモリモジュール２２−２が装着されている場合は、
立ち上がりの傾斜が直線Ｓ10の傾斜と直線Ｓ1nの傾斜と
の中間の傾斜となるので、電源電圧をＶLとＶHとの間の
値とし（ＶM）入力電圧の値がこの電源電圧ＶMとなるま
での時間をｔ2としている。上記時間ｔ1、ｔ2、ｔnは、
ｔ1＝ｔ2＝ｔnの関係を満たす。よって、メモリモジュ
ール２２−１〜２２−ｎの数に依存せず、立ち上がり時
間をほぼ等しくすることができる。
びメモリモジュール２２−２が装着されている場合は、
立ち上がりの傾斜が直線Ｓ10の傾斜と直線Ｓ1nの傾斜と
の中間の傾斜となるので、電源電圧をＶLとＶHとの間の
値とし（ＶM）入力電圧の値がこの電源電圧ＶMとなるま
での時間をｔ2としている。上記時間ｔ1、ｔ2、ｔnは、
ｔ1＝ｔ2＝ｔnの関係を満たす。よって、メモリモジュ
ール２２−１〜２２−ｎの数に依存せず、立ち上がり時
間をほぼ等しくすることができる。
【００２２】以上のように、メモリモジュール２２−１
〜２２−ｎの数に応じて、バッファ回路２０に供給する
電源電圧の値を変えて立ち上がり時間をほぼ一定として
いるが、これは同時にメモリモジュール２２−１〜２２
−ｎの数に応じて供給する電源電圧の値を変えている。
従って、メモリモジュール２２−１〜２２−ｎの数に応
じて、電源電圧を変えることができるため、従来の電源
電圧が一定であったバッファ回路に比べ消費電力を低減
することができる。
〜２２−ｎの数に応じて、バッファ回路２０に供給する
電源電圧の値を変えて立ち上がり時間をほぼ一定として
いるが、これは同時にメモリモジュール２２−１〜２２
−ｎの数に応じて供給する電源電圧の値を変えている。
従って、メモリモジュール２２−１〜２２−ｎの数に応
じて、電源電圧を変えることができるため、従来の電源
電圧が一定であったバッファ回路に比べ消費電力を低減
することができる。
【００２３】尚、上記実施形態においてはバッファ回路
２０に供給する電源電圧はＶH，ＶM，ＶLの３種類であ
ったが、本発明はこれに限られず、メモリモジュール２
２−１〜２２−ｎの特性等に応じて変更可能である。
２０に供給する電源電圧はＶH，ＶM，ＶLの３種類であ
ったが、本発明はこれに限られず、メモリモジュール２
２−１〜２２−ｎの特性等に応じて変更可能である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
メモリモジュールに接続されたバッファ回路に供給する
電源電圧を選択する選択手段と、前記メモリモジュール
の負荷容量に応じて前記選択手段によって選択される電
源電圧を決定する決定手段とを備えたので、メモリモジ
ュールの数に応じた電源電圧を供給することができるた
め、従来の電源電圧が一定であったバッファ回路に比べ
消費電力を低減することができるという効果がある。ま
た、メモリモジュールの入力電圧の立ち上がり時間をほ
ぼ一定とすることができるという効果がある。
メモリモジュールに接続されたバッファ回路に供給する
電源電圧を選択する選択手段と、前記メモリモジュール
の負荷容量に応じて前記選択手段によって選択される電
源電圧を決定する決定手段とを備えたので、メモリモジ
ュールの数に応じた電源電圧を供給することができるた
め、従来の電源電圧が一定であったバッファ回路に比べ
消費電力を低減することができるという効果がある。ま
た、メモリモジュールの入力電圧の立ち上がり時間をほ
ぼ一定とすることができるという効果がある。
【図１】 本発明の一実施形態によるバッファ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１中のメモリモジュール２２−１〜２２−
ｎに電源が投入された場合の入力電圧の立ち上がり特性
を示す図である。
ｎに電源が投入された場合の入力電圧の立ち上がり特性
を示す図である。
【図３】 従来のバッファ回路を示すブロック図であ
る。
る。
【図４】 図３中のメモリモジュール１２−１〜１２−
ｎに電源電圧が投入された場合の入力電圧の立ち上がり
特性を示す図である。
ｎに電源電圧が投入された場合の入力電圧の立ち上がり
特性を示す図である。
２０ バッファ回路 ２４ 電源電圧決定回路（決定手段） ２２−１〜２２−ｎ メモリモジュール ２６，２８，３０ 電源切換スイッチ（選択手段）
Claims (3)
- 【請求項１】 メモリモジュールに接続されたバッファ
回路に供給する電源電圧を選択する選択手段と、 前記メモリモジュールの負荷容量に応じて前記選択手段
によって選択される電源電圧を決定する決定手段とを具
備することを特徴とするバッファ回路。 - 【請求項２】 前記決定手段は、前記メモリモジュール
の負荷容量が大きい場合には高い値の電源電圧を決定す
ることを特徴とする請求項１記載のバッファ回路。 - 【請求項３】 前記決定手段は、前記メモリモジュール
の負荷容量が大きい場合には高い値の電源電圧を決定
し、前記メモリモジュールの入力電圧の立ち上がり時間
をほぼ一定とすることを特徴とする請求項１記載のバッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10216259A JP2000048573A (ja) | 1998-07-30 | 1998-07-30 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10216259A JP2000048573A (ja) | 1998-07-30 | 1998-07-30 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000048573A true JP2000048573A (ja) | 2000-02-18 |
Family
ID=16685761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10216259A Pending JP2000048573A (ja) | 1998-07-30 | 1998-07-30 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000048573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016126448A (ja) * | 2014-12-26 | 2016-07-11 | キヤノン株式会社 | 半導体回路装置 |
-
1998
- 1998-07-30 JP JP10216259A patent/JP2000048573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016126448A (ja) * | 2014-12-26 | 2016-07-11 | キヤノン株式会社 | 半導体回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5644255A (en) | Circuits systems and methods for reducing power loss during transfer of data across a conductive line | |
| US6525593B1 (en) | Method and apparatus for local and global power management in a programmable analog circuit | |
| US8149048B1 (en) | Apparatus and method for programmable power management in a programmable analog circuit block | |
| US5548765A (en) | Power saving display subsystem for portable computers | |
| KR100385780B1 (ko) | 용량성 부하 구동회로 및 구동회로 시스템 | |
| US8456199B2 (en) | Reducing current leakage in a semiconductor device | |
| US20080043560A1 (en) | Dual mode sram architecture for voltage scaling and power management | |
| KR20040107737A (ko) | 전원공급모듈과, ｃｐｕ의 전원공급시스템 및 이를 구비한컴퓨터 | |
| US20040095306A1 (en) | Driving circuit for driving capacitive element with reduced power loss in output stage | |
| TW463462B (en) | Integrated semiconductor-circuit | |
| JPH05313612A (ja) | 液晶表示装置及び電子機器 | |
| US20010028338A1 (en) | Liquid crystal display device | |
| JP2000048573A (ja) | バッファ回路 | |
| US6330679B1 (en) | Input buffer circuit with dual power down functions | |
| JP2737452B2 (ja) | 電源システム | |
| US7342452B2 (en) | Control circuit for operational amplifier and method thereof | |
| JPH0555842A (ja) | 半導体装置 | |
| US6930540B2 (en) | Integrated circuit with voltage divider and buffered capacitor | |
| JPH11167439A (ja) | 多段階の電源選択状態を有する情報処理装置 | |
| US4961008A (en) | Power reduction during power down | |
| US6646473B1 (en) | Multiple supply voltage dynamic logic | |
| KR102383681B1 (ko) | 전력 제공 방법 및 전력 제공 장치 | |
| CN114694571B (zh) | 显示驱动电路和其驱动方法 | |
| TW201029326A (en) | Output buffer and source driver using thereof | |
| US4340871A (en) | Low power oscillator having clamping transistors across its timing capacitors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |