JP2013211001A

JP2013211001A - 半導体装置

Info

Publication number: JP2013211001A
Application number: JP2013023965A
Authority: JP
Inventors: Tatsuji Nishijima; 辰司西島
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-03-01
Filing date: 2013-02-12
Publication date: 2013-10-10
Anticipated expiration: 2033-02-12
Also published as: JP2017076804A; JP6334650B2; US20130232365A1; KR102066282B1; US9207751B2; JP6697023B2; JP6046514B2; JP2018142354A; KR20130100719A

Abstract

【課題】消費電力を小さく抑えることができる半導体装置を提供する。
【解決手段】制御装置、演算装置、及びレジスタの機能を有するＣＰＵコアと、単数行または複数行のメモリセルをそれぞれ有するブロックを、複数有する第１記憶装置と、上記ＣＰＵコアで扱うデータを、上記第１記憶装置が有する複数の上記ブロックのうち、上記ＣＰＵコアにより選択された第１ブロックから複製して記憶する第２記憶装置と、複数の上記ブロックへの電源電圧の供給をそれぞれ制御する複数のスイッチと、複数の上記ブロックのうち、上記第１ブロック以外の第２ブロックのアドレスを把握するメモリ管理ユニットと、上記アドレスを用いて、上記複数のスイッチのいずれかをオフにし、上記第２ブロックへの電源電圧の供給を停止するパワーコントローラと、を有する半導体装置。
【選択図】図１

Description

本発明は、記憶装置を用いた半導体装置に関する。

中央演算処理装置（ＣＰＵ：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などの半導体装置は、動作速度や集積度を向上させるために半導体素子の微細化が進められており、チャネル長が３０ｎｍ程度のトランジスタが製造されるに至っている。一方で、ＣＰＵは、半導体素子が微細化されることにより、トランジスタのリーク電流に起因する消費電力（リーク電力）が増加している。具体的に、従来では、ＣＰＵにおける消費電力のほとんどが演算時の消費電力（動作電力）であったが、近年ではＣＰＵにおける消費電力の１割以上をリーク電力が占めるようになった。

そこで、パワーゲートを用い、使用していない集積回路において電源を遮断することでＣＰＵの消費電力を低減させる、ノーマリオフコンピュータと呼ばれる技術が注目されている。特にメインメモリは、高い処理能力のＣＰＵを実現するために大容量化されていることが多く、近年のデスクトップ型のパーソナルコンピュータでは、その容量は数ギガバイトまで及んでいる。よって、メインメモリは、キャッシュメモリと同様に、ＣＰＵの中でもリーク電力が大きい集積回路の一つに相当する。

下記の特許文献１には、ＣＰＵが省電力モードに移行した場合に、電源制御部によりメインメモリへの電源供給が停止される計算機システムについて、開示されている。

特開２０１０−０４４４６０号公報

特許文献１に記載の計算機システムでは、メインメモリへのアクセスが全く生じない期間において、メインメモリへの電源供給の停止を行う必要がある。しかし、ＣＰＵを用いたコンピュータやサーバなどの半導体装置では、その処理能力を高めるために、ハードディスクなどの補助記憶装置への低速なアクセスの頻度を低く抑えて、メインメモリを大容量化しているという技術的な背景があり、メインメモリへのアクセスが生じない期間を長く確保することは難しい。よって、上記期間において電源供給の停止を行っても、メインメモリにおける消費電力削減の効果はさして高くない。

上述したような技術的背景のもと、本発明は、消費電力を小さく抑えることができる半導体装置の提供を課題の一つとする。

メインメモリ（主記憶装置）が数ギガバイト程度まで大容量化されているのに対し、キャッシュ（緩衝記憶装置）の容量は多くても数十メガバイト程度であり、メインメモリに比べてキャッシュの容量は著しく小さい。よって、演算回路や制御装置などの機能を含むＣＰＵコアで扱われるデータは、メインメモリに格納されているデータのほんの一部に相当し、メインメモリにアクセスが全くない期間は短いとしても、一定期間においてメインメモリの大部分にはアクセスがなされていないと考えられる。

そこで、本発明の一態様では、メインメモリとしての機能を有する記憶装置において、複数のメモリセルを複数のブロックに分割し、ブロックごとに電源電圧の供給を制御する。また、メインメモリが有する複数のブロックのうち、キャッシュによりデータが参照されていないブロック、或いは、キャッシュによりデータが参照されてから長い時間が経過したブロックを、メモリ管理ユニットにおいて把握する。そして、パワーコントローラによって、上記ブロックの全て或いはいずれかにおいて、電源電圧の供給を停止する。

本発明の一態様では、メインメモリのうち、キャッシュによりデータが参照された時期が最近であるメモリセル、及びその近傍のメモリセルほど、キャッシュにより次にデータが参照されるまでの期間が短い可能性が高いと仮定した。そして、上記仮定に基づき、次回アクセスされるまでの期間が長いであろうブロックを予測し、当該ブロックへの電源電圧の供給を停止することで、リーク電力を削減することができる。

また、本発明の一態様では、電源電圧の供給によりデータの書き込みと読み出しが可能であり、なおかつ、電源電圧の供給が停止しても所定の期間においてデータが保持される記憶素子を、メモリセルに用いる。上記構成により、電源電圧の供給が停止されたブロックにおいて、データが消失されるのを防ぎ、電源電圧の供給が再開された後でも、上記データの読み出しが可能となる。

具体的に、上記記憶素子には、電源電圧の供給が停止されてもデータを保持することができる、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子や、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどの記憶素子を用いることができる。

特に、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子を用いた場合、電荷の供給によりデータの書き込みを行うので、ＭＲＡＭなどに比べてデータの書き込みに要する電流を１／１００程度に抑えることができる。よって、上記記憶素子を用いた本発明の一態様に係る半導体装置では、消費電力を抑えることができる。

さらに、本発明の一態様では、複数のメモリセルを行ごとに選択する信号を、各行のメモリセルに供給するデコーダ、インバータなどの駆動回路を、ブロックごとに設ける。そして、一のブロックへの電源電圧の供給が停止される際に、上記一のブロックに対応するデコーダ、インバータなどの回路への電源電圧の供給を停止する構成としても良い。

上記構成により、デコーダ、インバータなどの駆動回路における、リーク電力をも削減することができる。

本発明の一態様では、上記構成により、消費電力を小さく抑えることができる半導体装置を提供することができる。

半導体装置の構成を示す図。半導体装置の構成を示す図。メインメモリの構成を示す図。半導体装置の構成を示す図。デコーダの構成を示す図。メモリセルの構成を示す図。メモリセルの構成を示す図。特性評価用回路の回路図。特性評価用回路のタイミングチャート。特性評価用回路における時間と、出力信号の電位Ｖｏｕｔとの関係を示す図。特性評価用回路における時間と、該測定によって算出されたリーク電流との関係を示す図。特性評価用回路におけるノードＡの電位とリーク電流の関係を示す図。半導体装置の断面図。電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本発明は、マイクロプロセッサ、画像処理回路、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの集積回路や、ＲＦタグ、半導体表示装置等の半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）等や、中央演算装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。

（実施の形態１）
図１（Ａ）に、本発明の一態様に係る半導体装置１００の構成を、一例としてブロック図で示す。なお、図１（Ａ）に示すブロック図では、半導体装置１００内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。

図１（Ａ）に示す半導体装置１００は、ＣＰＵコア１０１と、メインメモリ１０２と、キャッシュ１０３と、ＭＭＵ（メモリ管理ユニット）１０４と、パワースイッチ１０５と、パワーコントローラ１０６とを有する。

図１（Ａ）に示すＣＰＵコア１０１は、制御装置１０７と、演算装置１０８と、レジスタ１０９とを有する。制御装置１０７は、入力された命令をデコードし、実行する機能を有する。演算装置１０８は、四則演算、論理演算などの各種演算処理を行う機能を有する。レジスタ１０９は、演算装置１０８の演算処理の途中で得られたデータ、演算装置１０８の演算処理の結果得られたデータ、制御装置１０７において次に実行される命令のデータやそのアドレスなどを記憶する機能を有する。

なお、図１（Ａ）では、制御装置１０７と、演算装置１０８と、レジスタ１０９とが互いに独立してＣＰＵコア１０１に含まれている構成を示している。しかし、制御装置１０７の機能と演算装置１０８の機能とを併せ持った装置が、ＣＰＵコア１０１に含まれていても良い。また、レジスタ１０９は、制御装置１０７の一部、演算装置１０８の一部、或いは、制御装置１０７の機能と演算装置１０８の機能とを併せ持った装置の一部であっても良い。

メインメモリ１０２は、演算装置１０８における演算処理に用いられるデータや、制御装置１０７において実行される命令のデータなどを記憶する機能を有する。キャッシュ１０３は、メインメモリ１０２に格納されているデータのうち、使用頻度の高いデータを一時的に記憶しておく機能を有する。

本発明の一態様では、メインメモリ１０２は、データを記憶するための複数のメモリセルを有する。そして、複数のメモリセルは、一行または複数行ごとに幾つかのブロックに分割されている。具体的に、各ブロックは、１行または複数行のメモリセルを有する。

ＭＭＵ１０４は、メインメモリ１０２のどのアドレスのメモリセルが、キャッシュ１０３により参照されたか、すなわちアクセスされてデータの複製が行われたかどうかを、把握する機能を有する。データが参照されたメモリセルのアドレスについて、ＭＭＵ１０４は、ＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）などの記憶装置に一時的に記憶させておくことができる。

なお、ＭＭＵ１０４の一部がＴＬＢとしての機能を有していても良いし、ＴＬＢとしての機能を有する記憶装置が、ＭＭＵ１０４とは別に、半導体装置１００に設けられていても良い。

パワースイッチ１０５は、メインメモリ１０２への電源電圧の供給を、ブロックごとに制御する機能を有する。パワースイッチ１０５は複数のスイッチを有し、複数のスイッチはそれぞれ、複数の各ブロックへの電源電圧の供給を制御する。具体的に、複数のスイッチのいずれかのスイッチがオン（導通状態）である場合、上記スイッチを介して対応するブロックへの電源電圧の供給が行われる。また、複数のスイッチのいずれかのスイッチがオフ（非導通状態）である場合、上記スイッチにより対応するブロックへの電源電圧の供給が停止される。

パワーコントローラ１０６は、パワースイッチ１０５の動作を制御することで、メインメモリ１０２が有する各ブロックへの、電源電圧の供給を管理する機能を有する。具体的には、パワースイッチ１０５が有する複数のスイッチのうち、電源電圧の供給を行うブロックに対応するスイッチをオンにするための命令を、パワースイッチ１０５に送る。また、パワースイッチ１０５が有する複数のスイッチのうち、電源電圧の供給を停止するブロックに対応するスイッチを、オフにするための命令を、パワースイッチ１０５に送る。

なお、パワーコントローラ１０６は、半導体装置１００が有する、メインメモリ１０２以外への電源電圧の供給を制御する機能を有していても良い。

次いで、メインメモリ１０２と、パワースイッチ１０５の、具体的な構成の一例を、図１（Ｂ）に示す。

図１（Ｂ）に示すメインメモリ１０２は、３行のメモリセル１１０をそれぞれ有するブロック１０２ａ乃至ブロック１０２ｄを有する。なお、図１（Ｂ）では、各ブロックが有するメモリセル１１０が３行である場合を例示しているが、各ブロックが有するメモリセル１１０は１行であっても良いし、３行以外の複数行であっても良い。また、図１（Ｂ）では、メインメモリ１０２が、４つのブロックに分割されている場合を例示しているが、ブロックの数は４つに限定されず、複数であればよい。

パワースイッチ１０５は、スイッチ１０５ａ乃至スイッチ１０５ｄを有する。ブロック１０２ａ乃至ブロック１０２ｄには、スイッチ１０５ａ乃至スイッチ１０５ｄをそれぞれ介して電源電位ＶＤＤが与えられる。また、ブロック１０２ａ乃至ブロック１０２ｄには、電源電位ＶＳＳがそれぞれ与えられる。よって、ブロック１０２ａ乃至ブロック１０２ｄのそれぞれには、スイッチ１０５ａ乃至スイッチ１０５ｄのうち、対応するスイッチがオンになることで、電源電位ＶＤＤと電源電位ＶＳＳの電位差に相当する電源電圧が、供給される。

なお、スイッチ１０５ａ乃至スイッチ１０５ｄのいずれかのスイッチがオフである場合、ブロック１０２ａ乃至ブロック１０２ｄのうち当該スイッチに対応するブロックには電源電位ＶＤＤが与えられない。よって、上記ブロックは、電源電圧の供給が停止される。

本発明の一態様では、メインメモリ１０２を複数のブロックに分割し、ブロックごとに電源電圧の供給を制御することができる。そのため、アクセスがあるブロックへの電源電圧の供給を行いつつ、アクセスのないブロックへの電源電圧の供給を停止することができる。よって、メインメモリ１０２全体への電源電圧の供給を一括で制御する場合に比べて、各ブロックにおいて電源電圧の供給を停止する期間を、長く確保することができ、その分、メモリセルにおいて生じるリーク電力を削減することができる。

次いで、図２（Ａ）に示した構成を有するキャッシュ１０３と、図２（Ｂ）に示した構成を有するメインメモリ１０２及びパワースイッチ１０５を例に挙げて、ＭＭＵ１０４の具体的な動作の一例について説明する。

キャッシュ１０３は、キャッシュラインと呼ばれる記憶領域を、複数有している。図２（Ａ）では、キャッシュ１０３が、キャッシュライン０乃至キャッシュライン３の、４個のキャッシュラインを有している場合を例示している。また、各キャッシュラインが有する記憶領域は、タグ１２０、ダーティビット１２１、データフィールド１２２の３つの記憶領域に分割されて使用される。データフィールド１２２には、メインメモリ１０２から送られてくるデータが記憶される。タグ１２０には、データフィールド１２２のデータに対応した、メインメモリ１０２のアドレスが記憶される。ダーティビット１２１には、データフィールド１２２に格納されているデータが、メインメモリ１０２のデータと一致しているか否かのデータが記憶される。

なお、キャッシュ１０３は、そのデータの格納構造がダイレクトマッピング方式を採用していても良いし、フルアソシエイティブ方式を採用していても良いし、セットアソシエイティブ方式を採用していても良い。

また、図２（Ｂ）では、図１（Ｂ）と同様に、０番目から３番目の４つのブロック１０２ａ乃至ブロック１０２ｄを、メインメモリ１０２が有する場合を例示している。また、図２（Ｂ）では、ブロック１０２ａ乃至ブロック１０２ｄが、それぞれ０行目から１５行目の１６行のメモリセルを有する場合を例示している。そして、パワースイッチ１０５が有するスイッチ１０５ａ乃至スイッチ１０５ｄにより、ブロック１０２ａ乃至ブロック１０２ｄへの電源電圧の供給がそれぞれ制御されている。

そして、図２（Ａ）では、キャッシュライン０のデータフィールド１２２に、図２（Ｂ）に示すメインメモリ１０２の３番目のブロック１０２ｄが有する、８行目のメモリセルに格納された、データＡが格納されている。よって、キャッシュライン０のタグ１２０には、上記メモリセルのアドレスが格納されている。なお、８行目のメモリセルのうち、いずれの列のメモリセルにデータＡが格納されているかを示すアドレスについても、キャッシュライン０のタグ１２０に格納されていても良い。

よって、タグ１２０に格納されたアドレスが、ブロックのアドレスと、メモリセルの行のアドレスと、メモリセルの列のアドレス（本実施の形態では、任意のアドレス＊とする）の連番だとすると、図２（Ａ）では、キャッシュライン０のタグ１２０に、アドレス”３８＊”が格納されていることとなる。

同様に、図２（Ａ）では、キャッシュライン１のデータフィールド１２２に、図２（Ｂ）に示すメインメモリ１０２の２番目のブロック１０２ｃが有する、５行目のメモリセルに格納された、データＢが格納されている。よって、図２（Ａ）では、キャッシュライン１のタグ１２０に、アドレス”２５＊”が格納されていることとなる。

同様に、図２（Ａ）では、キャッシュライン２のデータフィールド１２２に、図２（Ｂ）に示すメインメモリ１０２の０番目のブロック１０２ａが有する、２行目のメモリセルに格納された、データＣが格納されている。よって、図２（Ａ）では、キャッシュライン２のタグ１２０に、アドレス”０２＊”が格納されていることとなる。

同様に、図２（Ａ）では、キャッシュライン３のデータフィールド１２２に、図２（Ｂ）に示すメインメモリ１０２の２番目のブロック１０２ｃが有する、３行目のメモリセルに格納された、データＤが格納されている。よって、図２（Ａ）では、キャッシュライン３のタグ１２０に、アドレス”２３＊”が格納されていることとなる。

ＭＭＵ１０４は、データが参照されたメモリセルのアドレスを、ＴＬＢに記憶させる。そして、上記アドレスを用い、ブロックごとに、キャッシュ１０３により参照されたメモリセルの行数、或いはメモリセル数などを算出する。算出された、ブロックごとのメモリセルの行数、或いはメモリセル数は、ＴＬＢに記憶させることができる。

本発明の一態様では、メインメモリ１０２のうち、キャッシュ１０３によりデータが参照されてから経過した時間が短いメモリセル及びその近傍のメモリセルほど、キャッシュ１０３により次にデータが参照されるまでの期間が短い可能性が高いものと仮定する。上記仮定に基づくと、図２（Ａ）及び図２（Ｂ）の場合、１番目のブロック１０２ｂにおいてキャッシュ１０３に参照されているメモリセルの行数及びメモリセル数が０であるので、次回アクセスされるまでの期間が４つのブロックの中で最も長いと予測される。

ＭＭＵ１０４は、次回アクセスされるまでの期間が長いと予測されるブロックを選択し、上記ブロックのアドレスを、パワーコントローラ１０６に通知する機能を有する。或いは、ＭＭＵ１０４は、算出された、ブロックごとのメモリセルの行数、或いはメモリセル数を、パワーコントローラ１０６に通知するようにしても良い。この場合、次回アクセスされるまでの期間が長いと予測されるブロックを、パワーコントローラ１０６にて選択すれば良い。

そして、パワーコントローラ１０６は、選択されたブロックへの電源電圧の供給を停止すべく、各スイッチの動作を制御する命令を、パワースイッチ１０５に送る。図２（Ｂ）では、パワーコントローラ１０６からパワースイッチ１０５に送られた命令に従い、ブロック１０２ｂに対応するスイッチ１０５ｂがオフになった場合を例示している。スイッチ１０５ｂがオフになることで、ブロック１０２ｂへの電源電圧の供給が停止される。

なお、図２（Ａ）及び図２（Ｂ）では、キャッシュ１０３が４つのキャッシュラインを有し、メインメモリ１０２において４行のメモリセルがキャッシュ１０３により参照されている場合を例示しているが、実際のキャッシュ１０３では、より多くのキャッシュラインを有する場合が想定される。この場合、キャッシュ１０３により参照されるメモリセルの行数、或いはメモリセル数も、大きな数値となる。本発明の一態様では、ＭＭＵ１０４において、キャッシュ１０３により参照されるメモリセルの行数、或いはメモリセル数をブロックごとに厳密に算出しても良いが、上記数が大きい場合、算出する数に上限を設けるようにしても良い。この場合、各ブロックのメモリセルの行数、或いはメモリセル数が上限に達したら、当該ブロックにおいて上記算出を終了する。

或いは、ＭＭＵ１０４は、メモリセルの行数やメモリセル数を算出するのではなく、データが参照されたメモリセルの有無だけを、ブロックごとに判断しても良い。また、ＭＭＵ１０４は、データが参照されたメモリセルのアドレスを用い、ブロックごとに、データを参照したキャッシュラインの数を算出するようにしても良い。いずれの場合でも、キャッシュ１０３によるアクセスの履歴から、データが参照されていないブロックを、特定することが可能である。

また、本発明の一態様では、キャッシュ１０３によるアクセスの履歴のみならず、キャッシュ１０３によるアクセスの時間や頻度を用い、ＭＭＵ１０４またはパワーコントローラ１０６において、電源電圧の供給が停止されるブロックを選択しても良い。

また、本発明の一態様では、電源電圧の供給が停止されるブロックの選択を、ＭＭＵ１０４とパワーコントローラ１０６の両方において行うこともできる。この場合、例えば、ＭＭＵ１０４において、電源電圧の供給を停止すべきブロックをアクセスの履歴から選択し、当該ブロックに対応するスイッチをオフする。次いで、パワーコントローラ１０６において、アクセスの時間または頻度から、電源電圧の供給を停止すべきブロックを追加で選択することができる。

また、キャッシュ１０３によるアクセスの履歴から、次回アクセスされるまでの期間が短いと予測されるブロックに加え、当該ブロックに隣接するブロックにおいて、電源電圧の供給を行うようにしても良い。図３に示すように、メインメモリ１０２が有するブロック１０２−１乃至ブロック１０２−１６のうち、キャッシュ１０３によるアクセスの履歴から、ブロック１０２−１、ブロック１０２−２、ブロック１０２−３、ブロック１０２−７、ブロック１０２−９、ブロック１０２−１５において、次回アクセスされるまでの期間が短いと予測されたとする。この場合、上記ブロックに隣接するブロック１０２−４、ブロック１０２−６、ブロック１０２−８、ブロック１０２−１０、ブロック１０２−１４、ブロック１０２−１６においても、電源電圧の供給を行う。すなわち、図３に示すメインメモリ１０２の場合、ブロック１０２−５、ブロック１０２−１１、ブロック１０２−１２、ブロック１０２−１３において、電源電圧の供給を停止することとなる。

本発明の一態様では、次回アクセスされるまでの期間が他のブロックよりも短いであろうブロックを、キャッシュ１０３によるメインメモリ１０２へのアクセスの履歴によりＣＰＵコア１０１が選択することで、アクセスがあるブロックへの電源電圧の供給を行いつつ、アクセスのないブロックへの電源電圧の供給を停止することができる。よって、メインメモリ１０２全体への電源電圧の供給を一括で制御する場合に比べて、各ブロックにおいて電源電圧の供給を停止する期間を、長く確保することができ、その分、メモリセルにおいて生じるリーク電力を削減することができる。

また、本発明の一態様では、メインメモリが有するメモリセルへの電源電圧の供給をブロックごとに制御することのみならず、メモリセルを行ごとに選択する駆動回路への電源電圧の供給を、ブロックごとに制御する構成であっても良い。

図４に、本発明の一態様に係る半導体装置１００の、メインメモリ１０２とパワースイッチ１０５及びパワースイッチ１１２の、接続構成の一例を示す。メインメモリ１０２は、ブロック１０２ａ乃至ブロック１０２ｄを有し、ブロック１０２ａ乃至ブロック１０２ｄは、複数行のメモリセル１１０をそれぞれ有する。パワースイッチ１０５は、ブロック１０２ａ乃至ブロック１０２ｄへの電源電圧の供給を制御することができる。

また、図４に示すメインメモリ１０２は、メインメモリ１０２におけるデータの書き込みと読み出しの時に、各ブロックにおいてメモリセル１１０を行ごとに選択する行デコーダ１３０ａ乃至行デコーダ１３０ｄと、行デコーダ１３０ａ乃至行デコーダ１３０ｄの選択を行う行デコーダ１３１と、を有する。行デコーダ１３１において選択された行デコーダ１３０ａ乃至行デコーダ１３０ｄのいずれかが選択され、なおかつ選択された行デコーダにより一行のメモリセル１１０が選択される。

また、図４に示すパワースイッチ１１２は、メモリセル１１０を列ごとに選択する列デコーダ１３２を有することができる。よって、行デコーダ１３０ａ乃至行デコーダ１３０ｄと、行デコーダ１３１とにより選択された一行のメモリセル１１０から、列デコーダ１３２によりさらに一または複数のメモリセル１１０が選択される。

また、図４に示すメインメモリ１０２は、行デコーダ１３０ａ乃至行デコーダ１３０ｄへの電源電圧の供給を制御するパワースイッチ１１２を有する。具体的に、図４では、パワースイッチ１１２は４つのスイッチ１１２ａ乃至スイッチ１１２ｄを有する。

行デコーダ１３０ａ乃至行デコーダ１３０ｄには、スイッチ１１２ａ乃至スイッチ１１２ｄをそれぞれ介して電源電位ＶＤＤが与えられる。また、行デコーダ１３０ａ乃至行デコーダ１３０ｄには、電源電位ＶＳＳ（図示せず）がそれぞれ与えられる。よって、行デコーダ１３０ａ乃至行デコーダ１３０ｄのそれぞれには、スイッチ１１２ａ乃至スイッチ１１２ｄのうち、対応するスイッチがオンになることで、電源電位ＶＤＤと電源電位ＶＳＳの電位差に相当する電源電圧が、供給される。

なお、スイッチ１１２ａ乃至スイッチ１１２ｄのいずれかのスイッチがオフである場合、行デコーダ１３０ａ乃至行デコーダ１３０ｄのうち当該スイッチに対応するデコーダには電源電位ＶＤＤが与えられない。よって、上記デコーダは、電源電圧の供給が停止される。

なお、行デコーダ１３０ａ乃至行デコーダ１３０ｄへの電源電圧の供給の有無は、行デコーダ１３０ａ乃至行デコーダ１３０ｄにそれぞれ対応する、ブロック１０２ａ乃至ブロック１０２ｄへの電源電圧の供給の有無により決まる。例えば、ブロック１０２ａへの電源電圧の供給が、スイッチ１０５ａがオフになることで停止されると、ブロック１０２ａに対応する行デコーダ１３０ａへの電源電圧の供給も、スイッチ１１２ａがオフになることで停止される。

なお、行デコーダ１３０ａ乃至行デコーダ１３０ｄに供給される電源電圧と、ブロック１０２ａ乃至ブロック１０２ｄに供給される電源電圧とは、大きさが異なっていても良い。

なお、図４では、デコーダへの電源電圧の供給をブロックごとに制御する構成について説明したが、例えばインバータなどの、駆動回路に含まれるその他の回路についても、電源電圧の供給をブロックごとに制御する構成にしても良い。

次いで、行デコーダ１３０ａ乃至行デコーダ１３０ｄ（以下、図５では行デコーダ１３０とする）の構成の一例を、図５（Ａ）及び図５（Ｂ）に示す。図５（Ａ）では、行デコーダ１３０の回路記号を示し、図５（Ｂ）では、図５（Ａ）に示した回路記号に対応する行デコーダ１３０の、具体的な回路構成の一例を示す。

図５（Ａ）及び図５（Ｂ）に示す行デコーダ１３０は、メモリセルのアドレスをデータとして含む信号が、端子Ａ０及び端子Ａ１に与えられる。また、イネーブル信号は、端子ＥＮから行デコーダ１３０に与えられる。そして、行デコーダ１３０では、イネーブル信号のデジタル値が”１”のときに、端子Ｘ０乃至端子Ｘ３のいずれか１つにおいてのみ、出力される信号のデジタル値が”１”となり、他の全てにおいて出力される信号のデジタル値が”０”となる。また、行デコーダ１３０では、イネーブル信号のデジタル値が”０”のときに、端子Ｘ０乃至端子Ｘ３の全てにおいて、出力される信号のデジタル値が”０”となる。

具体的に、図５（Ｂ）に示す行デコーダ１３０は、インバータ７００乃至インバータ７０２と、ＮＡＮＤ７０４乃至ＮＡＮＤ７０７と、ＮＯＲ７０８乃至ＮＯＲ７１１と、バッファ７１２乃至バッファ７１５などの論理素子を有する。なお、バッファ７１２乃至バッファ７１５は、行デコーダ１３０に必ずしも設ける必要はないが、インピーダンス変換器としての機能を有している。そのため、バッファ７１２乃至バッファ７１５を行デコーダ１３０に設けることで、行デコーダ１３０のメモリセルへの電力供給能力を高めることができる。

そして、行デコーダ１３０に与えられる電源電圧は、上記論理素子のそれぞれに与えられる。よって、行デコーダ１３０への電源電圧の供給を停止することで、上記論理素子のそれぞれにおいて生じるリーク電力を小さく抑えることができる。

次いで、図６に、メモリセル１１０の構成を例示する。

メモリセル１１０は、論理素子１６１及び論理素子１６２と、スイッチ１６３と、スイッチ１６４と、記憶回路１７０と、記憶回路１７１とを有する。

論理素子１６１及び論理素子１６２は、入力端子の電位の極性を反転させて出力端子から出力する機能を有している。具体的に、論理素子１６１及び論理素子１６２として、それぞれインバータ、またはクロックドインバータなどを用いることができる。そして、論理素子１６１と論理素子１６２は、入力端子が互いの出力端子に接続されている。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して間接的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、メモリセル１１０には、配線１８０乃至配線１８３が接続されている。メモリセル１１０におけるデータの書き込みと読み出しは、配線１８０及び配線１８１を介して行われる。スイッチ１６３は、配線１８０に与えられたデータの論理素子１６１及び論理素子１６２への書き込みと、論理素子１６１及び論理素子１６２から配線１８０へのデータの読み出しとを、制御する機能を有する。また、スイッチ１６４は、配線１８１に与えられたデータの論理素子１６１及び論理素子１６２への書き込みと、論理素子１６１及び論理素子１６２から配線１８１へのデータの読み出しとを、制御する機能を有する。

具体的に、図６では、スイッチ１６３は、論理素子１６１の入力端子と配線１８０の電気的な接続を制御する機能を有する。また、スイッチ１６４は、論理素子１６２の入力端子と配線１８１の電気的な接続を制御する機能を有する。

配線１８２及び配線１８３は、メモリセル１１０に電源電位を与える機能を有する。具体的に、図６では、配線１８２に与えられる電源電位と配線１８３に与えられる電源電位の電位差が、電源電圧として論理素子１６１及び論理素子１６２に与えられる。

なお、電源電圧を与えない状態とは、論理素子１６１及び論理素子１６２の場合、配線１８２と配線１８３の電位差が限りなく０に近い状態を意味する。

論理素子１６１及び論理素子１６２は、電源電圧が与えられることで、スイッチ１６３及びスイッチ１６４を介して書き込まれたデータを、保持することができる。

記憶回路１７０及び記憶回路１７１は、メモリセル１１０への電源電圧の供給が停止されていても、論理素子１６１及び論理素子１６２に保持されているデータを記憶する機能を有する。具体的に、図６では、記憶回路１７０が論理素子１６１の入力端子に接続されており、記憶回路１７１が論理素子１６２の入力端子に接続されている。上記構成により、メモリセル１１０への電源電圧の供給が停止する前に、論理素子１６１及び論理素子１６２に保持されているデータを記憶回路１７０及び記憶回路１７１に待避させ、データが消失するのを防ぐことができる。

なお、記憶回路１７０及び記憶回路１７１には、電源電圧の供給が停止されている期間においてデータを保持することができる、容量素子、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどの回路素子を用いることができる。

また、メモリセル１１０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダクタなどの、その他の回路素子を、さらに有していても良い。

なお、図６に示すメモリセル１１０において、論理素子１６１に与えられる電源電圧と、論理素子１６２に与えられる電源電圧とを、別系統にしても良い。上記構成により、記憶回路１７０及び記憶回路１７１に保持されていたデータを論理素子１６１及び論理素子１６２に戻す際に、論理素子１６１及び論理素子１６２において、一方に電源電圧を与えつつ、他方に電源電圧を与えない状態を、作ることができる。よって、論理素子１６１及び論理素子１６２のいずれか一方にのみ電源電圧を与える動作と、待避させていたデータを論理素子１６１及び論理素子１６２に書き込む動作と、論理素子１６１及び論理素子１６２の両方に電源電圧を与えることで上記データを論理素子１６１及び論理素子１６２に保持させる動作とを、同時にではなく、順に行うことができる。したがって、記憶回路１７０及び記憶回路１７１に待避させていたデータを論理素子１６１及び論理素子１６２に戻す際にデータが誤って消失してしまうのを防ぐことができ、データの高信頼性を確保することができる。

次いで、図６に示したメモリセル１１０の具体的な構成の一例について、図７（Ａ）を用いて示す。

図７（Ａ）に示すメモリセル１１０では、スイッチ１６３として機能するトランジスタ１６３ｔと、スイッチ１６４として機能するトランジスタ１６４ｔと、論理素子１６１の一例に相当するインバータ１６１ｉと、論理素子１６２の一例に相当するインバータ１６２ｉと、記憶回路１７０の一例に相当するトランジスタ１６７及び容量素子１６５と、記憶回路１７１の一例に相当するトランジスタ１６８及び容量素子１６６とを有する。インバータ１６１ｉとインバータ１６２ｉは、入力端子が互いの出力端子に接続されている。

容量素子１６５は、インバータ１６１ｉ及びインバータ１６２ｉに保持されているデータを必要に応じて記憶できるように、トランジスタ１６７を介して、インバータ１６１ｉの入力端子に接続されている。また、容量素子１６６は、インバータ１６１ｉ及びインバータ１６２ｉに保持されているデータを必要に応じて記憶できるように、トランジスタ１６８を介して、インバータ１６２ｉの入力端子に接続されている。

具体的に、容量素子１６５は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、トランジスタ１６７を介してインバータ１６１ｉの入力端子に接続され、他方の電極は、接地電位などの電位が与えられているノードに接続されている。また、容量素子１６６は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、トランジスタ１６８を介してインバータ１６２ｉの入力端子に接続され、他方の電極は、接地電位などの電位が与えられているノードに接続されている。

そして、本発明の一態様では、トランジスタ１６７及びトランジスタ１６８が、オフ電流が著しく小さいことを特徴とする。上記構成により、メモリセル１１０への電源電圧の供給が停止されても、トランジスタ１６７及びトランジスタ１６８をオフにすることで、記憶回路１７０及び記憶回路１７１においてデータを保持することができる。よって、メモリセル１１０への電源電圧の供給が停止する前に、インバータ１６１ｉ及びインバータ１６２ｉに保持されているデータを記憶回路１７０及び記憶回路１７１に待避させ、データが消失するのを防ぐことができる。

トランジスタ１６３ｔ及びトランジスタ１６４ｔは、ｎチャネル型であってもｐチャネル型であっても、どちらでも良い。図７（Ａ）では、トランジスタ１６３ｔ及びトランジスタ１６４ｔが全てｎチャネル型である場合を例示している。

また、図７（Ａ）では、インバータ１６１ｉはｐチャネル型のトランジスタ１７６と、ｎチャネル型のトランジスタ１７７とを有する。インバータ１６２ｉはｐチャネル型のトランジスタ１７４と、ｎチャネル型のトランジスタ１７５とを有する。

そして、トランジスタ１６３ｔのソース端子及びドレイン端子は、一方が配線１８０に接続され、他方がトランジスタ１７６及びトランジスタ１７７のゲート電極に接続されている。トランジスタ１６３ｔのゲート電極は、配線１８４に接続されている。トランジスタ１６４ｔのソース端子及びドレイン端子は、一方が配線１８１に接続され、他方がトランジスタ１７４及びトランジスタ１７５のゲート電極に接続されている。トランジスタ１６４ｔのゲート電極は、配線１８４に接続されている。

なお、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。

また、トランジスタ１６７のソース端子及びドレイン端子は、一方がトランジスタ１７６及びトランジスタ１７７のゲート電極に接続され、他方が容量素子１６５の一方の電極に接続されている。トランジスタ１６７のゲート電極は、配線１８５に接続されている。トランジスタ１６８のソース端子及びドレイン端子は、一方がトランジスタ１７４及びトランジスタ１７５のゲート電極に接続され、他方が容量素子１６６の一方の電極に接続されている。トランジスタ１６８のゲート電極は、配線１８５に接続されている。

また、トランジスタ１７４のソース端子及びドレイン端子は、一方が配線１８２に接続され、他方がトランジスタ１７６及びトランジスタ１７７のゲート電極に接続されている。トランジスタ１７５のソース端子及びドレイン端子は、一方が配線１８３に接続され、他方がトランジスタ１７６及びトランジスタ１７７のゲート電極に接続されている。トランジスタ１７６のソース端子及びドレイン端子は、一方が配線１８２に接続され、他方がトランジスタ１７４及びトランジスタ１７５のゲート電極に接続されている。トランジスタ１７７のソース端子及びドレイン端子は、一方が配線１８３に接続され、他方がトランジスタ１７４及びトランジスタ１７５のゲート電極に接続されている。

上記構成を有するインバータ１６１ｉでは、トランジスタ１７６及びトランジスタ１７７のゲート電極が、その入力端子としての機能を有する。また、インバータ１６１ｉでは、トランジスタ１７６のソース端子及びドレイン端子の他方と、トランジスタ１７７のソース端子及びドレイン端子の他方とが、その出力端子としての機能を有する。上記構成を有するインバータ１６２ｉでは、トランジスタ１７４及びトランジスタ１７５のゲート電極が、その入力端子としての機能を有する。また、インバータ１６２ｉでは、トランジスタ１７４のソース端子及びドレイン端子の他方と、トランジスタ１７５のソース端子及びドレイン端子の他方とが、その出力端子としての機能を有する。

なお、メモリセル１１０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダクタなどの、その他の回路素子を、さらに有していても良い。

図７（Ａ）に示したメモリセル１１０に、トランジスタ１７８及びトランジスタ１７９を追加した構成を、図７（Ｂ）に示す。

具体的に、トランジスタ１７８は、トランジスタ１７４のソース端子及びドレイン端子の他方と、トランジスタ１７５のソース端子及びドレイン端子の他方とが接続されているノードＡと、トランジスタ１７６及びトランジスタ１７７のゲート電極と、トランジスタ１６３ｔのソース端子及びドレイン端子の他方とが接続されているノードＢとの間の接続を制御する機能を有する。また、トランジスタ１７９は、トランジスタ１７６のソース端子及びドレイン端子の他方と、トランジスタ１７７のソース端子及びドレイン端子の他方とが接続されているノードＣと、トランジスタ１７４及びトランジスタ１７５のゲート電極と、トランジスタ１６４ｔのソース端子及びドレイン端子の他方とが接続されているノードＤとの間の接続を制御する機能を有する。

なお、図７（Ａ）及び図７（Ｂ）において、トランジスタ１６３ｔ、トランジスタ１６４ｔ、トランジスタ１６７、トランジスタ１６８のそれぞれが、複数のトランジスタで構成されていても良い。さらに、図７（Ｂ）においては、トランジスタ１７８、トランジスタ１７９のそれぞれが、複数のトランジスタで構成されていても良い。上記トランジスタが複数のトランジスタで構成されている場合、複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタのソース端子とドレイン端子のいずれか一方のみが、第２のトランジスタのソース端子とドレイン端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース端子とドレイン端子のいずれか一方が、第２のトランジスタのソース端子とドレイン端子のいずれか一方に接続され、第１のトランジスタのソース端子とドレイン端子の他方が第２のトランジスタのソース端子とドレイン端子の他方に接続されている状態を意味する。

また、トランジスタが有するソース端子とドレイン端子は、トランジスタのチャネル型及びソース端子とドレイン端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低い電位が与えられる方がソース端子と呼ばれ、高い電位が与えられる方がドレイン端子と呼ばれる。また、ｐチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低い電位が与えられる方がドレイン端子と呼ばれ、高い電位が与えられる方がソース端子と呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース端子とドレイン端子の呼び方が入れ替わる。

また、図７（Ａ）及び図７（Ｂ）では、各スイッチを構成しているトランジスタがシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。

図７（Ａ）及び図７（Ｂ）に示すメモリセル１１０では、トランジスタ１６７をオフにすることで容量素子１６５における電荷の保持を行う。また、トランジスタ１６８をオフにすることで容量素子１６６における電荷の保持を行う。よって、トランジスタ１６７及びトランジスタ１６８は、オフ電流が小さいことが望ましい。オフ電流が小さいトランジスタ１６７及びトランジスタ１６８を用いることで、容量素子１６５及び容量素子１６６からリークする電荷の量を小さく抑えることができるので、記憶回路１７０及び記憶回路１７１においてデータを確実に保持することができる。

バンドギャップが広く、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された半導体をチャネル形成領域に含むトランジスタは、オフ電流が著しく小さい。上記トランジスタをトランジスタ１６７及びトランジスタ１６８に用いることで、記憶回路１７０及び記憶回路１７１においてデータを確実に保持することができる。

なお、トランジスタ１６３ｔ、トランジスタ１６４ｔ、トランジスタ１７４乃至トランジスタ１７７は、酸化物半導体などのバンドギャップの広い半導体をチャネル形成領域に含むトランジスタであっても良いし、シリコンまたはゲルマニウムなどの半導体をチャネル形成領域に含むトランジスタであっても良い。結晶性を有するシリコンまたはゲルマニウムなどの半導体をチャネル形成領域に含むトランジスタは、移動度が高い。上記トランジスタをトランジスタ１６３ｔ、トランジスタ１６４ｔ、トランジスタ１７４乃至トランジスタ１７７に用いることで、メモリセル１１０におけるデータの書き込み及び読み出しを、高速に行うことができる。

また、トランジスタ１６３ｔ、トランジスタ１６４ｔ、トランジスタ１７４乃至トランジスタ１７７と、トランジスタ１６７及びトランジスタ１６８とを積層することで、メインメモリの高集積化を実現することができる。

なお、図７（Ａ）及び図７（Ｂ）に示した構成を有するメモリセル１１０は、ＭＲＡＭなどを記憶回路に用いたメモリセルに比べて、データの書き込みに要する電流が小さくて済む。具体的に、ＭＲＡＭは、１セルあたりの書き込み電流が５０μＡ〜５００μＡと言われているが、図７（Ａ）及び図７（Ｂ）に示した構成を有するメモリセル１１０では、容量素子への電荷の供給によりデータの待避を行っているので、データの書き込みに要する電流をＭＲＡＭの１／１００程度に抑えることができる。そのため、図７（Ａ）及び図７（Ｂ）に示した構成を有する本発明の一態様に係る半導体装置では、ＭＲＡＭを用いる場合より消費電力を抑えることができる。

（実施の形態２）
本実施の形態では、トランジスタのオフ電流の算出例について説明する。

まず、オフ電流の算出に用いた特性評価用回路の構成について説明する。本実施の形態では、互いに並列に接続された８つの測定系８０１を備えた、特性評価用回路を用いた。具体的に図８では、８つの測定系８０１のうちの２つを例示している。

測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５とを含む。

トランジスタ８１１は、電荷注入用のトランジスタ８１１である。そして、トランジスタ８１１は、その第１端子が、電位Ｖ１の与えられているノードに接続されており、その第２端子が、トランジスタ８１２の第１端子に接続されている。トランジスタ８１１のゲート電極は、電位Ｖｅｘｔ＿ａの与えられているノードに接続されている。

トランジスタ８１２は、リーク電流評価用トランジスタである。なお、本実施の形態においてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ８１２は、その第１端子が、トランジスタ８１１の第２端子に接続されており、その第２端子が、電位Ｖ２の与えられているノードに接続されている。トランジスタ８１２のゲート電極は、電位Ｖｅｘｔ＿ｂの与えられているノードに接続されている。

容量素子８１３の第１の電極は、トランジスタ８１１の第２端子及びトランジスタ８１２の第１端子に接続されている。容量素子８１３の第２の電極は、電位Ｖ２の与えられているノードに接続されている。

トランジスタ８１４は、その第１端子が、電位Ｖ３の与えられているノードに接続されており、その第２端子が、トランジスタ８１５の第１端子に接続されている。トランジスタ８１４のゲート電極は、トランジスタ８１１の第２端子、トランジスタ８１２の第１端子、容量素子８１３の第１の電極に接続されている。なお、このトランジスタ８１４のゲート電極が接続されている箇所を、ノードＡとする。

トランジスタ８１５は、その第１端子が、トランジスタ８１４の第２端子に接続されており、その第２端子が、電位Ｖ４の与えられているノードに接続されている。トランジスタ８１５のゲート電極は、電位Ｖｅｘｔ＿ｃの与えられているノードに接続されている。

そして、測定系８０１は、トランジスタ８１４の第２端子と、トランジスタ８１５の第１端子が接続されているノードの電位を、出力信号の電位Ｖｏｕｔとして出力する。

そして、本実施の形態では、トランジスタ８１１として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍであるトランジスタを用いる。

なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。

また、トランジスタ８１４及びトランジスタ８１５として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍであるトランジスタを用いる。

また、トランジスタ８１２として、酸化物半導体を活性層に含み、活性層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオーバーラップ領域を設けず、幅１μｍのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２として、活性層に含まれるチャネル形成領域が、下記の表１の条件１から条件６に示すような、異なるサイズを有するトランジスタを用いる。

なお、電荷注入用のトランジスタ８１１を測定系８０１に設けない場合には、容量素子８１３への電荷注入の際に、リーク電流評価用のトランジスタ８１２を一度オンにする必要がある。この場合、リーク電流評価用のトランジスタ８１２が、オンからオフの定常状態となるまでに時間を要するような素子だと、測定に時間を要する。図８に示すように、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを別々に測定系８０１に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ８１２を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる。

また、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを測定系８０１に別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用のトランジスタ８１２のチャネル幅Ｗを、電荷注入用のトランジスタ８１１のチャネル幅Ｗよりも大きくすることにより、リーク電流評価用のトランジスタ８１２のリーク電流以外の、特性評価用回路内のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用のトランジスタ８１２のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用のトランジスタ８１２を一度オンとする必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。

一方、電荷注入用のトランジスタ８１１のチャネル幅Ｗを、リーク電流評価用のトランジスタ８１２のチャネル幅Ｗよりも小さくすることにより、電荷注入用のトランジスタ８１１のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響も小さい。

また、図８に示すように、複数の測定系８０１を並列に接続させた構造にすることにより、より正確に特性評価用回路のリーク電流を算出することができる。

次に、図８に示す特性評価用回路を用いた、トランジスタのオフ電流の具体的な算出方法について説明する。

まず、図８に示す特性評価用回路のリーク電流測定方法について、図９を用いて説明する。図９は、図８に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。

図８に示す特性評価用回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期間及び保持期間の両期間において、電位Ｖ２及び電位Ｖ４を０Ｖ、電位Ｖ３を５Ｖ、電位Ｖｅｘｔ＿ｃを０．５Ｖとする。

まず、書き込み期間において、電位Ｖｅｘｔ＿ｂを、トランジスタ８１２がオフとなるような高さの電位ＶＬ（−３Ｖ）に設定する。また、電位Ｖ１を書き込み電位Ｖｗに設定した後、電位Ｖｅｘｔ＿ａを、一定期間トランジスタ８１１がオンとなるような高さの電位ＶＨ（５Ｖ）に設定する。上記構成により、ノードＡに電荷が蓄積され、ノードＡの電位は、書き込み電位Ｖｗと同等の値になる。次いで、電位Ｖｅｘｔ＿ａを、トランジスタ８１１がオフとなるような高さの電位ＶＬに設定する。その後、電位Ｖ１を電位ＶＳＳ（０Ｖ）に設定する。

次に、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電位の変化量の測定を行う。電位の変化量から、トランジスタ８１２のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電位の変化量の測定とを行うことができる。

ノードＡの電荷の蓄積及びノードＡの電位の変化量の測定（蓄積及び測定動作ともいう）は、繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行った。第１の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗとして５Ｖの電位を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを３．５Ｖとし、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを４．５Ｖとし、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流Ｉ_Ａのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。

一般に、ノードＡの電位Ｖ_Ａは、出力信号の電位Ｖｏｕｔの関数として次式のように表すことができる。

また、ノードＡの電荷Ｑ_Ａは、ノードＡの電位Ｖ_Ａ、ノードＡに接続される容量Ｃ_Ａ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ノードＡに接続される容量Ｃ_Ａは、容量素子８１３の容量値と、容量素子８１３以外の容量が有する容量値の和である。

ノードＡの電流Ｉ_Ａは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流Ｉ_Ａは次式のように表現される。

例えば、Δｔを約５４０００ｓｅｃとする。ノードＡに接続される容量Ｃ_Ａと、出力信号の電位Ｖｏｕｔから、ノードＡの電流Ｉ_Ａを求めることができるため、特性評価用回路のリーク電流を求めることができる。

次に、上記特性評価用回路を用いた測定方法による出力信号の電位Ｖｏｕｔの測定結果及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。

図１０に、一例として、条件１、条件２及び条件３における上記測定（第１の蓄積及び測定動作）に係る時間と、出力信号の電位Ｖｏｕｔとの関係を示す。図１１に、上記測定に係る時間と、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力信号の電位Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。

また、図１２に、上記測定により見積もられた条件１乃至条件６におけるノードＡの電位とリーク電流の関係を示す。図１２では、例えば条件４において、ノードＡの電位が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。

以上のように、高純度化された酸化物半導体をチャネル形成領域に含むトランジスタを用いた特性評価用回路において、リーク電流が十分に小さいため、該トランジスタのオフ電流が十分に小さいことがわかる。

（実施の形態３）
本実施の形態では、図７（Ａ）に示したメモリセル１１０の、断面構造の一例について説明する。なお、本実施の形態では、トランジスタ１６３ｔ、トランジスタ１６４ｔ、トランジスタ１７４乃至トランジスタ１７７が、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体を活性層に用い、トランジスタ１６７及びトランジスタ１６８が、酸化物半導体を活性層に用いる場合を例に挙げて、メモリセル１１０の断面構造について説明する。

なお、シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

図１３に、ｐチャネル型のトランジスタ１７４及びｎチャネル型のトランジスタ１７５と、容量素子１６５と、トランジスタ１６７の構成を、断面図で一例として示す。

図１３に示す記憶装置は、その表面に絶縁膜２０１が形成された基板２００上に、トランジスタ１７５と、トランジスタ１７４とを有する。

トランジスタ１７５は、結晶性を有するシリコンを有する半導体膜２０３ｎと、半導体膜２０３ｎ上のゲート絶縁膜２０４ｎと、ゲート絶縁膜２０４ｎを間に挟んで半導体膜２０３ｎと重なる位置に設けられたゲート電極２０５ｎと、半導体膜２０３ｎに接続された導電膜２０６及び導電膜２０７とを有する。そして、半導体膜２０３ｎは、チャネル形成領域として機能する第１の領域２０８と、ソース領域またはドレイン領域として機能する第２の領域２０９及び第２の領域２１０とを有する。第２の領域２０９及び第２の領域２１０は、第１の領域２０８を間に挟んでいる。なお、図１３では、半導体膜２０３ｎが、第１の領域２０８と第２の領域２０９及び第２の領域２１０との間に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域として機能する第３の領域２１１及び第３の領域２１２を有している場合を例示している。

また、トランジスタ１７４は、結晶性を有するシリコンを有する半導体膜２０３ｐと、半導体膜２０３ｐ上のゲート絶縁膜２０４ｐと、ゲート絶縁膜２０４ｐを間に挟んで半導体膜２０３ｐと重なる位置に設けられたゲート電極２０５ｐと、半導体膜２０３ｐに接続された導電膜２０７及び導電膜２１３とを有する。そして、半導体膜２０３ｐは、チャネル形成領域として機能する第１の領域２１４と、ソース領域またはドレイン領域として機能する第２の領域２１５及び第２の領域２１６とを有する。第２の領域２１５及び第２の領域２１６は、第１の領域２１４を間に挟んでいる。なお、図１３では、半導体膜２０３ｐが、第１の領域２１４と第２の領域２１５及び第２の領域２１６との間に、ＬＤＤ領域として機能する第３の領域２１７及び第３の領域２１８を有している場合を例示している。

なお、図１３では、トランジスタ１７５と、トランジスタ１７４とが導電膜２０７を共有している。

また、図１３では、トランジスタ１７５と、トランジスタ１７４とが、薄膜の半導体膜を用いている場合を例示しているが、トランジスタ１７５と、トランジスタ１７４とが、バルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

そして、図１３に示す記憶装置は、導電膜２０６、導電膜２０７、及び導電膜２１３上に絶縁膜２１９が設けられている。そして、絶縁膜２１９上には、トランジスタ１６７が設けられている。

トランジスタ１６７は、絶縁膜２１９上に、酸化物半導体を含む半導体膜２３０と、半導体膜２３０上のゲート絶縁膜２３１とを有する。なお、ゲート絶縁膜２３１は半導体膜２３０を完全に覆ってはいない。トランジスタ１６７は、半導体膜２３０上に、ソース電極またはドレイン電極として機能する導電膜２３２及び導電膜２３３を有しており、半導体膜２３０のうちゲート絶縁膜２３１に覆われていない領域において、半導体膜２３０と、導電膜２３２及び導電膜２３３とが、それぞれ接続されている。

そして、導電膜２３３は、絶縁膜２１９に設けられた開口部を介して、導電膜２０７に接続されている。

また、トランジスタ１６７は、ゲート絶縁膜２３１上において、半導体膜２３０と重なる位置に、ゲート電極２３４及びサイドウォール２３５を有する。サイドウォール２３５はゲート電極２３４の側部に設けられている。そして、導電膜２３２の一部、及び導電膜２３３の一部は、サイドウォール２３５上に重なっている。また、導電膜２３２及び導電膜２３３上には、絶縁膜２３７が形成されている。

なお、導電膜２３２及び導電膜２３３は必ずしもサイドウォール２３５に接している必要はないが、サイドウォール２３５に接するように導電膜２３２及び導電膜２３３を形成することで、導電膜２３２及び導電膜２３３の位置が多少ずれて形成されたとしても、導電膜２３２及び導電膜２３３と半導体膜２３０との接する面積が、変動するのを防ぐことができる。よって、導電膜２３２及び導電膜２３３の位置がずれることによる、トランジスタ１６７のオン電流の変動を防ぐことができる。

また、ゲート電極２３４上には絶縁膜２３６が設けられている。絶縁膜２３６は必ずしも設ける必要は無いが、絶縁膜２３６をゲート電極２３４の上部に設けることで、導電膜２３２及び導電膜２３３の位置がずれて、ゲート電極２３４の上部にかかるように形成されても、導電膜２３２及び導電膜２３３とゲート電極２３４が接触するのを防ぐことができる。

また、トランジスタ１６７及び絶縁膜２３７上には、絶縁膜２３８が設けられており、絶縁膜２３８上には導電膜２３９が設けられている。絶縁膜２３７及び絶縁膜２３８を間に挟んで導電膜２３２及び導電膜２３９が重なっている部分が、容量素子１６５として機能する。

なお、図１３では、容量素子１６５をトランジスタ１６７と共に絶縁膜２１９の上に設けている場合を例示しているが、容量素子１６５は、トランジスタ１７５及びトランジスタ１７４と共に、絶縁膜２１９の下に設けられていても良い。

また、図１３において、トランジスタ１６７は、ゲート電極２３４を半導体膜２３０の片側において少なくとも有していれば良いが、半導体膜２３０を間に挟んで存在する一対のゲート電極を有していても良い。

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を小さくすることができる。

具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる半導体材料としては好適である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする電気的特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶または後述するＣＡＡＣ−ＯＳが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。

また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、金属元素の原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。

そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。

酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。そこで、上記加熱処理の後に、半導体膜２３０に酸素を供給する処理を行い、酸素欠損を低減させることが望ましい。

例えば、酸素を含むガス雰囲気下において加熱処理を行うことで、半導体膜２３０に酸素を供給することができる。酸素を供給するための加熱処理は、上述した、水分又は水素の濃度を低減するための加熱処理と同様の条件で行えば良い。ただし、酸素を供給するための加熱処理は、酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）などの酸素を含むガス雰囲気下において行う。

上記酸素を含むガスには、水、水素などの濃度が低いことが好ましい。具体的には、酸素を含むガス内に含まれる不純物濃度を、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。

或いは、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて、半導体膜２３０に酸素を供給することができる。上記方法を用いて酸素を半導体膜２３０に供給した後、半導体膜２３０に含まれる結晶部が損傷を受けた場合は、加熱処理を行い、損傷を受けた結晶部を修復するようにしても良い。

また、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用い、上記絶縁膜から酸化物半導体膜に酸素を供給するようにしても良い。酸素を含む絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素を半導体膜に添加することをいう。また、酸素ドープには、プラズマ化した酸素を半導体膜に添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成を満たすことができる。酸化物半導体膜には化学量論的組成を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。

酸素を絶縁膜から酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。

また、半導体膜２３０として、単結晶、多結晶（ポリクリスタルともいう。）、微結晶、または非晶質などの状態を有する酸化物半導体膜を用いることができる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜で構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣ−ＯＳ膜を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。

酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。

図１４（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１４（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更できる。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１４（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１４（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更できる。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。

図１４（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

１００半導体装置
１０１ＣＰＵコア
１０２メインメモリ
１０２−１ブロック
１０２−２ブロック
１０２−３ブロック
１０２−４ブロック
１０２−５ブロック
１０２−６ブロック
１０２−７ブロック
１０２−８ブロック
１０２−９ブロック
１０２−１０ブロック
１０２−１１ブロック
１０２−１２ブロック
１０２−１３ブロック
１０２−１４ブロック
１０２−１５ブロック
１０２−１６ブロック
１０２ａブロック
１０２ｂブロック
１０２ｃブロック
１０２ｄブロック
１０３キャッシュ
１０４ＭＭＵ
１０５パワースイッチ
１０５ａスイッチ
１０５ｂスイッチ
１０５ｃスイッチ
１０５ｄスイッチ
１０６パワーコントローラ
１０７制御装置
１０８演算装置
１０９レジスタ
１１０メモリセル
１１２パワースイッチ
１１２ａスイッチ
１１２ｄスイッチ
１２０タグ
１２１ダーティビット
１２２データフィールド
１３０行デコーダ
１３０ａ行デコーダ
１３０ｄ行デコーダ
１３１行デコーダ
１３２列デコーダ
１６１論理素子
１６１ｉインバータ
１６２論理素子
１６２ｉインバータ
１６３スイッチ
１６３ｔトランジスタ
１６４スイッチ
１６４ｔトランジスタ
１６５容量素子
１６６容量素子
１６７トランジスタ
１６８トランジスタ
１７０記憶回路
１７１記憶回路
１７４トランジスタ
１７５トランジスタ
１７６トランジスタ
１７７トランジスタ
１７８トランジスタ
１７９トランジスタ
１８０配線
１８１配線
１８２配線
１８３配線
１８４配線
１８５配線
２００基板
２０１絶縁膜
２０３ｎ半導体膜
２０３ｐ半導体膜
２０４ｎゲート絶縁膜
２０４ｐゲート絶縁膜
２０５ｎゲート電極
２０５ｐゲート電極
２０６導電膜
２０７導電膜
２０８第１の領域
２０９第２の領域
２１０第２の領域
２１１第３の領域
２１２第３の領域
２１３導電膜
２１４第１の領域
２１５第２の領域
２１６第２の領域
２１７第３の領域
２１８第３の領域
２１９絶縁膜
２３０半導体膜
２３１ゲート絶縁膜
２３２導電膜
２３３導電膜
２３４ゲート電極
２３５サイドウォール
２３６絶縁膜
２３７絶縁膜
２３８絶縁膜
２３９導電膜
７００インバータ
７０２インバータ
７０４ＮＡＮＤ
７０７ＮＡＮＤ
７１２バッファ
７１５バッファ
８０１測定系
８１１トランジスタ
８１２トランジスタ
８１３容量素子
８１４トランジスタ
８１５トランジスタ
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

制御装置、演算装置、及びレジスタの機能を有するＣＰＵコアと、
単数行または複数行のメモリセルをそれぞれ有するブロックを、複数有する第１記憶装置と、
前記ＣＰＵコアで扱うデータを、前記第１記憶装置が有する複数の前記ブロックのうち、前記ＣＰＵコアにより選択された第１ブロックから複製して記憶する第２記憶装置と、
複数の前記ブロックへの電源電圧の供給をそれぞれ制御する複数のスイッチと、
前記第１ブロックのアドレスを把握するメモリ管理ユニットと、
前記アドレスを用いて、前記複数のスイッチのいずれかをオフにし、複数の前記ブロックのうち、前記第１ブロック以外の第２ブロックへの電源電圧の供給を停止するパワーコントローラと、を有する半導体装置。
制御装置、演算装置、及びレジスタの機能を有するＣＰＵコアと、
デコーダと、前記デコーダにより行ごとに選択される複数行のメモリセルを有するブロックとを、それぞれ複数有する第１記憶装置と、
前記ＣＰＵコアで扱うデータを、前記第１記憶装置が有する複数の前記ブロックのうち、前記ＣＰＵコアにより選択された第１ブロックから複製して記憶する第２記憶装置と、
複数の前記ブロックへの電源電圧の供給をそれぞれ制御する複数の第１スイッチと、
複数の前記デコーダへの電源電圧の供給をそれぞれ制御する複数の第２スイッチと、
前記第１ブロックのアドレスを把握するメモリ管理ユニットと、
前記アドレスを用いて、前記複数の第１スイッチのいずれかと、前記複数の第２スイッチのいずれかとをオフにして、複数の前記ブロックのうち、前記第１ブロック以外の第２ブロックと、複数の前記デコーダのうち、前記第２ブロックが有する複数行の前記メモリセルを行ごとに選択するデコーダとへの、電源電圧の供給を停止するパワーコントローラと、を有する半導体装置。
請求項１または請求項２において、
前記メモリセルは、電源電圧が供給されると、入力端子の電位の極性を反転させて出力端子から出力する第１論理素子及び第２論理素子と、
前記第１論理素子が有する前記入力端子に接続された第１記憶回路と、
前記第２論理素子が有する前記入力端子に接続された第２記憶回路と、
前記第１論理素子が有する前記入力端子と第１配線の接続を制御する第１スイッチと、
前記第２論理素子が有する前記入力端子と第２配線の接続を制御する第２スイッチと、を有し、
前記第１論理素子が有する前記入力端子に前記第２論理素子が有する前記出力端子が接続され、
前記第２論理素子が有する前記出力端子に前記第１論理素子が有する前記入力端子が接続されている半導体装置。
請求項１または請求項２において、
前記メモリセルは、電源電圧が供給されると、入力端子の電位の極性を反転させて出力端子から出力する第１論理素子及び第２論理素子と、
第１容量素子及び第２容量素子と、
前記第１論理素子が有する前記入力端子と前記第１容量素子の接続を制御する第１スイッチと、
前記第２論理素子が有する前記入力端子と前記第２容量素子の接続を制御する第２スイッチと、
前記第１論理素子が有する前記入力端子と第１配線の接続を制御する第３スイッチと、
前記第２論理素子が有する前記入力端子と第２配線の接続を制御する第４スイッチと、を有し、
前記第１論理素子が有する前記入力端子に前記第２論理素子が有する前記出力端子が接続され、
前記第２論理素子が有する前記出力端子に前記第１論理素子が有する前記入力端子が接続されている半導体装置。
請求項４において、前記第１スイッチまたは前記第２スイッチはトランジスタを有し、
前記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含む半導体装置。
請求項５において、前記半導体は酸化物半導体である半導体装置。
請求項３乃至請求項６のいずれか１項において、前記第１論理素子または前記第２論理素子はトランジスタを有し、
前記トランジスタは、結晶性を有するシリコンをチャネル形成領域に含むトランジスタを有する半導体装置。