KR20180123547A - 촬상 장치 및 전자 기기 - Google Patents

촬상 장치 및 전자 기기 Download PDF

Info

Publication number
KR20180123547A
KR20180123547A KR1020187029908A KR20187029908A KR20180123547A KR 20180123547 A KR20180123547 A KR 20180123547A KR 1020187029908 A KR1020187029908 A KR 1020187029908A KR 20187029908 A KR20187029908 A KR 20187029908A KR 20180123547 A KR20180123547 A KR 20180123547A
Authority
KR
South Korea
Prior art keywords
circuit
transistor
wiring
potential
layer
Prior art date
Application number
KR1020187029908A
Other languages
English (en)
Inventor
다카시 나카가와
무네히로 고즈마
요시유키 구로카와
다카유키 이케다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority to KR1020217024912A priority Critical patent/KR102593880B1/ko
Publication of KR20180123547A publication Critical patent/KR20180123547A/ko

Links

Images

Classifications

    • H04N5/378—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • G—PHYSICS
    • G08—SIGNALLING
    • G08B—SIGNALLING OR CALLING SYSTEMS; ORDER TELEGRAPHS; ALARM SYSTEMS
    • G08B13/00—Burglar, theft or intruder alarms
    • G08B13/18—Actuation by interference with heat, light, or radiation of shorter wavelength; Actuation by intruding sources of heat, light, or radiation of shorter wavelength
    • G08B13/189—Actuation by interference with heat, light, or radiation of shorter wavelength; Actuation by intruding sources of heat, light, or radiation of shorter wavelength using passive radiation detection systems
    • G08B13/194—Actuation by interference with heat, light, or radiation of shorter wavelength; Actuation by intruding sources of heat, light, or radiation of shorter wavelength using passive radiation detection systems using image scanning and comparing systems
    • G08B13/196—Actuation by interference with heat, light, or radiation of shorter wavelength; Actuation by intruding sources of heat, light, or radiation of shorter wavelength using passive radiation detection systems using image scanning and comparing systems using television cameras
    • G08B13/19602—Image analysis to detect motion of the intruder, e.g. by frame subtraction
    • G08B13/19604—Image analysis to detect motion of the intruder, e.g. by frame subtraction involving reference image or background adaptation with time to compensate for changing conditions, e.g. reference image update on detection of light level change
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/30—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from X-rays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/53—Constructional details of electronic viewfinders, e.g. rotatable or detachable
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/55—Optical parts specially adapted for electronic image sensors; Mounting thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/65—Control of camera operation in relation to power supply
    • H04N23/651—Control of camera operation in relation to power supply for reducing power consumption by affecting camera operations, e.g. sleep mode, hibernation mode or power off of selective parts of the camera
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/667—Camera operation mode switching, e.g. between still and video, sport and normal or high- and low-resolution modes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/68—Control of cameras or camera modules for stable pick-up of the scene, e.g. compensating for camera body vibrations
    • H04N23/681—Motion detection
    • H04N23/6811—Motion detection based on the image signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/30—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming X-rays into image signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
    • H04N25/707—Pixels for event detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/74—Circuitry for scanning or addressing the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H04N5/22525—
    • H04N5/2254—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • H04N5/3205—Transforming X-rays using subtraction imaging techniques
    • H04N5/3741—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Thin Film Transistor (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Studio Devices (AREA)

Abstract

저소비전력의 촬상 장치를 제공한다. 상이한 2개의 프레임 간에 있어서의 차분 데이터를 출력할 수 있는 화소와, 이 차분 데이터의 유의성을 판정하는 회로와, 전원 공급을 제어하는 회로와, A/D 컨버터 등을 가지고, 화상 데이터를 취득한 후 차분 데이터를 취득하고, 차분이 없다고 판정된 경우는 A/D 컨버터 등으로의 전원 공급을 차단하여, 차분이 있다고 판정된 경우는 A/D 컨버터 등으로의 전원 공급을 계속하거나 또는 재개한다. 이 차분 데이터의 유의성을 판정은, 화소 어레이의 행마다 또는 화소 어레이가 가지는 화소 전체로 대략 동시에 수행할 수 있다.

Description

촬상 장치 및 전자 기기
본 발명의 일 형태는 촬상 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 가지는 경우가 있다.
트랜지스터에 적용할 수 있는 반도체 재료로서 산화물 반도체가 주목을 받고 있다. 예를 들어, 산화물 반도체를 가지는 트랜지스터를 화소 회로의 일부에 사용하는 구성의 촬상 장치가 특허문헌 1에 개시되어 있다.
또한, 상이한 2개의 프레임 간의 차분 전위를 출력할 수 있는 화소 회로를 가지는 촬상 장치가 특허문헌 2에 개시되어 있다.
일본 공개특허공보 특개 2011-119711호 일본 공개특허공보 특개 2013-211840호
CMOS(complementary metal oxide semiconductor) 이미지 센서로는 일반적으로 화소 어레이의 열마다 A/D 컨버터를 제공하는 구성이 사용된다. 이 구성으로 함으로써 아날로그-디지털 변환의 병렬 처리를 수행할 수 있어, 처리 시간을 단축시킬 수 있다. A/D 컨버터로 변환된 디지털 데이터는 열 선택 회로에 의하여 차례로 판독할 수 있다.
감시 카메라 등으로는 변화가 적은 피사체의 촬상을 목적으로 하는 경우가 있다. 이러한 피사체를 연속하여 촬상하면, 연속되는 수 프레임에 있어서는 출력 데이터에 변화가 없는 화소가 많게 된다. 즉, 이 수 프레임에 있어서는 동일 화소에 있어서의 차분 데이터는 "0"이 되는 경우가 많다.
차분 데이터가 "0"인 경우는 출력처의 화상 데이터를 재기록하는 동작, 또는 화상 데이터를 기록하는 동작을 생략할 수 있다. 이때 A/D 컨버터나 열 선택 회로의 동작을 정지함으로써 전력을 절약하는 것이 바람직하다.
본 발명의 일 형태에서는, 저소비전력의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 상이한 2개의 프레임 간에 있어서의 차분의 유무를 판정하는 회로를 가지는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고속 동작에 적합한 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 해상도가 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저조도 하에서 촬상할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 넓은 온도 범위에 있어서 사용할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 고개구율의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신규 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는, 상기 촬상 장치의 동작 방법을 제공하는 것을 목적 중 하나로 한다. 또는 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 상이한 2개의 프레임 간에 있어서의 유의(有意)한 차분의 유무를 판정하는 회로를 가지는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 화소 회로와, 제 2 화소 회로와, 제 1 회로와, 제 2 회로와, 제 3 회로와, 제 4 회로와, 제 5 회로와, 제 1 배선을 가지는 촬상 장치이고, 제 1 화소 회로는 제 1 회로와 전기적으로 접속되고, 제 1 화소 회로는 제 4 회로와 전기적으로 접속되고, 제 2 화소 회로는 제 2 회로와 전기적으로 접속되고, 제 2 화소 회로는 제 5 회로와 전기적으로 접속되고, 제 1 회로는 제 1 배선과 전기적으로 접속되고, 제 2 회로는 제 1 배선과 전기적으로 접속되고, 제 1 배선은 제 3 회로와 전기적으로 접속되고, 제 3 회로는 제 4 회로와 전기적으로 접속되고, 제 3 회로는 제 5 회로와 전기적으로 접속되고, 제 1 및 제 2 화소 회로는 아날로그 신호를 출력하는 기능을 가지고, 제 1 및 제 2 화소 회로는 상이한 2개의 프레임 간의 차분 전위를 출력하는 기능을 가지고, 제 1 및 제 2 회로는 차분 전위가 제 1 전위 이상인 경우에 제 3 전위를 제 1 배선에 출력하는 기능을 가지고, 제 1 및 제 2 회로는 차분 전위가 제 2 전위 이하인 경우에 제 3 전위를 제 1 배선에 출력하는 기능을 가지고, 제 1 및 제 2 회로는 차분 전위가 제 2 전위 보다 크고 제 1 보다 작은 경우에 제 4 전위를 제 1 배선에 출력하는 기능을 가지고, 제 3 회로는 제 4 및 제 5 회로에 전원을 공급하는 기능을 가지고, 제 4 및 제 5 회로는 아날로그 신호를 디지털 신호로 변환하는 기능을 가지고, 제 3 회로는 제 1 배선이 제 3 전위일 때 제 4 및 제 5 회로로의 전원 공급을 수행하고, 제 1 배선이 제 4 전위일 때 제 4 및 제 5 회로로의 전원 공급을 수행하지 않는 기능을 가지는 것을 특징으로 하는 촬상 장치이다.
또한, 제 6 회로와 제 7 회로를 가지고, 제 6 회로는 제 1 및 제 2 화소 회로와 전기적으로 접속되고, 제 7 회로는 제 4 및 제 5 회로와 전기적으로 접속되고, 제 6 회로는 제 3 회로와 전기적으로 접속되고, 제 7 회로는 제 3 회로와 전기적으로 접속되고, 제 6 회로는 제 1 및 제 2 화소 회로를 선택하는 기능을 가지고, 제 7 회로(는 제 4 또는 제 5 회로를 선택하는 기능을 가지고, 제 3 회로는 제 1 배선이 제 3 전위일 때 제 7 회로로의 전원 공급을 수행하고, 제 1 배선이 제 4 전위일 때 제 7 회로로의 전원 공급을 수행하지 않는 기능을 가져도 좋다.
또한, 제 8 회로와 제 2 배선을 가지고, 제 8 회로는 제 2 배선과 전기적으로 접속되고, 제 8 회로는 제 6 회로와 전기적으로 접속되고, 제 8 회로는 제 1 및 제 2 화소 회로와 전기적으로 접속되고, 제 8 회로는 제 6 회로와 제 1 및 제 2 화소 회로를 도통시키는 기능을 가지고, 제 8 회로는 제 2 배선이 제 5 전위일 때 제 6 회로와 제 1 및 제 2 화소 회로를 도통시키고, 제 2 배선이 제 6 전위일 때 제 6 회로와 제 1 및 제 2 화소 회로를 비도통으로 하는 기능을 가지고, 제 8 회로는 제 2 배선이 제 6 전위일 때 제 1 및 제 2 화소 회로를 선택하는 기능을 가져도 좋다.
제 1 및 제 2 화소 회로는 광전 변환 소자, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 용량 소자를 가지고, 광전 변환 소자의 한쪽 전극은 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 용량 소자의 한쪽 전극과 전기적으로 접속되고, 용량 소자의 다른 쪽 전극은 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되고, 용량 소자의 다른 쪽 전극은 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 제 4 트랜지스터의 소스 또는 드레인의 한쪽은 제 5 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 구성으로 할 수 있다.
제 1 내지 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지고, 산화물 반도체는 In과, Zn과, M(M은 Al, Ga, Y 또는 Sn)을 가지는 것이 바람직하다.
본 발명의 일 형태를 사용함으로써, 저소비전력의 촬상 장치를 제공할 수 있다. 또는, 상이한 2개의 프레임 간에 있어서의 차분의 유무를 판정하는 회로를 가지는 촬상 장치를 제공할 수 있다. 또는, 고속 동작에 적합한 촬상 장치를 제공할 수 있다. 또는, 해상도가 높은 촬상 장치를 제공할 수 있다. 또는, 저조도 하에서 촬상할 수 있는 촬상 장치를 제공할 수 있다. 또는, 넓은 온도 범위에서 사용할 수 있는 촬상 장치를 제공할 수 있다. 또는, 고개구율의 촬상 장치를 제공할 수 있다. 또는, 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는, 신규 촬상 장치 등을 제공할 수 있다. 또는, 상기 촬상 장치의 동작 방법을 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태는 이들 효과에 한정되는 것이 아니다. 예를 들어, 본 발명의 일 형태는 경우 또는 상황에 따라 이들 효과 이외의 효과를 가지는 경우도 있다. 또는, 예를 들어 본 발명의 일 형태는 경우 또는 상황에 따라 이들 효과를 가지지 않는 경우도 있다.
도 1은 촬상 장치를 설명한 블록도.
도 2는 촬상 장치를 설명한 블록도 및 회로도.
도 3은 차분 데이터를 판정하는 회로를 설명한 도면.
도 4는 차분 데이터를 판정하는 회로의 동작을 설명한 타이밍 차트.
도 5는 차분 데이터를 판정하는 회로를 설명한 도면.
도 6은 차분 데이터를 판정하는 회로의 동작을 설명한 타이밍 차트.
도 7은 차분 데이터를 판정하는 회로를 설명한 도면.
도 8은 차분 데이터를 판정하는 회로를 설명한 도면.
도 9는 차분 데이터를 판정하는 회로의 동작을 설명한 타이밍 차트.
도 10은 화소를 설명한 회로도.
도 11은 화소의 동작을 설명한 타이밍 차트.
도 12는 화소의 동작을 설명한 타이밍 차트.
도 13은 촬상 장치의 구성을 설명한 단면도.
도 14는 촬상 장치의 구성을 설명한 단면도.
도 15는 광전 변환 소자의 접속 형태를 설명한 단면도.
도 16은 광전 변환 소자의 접속 형태를 설명한 단면도.
도 17은 촬상 장치의 구성을 설명한 단면도.
도 18은 광전 변환 소자의 접속 형태를 설명한 단면도.
도 19는 촬상 장치의 구성을 설명한 단면도.
도 20은 촬상 장치의 구성을 설명한 단면도.
도 21은 촬상 장치의 구성을 설명한 단면도.
도 22는 촬상 장치의 구성을 설명한 단면도.
도 23은 촬상 장치의 구성을 설명한 단면도.
도 24는 촬상 장치의 구성을 설명한 단면도.
도 25는 트랜지스터를 설명한 상면도 및 단면도.
도 26은 트랜지스터를 설명한 상면도 및 단면도.
도 27은 트랜지스터를 설명한 상면도 및 단면도.
도 28은 트랜지스터를 설명한 상면도 및 단면도.
도 29는 트랜지스터를 설명한 상면도 및 단면도.
도 30은 트랜지스터를 설명한 상면도 및 단면도.
도 31은 트랜지스터를 설명한 상면도 및 단면도.
도 32는 트랜지스터를 설명한 상면도 및 단면도.
도 33은 산화물 반도체의 원자수비의 범위를 설명한 도면.
도 34는 InMZnO4의 결정을 설명한 도면.
도 35는 산화물 반도체의 적층 구조에 있어서의 밴드도.
도 36은 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 37은 촬상 장치를 수납한 패키지의 사시도 및 단면도.
도 38은 전자 기기를 설명한 도면.
도 39는 촬상 장치의 동작 방법을 설명한 흐름도.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서 동일한 부분 또는 같은 기능을 가지는 부분에는, 동일한 부호를 상이한 도면 간에서 공통적으로 사용하고, 그 반복되는 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소의 해칭을, 상이한 도면 간에서 적절히 생략 또는 변경하는 경우도 있다.
또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용되는 것이고, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 치환하여 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
예를 들어 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접적으로 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내어진 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 스위치는 온 오프가 제어되는 기능을 가진다. 즉, 스위치는 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 가진다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되는 경우는 X와 Y가 직접적으로 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(D/A 변환 회로, A/D 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도 X로부터 출력된 신호가 Y로 전달되는 경우는, X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우는 X와 Y가 직접적으로 접속되는 경우와, X와 Y가 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한, X와 Y가 전기적으로 접속된다고 명시적으로 기재되어 있는 경우는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속된다고 명시적으로 기재되어 있는 경우는, 단순히 접속된다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서대로 접속된다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 가지지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 가지지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 가지지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 가지고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 가지지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 패스에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 상기 제 1 전기적 패스는 제 2 전기적 패스를 가지지 않고, 상기 제 2 전기적 패스는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 패스이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 패스에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제 3 전기적 패스는 제 4 전기적 패스를 가지지 않고, 상기 제 4 전기적 패스는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 패스이다"라고 표현할 수 있다. 이들의 예와 같은 표현 방법을 사용하여, 회로 구성에 있어서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도 상에서는 독립되는 구성 요소끼리가 전기적으로 접속되는 것처럼 도시된 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 쌍방의 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우에도 그 범주에 포함한다.
또한 "막"이라는 용어와 "층"이라는 용어는, 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경하는 것이 가능한 경우가 있다.
또한, 일반적으로 전위(전압)는 상대적인 것이며, 기준의 전위에 대한 상대적인 크기에 따라 크기가 결정된다. 따라서, "접지", "GND", "그라운드" 등이라고 기재되어 있는 경우에도, 반드시 전위가 0V로 한정되지 않는 것으로 한다. 예를 들어, 회로 중 가장 낮은 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 또는, 회로 중 중간 정도의 전위를 기준으로 하여, "접지"나 "GND"를 정의하는 경우도 있다. 그 경우에는 그 전위를 기준으로 하여, 양의 전위와 음의 전위가 규정된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 상이한 2개의 프레임 간에 있어서의 유의한 차분의 유무를 판정하는 회로를 가지는 촬상 장치의 구성 및 동작 방법이다.
촬상 장치는 차분 데이터를 출력할 수 있는 화소와, 이 차분 데이터를 판정하는 회로와, 전원 공급을 제어하는 회로와, A/D 컨버터 등을 가진다.
이 구성에 의하여 유의한 차분의 유무를 고속으로 판정할 수 있다. 차분이 없다고 판정된 경우는 A/D 컨버터 등으로의 전원 공급을 차단하여, 전력 소비를 억제할 수 있다.
화소 회로에는 산화물 반도체를 활성층으로 하는 트랜지스터(이하, OS 트랜지스터)를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 작아 화소 회로 내에 데이터를 유지하는 메모리를 쉽게 구성할 수 있다.
도 1은 본 발명의 일 형태의 촬상 장치의 블록도이다. 이 촬상 장치는 화소 어레이(21)와, 회로(22)와, 회로(23)와, 회로(24)와, 회로(25)와, 회로(26)를 가진다.
화소 어레이(21)는 화소(20)를 가진다. 화소(20)는 예를 들어 m행n열(m, n은 1 이상의 자연수)의 매트릭스 형태로 배치할 수 있다. 화소(20)는 화상 데이터 또는 상이한 2개의 프레임의 차분 데이터를 전기적으로 접속된 배선(91)(OUT1)에 출력할 수 있다.
회로(22)는 열마다 하나 제공되며, 배선(91)(OUT1)과 전기적으로 접속된다. 회로(22)는 화소(20)가 출력하는 차분 데이터의 유의성을 판정하는 기능을 가질 수 있다. 또한, 차분 데이터가 유의하다란, 이 차분 데이터가 차분이 있다고 판정될 수 있는 값 이상인 것을 뜻한다. 이 값은 실시자가 임의로 설정할 수 있다.
예를 들어, 차분 데이터가 차분이 없다고 판정된 경우, 회로(22)는 로 레벨(low level) 전위(이하, "L")를 배선(92)(OUT2)에 출력한다. 또한, 차분 데이터가 차분이 있다고 판정된 경우, 회로(22)는 하이 레벨(high level) 전위(이하, "H")를 배선(92)(OUT2)에 출력한다. 또한, 차분의 유무의 판정 결과로서 출력되는 신호의 논리는 반대이어도 좋다.
회로(23)는 화소(20)를 행마다 선택하는 로 드라이버(row driver)로서의 기능을 가질 수 있다. 회로(23)에서 선택 상태가 된 화소(20)로부터 화상 데이터 또는 차분 데이터가 배선(91)(OUT1)에 출력된다. 회로(23)에는 예를 들어 시프트 레지스터 등을 사용할 수 있다.
회로(24)는 배선(91)(OUT1)과 전기적으로 접속된다. 회로(24)는 화소(20)가 출력하는 아날로그 신호의 화상 데이터를 디지털 신호로 변환하는 기능을 가질 수 있다. 회로(24)로서는 예를 들어 A/D 컨버터 등을 사용할 수 있다. 회로(24)는 열마다 제공할 수 있다.
회로(25)는 열마다 제공된 회로(24)를 차례로 선택하는 칼럼 드라이버(column driver)로서의 기능을 가질 수 있다. 회로(25)에서 선택된 회로(24)로부터 화상 데이터에 상당하는 디지털 신호가 배선(93)(OUT3)에 출력된다. 회로(25)에는 예를 들어 시프트 레지스터 등을 사용할 수 있다.
회로(26)는 회로(24), 회로(25) 등의 주변 회로 및 배선(92)(OUT2)과 전기적으로 접속된다. 회로(26)는 배선(92)(OUT2)으로부터 입력되는 신호 전위에 따라 회로(24) 및 회로(25)에 대한 전원 공급을 제어하는 기능을 가질 수 있다.
이 신호 전위가 "L"일 때, 즉 회로(22)가 차분이 없다고 판정하였을 때, 촬상 장치가 표시 장치나 기록 장치 등에 출력한 화상 데이터를 재기록하는 동작 또는 기록하는 동작 등을 생략할 수 있다. 따라서, 차분이 없다고 판정되었을 때, 회로(26)에 의하여 회로(24) 및 회로(25)로의 전원 공급을 차단하는 제어를 수행하여, 전력 소비를 억제하는 것이 바람직하다.
또한, 이 신호 전위가 "H"일 때, 즉 회로(22)에 의하여 차분이 있다고 판정되었을 때, 촬상 장치는 새로운 화상 데이터를 취득하고 출력처의 화상 데이터를 재기록하는 동작 또는 기록하는 동작 등을 수행한다. 따라서, 차분이 있다고 판정되었을 때, 회로(26)에 의하여 회로(24) 및 회로(25)로의 전원 공급을 계속하거나 또는 재개하는 제어를 수행하고, 화소(20)로부터 화상 데이터를 판독한다.
또한, 회로(26)는 배선(92)(OUT2)의 전위에 따라 회로(24) 및 회로(25) 등으로의 전원 공급을 제어할 수 있는 기능을 가지면 좋다. 따라서, 회로(26)의 기능은 다른 회로가 가져도 좋다. 또한, 회로(26)를 제공하지 않고 이 기능에 따른 동작을 소프트웨어를 사용하여 수행하여도 좋다.
또한, 본 발명의 일 형태의 촬상 장치는 도 2의 (A)에 나타낸 구성이어도 좋다. 이 촬상 장치는 회로(27)를 가지는 점이, 도 1에 나타낸 촬상 장치와 상이하다.
회로(27)는 행마다 제공되며, 배선(90)(RDSE)과 전기적으로 접속된다. 또한, 회로(27)는 회로(23)와 화소(20)를 접속하는 행 배선에 전기적으로 접속된다. 회로(27)는 회로(23)와 화소(20)의 도통을 제어하는 기능을 가질 수 있다. 또한, 회로(27)는 화소 어레이(21)가 가지는 모든 화소(20)를 선택 상태로 할 수도 있다.
도 2의 (B)는 회로(27)의 구체적인 구성의 일례이며, p-ch형 트랜지스터 및 n-ch형 트랜지스터를 가진다. p-ch형 트랜지스터의 소스 또는 드레인의 한쪽은 회로(23)와 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽은 화소(20)와 전기적으로 접속된다. n-ch형 트랜지스터의 소스 또는 드레인의 한쪽은 고전위 전원선(VDD)과 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽은 화소(20)와 전기적으로 접속된다. p-ch형 트랜지스터 및 n-ch형 트랜지스터의 각각의 게이트는 배선(90)(RDSE)과 전기적으로 접속된다.
회로(27)는 배선(90)(RDSE)으로부터 입력되는 신호 전위에 의하여 회로(23)의 사용의 유무를 선택할 수 있다.
배선(90)(RDSE)의 전위가 "L"일 때, p-ch형 트랜지스터는 온 상태, n-ch형 트랜지스터는 오프 상태가 되고, 회로(23)와 화소(20)는 도통 상태가 된다. 즉, 회로(23)를 사용하는 동작 모드가 되고 도 1에 나타낸 촬상 장치와 같은 동작을 수행할 수 있다.
배선(90)(RDSE)의 전위가 "H"일 때, p-ch형 트랜지스터는 오프 상태가 되고, 회로(23)와 화소(20)는 비도통 상태가 된다. 즉, 회로(23)를 사용하지 않는 동작 모드로 할 수 있다. 또한, n-ch형 트랜지스터는 온 상태가 되고, 모든 화소(20)에는 고전위 전원선(VDD)으로부터 "H"가 공급된다. 즉, 모든 화소(20)가 선택 상태가 된다. 또한, 회로(27)의 다른 구성으로서 회로(23)의 출력 신호와 배선(90)의 신호를 입력 신호로 하고, 화소(20)로의 신호를 출력 신호로 하는 논리합 회로로 할 수 있다.
하나의 배선(91)(OUT1)에는 1열분의 화소(20)가 전기적으로 접속되므로, 차분 데이터를 취득하는 동안에 열 방향의 어느 화소(20)에서 유의한 차분 전위를 출력할 수 있으면, 회로(22)에서 차분이 있다는 판정을 수행할 수 있다. 또한, 열마다 제공된 각 회로(22)는 배선(92)(OUT2)을 공통된 출력선으로 하므로, 어느 회로(22)에서 차분이 있다고 판정되면 배선(92)(OUT2)의 전위는 "H"가 된다. 즉, 모든 화소(20)를 대상으로 하여 대략 동시에 차분의 유무의 판정을 수행할 수 있다.
또한, 회로(23)를 사용하지 않는 동작 모드일 때, 회로(26)는 배선(92)(OUT2)으로부터 입력되는 신호 전위에 의하여, 회로(24) 및 회로(25)에 더하여 회로(23)에 대해서도 전원 공급의 제어를 수행하여도 좋다.
이 신호 전위가 "L"일 때, 즉 회로(22)가 차분이 없다고 판정하였을 때, 회로(26)는 회로(23), 회로(24) 및 회로(25)에 대하여 전원 공급을 차단하는 제어를 수행한다. 이 신호 전위가 "H"일 때, 즉 회로(22)가 차분이 있다고 핀정하였을 때, 회로(26)는 회로(23), 회로(24) 및 회로(25)에 대하여 전원 공급을 계속하거나 또는 재개하는 제어를 수행한다.
또한, 회로(22)가 출력하는 논리 신호에 따라 회로(27)가 적절히 동작하는 구성으로 하면, 배선(90)(RDSE)은 배선(91)(OUT1)과 전기적으로 접속될 수 있다.
도 3은 회로(22)의 구성의 일례이다. 회로(22)[1] 및 배선(91)(OUT1)[1]은 1열째에 제공되는 회로(22) 및 배선(91)(OUT1)을 뜻한다. 또한, 도 3에서는 모든 배선(91)(OUT1)에 회로(22)를 제공하는 구성을 예시하였지만, 수열마다, 수십열마다 또는 수백열마다 등에 회로(22)를 제공하여도 좋다. 즉, 차분 데이터를 검출하지 않는 열이 있어도 좋다.
회로(22)는 트랜지스터(51)와, 트랜지스터(52)와, 트랜지스터(53)와, 트랜지스터(54)와, 콤퍼레이터 회로(31)와, 콤퍼레이터 회로(32)를 가지는 구성으로 할 수 있다. 또한, 도 3에서는 트랜지스터(51), (54)의 극성을 n-ch형, 트랜지스터(52), (53)의 극성을 p-ch형으로 하였지만, 동작 조건을 변경함으로써 트랜지스터의 극성을 바꿀 수 있다.
트랜지스터(51)의 소스 또는 드레인의 한쪽은 배선(91)(OUT1)과 전기적으로 접속된다. 트랜지스터(51)의 소스 또는 드레인의 다른 쪽은 콤퍼레이터 회로(31)의 한쪽 입력 단자와 전기적으로 접속된다. 트랜지스터(51)의 소스 또는 드레인의 다른 쪽은 콤퍼레이터 회로(32)의 다른 쪽 입력 단자와 전기적으로 접속된다. 콤퍼레이터 회로(31)의 출력 단자는 트랜지스터(52)의 게이트와 전기적으로 접속된다. 콤퍼레이터 회로(32)의 출력 단자는 트랜지스터(53)의 게이트와 전기적으로 접속된다. 트랜지스터(52)의 소스 또는 드레인의 한쪽은 트랜지스터(54)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(53)의 소스 또는 드레인의 한쪽은 트랜지스터(54)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(54)의 소스 또는 드레인의 한쪽은 배선(92)(OUT2)에 전기적으로 접속된다.
콤퍼레이터 회로(31)의 다른 쪽 입력 단자에는 차분 데이터의 유의성을 판정하는 전압의 상한 또는 하한 중 한쪽(예를 들어 Vref-)이 공급된다. 콤퍼레이터 회로(32)의 한쪽 입력 단자에는 차분 데이터의 유의성을 판정하는 전압의 상한 또는 하한의 다른 쪽(예를 들어 Vref+)이 공급된다. 트랜지스터(52)의 소스 또는 드레인의 다른 쪽 및 트랜지스터(53)의 소스 또는 드레인의 다른 쪽에는 고전위(예를 들어 VDD)가 공급된다. 트랜지스터(54)의 소스 또는 드레인의 다른 쪽에는 저전위(예를 들어 GND)가 공급된다.
트랜지스터(51)의 게이트는 배선(65)(SET)과 전기적으로 접속된다. 트랜지스터(54)의 게이트는 배선(66)(RES)과 전기적으로 접속된다. 배선(65)(SET) 및 배선(66)(RES)은 각각에 접속되는 트랜지스터의 도통을 제어하는 신호선으로서의 기능을 가질 수 있다.
콤퍼레이터 회로(31), (32)의 전원 입력 단자에는 회로 동작의 제어가 가능한 일정한 고전위 전원(BIAS)이 공급된다. 또한, 트랜지스터(51)의 소스 또는 드레인의 다른 쪽, 콤퍼레이터 회로(31)의 한쪽 입력 단자 및 콤퍼레이터 회로(32)의 다른 쪽 입력 단자가 접속되는 배선을 노드(ND1)로 한다. 콤퍼레이터 회로(31)의 출력 단자 및 트랜지스터(52)의 게이트가 접속되는 배선을 노드(ND2)로 한다. 콤퍼레이터 회로(32)의 출력 단자 및 트랜지스터(53)의 게이트가 접속되는 배선을 노드(ND3)로 한다.
상기 구성에서는 화소(20)로부터 출력되는 차분 데이터를 콤퍼레이터 회로(31), (32)에 입력할 수 있다. 콤퍼레이터 회로(31), (32)에는 차분 데이터의 유의성을 판정하는 전압의 상한 또는 하한이 설정되고, 회로(22)는 차분의 유무에 따라 논리가 상이한 신호를 출력할 수 있다.
다음으로, 도 4에 나타낸 타이밍 차트를 사용하여 회로(22)의 동작을 설명한다.
기간(T0)은 배선(92)(OUT2)의 전위를 "L"로 하는 리셋 동작의 기간이다. 기간(T0)에 있어서, 배선(66)(RES)의 전위를 "H"로 하면, 배선(92)(OUT2)의 전위는 "L"로 리셋된다.
기간(T1)은 화소(20)가 출력하는 차분 데이터가 콤퍼레이터 회로(31), (32)에 설정된 상하한값 내인 경우, 즉 차분이 없다고 판정되는 경우의 동작을 예시하고 있다.
기간(T1)에 있어서, 배선(65)(SET)의 전위를 "H"로 하면, 배선(91)(OUT1)에 접속된 화소(20)로부터 차분 데이터가 노드(ND1)에 입력된다. 이때, 노드(ND1)의 전위는 Vref-와 Vref+ 사이의 레벨이므로, 콤퍼레이터 회로(31)는 노드(ND2)에 "H"를 출력하고, 콤퍼레이터 회로(32)는 노드(ND3)에 "H"를 출력한다. 따라서, 트랜지스터(52) 및 트랜지스터(53)는 오프 상태가 되므로, 배선(92)(OUT2)의 전위는 "L"이 된다. 여기서, 배선(92)(OUT2)의 전위가 "L"가 되는 것은 차분 없음을 뜻한다.
기간(T2)은 화소(20)가 출력하는 차분 데이터가 콤퍼레이터 회로(31)에 설정된 상한값을 상회한 경우, 즉 차분이 있다고 판정되는 경우의 동작을 예시하고 있다.
기간(T2)에 있어서, 배선(65)(SET)의 전위를 "H"로 하면, 배선(91)(OUT1)에 접속된 화소(20)로부터 차분 데이터가 노드(ND1)에 입력된다. 이때, 노드(ND1)의 전위가 Vref+보다 높은 레벨이므로, 콤퍼레이터 회로(31)는 노드(ND2)에 "L"을 출력하여, 콤퍼레이터 회로(32)는 노드(ND3)에 "H"를 출력한다. 따라서, 트랜지스터(52)는 온 상태가 되고 트랜지스터(53)는 오프 상태가 되므로, 배선(92)(OUT2)의 전위는 "H"가 된다. 여기서, 배선(92)(OUT2)의 전위가 "H"가 되는 것은 차분 있음을 뜻한다.
기간(T3)은 화소(20)가 출혁하는 차분 데이터가 콤퍼레이터 회로(32)에 설정된 하한값을 하회한 경우, 즉 차분이 있다고 판정되는 경우의 동작을 예시하고 있다.
기간(T3)에 있어서, 배선(65)(SET)의 전위를 "H"로 하면, 배선(91)(OUT1)에 접속된 화소(20)로부터 차분 데이터가 노드(ND1)에 입력된다. 이때, 노드(ND1)의 전위가 Vref-보다 낮은 레벨이므로, 콤퍼레이터 회로(31)는 노드(ND2)에 "H"를 출력하고, 콤퍼레이터 회로(32)는 노드(ND3)에 "L"을 출력한다. 따라서, 트랜지스터(52)는 오프 상태가 되고 트랜지스터(53)는 온 상태가 되므로, 배선(92)(OUT2)의 전위는 "H"가 된다. 여기서, 배선(92)(OUT2)의 전위가 "H"가 되는 것은 차분 있음을 뜻한다.
도 1에 나타낸 구성에 도 3의 회로를 적용한 경우, 기간(T1) 등에 예시한 차분의 판정 동작은, 회로(23)에 의한 행 선택 동작에 맞추어 수행하면 좋다. 즉, 1프레임 기간에 최대 행수분만의 판정 동작을 수행한다. 또한, 배선(65)(SET)의 전위를 제어함으로써, 수행마다, 수십행마다 또는 수백행마다 등에 차분의 판정 동작을 수행할 수도 있다. 또한, 화소 어레이(21)의 일부의 영역, 예를 들어 중앙 부근의 행만 등에 있어서, 중점적으로 차분의 판정 동작을 수행할 수도 있다.
도 2의 나타낸 구성에 도 3의 회로를 적용한 경우, 회로(27)에서 모든 화소(20)를 선택 상태로 하고, 모든 화소(20)로부터 대략 동시에 차분 데이터를 회로(22)에 입력할 수 있기 때문에, 1프레임 기간에 수행하는 판정 동작의 횟수는 임의이다.
도 5는 도 3과는 상이한 회로(22)의 구성의 일례이다. 도 3에서는 모든 배선(91)(OUT1)에 회로(22)를 제공하는 구성을 예시하였지만, 수열마다, 수십열마다, 또는 수백열마다 등에 회로(22)를 제공하여도 좋다. 또한, 이 회로(22)는 회로(28)와 전기적으로 접속된다.
도 5에 나타낸 회로(22)는, 트랜지스터(51)와, 트랜지스터(52)와, 트랜지스터(53)와, 트랜지스터(54)와, 콤퍼레이터 회로(31)와, 콤퍼레이터 회로(32)와, NAND 회로(33)와, NAND 회로(34)를 가지는 구성으로 할 수 있다. 또한, 도 5에서는 트랜지스터(51), (54)의 극성을 n-ch형, 트랜지스터(52), (53)의 극성을 p-ch형으로 하였지만, 동작 조건을 변경함으로써 트랜지스터의 극성을 바꿀 수 있다.
트랜지스터(51)의 소스 또는 드레인의 한쪽은 배선(91)(OUT1)과 전기적으로 접속된다. 트랜지스터(51)의 소스 또는 드레인의 다른 쪽은 콤퍼레이터 회로(31)의 한쪽 입력 단자와 전기적으로 접속된다. 트랜지스터(51)의 소스 또는 드레인의 다른 쪽은 콤퍼레이터 회로(32)의 다른 쪽 입력 단자와 전기적으로 접속된다. 콤퍼레이터 회로(31)의 출력 단자는 NAND 회로(33)의 한쪽 입력 단자와 전기적으로 접속된다. 콤퍼레이터 회로(32)의 출력 단자는 NAND 회로(34)의 한쪽 입력 단자와 전기적으로 접속된다. NAND 회로(33)의 출력 단자는 트랜지스터(52)의 게이트와 전기적으로 접속된다. NAND 회로(34)의 출력 단자는 트랜지스터(53)의 게이트와 전기적으로 접속된다. 트랜지스터(52)의 소스 또는 드레인의 한쪽은 트랜지스터(54)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(53)의 소스 또는 드레인의 한쪽은 트랜지스터(54)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(54)의 소스 또는 드레인의 한쪽은 배선(92)(OUT2)에 전기적으로 접속된다.
콤퍼레이터 회로(31)의 다른 쪽 입력 단자에는 차분 데이터의 유의성을 판정하는 전압의 상한 또는 하한 중 한쪽(예를 들어 Vref+)이 공급된다. 콤퍼레이터 회로(32)의 한쪽 입력 단자에는 차분 데이터의 유의성을 판정하는 전압의 상한 또는 하한의 다른 쪽(예를 들어 Vref-)이 공급된다. 트랜지스터(52)의 소스 또는 드레인의 다른 쪽 및 트랜지스터(53)의 소스 또는 드레인의 다른 쪽에는 고전위(예를 들어 VDD)가 공급된다. 트랜지스터(54)의 소스 또는 드레인의 다른 쪽에는 저전위(예를 들어 GND)가 공급된다.
콤퍼레이터 회로(31), (32)에는 회로(28)를 통하여 회로 동작의 제어가 가능한 일정한 고전위 전원(BIAS) 또는 저전위(예를 들어 GND)가 공급된다. NAND 회로(33), (34)의 다른 쪽 입력 단자에는 회로(28)를 통하여 고전위(예를 들어 VDD) 또는 저전위(예를 들어 GND)가 공급된다.
또한, 트랜지스터(51)의 소스 또는 드레인의 다른 쪽, 콤퍼레이터 회로(31)의 한쪽 입력 단자 및 콤퍼레이터 회로(32)의 다른 쪽 입력 단자가 접속되는 배선을 노드(ND1)로 한다. 콤퍼레이터 회로(31)의 출력 단자 및 NAND 회로(33)의 한쪽 입력 단자가 접속되는 배선을 노드(ND2)로 한다. 콤퍼레이터 회로(32)의 출력 단자 및 NAND 회로(34)의 한쪽 입력 단자가 접속되는 배선을 노드(ND3)로 한다. NAND 회로(33)의 출력 단자 및 트랜지스터(52)의 게이트가 접속되는 배선을 노드(ND4)로 한다. NAND 회로(34)의 출력 단자 및 트랜지스터(53)의 게이트가 접속되는 배선을 노드(ND5)로 한다.
회로(28)는 트랜지스터(55)와, 트랜지스터(56)와, 트랜지스터(57)와, 트랜지스터(58)를 가지는 구성으로 할 수 있다. 또한, 도 5에서는 트랜지스터(55), (57)의 극성을 p-ch형, 트랜지스터(56), (57)의 극성을 n-ch형으로 하였지만, 동작 조건을 변경함으로써 트랜지스터의 극성을 바꿀 수 있다.
트랜지스터(55)의 소스 또는 드레인의 한쪽은 트랜지스터(56)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(55)의 소스 또는 드레인의 한쪽은 NAND 회로(33), (34)의 다른 쪽 입력 단자와 전기적으로 접속된다. 여기서, 트랜지스터(55)의 소스 또는 드레인의 한쪽, 트랜지스터(56)의 소스 또는 드레인의 한쪽 및 NAND 회로(33), (34)의 다른 쪽 입력 단자가 접속되는 배선을 노드(ND6)로 한다.
트랜지스터(57)의 소스 또는 드레인의 한쪽은 트랜지스터(58)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(57)의 소스 또는 드레인의 한쪽은 콤퍼레이터 회로(31), (32)의 전원 입력 단자와 전기적으로 접속된다. 여기서, 트랜지스터(57)의 소스 또는 드레인의 한쪽, 트랜지스터(58)의 소스 또는 드레인의 한쪽 및 콤퍼레이터 회로(31), (32)의 전원 입력 단자가 접속되는 배선을 노드(ND7)로 한다.
트랜지스터(55) 내지 (58)의 게이트는 배선(92)(OUT2)과 전기적으로 접속된다. 트랜지스터(55)의 소스 또는 드레인의 다른 쪽에는 고전위(예를 들어 VDD)가 공급된다. 트랜지스터(57)의 소스 또는 드레인의 다른 쪽에는 콤퍼레이터 회로(31), (32)의 회로 동작의 제어가 가능한 일정한 고전위 전원(BIAS)이 공급된다. 트랜지스터(54), (58)의 소스 또는 드레인의 다른 쪽에는 저전위(예를 들어 GND)가 공급된다.
도 5에 나타낸 회로는 회로(22)가 배선(92)(OUT2)에 출력하는 전위를 회로(28)에 입력하는 구성이다. 회로(28)는 이 전위의 값에 따라 회로(22)가 가지는 일부의 회로를 정지시킬 수 있다. 따라서, 소비전력을 저감시킬 수 있다.
배선(92)(OUT2)의 전위가 "L", 즉 차분이 없다고 판정된 경우, 콤퍼레이터 회로(31), (32)에는 BIAS가 공급되고, 동작 상태가 된다. 또한, NAND 회로(33), (34)의 다른 쪽 입력 단자에는 "H"가 공급되고, 노드(ND2), 노드(ND3)의 전위는 반전하여 노드(ND4), 노드(ND5)에 출력된다. 여기서, 차분이 없다고 판정되면 차분 검출 동작이 반복된다.
배선(92)(OUT2)의 전위가 "H", 즉 차분이 있다고 판정된 경우, 콤퍼레이터 회로(31), (32)에는 GND 전위가 공급되고, 비동작 상태가 된다. 또한, NAND 회로(33), (34)의 다른 쪽 입력 단자에는 "L "이 공급되고, 노드(ND4), 노드(ND5)의 전위는 "H"로 고정된다. 따라서, 배선(92)(OUT2)의 전위가 "H"로 고정되기 때문에, 1프레임이 종료될 때까지의 남은 기간, 불필요한 차분 검출 동작은 수행되지 않아, 전력 소비를 억제할 수 있다.
다음으로, 도 6에 나타낸 타이밍 차트를 사용하여, 도 5에 나타낸 회로(22) 및 회로(28)의 동작을 설명한다.
기간(T0)은 배선(92)(OUT2)의 전위를 "L"로 하는 리셋 동작의 기간이다. 기간(T0)에 있어서, 배선(66)(RES)의 전위를 "H"로 하면, 배선(92)(OUT2)의 전위는 "L"로 리셋된다. 배선(92)(OUT2)의 전위가 "L"일 때, 콤퍼레이터 회로(31), (32)에는 BIAS가 공급되고, NAND 회로(33), (34)의 다른 쪽 입력 단자에는 "H"가 공급된다.
기간(T1)은 화소(20)가 출력하는 차분 데이터가 콤퍼레이터 회로(31), (32)에 설정된 상하한값 내인 경우, 즉 차분이 없다고 판정되는 경우의 동작을 예시하고 있다.
기간(T1)에 있어서, 배선(65)(SET)의 전위를 "H"로 하면, 배선(91)(OUT1)에 접속된 화소(20)로부터 차분 데이터가 노드(ND1)에 입력된다. 이때, 노드(ND1)의 전위는 Vref-와 Vref+ 사이의 레벨이므로, 콤퍼레이터 회로(31)는 노드(ND2)에 "L"을 출력하고, 콤퍼레이터 회로(32)는 노드(ND3)에 "L"을 출력한다. 노드(ND6)의 전위는 "H"이므로, NAND 회로(33), (34)는, 노드(ND2), 노드(ND3)의 반전 전위인 "H"를 노드(ND4), 노드(ND5)에 출력한다. 따라서, 트랜지스터(52) 및 트랜지스터(53)는 오프 상태가 되므로, 배선(92)(OUT2)의 전위는 "L"이 된다. 여기서, 배선(92)(OUT2)의 전위가 "L"이 되는 것은 차분 없음을 뜻한다.
기간(T2)은 화소(20)가 출력하는 차분 데이터가 콤퍼레이터 회로(31)에 설정된 상한값을 상회한 경우, 즉 차분이 있다고 판정되는 경우의 동작을 예시하고 있다.
기간(T2)에 있어서, 배선(65)(SET)의 전위를 "H"로 하면, 배선(91)(OUT1)에 접속된 화소(20)로부터 차분 데이터가 노드(ND1)에 입력된다. 이때, 노드(ND1)의 전위가 Vref+보다 높은 레벨이므로, 콤퍼레이터 회로(31)는 노드(ND2)에 "H"를 출력하고, 콤퍼레이터 회로(32)는 노드(ND3)에 "L"을 출력한다. 이때, NAND 회로(33)는 노드(ND2)의 반전 전위인 "L"을 노드(ND4)에 출력하고, NAND 회로(34)는 노드(ND3)의 반전 전위인 "H"를 노드(ND5)에 출력한다. 따라서, 트랜지스터(52)는 온 상태가 되고 트랜지스터(53)는 오프 상태가 되므로, 배선(92)(OUT2)의 전위는 "H"가 된다. 여기서, 배선(92)(OUT2)의 전위가 "H"가 되는 것은 차분 있음을 뜻한다.
또한, 배선(92)(OUT2)의 전위가 "H"가 되므로, 콤퍼레이터 회로(31), (32)로의 BIAS 공급이 차단된다. 그러므로, 노드(ND3)의 전위는 "L"로부터 "H"로 상승된다.
또한, 배선(92)(OUT2)의 전위가 "H"가 되므로, 노드(ND6)의 전위는 "L"이 된다. 그러므로, 노드(ND4)의 전위는 "L"로부터 "H"로 상승된다.
기간(T3)은 화소(20)가 출력하는 차분 데이터가 콤퍼레이터 회로(32)에 설정된 하한값을 하회한 경우, 즉 차분이 있다고 판정되는 경우의 동작을 예시하고 있다. 다만 기간(T2)에 있어서, 노드(ND2) 내지 노드(ND5)의 전위가 고정되었기 때문에, 노드(ND1)의 전위에 상관없이, 배선(92)(OUT2)의 전위는 "H"가 된다. 따라서, 회로 내에 있어서, 기간(T3)에서는 기간(T2)의 상태부터 변하지 않는다.
즉, 도 1에 나타낸 구성에 도 5의 회로를 적용한 경우에는, 1프레임 내 중 어느 행에서 차분이 있다고 판정되면, 그 이후의 행의 차분 판정은 실질적으로 수행되지 않고, 차분 있음을 나타내는 전위가 배선(92)(OUT2)에 유지된다. 따라서, 차분 판정의 회로 동작에 필요한 전력을 삭감할 수 있다.
도 2에 나타낸 구성에 도 3의 회로를 적용한 경우, 1프레임 기간에 수행하는 어느 판정 동작에서 차분이 있다고 판정되면, 그 이후의 차분 판정은 실질적으로 수행되지 않고, 차분 있음을 나타내는 전위가 배선(92)(OUT2)에 유지된다. 따라서, 차분 판정의 회로 동작에 필요한 전력을 삭감할 수 있다.
도 5에 나타낸 회로(28)는 도 7에 나타낸 회로(29)와 치환될 수 있다. 회로(29)는 NOR 회로(35)와, 인버터 회로(36)와, 레벨시프터 회로(37)와, 트랜지스터(59)와, 트랜지스터(60)를 가지는 구성으로 할 수 있다. 또한, 도 7에서는 트랜지스터(59), (60)의 극성을 n-ch형으로 하였지만, 동작 조건을 변경함으로써 트랜지스터의 극성을 바꿀 수 있다.
NOR 회로의 한쪽 입력 단자는 배선(92)(OUT2)과 전기적으로 접속된다. NOR 회로의 출력 단자는 인버터 회로(36), 트랜지스터(59)의 게이트 및 레벨시프터 회로(37)의 반전 입략 단자와 전기적으로 접속된다. 인버터 회로(36)의 출력 단자는 레벨시프터 회로(37)의 입력 단자와 전기적으로 접속된다. 레벨시프터 회로(37)의 출력 단자는 트랜지스터(60)의 게이트와 전기적으로 접속된다. 트랜지스터(59)의 소스 또는 드레인의 한쪽은 트랜지스터(60)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다.
트랜지스터(59)의 소스 또는 드레인의 다른 쪽에는 콤퍼레이터 회로(31), (32)의 회로 동작의 제어가 가능한 일정한 고전위 전원(BIAS)이 공급된다. 트랜지스터(60)의 소스 또는 드레인의 다른 쪽에는 콤퍼레이터 회로(31), (32)의 회로 동작의 제어가 가능한 일정한 저전위 전원(AVSS)이 공급된다. 또한, NOR 회로(35)의 다른 쪽 입력 단자에는 배선(94)이 접속되고 동작 신호(AENE)가 입력된다.
또한, NOR회로의 출력 단자가 전기적으로 접속되는 배선은 NAND 회로(33), (34)와 접속되고, 도 5의 노드(ND6)에 상당한다. 트랜지스터(59)의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 배선은 콤퍼레이터 회로(31), (32)와 접속되고, 도 5의 노드(ND7)에 상당한다.
회로(29)를 사용함으로써, 콤퍼레이터 회로(31), (32)의 전원 입력 단자에 입력되는 로 레벨 전위 "L"을 적절하게 할 수 있다.
회로(28)에 있어서는 콤퍼레이터 회로(31), (32)(아날로그 회로)의 전원 전압과, 그 이외의 회로(디지털 회로)의 전원 전압을 구별하지 않는 구성이 되어 있다. 아날로그 회로와 디지털 회로에서 로 레벨 전위 "L"의 전압값이 상이한 경우, 회로(28)로부터 공급되는 로 레벨 전위 "L"로는 정상적으로 아날로그 회로를 정지시킬 수 없는 경우가 있다. 따라서, 아날로그 회로의 동작에 맞추어 로 레벨 전위 "L"의 전압값을 설정하는 것이 바람직하다. 회로(29)의 레벨시프터 회로(37) 및 트랜지스터(60)를 사용함으로써 콤퍼레이터 회로(31), (32)의 로 레벨 전위 "L"로서 AVSS를 공급할 수 있다.
또한, 회로(29)에서는 배선(94)으로부터 동작 신호(AENE)를 입력함으로써, 배선(91)(OUT1)의 전위에 상관없이 노드(ND6), 노드(ND7)의 전위를 "L"로 할 수 있다. 동작 신호(AENE)가 개별로 공급할 수 있는 배선을 복수 제공하여, 이 배선의 각각에 회로(29)를 접속함으로써 회로(29)를 선택하여 동작시킬 수 있다. 예를 들어, 동작 신호(AENE)가 개별로 공급할 수 있는 배선, 및 회로(29)를 각각 2개 가지는 구성으로 하고, 하나의 회로(29)가 반수(半數)의 회로(22)를 제어하는 구성으로 하면, 모든 회로(22)를 동작시킬 수 있을 뿐만 아니라, 반수의 회로(22)를 동작시켜, 반수의 회로(22)를 정지시키는 동작 등이 가능하게 된다. 따라서, 소비전력을 삭감할 수 있다. 동작 신호(AENE)가 개별로 공급할 수 있는 배선(94) 및 회로(29)의 개수를 늘림으로써, 회로(22)의 동작수를 더욱 정밀하게 제어할 수 있다.
도 8은 동작 신호(AENE)가 개별로 공급할 수 있는 배선(94)[1] 및 배선(94)[2]과, 배선(94)[1]이 접속되는 회로(29)[1]과, 배선(94)[2]이 접속되는 회로(29)[2]와, 회로(29)[1]와 배선(710), (711)을 통하여 접속되는 회로(22)[1], 회로(22)[3], 및 회로(22)[n-1]와, 회로(29)[2]와 배선(712), (713)을 통하여 접속되는 회로(22)[2] 및 회로(22)[n]를 가지는 구성을 나타내었다. 또한, 도시하지 않은 회로(22)[4] 내지 회로(22)[n-2]는, 회로(29)[1] 또는 회로(29)[2] 중 어느 하나에 접속되는 것으로 한다. 또한, 회로(22)[1] 내지 회로(22)[n]는, 배선(92)(OUT2)을 통하여 회로(29)[1], [2]와 접속된다.
또한, 배선(710), (712)은 도 5에 나타낸 노드(ND6)에 상당한다. 배선(711), (713)은 도 5에 나타낸 노드(ND7)에 상당한다.
도 8에 나타낸 구성에서는 배선(94)[1] 또는 배선(94)[2]의 한쪽에 동작 신호(AENE)를 공급함으로써, 회로(29)[1] 또는 회로(29)[2]의 한쪽을 동작시킬 수 있다. 즉, 회로(29)[1] 또는 회로(29)[2]의 한쪽에 접속된 회로(22)만을 동작시킬 수 있다. 또한, 배선(94)[1] 및 배선(94)[2]의 쌍방에 동작 신호(AENE)를 공급함으로써, 모든 회로(22)를 동작시킬 수도 있다.
도 9는 도 8에 나타낸 회로의 동작을 설명한 타이밍 차트이다. 여기서는, 배선(94)[1]의 전위를 "H", 배선(94)[2]의 전위를 "L"로 하였을 때의 동작을 설명한다. 기간(T0) 내지 (T3)에 있어서의 회로(22)의 동작은, 도 6에 나타낸 타이밍 차트의 설명과 같다.
배선(94)[1]이 접속된 회로(29)[1]로부터는, 회로(22)에서 차분 데이터를 판정하기 위한 전압이 배선(710)(노드(ND6)) 및 배선(711)(노드(ND7))에 공급된다. 따라서, 회로(29)[1]과 배선(710), (711)을 통하여 접속되는 회로(22)[1], 회로(22)[3] 및 회로(22)[n-1] 등은, 정상적으로 차분 데이터의 판정 동작을 수행한다.
한편, 배선(94)[2]이 접속된 회로(29)[2]로부터는, 회로(22)로의 입력 신호 및 출력 신호에 상관없이 회로(22)의 출력이 고정되는 전압이 공급된다. 따라서, 회로(29)[2]와 배선(712), (713)을 통하여 접속되는 회로(22)[2] 및 회로(22)[n] 등은, 차분 데이터의 판정 동작을 수행하지 않는다. 즉, 도 9에 나타낸 회로에서는 반수의 회로를 동작시키지 않고 차분 판정 동작을 수행할 수 있다.
도 1에 나타낸 촬상 장치의 동작 방법의 일례를 도 39에 나타낸 흐름도에 따라 설명한다. 이 촬상 장치는 화상 데이터를 취득하는 제 1 촬상 모드 또는 상이한 2개의 프레임 간에 있어서의 차분 데이터를 취득하는 제 2 촬상 모드를 선택하여 실행할 수 있다.
우선, 제 1 촬상 모드로 화상 모드를 취득한다(S1). 다음으로, 회로(23)에서 선택한 행마다의 화소(20)로부터 이 화상 데이터(아날로그 데이터)를 회로(24)에 출력하여 디지털 데이터로 변환한다. 그리고, 회로(25)에서 열을 차례로 선택하고 이 디지털 데이터를 외부에 출력한다(S2). 상기 동작을 1프레임 기간 내에 1행째부터 마지막 행까지 반복한다.
다음으로, 제 2 촬상 모드로 전환한다(S3). 제 2 촬상 모드로 차분 데이터를 취득하고 화소(20)로부터 회로(22)에 출력한다(S4). 회로(22)에서는 이 차분 데이터의 유의성을 판정한다(S5).
차분이 있는 경우는 회로(26)에 신호 전위 "H"를 출력하고(S6) 회로(24) 및 회로(25)로의 전원 공급을 유지한다(S7). 그리고, S1로 돌아가서 다시 제 1 촬상 모드로 화상 데이터의 취득을 수행한다.
차분이 없는 경우는 회로(26)에 신호 전위 "L"을 출력하고(S8) 회로(24) 및 회로(25)로의 전원 공급을 차단한다(S7). 그리고, S4로 돌아가서 다시 차분 데이터의 취득을 수행한다.
또한, 차분이 없는 상태부터 차분이 있다고 판정된 경우는, 회로(26)는 회로(24) 및 회로(25)로의 전원 공급을 재개하는 제어를 수행한다.
또한, 도 2에 나타낸 촬상 장치에서는 회로(26)가 전원 공급을 제어하는 회로의 대상으로서, 회로(23)를 포함하여도 좋다.
이상의 의하여 저소비전력의 촬상 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 촬상 장치가 가지는 화소(20)에 적용 가능한 화소 회로 및 그 구동 방법의 일례에 대하여 설명한다.
도 10의 (A)는 화소(20)로서 적용할 수 있는 화소 회로의 일례이다. 또한, 도 10의 (A) 등에 있어서는 트랜지스터가 n-ch형인 경우의 예를 나타내었지만, 본 발명의 일 형태는 이것에 한정되지 않고, 일부의 트랜지스터를 p-ch형 트랜지스터로 치환하여도 좋다.
이 화소 회로는 광전 변환 소자(PD)와, 트랜지스터(41)와, 트랜지스터(42)와, 트랜지스터(43)와, 트랜지스터(44)와, 트랜지스터(45)와, 용량 소자(C1)와, 용량 소자(C2)를 가지는 구성으로 할 수 있다. 또한, 용량 소자(C2)를 제공하지 않는 구성으로 하여도 좋다.
광전 변환 소자(PD)의 한쪽 단자는 트랜지스터(41)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 또는 드레인의 다른 쪽은 트랜지스터(42)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(41)의 소스 또는 드레인의 다른 쪽은 용량 소자(C1)의 한쪽 단자와 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 단자는 트랜지스터(45)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 단자는 트랜지스터(43)의 게이트와 전기적으로 접속된다. 용량 소자(C1)의 다른 쪽 단자는 용량 소자(C2)의 한쪽 단자와 전기적으로 접속된다. 트랜지스터(43)의 소스 또는 드레인의 한쪽은 트랜지스터(44)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 용량 소자(C2)의 다른 쪽 단자는 트랜지스터(43)의 소스 또는 드레인의 다른 쪽과 전기적으로 접속된다.
여기서, 트랜지스터(41)의 소스 또는 드레인의 한쪽, 트랜지스터(42)의 소스 또는 드레인의 한쪽 및 용량 소자(C1)의 한쪽 단자가 접속되는 노드를 FD1로 한다. 또한, 용량 소자(C1)의 다른 쪽 단자, 트랜지스터(45)의 소스 또는 드레인의 한쪽, 트랜지스터(43)의 게이트 및 용량 소자(C2)의 한쪽 단자가 접속되는 노드를 FD2로 한다.
광전 변환 소자(PD)의 다른 쪽 단자는 배선(71)(VPD)에 전기적으로 접속된다. 트랜지스터(42)의 소스 또는 드레인의 다른 쪽은 배선(72)(VPR)에 전기적으로 접속된다. 트랜지스터(45)의 소스 또는 드레인의 다른 쪽은 배선(74)(VCS)에 전기적으로 접속된다. 트랜지스터(43)의 소스 또는 드레인의 다른 쪽 및 용량 소자(C2)의 다른 쪽 단자는 배선(73)(VPI)에 전기적으로 접속된다. 트랜지스터(44)의 소스 또는 드레인의 다른 쪽은, 배선(91)(OUT1)에 전기적으로 접속된다.
배선(71)(VPD), 배선(72)(VPR), 배선(73)(VPI), 및 배선(74)(VCS)은 전원선으로서의 기능을 가질 수 있다. 예를 들어, 배선(71)(VPD) 및 배선(74)(VCS)은 저전위 전원선으로서 기능시킬 수 있다. 배선(72)(VPR) 및 배선(73)(VPI)은 고전위 전원선으로서 기능시킬 수 있다.
트랜지스터(41)의 게이트는 배선(61)(TX)과 전기적으로 접속된다. 트랜지스터(42)의 게이트 전극은 배선(62)(PR)과 전기적으로 접속된다. 트랜지스터(45)의 게이트는 배선(63)(W)과 전기적으로 접속된다. 트랜지스터(44)의 게이트는 배선(63)(SE)과 전기적으로 접속된다.
배선(61)(TX), 배선(62)(PR), 배선(63)(SE), 및 배선(65)(W)은 트랜지스터의 도통을 제어하는 신호선으로서 기능시킬 수 있다.
상기 구성에 있어서 용량 소자(C2)의 다른 쪽 단자는, 배선(73)(VPI)이 아니라 고정 전위를 공급할 수 있는 다른 배선 등에 접속되어도 좋다.
또한, 상기 화소 회로가 가지는 트랜지스터에는 도 10의 (B)에 나타낸 바와 같이 백 게이트를 제공하는 구성으로 하여도 좋다. 도 10의 (B)는 백 게이트에 정전위를 인가하는 구성이며, 문턱 전압을 제어할 수 있다.
각각의 백 게이트에 접속되는 배선(75) 내지 (79)에는 개별로 상이한 전위를 공급할 수 있다. 또한, 트랜지스터(43) 및 트랜지스터(44)가 가지는 백 게이트에 접속되는 배선은 전기적으로 접속되어도 좋다.
트랜지스터가 n-ch형일 때, 백 게이트에 소스 전위보다 낮은 전위를 인가하면, 문턱 전압은 플러스 방향으로 시프트한다. 반대로, 백 게이트에 소스 전위보다 높은 전위를 인가하면, 문턱 전압은 마이너스 방향으로 시프트한다. 따라서, 미리 정해진 게이트 전압으로 각 트랜지스터의 온, 오프를 제어하는 경우, 백 게이트에 소스 전위보다 낮은 전위를 인가하면 오프 전류를 작게 할 수 있다. 또한, 백 게이트에 소스 전위보다 높은 전위를 인가하면 온 전류를 작게 할 수 있다.
도 10의 (A), (B)에 나타낸 회로에서는, 노드(FD1) 및 노드(FD2)의 전위 유지 능략이 높은 것이 요망되기 때분에, 트랜지스터(41), (42), (45)에는 오프 전류가 낮은 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(41), (42), (45)의 백 게이트에 소스 전위보다 낮은 전위를 인가함으로써, 오프 전류를 더욱 작게 할 수 있다. 따라서, 노드(FD1) 및 노드(FD2)의 전위 유지 능력을 높일 수 있다. 예를 들어, 트랜지스터(41), (42), (45)에는 OS 트랜지스터를 사용하는 것이 바람직하다.
또한, 트랜지스터(43), (44)는 증폭 트랜지스터로서 작용하기 때문에, 온 전류가 높은 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(43), (44)의 백 게이트에 소스 전위보다 높은 전위를 인가함으로써, 온 전류를 더욱 크게 할 수 있다. 따라서, 배선(91)(OUT1)에 출력되는 판독 전위를 신속히 확정할 수 있고, 즉, 높은 주파수로 동작시킬 수 있다. 예를 들어, 트랜지스터(43), (44)에는 실리콘을 활성 영역 또는 활성층에 사용한 트랜지스터(이하, Si 트랜지스터)를 사용하는 것이 바람직하다.
또한, 트랜지스터(44)는 도 10의 (C)에 나타낸 바와 같이, 프런트 게이트와 같은 전위가 백 게이트에 인가되는 구성이어도 좋다. 또한, 트랜지스터(43), (44)는 Si 트랜지스터가 아니라 OS 트랜지스터이어도 좋다. OS 트랜지스터의 온 전류는 비교적 작지만, 백 게이트를 제공함으로써 온 전류를 크게 할 수 있고, 높은 주파수로 동작시키는 것이 가능하게 된다.
또한, 촬상 장치의 내부에서는 각 전원 전위 이외에, 신호 전위 및 상기 백 게이트에 인가하는 전위 등 복수의 전위를 사용한다. 촬상 장치의 외부로부터 복수의 전위를 공급하면 단자수 등이 증가되기 때문에, 촬상 장치의 내부에서 복수의 전위를 생성하는 전원 회로를 가지는 것이 바람직하다.
OS 트랜지스터는 극히 낮은 오프 전류 특성을 가지기 때문에, 트랜지스터(41), (42), (443)의 낮은 오프 전류 특성에 의하여 노드(FD1) 및 노드(FD2)에서 전하가 유지될 수 있는 기간을 극히 길게 할 수 있다. 그러므로, 회로 구성이나 동작 방법을 복잡하게 할 일 없이, 모든 화소에서 동시에 전하의 축적 동작을 수행하는 글로벌 셔터 방식을 적용할 수 있다. 또한, 본 발명의 일 형태의 촬상 장치는 롤링 셔터 방식으로 동작시킬 수도 있다.
OS 트랜지스터는 Si 트랜지스터보다 전기 특성 변동의 온도 의존성이 작기 때문에, 극히 넓은 온도 범위에서 사용할 수 있다. 따라서, OS 트랜지스터를 가지는 촬상 장치 및 반도체 장치는 자동차, 항공기, 우주선 등에 탑재하기에도 적합하다.
또한, OS 트랜지스터는 Si 트랜지스터보다 드레인 내압이 높은 특성을 가진다. 셀레늄계 재료를 광전 변환층으로 한 광전 변환 소자에서는, 애벌란시 증배를 이용하기 위하여 비교적 높은 전압(예를 들어 10V 이상)을 인가하여 동작시키는 것이 바람직하다. 따라서, OS 트랜지스터와 셀레늄계 재료를 광전 변환층으로 한 광전 변환 소자를 조합함으로써, 신뢰성이 높은 촬상 장치로 할 수 있다.
본 실시형태에서 설명하는 화소 회로는 화상 데이터의 취득을 수행하는 제 1 촬상 모드에서의 동작과, 초기 프레임의 촬상 데이터와 현재 프레임의 촬상 데이터의 차분 데이터를 유지하고, 이 차분 데이터에 따른 신호를 출력하는 제 2 촬상 모드에서의 동작을 수행할 수 있다. 제 2 동작에서는 외부 회로에서의 비교 처리 등을 수행할 일이 없이 차분 데이터를 출력할 수 있기 때문에, 이 화소 회로를 실시형태 1에서 설명한 촬상 장치에 사용하는 것이 바람직하다.
도 10의 (A)에 나타낸 화소 회로를 제 1 촬상 모드로 동작시키는 경우에 대하여, 도 11의 (A)에 나타낸 타이밍 차트를 사용하여 설명한다.
시각(T1) 내지 시각(T2)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(65)(W)의 전위를 "H"로 한다. 이때, 노드(FD1)의 전위는 배선(72)(VPR)의 전위(VPR), 노드(FD2)의 전위는 배선(74)(VCS)의 전위(VCS)로 설정된다(리셋 동작).
시각(T2) 내지 시각(T3)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 한다. 여기서, 광전 변환 소자(PD)에 조사하는 광에 따라 노드(FD1)의 전위가 저하되면, 용량 결합에 의하여 노드(FD2)의 전위도 저하된다. 시각(T3)에 있어서의 노드(FD1)의 저하 전위량을 VA로 하면, 노드(FD1)의 전위는 VPR-VA가 된다. 또한, 노드(FD2)의 전위는 VB만큼 감소되고, VCS-VB가 된다(축적 동작). 또한, 도 5의 (A)에 나타낸 회로 구성에서는 광전 변환 소자(PD)에 조사하는 광이 강할수록 노드(FD1) 및 노드(FD2)의 전위는 저하된다.
시각(T3) 내지 시각(T4)에 있어서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 하면, 노드(FD1) 및 (FD2)의 전위는 유지된다.
시각(T4) 내지 시각(T5)에 있어서, 배선(63)(SE)의 전위를 "H"로 하면, 노드(FD2)의 전위에 따라, 배선(91)(OUT1)에 화상 데이터에 대응하는 신호가 출력된다(선택 동작). 이상이 제 1 동작 모드에 관한 설명이다.
다음으로, 도 10의 (A)에 나타낸 화소 회로를 제 2 촬상 모드로 동작시키는 경우에 대하여 설명한다. 제 2 촬상 모드에는 제 1 프레임(초기 프레임)과 제 2 프레임(현재 프레임)의 데이터의 차분을 출력한다. 우선, 도 11의 (B)에 나타낸 타이밍 차트를 사용하여 제 1 프레임에 있어서의 데이터 취득 동작을 설명한다.
시각(T1) 내지 시각(T2)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(65)(W)의 전위를 "H"로 한다. 이때, 노드(FD1)의 전위는 배선(72)(VPR)의 전위(VPR), 노드(FD2)의 전위는 배선(74)(VCS)의 전위(VCS)로 설정된다.
시각(T2) 내지 시각(T3)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "H"로 한다. 여기서, 광전 변환 소자(PD)에 조사하는 광에 따라, 노드(FD1)의 전위는 저하된다. 시각(T3)에 있어서의 노드(FD1)의 저하 전위량을 VA로 하면, 노드(FD1)의 전위는 VPR-VA가 된다. 또한, 도 5의 (A)의 회로 구성에 있어서는 광전 변환 소자(PD)에 조사하는 광이 강할수록 노드(FD1)의 전위는 저하된다.
시각(T3) 내지 시각(T4)에 있어서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "H"로 하면, 노드(FD1)의 전위는 유지된다.
시각(T4) 내지 시각(T5)에 있어서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 하면, 노드(FD1)의 전위 및 노드(FD2)의 전위는 유지된다.
다음으로, 도 12의 (A)에 나타낸 타이밍 차트를 사용하여 제 2 프레임에 있어서의 데이터 취득 동작을 설명한다. 또한, 도 12의 (A)에서는 제 1 프레임과 제 2 프레임의 데이터의 차분이 없는 경우, 즉 제 1 프레임 및 제 2 프레임에서 촬상되는 화상이 같은 경우를 상정한다.
시각(T1) 내지 시각(T2)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(65)(W)의 전위를 "L"로 하면, 노드(FD1)의 전위는 VA만큼 상승되고, 노드(FD2)의 전위는 용량 결합에 의하여 VB만큼 상승된다. 여기서, VA 및 VB는 제 1 프레임의 조도를 반영하는 전위이다.
시각(T2) 내지 시각(T3)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 하면, 광전 변환 소자(PD)에 조사하는 광에 따라 노드(FD1) 및 노드(FD2)의 전위는 저하된다. 시각(T3)에 있어서의 노드(FD1)의 저하 전위량을 VA'로 하면, 노드(FD1)의 전위는 VPR-VA'가 되지만, VA'=VA이기 때문에 VPR-VA가 된다. 또한, 노드(FD2)의 전위는 용량 결합에 의하여 VB'만큼 감소하고 VCS+VB-VB'가 되지만, VB'=VB이기 때문에 VCS가 된다.
시각(T3) 내지 시각(T4)에 있어서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 하면, 노드(FD1) 및 노드(FD2)의 전위는 유지된다.
시각(T4) 내지 시각(T5)에 있어서, 배선(63)(SE)의 전위를 "H"로 하면, 노드(FD2)의 전위에 따라, 배선(91)(OUT1)에 차분 데이터에 대응하는 신호가 출력된다. 이때, 노드(FD2)의 전위는 리셋 전위인 "VCS"이고, 출력된 신호부터 제 1 프레임과 제 2 프레임의 데이터의 비교에 있어서 유의한 차분은 없다고 판정된다.
다음으로, 도 12의 (B)에 나타낸 타이밍 차트를 사용하여 제 1 프레임과 제 2 프레임의 데이터의 차분이 있는 경우, 즉 제 1 프레임 및 제 2 프레임에서 촬상되는 화상이 상이한 화상인 경우를 상정한 동작을 설명한다. 또한, 대상이 되는 화소에 입사되는 광의 조도는 제 1 프레임<제 2 프레임의 관계로 한다.
시각(T1) 내지 시각(T2)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "H", 배선(65)(W)의 전위를 "L"로 하면, 노드(FD1)의 전위는 VA만큼 상승되고, 노드(FD2)의 전위는 용량 결합에 의하여 VB만큼 상승된다. 여기서, VA 및 VB는 제 1 프레임의 조도를 반영하는 전위이다.
시각(T2) 내지 시각(T3)에 있어서, 배선(61)(TX)의 전위를 "H", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 하면, 광전 변환 소자(PD)에 조사하는 광에 따라 노드(FD1) 및 노드(FD2)의 전위는 저하된다. 시각(T3)에 있어서의 노드(FD1)의 저하 전위량을 VA'로 하면, 노드(FD1)의 전위는 VPR-VA'가 된다. 또한, 노드(FD2)의 전위는 용량 결합에 의하여 VB'만큼 감소하고 VCS+VB-VB'가 된다.
시각(T3) 내지 시각(T4)에 있어서, 배선(61)(TX)의 전위를 "L", 배선(62)(PR)의 전위를 "L", 배선(65)(W)의 전위를 "L"로 하면, 노드(FD1) 및 노드(FD2)의 전위는 유지된다.
시각(T4) 내지 시각(T5)에 있어서, 배선(63)(SE)의 전위를 "H"로 하면, 노드(FD2)의 전위에 따라, 배선(91)(OUT1)에 차분 데이터에 대응하는 신호가 출력된다. 이때, 노드(FD2)의 전위는 VCS+VB-VB'이다. VB는 제 1 프레임의 조도를 반영하는 전위이고, VB'는 제 2 프레임에 있어서의 조도를 반영하는 데이터이다. 이상이 제 1 프레임과 제 2 프레임의 데이터의 차분을 출력하는 제 2 촬상 모드의 설명이다.
도 13은 화소(20)의 구체적인 구성의 일례를 설명한 도면이며, 화소 회로가 가지는 트랜지스터(41), (42), (43), (44)의 채널 길이 방향을 나타낸 단면도이다.
또한, 본 실시형태에서 설명하는 단면도에 있어서, 배선, 전극, 금속층 및 콘택트 플러그(도전체(82))를 개별의 요소로서 도시하였지만, 그들이 전기적으로 접속되는 경우에 있어서는 동일한 요소로서 제공되는 경우도 있다. 또한, 배선, 전극, 및 금속층 등의 요소가 도전체(82)를 통하여 접속되는 형태는 일례이며, 각 요소가 도전체(82)를 통하지 않고 직접 접속되는 경우도 있다.
또한, 기판 위, 및 트랜지스터 등의 각 요소 위에는 보호막, 층간 절연막, 또는 평탄화막으로서의 기능을 가지는 절연층(81a) 내지 (81k) 등이 제공된다. 예를 들어, 절연층(81a) 내지 (81k)에는 산화 실리콘막, 산화 질화 실리콘막 등의 무기 절연막을 사용할 수 있다. 또는, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막 등을 사용하여도 좋다. 절연층(81a) 내지 (81k) 등의 상면은 필요에 따라 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하여도 좋다.
또한, 도면에 도시된 배선 등이나 트랜지스터 등의 일부가 제공되지 않는 경우나, 도면에 도시되지 않는 배선 등이나 트랜지스터 등이 각 층에 포함되는 경우도 있다.
화소(20)는 층(1100) 및 층(1200)을 가질 수 있다.
층(1100)은 광전 변환 소자(PD)를 가질 수 있다. 광전 변환 소자(PD)에는 예를 들어 2단자의 포토다이오드를 사용할 수 있다. 이 포토다이오드로서는 단결정 실리콘 기판을 사용한 pn형 포토다이오드, 비정질 실리콘 박막, 미결정 실리콘 박막, 또는 다결정 실리콘 박막을 사용한 pin형 포토다이오드, 셀레늄 또는 셀레늄의 화합물, 또는 유기 화합물을 사용한 포토다이오드 등을 사용할 수 있다.
도 13에 있어서, 층(1100)이 가지는 광전 변환 소자(PD)는 단결정 실리콘 기판을 사용한 pn형 포토다이오드를 나타낸다. 이 광전 변환 소자(PD)는 p+영역(620), p-영역(630), n형 영역(640), p+영역(650)을 가지는 구성으로 할 수 있다.
층(1200)은 화소 회로를 구성하는 OS 트랜지스터를 가질 수 있고, 도 13에서는 화소 회로가 가지는 트랜지스터(41), (42), (43), (44)를 예시하였다. 이와 같이 광전 변환 소자(PD)와 트랜지스터가 중첩하는 구성으로 할 수 있어, 광전 변환 소자(PD)의 수광 면적을 넓게 할 수 있다.
OS 트랜지스터가 형성되는 영역과 Si 디바이스(Si 트랜지스터 또는 Si 포토다이오드 등)가 형성되는 영역 사이에는 절연층(80)이 제공된다.
Si 디바이스 근방에 제공되는 절연층 중에는 실리콘의 댕글링 본드를 종단시키기 위하여, 수소를 포함하는 것이 바람직하다. 한편으로, 트랜지스터(41), (42) 등의 활성층인 산화물 반도체층의 근방에 제공되는 절연층 중의 수소는 산화물 반도체층 중에 캐리어를 생성하는 요인 중 하나가 된다. 그러므로, 이 수소는 트랜지스터(41), (42) 등의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, Si 디바이스를 가지는 한쪽 층과, OS 트랜지스터를 가지는 다른 쪽 층을 적층하는 경우, 이들의 사이에 수소의 확산을 방지하는 기능을 가지는 절연층(80)을 제공하는 것이 바람직하다. 절연층(80)에 의하여 수소의 확산을 방지할 수 있으므로, Si 디바이스 및 OS 트랜지스터의 쌍방의 신뢰성을 향상시킬 수 있다
절연층(80)으로서는, 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
광전 변환 소자(PD)의 한쪽 전극(n형 영역(640))은, 예를 들어 2개의 도전체(82) 및 배선(69)을 통하여 트랜지스터(41)와 전기적으로 접속될 수 있다.
여기서, 도전체(82)는 절연층(80)을 관통하여 제공되기 때문에, 도전체(82)도 수소의 확산을 방지하는 기능을 가지는 것이 바람직하다. 예를 들어, 도 13에 나타낸 바와 같이, 도전체(82)의 적어도 관통구의 측벽과 접하는 외측은 수소에 대한 배리어성을 가지는 도전체(82b)로 하고, 내측은 저항이 낮은 도전체(82a)로 하면 좋다. 예를 들어, 도전체(82a)에는 텅스텐, 도전체(82b)에는 질화 탄탈럼 등을 사용할 수 있다. 또한, 도전체(82)를 도전체(82a)만으로 구성할 수도 있다. 또한, 수소 등의 불순물을 가지는 층과 도전체(82)가 접하지 않는 경우는, 도전체(82)를 도전체(82b)만으로 구성하여도 좋다.
도 13은 층(1200)에 톱 게이트형의 OS 트랜지스터를 제공한 구성이다. 예를 들어, OS 트랜지스터는 층(1100) 위에 형성된 절연층의 적층(절연층(81a), (80), (81b)) 위에 제공되고, 산화물 반도체층(130)과, 소스 전극 또는 드레인 전극으로서 기능하는 (140), (150)과, 게이트 절연층으로서 기능하는 절연층(160)과, 게이트 전극으로서 기능하는 도전층(170)을 가진다. 또한, 절연층(81b)은 게이트 절연층으로서의 기능을 가질 수도 있다.
도 13에서는 OS 트랜지스터에 백 게이트 전극으로서 기능하는 도전층(173)을 제공한 구성을 예시하였다. 도 13에 나타낸 구성에서는 층(1100)을 통과한 광이 트랜지스터의 전기 특성을 변동시킬 수 있기 때문에, 차광층을 겸하여 백 게이트 전극을 제공하는 구성으로 하는 것이 바람직하다. 또한, 백 게이트를 제공함으로써, OS 트랜지스터의 문턱 전압 등을 제어할 수 있다.
또한, 화소(20)는 도 14에 나타낸 적층 구성으로 할 수도 있다. 도 14에 나타낸 화소(20)는 기판(115) 위에 층(1200) 및 층(1100)을 제공한 구성이다. OS 트랜지스터 위에 광전 변환 소자(PD)를 제공하는 구성이 되기 때문에, OS 트랜지스터와 광전 변환 소자(PD)의 한쪽 전극과의 전기적인 접속이 용이하게 된다.
도 14에서는 셀레늄계 재료를 광전 변환층(561)에 사용한 형태를 도시하였다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)는, 가시광에 대한 외부 양자 효율이 높은 특성을 가진다. 또한, 셀레늄계 재료는 광 흡수 계수가 높기 때문에, 광전 변환층(561)을 얇게 하기 쉽다는 이점을 가진다. 셀레늄계 재료를 사용한 광전 변환 소자(PD)에서는 애벌란시 증배에 의하여 증폭이 큰 고감도 센서로 할 수 있다. 즉, 셀레늄계 재료를 광전 변환층(561)에 사용함으로써, 화소 면적이 축소하더라도 충분한 광 전류를 얻을 수 있다. 따라서, 셀레늄계 재료를 사용한 광전 변환 소자(PD)는 저조도 환경에 있어서의 촬상에도 적합하다고 할 수 있다.
셀레늄계 재료로서는 비정질 셀레늄 또는 결정 셀레늄을 사용할 수 있다. 결정 셀레늄은, 예를 들어 비정질 셀레늄을 성막한 후에 가열 처리를 수행함으로써 얻을 수 있다. 결정 셀레늄의 결정 입경을 화소 피치보다 작게 함으로써, 화소마다의 특성의 편차를 저감시킬 수 있다. 또한, 결정 셀레늄은 비정질 셀레늄보다 가시광에 대한 분광 감도나 광 흡수 계수가 높은 특성을 가진다.
도 14에서는 광전 변환층(561)은 단층으로서 도시하였지만, 도 15의 (A)에 나타낸 바와 같이, 수광면 측에 정공 주입 저지층(568)으로서 산화 갈륨, 산화 세륨, 또는 In-Ga-Zn 산화물 등을 제공하여도 좋다. 또는, 도 15의 (B)에 나타낸 바와 같이, 전극(566) 측에 전자 주입 저지층(569)으로서 산화 니켈 또는 황화 안티모니 등을 제공하여도 좋다. 또는, 도 15의 (C)에 나타낸 바와 같이, 정공 주입 저지층(568) 및 전자 주입 저지층(569)을 제공하는 구성으로 하여도 좋다.
광전 변환층(561)은 구리, 인듐, 셀레늄의 화합물(CIS)을 포함하는 층이어도 좋다. 또는, 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS)을 포함하는 층이어도 좋다. CIS 및 CIGS에서는 셀레늄의 단층과 같이, 애벌란시 증배를 이용하는 광전 변환 소자를 형성할 수 있다.
셀레늄계 재료를 사용한 광전 변환 소자(PD)는, 예를 들어 금속 재료 등으로 형성된 전극(566)과 투광성 도전층(562) 사이에 광전 변환층(561)을 가지는 구성으로 할 수 있다. 또한, CIS 및 CIGS는 p형 반도체이고, 접합을 형성하기 위하여 n형 반도체의 황화 카드뮴이나 황화 아연 등을 접하여 제공하여도 좋다.
도 14에서는 투광성 도전층(562)과 배선(71)은 직접 접하는 구성으로 하였지만, 도 15의 (D)에 나타낸 바와 같이 배선(588)을 통하여 쌍방이 접하는 구성으로 하여도 좋다. 또한, 도 14에서는 광전 변환층(561) 및 투광성 도전층(562)을 화소 회로 간에서 분리하지 않는 구성으로 하였지만, 도 15의 (E)에 나타낸 바와 같이 회로 간에서 분리하는 구성으로 하여도 좋다. 또한, 화소 간에 있어서는, 전극(566)을 가지지 않는 영역에는 절연체로 격벽(567)을 제공하여 광전 변환층(561) 및 투광성 도전층(562)에 균열이 생기지 않도록 하는 것이 바람직하지만, 도 16의 (A), (B)에 나타낸 바와 같이 격벽(567)을 제공하지 않는 구성으로 하여도 좋다.
또한, 전극(566) 및 배선(71) 등은 다층으로 하여도 좋다. 예를 들어, 도 16의 (C)에 나타낸 바와 같이, 전극(566)을 도전층(566a) 및 도전층(566b)의 2층으로 하고, 배선(71)을 도전층(71a) 및 도전층(71b)의 2층으로 할 수 있다. 도 16의 (C)의 구성에 있어서는, 예를 들어 도전층(566a) 및 도전층(71a)을 저저항의 금속 등을 선택하여 형성하고, 도전층(566a) 및 도전층(71a)을 광전 변환층(561)과 콘택트 특성이 좋은 금속 등을 선택하여 형성하면 좋다. 이러한 구성으로 함으로써, 광전 변환 소자(PD)의 전기 특성을 향상시킬 수 있다. 또한, 일부의 금속은 투광성 도전층(562)에 접촉함으로써 전식(電蝕)을 일으킬 수 있다. 이와 같은 금속을 도전층(71a)에 사용한 경우에도 도전층(71b)을 통함으로써 전식을 방지할 수 있다.
도전층(566b) 및 도전층(71b)에는, 예를 들어 몰리브데넘이나 텅스텐 등을 사용할 수 있다. 또한, 도전층(566a) 및 도전층(71a)에는, 예를 들어 알루미늄, 타이타늄, 또는 타이타늄 사이에 알루미늄을 끼우는 적층을 사용할 수 있다.
또한, 도 16의 (D)에 나타낸 바와 같이, 투광성 도전층(562)과 배선(71)은 도전체(82) 및 배선(88)을 통하여 접속하여도 좋다.
격벽(567)은 무기 절연체나 절연 유기 수지 등을 사용하여 형성될 수 있다. 또한, 격벽(567)은 트랜지스터 등에 대한 차광 및/또는 화소 하나당 수광부의 면적을 확정하기 위하여 흑색 등으로 착색되어도 좋다.
또한, 화소(20)는 도 17에 나타낸 적층 구성으로 할 수도 있다. 도 17에 나타낸 화소(20)는 도 14에 나타낸 화소(20)와 층(1100)만이 상이하고, 기타의 구성은 같다.
도 17에 있어서, 층(1100)이 가지는 광전 변환 소자(PD)는 광전 변환층에 비정질 실리콘막이나 미결정 실리콘막 등을 사용한 pin형 포토다이오드를 나타낸다. 이 광전 변환 소자(PD)는 n형의 반도체층(565), i형의 반도체층(564), p형의 반도체층(563), 전극(566), 배선(71), 배선(588)을 가지는 구성으로 할 수 있다.
전극(566)은 금속층(405)과 전기적으로 접속된다. 또한, p형의 반도체층(563)은 배선(588)을 통하여 배선(71)과 전기적으로 접속된다.
i형의 반도체층(564)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, p형의 반도체층(563) 및 n형의 반도체층(565)에는 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 사용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토다이오드는 가시광의 파장 영역에 있어서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
또한, pin형의 박막 포토다이오드의 형태를 가지는 광전 변환 소자(PD)의 구성, 그리고 광전 변환 소자(PD) 및 배선의 접속 형태는 도 18의 (A), (B), (C)에 나타낸 예이어도 좋다. 또한, 광전 변환 소자(PD)의 구성, 광전 변환 소자(PD)와 배선의 접속 형태는 이에 한정되지 않고, 다른 형태이어도 좋다.
도 18의 (A)는 광전 변환 소자(PD)의 p형의 반도체층(563)과 접하는 투광성 도전층(562)을 제공한 구성이다. 투광성 도전층(562)은 전극으로서 작용하고, 광전 변환 소자(PD)의 출력 전류를 높일 수 있다.
투광성 도전층(562)에는, 예를 들어 인듐 주석 산화물, 실리콘을 포함하는 인듐 주석 산화물, 아연을 포함하는 산화 인듐, 산화 아연, 갈륨을 포함하는 산화 아연, 알루미늄을 포함하는 산화 아연, 산화 주석, 플루오린을 포함하는 산화 주석, 안티모니를 포함하는 산화 주석, 그래핀 또는 산화 그래핀 등을 사용할 수 있다. 또한, 투광성 도전층(562)은 단층에 한정되지 않고, 상이한 막의 적층이어도 좋다.
도 18의 (B)는 투광성 도전층(562)과 배선(71)이 도전체(82) 및 배선(588)을 통하여 접속된 구성이다. 또한, 광전 변환 소자(PD)의 p형의 반도체층(563)과 배선(71)이 도전체(82) 및 배선(588)을 통하여 접속된 구성으로 할 수도 있다. 또한, 도 18의 (B)에 있어서는, 투광성 도전층(562)을 제공하지 않는 구성으로 할 수도 있다.
도 18의 (C)는 광전 변환 소자(PD)를 덮는 절연층(81e)에 p형의 반도체층(563)이 노출되는 개구부가 제공되고, 이 개구부를 덮는 투광성 도전층(562)과 배선(71)이 전기적인 접속을 가지는 구성이다.
상술한 셀레늄계 재료나 비정질 실리콘 등을 사용하여 형성한 광전 변환 소자(PD)는 성막 공정, 리소그래피 공정, 에칭 공정 등 일반적인 반도체 제작 공정을 사용하여 제작할 수 있다. 또한, 셀레늄계 재료는 고저항이고, 도 14에 나타낸 바와 같이 광전 변환층(561)을 회로 간에서 분리하지 않는 구성으로 할 수도 있다. 따라서, 수율이 높고, 저렴하게 제작할 수 있다.
또한, 화소(20)는 도 19의 (A), (B), (C)에 나타낸 바와 같이, 층(1100), 층(1200), 및 층(1300)의 적층 구성이어도 좋다. 도 19의 (A)는 트랜지스터(41), (42), (43), (44)의 채널 길이 방향을 나타낸 단면도이다. 도 19의 (B)는 도 19의 (A)에 나타낸 일점쇄선(X1-X2)의 단면도이고, 트랜지스터(41)의 채널 폭 방향의 단면을 나타낸다. 도 19의 (C)는 도 19의 (A)에 나타낸 일점쇄선(Y1-Y2)의 단면도이고, 트랜지스터(42)의 채널 폭 방향의 단면을 나타낸다.
층(1100)은 상술한 화소(20)의 구성과 같이, 광전 변환 소자(PD)를 가지는 구성으로 할 수 있다. 도 19의 (A)에서는 도 14의 구성과 같이, 셀레늄계의 광전 변환 소자(PD)를 제공한 구성을 예시하였지만, 도 17의 구성과 같이, pin형의 박막 포토다이오드의 형태를 가지는 광전 변환 소자(PD)를 제공한 구성이어도 좋다.
층(1200)은 트랜지스터(41), (42), (45)를 가지는 구성으로 할 수 있다. 트랜지스터(41), (42), (45)로서는 OS 트랜지스터를 사용하는 것이 바람직하다. 또한, 트랜지스터(45)는 도시하지 않았다.
층(1300)은 트랜지스터(43) 및 트랜지스터(44)를 가지는 구성으로 할 수 있다. 트랜지스터(43), (44)로서는 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터를 사용하는 것이 바람직하다. 실리콘을 활성층 또는 활성 영역으로 하는 트랜지스터는 온 전류가 크고, 노드(FD2)의 전위를 효율적으로 증폭할 수 있다.
또한, 용량 소자(C1)는 도전층(84) 및 도전층(85)을 전극으로 하고, 절연층(83)을 유전체층으로 하는 구성으로 층(1300)에 제공하는 구성을 예시하였지만, 층(1200)에 제공하여도 좋다. 또한, 용량 소자(C2)는 도시하지 않았지만, 층(1200) 및 층(1300) 중 어느 쪽에 제공하여도 좋다.
도 19의 (A), (C)에 있어서 트랜지스터(43), (44)는 fin형의 구성을 예시하였지만, 도 20의 (A)에 나타낸 바와 같이 플레이너(planar)형이어도 좋다. 또는, 도 20의 (B)에 나타낸 바와 같이, 실리콘 박막의 활성층(660)을 가지는 트랜지스터이어도 좋다. 또한, 활성층(660)은 다결정 실리콘이나 SOI(Silicon on Insulator)의 단결정 실리콘으로 할 수 있다.
또한, 층(1100)이 가지는 광전 변환 소자(PD)는 도 21에 나타낸 바와 같이, 단결정 실리콘 기판을 사용한 pn형 포토다이오드이어도 좋다.
이 구성으로 하는 경우, 층(1300) 위에 층(1200)을 형성한 후, 별도로 형성한 층(1100)을 접합하는 방법을 사용하는 것이 바람직하다. 이때, 층(1200)에는 절연층(81i) 및 금속층(402a), (403a)가 제공된다. 또한, 층(1100)에는 절연층(81k) 및 금속층(402b), (403b)가 제공된다.
금속층(402a), (403a)은 절연층(81h)에 매설된 영역을 가지도록 제공되고, 금속층(402a)은 트랜지스터(41)의 소스 및 드레인의 한쪽과 전기적으로 접속된다. 또한, (403a)는 배선(71)과 전기적으로 접속된다. 금속층(402b), (403b)은 절연층(81i)에 매설된 영역을 가지도록 제공되고, 금속층(402b)은 광전 변환 소자(PD)의 n형 영역(640)과 전기적으로 접속된다. 또한, (403b)는 p+영역(650)을 통하여 p+영역(620)과 전기적으로 접속된다.
도 21에 나타낸 바와 같이, 금속층(402a) 및 금속층(402b)과, 금속층(403a) 및 금속층(403b)은 각각이 직접 접촉하는 위치에 제공되며, 접속부(402), (403)를 가지는 구성으로 한다.
여기서, 금속층(402a) 및 금속층(402b)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한, 금속층(403a) 및 금속층(403b)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한, 절연층(81i) 및 절연층(81k)은 동일한 성분으로 구성되는 것이 바람직하다.
예를 들어, 금속층(402a), (402b), (403a), (403b)에는 Cu, Al, Sn, Zn, W, Ag, Pt, 또는 Au 등을 사용할 수 있다. 접합의 용이성으로, 바람직하게는 Cu, Al, W, 또는 Au를 사용한다. 또한, 절연층(81i) 및 절연층(81k)에는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 질화 타이타늄 등을 사용할 수 있다.
금속층(402a), (402b), (403a), (403b)의 각각에 상기에 나타낸 동일한 금속 재료를 사용하고, 절연층(81i) 및 절연층(81k)의 각각에 상기에 나타낸 동일한 절연 재료를 사용함으로써, 층(1100)과 층(1200)에서 접합 공정을 수행할 수 있다. 이 접합 공정에 의하여 금속층(402a) 및 금속층(402b)의 전기적인 접속, 그리고 금속층(403a) 및 금속층(403b)의 전기적인 접속을 얻을 수 있다. 또한, 절연층(81i) 및 절연층(81k)의 기계적인 강도를 가지는 접속을 얻을 수 있다.
금속층끼리의 접합에는 산화막이나 불순물의 흡착층 등을 스퍼터링 등으로 제거하고, 청정화 및 활성화된 표면끼리를 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는, 온도와 압력을 병용하여 표면끼리를 접합하는 확산 접합법 등을 사용할 수 있다. 둘 다 원자 레벨의 결합이 일어나기 때문에, 전기적뿐만 아니라 기계적으로도 우수한 접합을 얻을 수 있다.
또한, 절연층끼리의 접합에는 연마 등에 의하여 높은 평탄성을 얻은 후, 산소 플라스마 등으로 친수성 처리를 수행한 표면끼리를 접합시켜 일시적으로 접합하고, 가열 처리에 의한 탈수로 제대로 접합하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법도 원자 레벨의 결합이 일어나기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
층(1100)과 층(1200)을 접합하는 경우, 각각의 접합면에는 절연층과 금속층이 혼재하기 때문에, 예를 들어 표면 활성화 접합법 및 친수성 접합법을 조합하여 수행하면 좋다.
예를 들어, 연마 후에 표면을 청정화하고, 금속층의 표면에 산화 방지 처리를 수행한 후에, 친수성 처리를 수행하여 접합하는 방법 등을 사용할 수 있다. 또한, 금속층의 표면을 Au 등의 난(難)산화성 금속으로 하고 친수성 처리를 수행하여도 좋다. 또한, 상술한 방법 이외의 접합 방법을 사용하여도 좋다.
접합법은 각각의 층이 가지는 디바이스가 완성 후에 접합을 수행하기 때문에, 각각의 디바이스는 최적의 공정 사용하여 제작할 수 있다. 따라서, 트랜지스터 및 광전 변환 소자의 전기 특성 및 신뢰성을 높일 수 있다.
또한, 도 21의 구성에 있어서는 절연층(80)에 상당하는 층으로서, OS 트랜지스터와 Si 트랜지스터 사이에 절연층(80a)이 제공된다. 또한, OS 트랜지스터와 Si 포토다이오드 사이에 절연층(80b)이 제공된다.
또한, 본 발명의 일 형태의 촬상 장치에서는, 층(1300)에 형성한 Si 트랜지스터로 화소 회로와 상이한 회로를 제공할 수 있다. 이 회로로서는, 예를 들어 회로(22) 내지 회로(29) 등이 있다.
상기 어느 회로에 포함되는 트랜지스터(546) 및 트랜지스터(547)를 도 22에 나타내었다. 트랜지스터(546), (547)는 광전 변환 소자(PD)와 중첩하는 영역에 형성할 수 있다. 즉, 상기 회로는 화소(20)와 중첩하는 영역에 형성된다. 또한, 도 22에서는 트랜지스터(46)를 p-ch형, 트랜지스터(47)를 n-ch형으로 한 CMOS 인버터를 구성의 예를 나타내었지만, 그 외의 회로 구성이어도 좋다.
또한, 도 23에 나타낸 바와 같이, 트랜지스터(47)는 층(1200)에 제공한 OS 트랜지스터이어도 좋다. 도 23에 나타낸 구성에서는 트랜지스터(46)와 트랜지스터(47)를 서로 중첩하는 영역에 접합 공정으로 제공할 수 있고, 회로 면적을 작게 할 수 있다. 또한, 화소 회로가 가지는 트랜지스터(43), (44)를 p-ch형으로 형성하는 경우에는 단결정 실리콘 기판(600)에 제공하는 트랜지스터를 모두 p-ch형으로 할 수도 있고, n-ch형의 Si 트랜지스터를 형성하는 공정을 생략할 수 있다.
도 24는 도 13에 나타낸 구성에 층(1400)을 부가한 구성의 단면도이고, 3 화소분(화소(20a), (20b), (20c))을 나타내었다.
층(1400)에는 차광층(1530), 광학 변환층(1550a), (1550b), (1550c), 마이크로렌즈 어레이(1540) 등을 제공할 수 있다.
층(1400)에 있어서, 층(1100)과 접하는 영역에는 절연층(81j)이 형성된다. 절연층(81j)은 가시광에 대하여 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서, 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(81j) 위에는 차광층(1530)을 제공할 수 있다. 차광층(1530)은 화소의 경계 및 그 근방에 배치되고, 비스듬한 방향으로부터 침입하는 미광(迷光)을 차폐하는 기능을 가진다. 차광층(1530)에는 알루미늄, 텅스텐 등의 금속층이나, 이 금속층과 반사 방지막으로서의 기능을 가지는 유전체막을 적층하는 구성으로 할 수 있다.
절연층(81) 및 차광층(1530) 위에는 광학 변환층(1550a), (1550b), (1550c)을 제공할 수 있다. 예를 들어, 광학 변환층(1550a), (1550b), (1550c)에, R(red), G(green), B(blue), Y(yellow), C(cyan), M(magenta) 등의 컬러필터를 할당함으로써 컬러 화상을 얻을 수 있다.
또한, 광학 변환층에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층에 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한, 광학 변환층에 신틸레이터를 사용하면 X선 촬상 장치 등에 사용하는 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사되면 포토루미네선스 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 이 광을 광전 변환 소자(PD)로 검지함으로써 화상 데이터를 취득한다. 또한, 방사선 검출기 등에 이 구성의 촬상 장치를 사용하여도 좋다.
신틸레이터는 X선이나 감마선 등의 방사선이 조사되면, 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질을 포함한다. 예를 들어, Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO를 수지나 세라믹에 분산시킨 것을 사용할 수 있다.
광학 변환층(1550a), (1550b), (1550c) 위에는, 마이크로렌즈 어레이(1540)를 제공할 수 있다. 마이크로렌즈 어레이(1540)가 가지는 각 렌즈를 통하는 광이 바로 아래의 광학 변환층(1550a), (1550b), (1550c)를 통하여 광전 변환 소자(PD)에 조사되게 된다.
본 실시형태에 있어서, 본 발명의 일 형태에 대하여 설명하였다. 또는, 다른 실시형태에 있어서, 본 발명의 일 형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태 및 다른 실시형태에서는 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정의 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 촬상 장치에 적용한 경우의 예를 나타내었지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 경우 또는 상황에 따라, 본 발명의 일 형태는 촬상 장치에 적용하지 않아도 된다. 예를 들어, 본 발명의 일 형태는 다른 기능을 가지는 반도체 장치에 적용하여도 좋다. 예를 들어, 본 발명의 일 형태로서 트랜지스터의 채널 형성 영역, 소스 드레인 영역 등이 산화물 반도체를 가지는 경우의 예를 나타내었지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 경우 또는 상황에 따라, 본 발명의 일 형태에 있어서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라, 본 발명의 일 형태에 있어서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은, 예를 들어 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 가져도 좋다. 또는, 예를 들어 경우 또는 상황에 따라, 본 발명의 일 형태에 있어서의 다양한 트랜지스터, 트랜지스터의 채널 형성 영역, 또는 트랜지스터의 소스 드레인 영역 등은 산화물 반도체를 가지지 않아도 된다. 예를 들어, 본 발명의 일 형태로서 글로벌 셔터 방식의 경우의 예를 나타내었지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 경우 또는 상황에 따라, 본 발명의 일 형태는 다른 방식, 예를 들어 롤링 셔터 방식을 사용하여도 좋다. 또는, 경우 또는 상황에 따라, 글로벌 셔터 방식을 사용하지 않아도 된다.
본 실시형태는 다른 실시형태에 기재되는 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 OS 트랜지스터에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태에 있어서의 도면에서는 명료화를 위하여 일부의 요소를 확대, 축소, 또는 생략하여 도시하였다.
도 25의 (A), (B), (C)는 본 발명의 일 형태의 트랜지스터(101)의 상면도 및 단면도이다. 도 25의 (A)는 상면도이고, 도 25의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 25의 (B)에 상당한다. 또한, 도 25의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 25의 (C)에 상당한다.
또한, 본 실시형태에서 설명하는 도면에 있어서, 일점쇄선(X1-X2) 방향을 채널 길이 방향, 일점쇄선(Y1-Y2) 방향을 채널 폭 방향이라고 부른다.
트랜지스터(101)는 기판(115)과 접하는 절연층(120)과, 절연층(120)과 접하는 도전층(173)과, 절연층(120)과 접하는 산화물 반도체층(130)과, 산화물 반도체층(130)과 전기적으로 접속되는 도전층(140) 및 도전층(150)과, 산화물 반도체층(130), 도전층(141) 및 도전층(151)과 접하는 절연층(160)과, 절연층(160)과 접하는 도전층(170)을 가진다.
또한, 트랜지스터(101) 위에는 산화물 반도체층(130), 도전층(141), 도전층(151), 절연층(160) 및 도전층(170)과 접하는 절연층(180)을 필요에 따라 제공하여도 좋다.
산화물 반도체층(130)은 일례로서 산화물 반도체층(130a), (130b), (130c)의 3층 구조로 할 수 있다.
도전층(140) 및 도전층(150)은 소스 전극층 또는 드레인 전극층, 절연층(160)은 게이트 절연막, 도전층(170)은 게이트 전극층으로서 각각 기능할 수 있다.
또한, 도전층(173)을 제 2 게이트 전극층(백 게이트)으로서 사용함으로써, 온 전류의 증가나, 문턱 전압의 제어를 수행할 수 있다. 또한, 도전층(173)은 차광층으로서도 기능시킬 수 있다.
온 전류를 증가시키기 위해서는, 예를 들어 도전층(170)과 도전층(173)을 같은 전위로 하여, 더블 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 수행하기 위해서는, 도전층(170)과는 상이한 정전위를 도전층(173)에 공급하면 좋다.
산화물 반도체층(130)에 있어서, 도전층(140) 및 도전층(150)과 접하는 영역은, 소스 영역 또는 드레인 영역으로서 기능할 수 있다.
산화물 반도체층(130)과 도전층(140) 및 도전층(150)이 접함으로써 산화물 반도체층(130) 내에 산소 결손이 생기고, 이 산소 결손과 산화물 반도체층(130) 내에 잔류, 또는 외부로부터 확산되는 수소와의 상호 작용에 의하여, 이 영역은 도전형이 n형의 저저항 영역이 된다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 적용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 서로 바뀌는 경우가 있다. 이 때문에 본 명세서에 있어서는 "소스"나 "드레인"이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한, "전극층"은 "배선"으로 바꿔 말할 수도 있다.
도전층(140) 및 도전층(150)은 산화물 반도체층(130)의 상면과 접하고, 측면에는 접하지 않는 구성이다. 이와 같은 구성으로 함으로써 절연층(120)이 가지는 산소에 의한 산화물 반도체층(130) 내의 산소 결손을 보전하기 쉽게 된다.
본 발명의 일 형태의 트랜지스터는 도 26의 (A), (B), (C)에 나타낸 구성이어도 좋다. 도 26의 (A)는 트랜지스터(102)의 상면도이며, 도 26의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 26의 (B)에 상당한다. 또한, 도 26의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 26의 (C)에 상당한다.
트랜지스터(102)는 도전층(140) 및 도전층(150)이 절연층(120)과 접하는 점, 및 도전층(140) 및 도전층(150)이 산화물 반도체층(130)의 측면과 접하는 점을 제외하고, 트랜지스터(101)와 같은 구성을 가진다.
또한, 본 발명의 일 형태의 트랜지스터는 도 27의 (A), (B), (C)에 나타낸 구성이어도 좋다. 도 27의 (A)는 트랜지스터(103)의 상면도이며, 도 27의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 27의 (B)에 상당한다. 또한, 도 27의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 27의 (C)에 상당한다.
트랜지스터(103)는 산화물 반도체층(130a), (130b), 도전층(140) 및 도전층(150)이 산화물 반도체층(130c) 및 절연층(160)으로 덮이는 점을 제외하고, 트랜지스터(101)와 같은 구성을 가진다.
산화물 반도체층(130c)으로 산화물 반도체층(130a), (130b)을 덮음으로써, 산화물 반도체층(130a), (130b) 및 절연층(120)에 대한 산소의 보전 효과를 높일 수 있다. 또한, 산화물 반도체층(130c)이 개재(介在)함으로써, 절연층(180)에 의한 도전층(140) 및 도전층(150)의 산화를 억제할 수 있다.
또한, 본 발명의 일 형태의 트랜지스터는 도 28의 (A), (B), (C)에 나타낸 구성이어도 좋다. 도 28의 (A)는 트랜지스터(104)의 상면도이고, 도 28의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 28의 (B)에 상당한다. 또한, 도 28의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 28의 (C)에 상당한다.
트랜지스터(104)는 산화물 반도체층(130a), (130b), 도전층(140) 및 도전층(150)이 산화물 반도체층(130c)으로 덮이는 점, 도전층(170)이 절연층(210)으로 덮이는 점을 제외하고, 트랜지스터(101)와 같은 구성을 가진다.
절연층(210)에는 산소에 대한 블로킹성을 가지는 재료를 사용할 수 있다. 절연층(210)으로서는 예를 들어 산화 알루미늄 등의 금속 산화물을 사용할 수 있다. 절연층(210)이 개재함으로써, 절연층(180)에 의한 도전층(170)의 산화를 억제할 수 있다.
트랜지스터(101) 내지 (104)는 도전층(170)과 도전층(140) 및 도전층(150)이 중첩하는 영역을 가지는 톱 게이트 구조이다. 이 영역의 채널 길이 방향의 폭은 기생 용량을 작게 하기 위하여 3nm 이상 300nm 미만으로 하는 것이 바람직하다. 이 구성으로는 산화물 반도체층(130)에 오프셋 영역이 형성되지 않기 때문에, 온 전류가 높은 트랜지스터를 형성하기 쉽다.
본 발명의 일 형태의 트랜지스터는 도 29의 (A), (B), (C)에 나타낸 구성이어도 좋다. 도 29의 (A)는 트랜지스터(105)의 상면도이고, 도 29의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 29의 (B)에 상당한다. 또한, 도 29의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 29의 (C)에 상당한다.
트랜지스터(105)는 기판(115)과 접하는 절연층(120)과, 절연층(120)과 접하는 도전층(173)과, 절연층(120)과 접하는 산화물 반도체층(130)과, 산화물 반도체층(130)과 접하는 절연층(160)과, 절연층(160)과 접하는 도전층(170)을 가진다.
또한, 층간 절연막으로서 기능하는 절연층(180)에는, 산화물 반도체층(130)의 영역(231)과 접하는 도전체(200)와, 산화물 반도체층(130)의 영역(232)과 접하는 도전체(201)가 제공된다. 도전체(200) 및 도전체(201)는 소스 전극층의 일부 또는 드레인 전극층의 일부로서 기능할 수 있다.
트랜지스터(105)에 있어서의 영역(231) 및 영역(232)에는, 산소 결손을 형성하여 도전율을 높이기 위한 불순물을 첨가하는 것이 바람직하다. 산화물 반도체층에 산소 결손을 형성하는 불순물로서는, 예를 들어 인, 비소, 안티모니, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 제논, 인듐, 플루오린, 염소, 타이타늄, 아연, 및 탄소 중에서 선택되는 어느 하나 이상을 사용할 수 있다. 이 불순물의 첨가 방법으로서는 플라스마 처리법, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
불순물 원소로서 상기 원소가 산화물 반도체층에 첨가되면, 산화물 반도체층 중의 금속 원소 및 산소의 결합이 절단되어 산소 결손이 형성된다. 산화물 반도체층에 포함되는 산소 결손과, 산화물 반도체층 중에 잔존 또는 나중에 첨가되는 수소의 상호 작용에 의하여 산화물 반도체층의 도전율을 높일 수 있다.
불순물 원소의 첨가에 의하여 산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 그 결과 산화물 도전체를 형성할 수 있다. 여기서는 도전체화된 산화물 반도체를 산화물 도전체라고 한다.
트랜지스터(105)는 도전층(170)과 도전층(140) 및 도전층(150)이 중첩하는 영역을 가지지 않는 셀프 얼라인 구조이다. 셀프 얼라인 구조의 트랜지스터는 게이트 전극층과 소스 전극층 및 드레인 전극층 간의 기생 용량이 극히 작기 때문에, 고속 동작 용도에 적합하다.
본 발명의 일 형태의 트랜지스터는 도 30의 (A), (B), (C)에 나타낸 구성이어도 좋다. 도 30의 (A)는 트랜지스터(106)의 상면도이며, 도 30의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 30의 (B)에 상당한다. 또한, 도 30의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 30의 (C)에 상당한다.
트랜지스터(106)는 기판(115)과, 기판(115) 위의 절연층(120)과, 절연층(120)과 접하는 도전층(173)과, 절연층(120) 위의 산화물 반도체층(130)(산화물 반도체층(130a), 산화물 반도체층(130b), 산화물 반도체층(130c))과, 산화물 반도체층(130)에 접하고, 간격을 두고 배치된 도전층(140) 및 도전층(150)과, 산화물 반도체층(130c)과 접하는 절연층(160)과, 절연층(160)과 접하는 도전층(170)을 가진다.
또한, 산화물 반도체층(130), 절연층(160) 및 도전층(170)은 트랜지스터(106) 위의 절연층(180)에 제공된 산화물 반도체층(130a), 산화물 반도체층(130b), 및 절연층(120)에 달하는 개구부에 제공된다.
본 발명의 일 형태의 트랜지스터는 도 31의 (A), (B), (C)에 나타낸 구성이어도 좋다. 도 31의 (A)는 트랜지스터(107)의 상면도이고, 도 31의 (A)에 나타낸 일점쇄선(X1-X2) 방향의 단면이 도 31의 (B)에 상당한다. 또한, 도 31의 (A)에 나타낸 일점쇄선(Y1-Y2) 방향의 단면이 도 31의 (C)에 상당한다.
트랜지스터(107)는 산화물 반도체층(130a), (130b), 도전층(140), 및 도전층(150)이, 산화물 반도체층(130c) 및 산화물 반도체층(130d)으로 덮이는 점을 제외하고, 트랜지스터(106)와 같은 구성을 가진다. 산화물 반도체층(130d)은 산화물 반도체층(130c)과 같은 재료로 형성할 수 있다.
산화물 반도체층(130c), (130d)으로 산화물 반도체층(130a), (130b)을 덮음으로써, 산화물 반도체층(130a), (130b), 및 절연층(120)에 대한 산소의 보전 효과를 높일 수 있다. 또한, 산화물 반도체층(130d)이 개재함으로써, 절연층(180)에 의한 도전층(140) 및 도전층(150)의 산화를 억제할 수 있다.
트랜지스터(106), (107)의 구성은 소스 또는 드레인이 되는 도전체와 게이트 전극이 되는 도전체의 중첩하는 영역이 적기 때문에, 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(106), (107)는 고속 동작을 필요로 하는 회로의 요소로서 적합하다.
또한, 본 발명의 일 형태의 트랜지스터는 도 32의 (A)에 나타낸 바와 같이, 산화물 반도체층(130)을 단층으로 형성하여도 좋다. 또한, 도 32의 (B)에 나타낸 바와 같이, 산화물 반도체층(130)을 2층으로 형성하여도 좋다.
또한, 본 발명의 일 형태의 트랜지스터는 도 32의 (C)에 나타낸 바와 같이, 도전층(173)을 가지지 않는 구성이어도 좋다.
또한, 본 발명의 일 형태의 트랜지스터에 있어서, 도전층(170)과 도전층(173)을 전기적으로 접속하기 위해서는, 예를 들어 도 32의 (D)에 나타낸 바와 같이, 절연층(120), 산화물 반도체층(130c), 및 절연층(160)에 도전층(173)에 달하는 개구부를 제공하고, 이 개구부를 덮도록 도전층(170)을 형성하면 좋다.
또한, 본 발명의 일 형태의 트랜지스터는 도 32의 (E)에 나타낸 바와 같이, 도전층(140) 및 도전층(150)의 각각과 접하는 절연층(145) 및 절연층(155)을 제공하여도 좋다. 절연층(145) 및 절연층(155)에 의하여 도전층(140) 및 도전층(150)의 산화를 억제할 수 있다.
절연층(145) 및 절연층(155)으로서는 산소에 대한 블로킹성을 가지는 재료를 사용할 수 있다. 예를 들어, 절연층(145) 및 절연층(155)으로서, 산화 알루미늄 등의 금속 산화물을 사용할 수 있다.
또한, 본 발명의 일 형태의 트랜지스터는 도 32의 (F)에 나타낸 바와 같이, 도전층(170)을 도전층(171) 및 도전층(172)의 적층으로 형성하여도 좋다.
또한, 산화물 반도체층(130) 위에 도전층(140), (150)이 제공되는 본 발명의 일 형태의 트랜지스터에 있어서는, 도 32의 (G), (H)에 나타낸 상면도(산화물 반도체층(130), 도전층(140), 및 도전층(150)만을 도시하였음)와 같이, 산화물 반도체층(130)의 폭(WOS)보다 도전층(140) 및 도전층(150)의 폭(WSD)이 짧게 형성되어도 좋다. WOS=WSD(WSD는 WOS 이하)로 함으로써, 게이트 전계가 채널 형성 영역 전체에 가해지기 쉬워져, 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 도 32의 (A) 내지 (F)에서는 트랜지스터(101)의 변형예로서 예시하였지만, 이 변형예는 본 실시형태에서 설명한 기타의 트랜지스터에도 적용할 수 있다.
본 발명의 일 형태의 트랜지스터에서는 어느 구성에 있어서도, 게이트 전극층인 도전층(170)(및 도전층(173))이 절연층을 통하여 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸는 구성이다. 이와 같은 구성으로는 온 전류를 높일 수 있고, surrounded channel(s-channel) 구조라고 부른다.
산화물 반도체층(130a) 및 산화물 반도체층(130b)을 가지는 트랜지스터, 그리고 산화물 반도체층(130a), 산화물 반도체층(130b) 및 산화물 반도체층(130c)을 가지는 트랜지스터에 있어서는, 산화물 반도체층(130)을 구성하는 2층 또는 3층의 재료를 적절히 선택함으로써 산화물 반도체층(130b)에 전류를 흘릴 수 있다. 산화물 반도체층(130b)에 전류가 흐름으로써 계면 산란의 영향을 받기 어려워, 높은 온 전류를 얻을 수 있다.
이상의 구성의 트랜지스터를 사용함으로써 반도체 장치에 양호한 전기 특성을 부여할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 2에 나타낸 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
기판(115)에는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 표면이 절연 처리된 금속 기판 등을 사용할 수 있다. 또는 트랜지스터나 포토다이오드가 형성된 실리콘 기판, 및 이 실리콘 기판 위에 절연층, 배선, 콘택트 플러그로서의 기능을 가지는 도전체 등이 형성된 것을 사용할 수 있다. 또한 실리콘 기판에 p채널형 트랜지스터를 형성하는 경우에는, n-형 도전형을 가지는 실리콘 기판을 사용하는 것이 바람직하다. 또는, n-형 또는 i형 실리콘층을 가지는 SOI 기판이어도 좋다. 또한 실리콘 기판에 제공되는 트랜지스터가 p채널형인 경우에는, 트랜지스터를 형성하는 면의 면 방위는 (110)면인 실리콘 기판을 사용하는 것이 바람직하다. (110)면에 p채널형 트랜지스터를 형성함으로써 이동도를 높일 수 있다.
절연층(120)은 기판(115)에 포함되는 요소로부터 불순물이 확산되는 것을 방지하는 역할에 더하여 산화물 반도체층(130)에 산소를 공급하는 역할도 할 수 있다. 따라서 절연층(120)은 산소가 포함되는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소가 포함되는 절연막인 것이 더 바람직하다. 예를 들어 막의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하인 가열 처리가 행해지는 TDS법에서 산소 원자로 환산된 산소의 방출량이 1.0Х1019atoms/cm3 이상인 막으로 한다. 또한 기판(115)이 다른 디바이스가 형성된 기판인 경우, 절연층(120)은 층간 절연막으로서의 기능도 가진다. 이 경우에는 표면이 평탄해지도록 CMP법 등으로 평탄화 처리를 행하는 것이 바람직하다.
백 게이트 전극층으로서 작용하는 도전층(173)에는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층이어도 좋다.
예를 들어 절연층(120)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용할 수 있다. 또한 상기 재료의 적층이어도 좋다.
산화물 반도체층(130)은 산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)이 절연층(120) 측으로부터 순차적으로 적층된 3층 구조로 할 수 있다.
또한 산화물 반도체층(130)이 단층인 경우에는, 본 실시형태에 나타낸 산화물 반도체층(130b)에 상당하는 층을 사용하면 좋다.
산화물 반도체층(130)이 2층인 경우에는, 산화물 반도체층(130a)에 상당하는 층 및 산화물 반도체층(130b)에 상당하는 층이 절연층(120) 측으로부터 순차적으로 적층된 것을 사용하면 좋다. 이 구성의 경우, 산화물 반도체층(130a)과 산화물 반도체층(130b)을 서로 바꿀 수도 있다.
일례로서 산화물 반도체층(130b)에는 산화물 반도체층(130a) 및 산화물 반도체층(130c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 사용한다.
이와 같은 구조에서, 도전층(170)에 전압이 인가되면, 산화물 반도체층(130) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(130b)에 채널이 형성된다. 따라서 산화물 반도체층(130b)은 반도체로서 기능하는 영역을 가진다고 할 수 있는 한편, 산화물 반도체층(130a) 및 산화물 반도체층(130c)은 절연체 또는 반절연체로서 기능하는 영역을 가진다고 할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)으로서 사용할 수 있는 산화물 반도체는 적어도 In 또는 Zn을 포함하는 것이 바람직하다. 또는 In과 Zn 양쪽을 포함하는 것이 바람직하다. 또한 이 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 줄이기 위하여, 이들과 함께 Al, Ga, Y, 또는 Sn 등의 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
예를 들어 산화물 반도체층(130a) 및 산화물 반도체층(130c)에는 In:Ga:Zn=1:3:2, 1:3:3, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6(원자수비) 및 그 근방의 원자수비를 가지는 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한 산화물 반도체층(130b)에는 In:Ga:Zn=1:1:1, 2:1:3, 5:5:6, 3:1:2, 3:1:4, 5:1:6, 또는 4:2:3(원자수비) 및 그 근방의 원자수비를 가지는 In-Ga-Zn 산화물 등을 사용할 수 있다.
산화물 반도체층(130a), 산화물 반도체층(130b), 및 산화물 반도체층(130c)에는 결정부가 포함되어도 좋다. 예를 들어 c축으로 배향된 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또한 c축으로 배향된 결정은 변형에 강하고, 가요성 기판이 사용된 반도체 장치의 신뢰성을 향상시킬 수 있다.
소스 전극층으로서 작용하는 도전층(140) 및 드레인 전극층으로서 작용하는 도전층(150)에는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, Ni, Mn, Nd, Sc, 및 상기 금속 재료의 합금 또는 도전성 질화물 중에서 선택된 재료의 단층 또는 적층을 사용할 수 있다. 또한 도전성 질화물인 질화 탄탈럼을 사용함으로써 산화를 방지할 수 있다. 또한 저항이 낮은 Cu나 Cu-Mn 등의 합금과 상기 재료의 적층을 사용하여도 좋다.
상기 재료는 산화물 반도체막으로부터 산소를 뽑아내는 성질을 가진다. 그러므로 상기 재료와 접하는 산화물 반도체막의 일부의 영역에서는 산화물 반도체층 내의 산소가 이탈되어 산소 결손이 형성된다. 막 내에 약간 포함되는 수소와 상기 산소 결손이 결합됨으로써, 그 영역은 현저하게 n형화된다. 따라서 n형화된 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
게이트 절연막으로서 작용하는 절연층(160)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한 절연층(160)은 상기 재료의 적층이어도 좋다.
또한 산화물 반도체층(130)과 접하는 절연층(120) 및 절연층(160)으로서는 질소 산화물의 방출량이 적은 막을 사용하는 것이 바람직하다. 질소 산화물의 방출량이 많은 절연층과 산화물 반도체가 접하는 경우, 질소 산화물에 기인하는 준위 밀도가 높아지는 경우가 있다.
절연층(120) 및 절연층(160)으로서 상기 절연막을 사용함으로써, 트랜지스터의 문턱 전압의 변동을 저감할 수 있어, 트랜지스터의 전기 특성의 변동을 저감할 수 있다.
게이트 전극층으로서 작용하는 도전층(170)에는 예를 들어 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Mn, Nd, Sc, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료의 적층이어도 좋다. 대표적으로는 텅스텐, 텅스텐과 질화 타이타늄의 적층, 텅스텐과 질화 탄탈럼의 적층 등을 사용할 수 있다. 또한 저항이 낮은 Cu 또는 Cu-Mn 등의 합금이나, 상기 재료와 Cu 또는 Cu-Mn 등의 합금의 적층을 사용하여도 좋다. 예를 들어 도전층(171)에 질화 타이타늄, 도전층(172)에 텅스텐을 사용하여, 도전층(170)을 형성할 수 있다.
또한 도전층(170)에는 In-Ga-Zn 산화물, 산화 아연, 산화 인듐, 산화 주석, 산화 인듐 주석 등의 산화물 도전층을 사용하여도 좋다. 절연층(160)과 접하도록 산화물 도전층을 제공함으로써 상기 산화물 도전층으로부터 산화물 반도체층(130)에 산소를 공급할 수 있다.
절연층(180)에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종 이상을 포함하는 절연막을 사용할 수 있다. 또한 상기 절연층은 상기 재료의 적층이어도 좋다.
여기서, 절연층(180)은 절연층(120)과 마찬가지로 화학량론적 조성보다 많은 산소를 가지는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소를 절연층(160)을 거쳐 산화물 반도체층(130)의 채널 형성 영역으로 확산시킬 수 있기 때문에, 채널 형성 영역에 형성된 산소 결손에 산소를 보전(補塡)할 수 있다. 따라서 안정적인 트랜지스터의 전기 특성을 얻을 수 있다.
또한 트랜지스터 위 또는 절연층(180) 위에는 불순물을 차단하는 효과를 가지는 막을 제공하는 것이 바람직하다. 상기 차단막에는 질화 실리콘막, 질화 알루미늄막, 또는 산화 알루미늄막 등을 사용할 수 있다.
질화 절연막은 수분 등을 차단하는 기능을 가지고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한 산화 알루미늄막은 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에서, 산화물 반도체층(130)으로의 수소, 수분 등의 불순물의 혼입을 방지, 산화물 반도체층으로부터의 산소의 방출을 방지, 절연층(120)으로부터의 산소의 불필요한 방출을 방지하는 효과를 가지는 보호막으로서 적합하다.
반도체 장치를 고집적화시키기 위해서는 트랜지스터를 미세화할 필요가 있다. 한편으로 트랜지스터의 미세화로 인하여 트랜지스터의 전기 특성은 악화되는 경향이 있고, 예를 들어 채널 폭을 축소하면 온 전류가 저하된다.
본 발명의 일 형태의 트랜지스터에서는 채널이 형성되는 산화물 반도체층(130b)을 산화물 반도체층(130c)으로 덮는 구성으로 할 수 있다. 이 구성에서는 채널 형성층과 게이트 절연막이 접하지 않기 때문에, 채널 형성층과 게이트 절연막의 계면에서 일어나는 캐리어의 산란을 억제할 수 있고, 트랜지스터의 온 전류를 크게 할 수 있다.
본 발명의 일 형태의 트랜지스터에서는, 상술한 바와 같이, 산화물 반도체층(130)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(도전층(170))이 형성되어 있기 때문에, 산화물 반도체층(130)에는 상면에 대하여 수직 방향으로부터의 게이트 전계에 더하여 측면에 대하여 수직 방향으로부터의 게이트 전계가 인가된다. 즉, 채널 형성층에 대하여 전체적으로 게이트 전계가 인가되어 실효적 채널 폭이 확대되기 때문에 온 전류를 더 높일 수 있다.
본 실시형태에서 설명한 금속막, 반도체막, 무기 절연막 등 다양한 막은 대표적으로 스퍼터링법이나 플라스마 CVD법에 의하여 형성될 수 있지만, 다른 방법, 예를 들어 열 CVD법에 의하여 형성되어도 좋다. 열 CVD법의 예로서는, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 가진다.
또한 열 CVD법에서는 체임버 내에 원료 가스와 산화제를 동시에 공급하고, 체임버 내를 대기압하 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막하여도 좋다.
ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 체임버에 도입하고, 반응시키고, 이를 반복함으로써 성막한다. 원료 가스와 함께 불활성 가스(아르곤 또는 질소 등)를 캐리어 가스로서 도입하여도 좋다. 예를 들어 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하여도 좋다. 이때, 여러 종류의 원료 가스가 혼합되지 않도록, 제 1 원료 가스가 반응한 후에 불활성 가스를 도입하고, 제 2 원료 가스를 도입한다. 또는 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되고 반응함으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스가 흡착되고 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입을 반복하는 횟수에 따라 조절할 수 있기 때문에 막 두께를 정밀하게 조절할 수 있어 미세한 FET를 제작하는 경우에 적합하다.
또한 산화물 반도체층의 성막에는 대향 타깃식 스퍼터링 장치를 사용할 수도 있다. 이 대향 타깃식 스퍼터링 장치를 사용한 성막법을 VDSP(vapor deposition SP)라고 부를 수도 있다.
대향 타깃식 스퍼터링 장치를 사용하여 산화물 반도체층을 성막함으로써 산화물 반도체층을 성막할 때의 플라스마 손상을 저감할 수 있다. 그러므로 막 내의 산소 결손을 저감할 수 있다. 또한 대향 타깃식 스퍼터링 장치를 사용함으로써 낮은 전압으로 성막이 가능하기 때문에 성막된 산화물 반도체층 내의 불순물 농도(예를 들어 수소, 희가스(아르곤 등), 물 등)를 저감할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 산화물 반도체의 재료에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 원소 M으로서 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 원소 M으로서 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 한 가지 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다.
우선, 본 발명에 따른 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 도 33의 (A), (B), 및 (C)를 사용하여 설명한다. 또한 산소의 원자수비에 대해서는 기재하지 않았다. 또한 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자수비의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 33의 (A), (B), 및 (C)에서 파선은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타낸다.
또한 일점쇄선은 [In]:[M]:[Zn]=1:1:β의 원자수비(β≥0)가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=5:1:β의 원자수비가 되는 라인을 나타낸다.
또한 도 33에 나타낸, 원자수비가 [In]:[M]:[Zn]=0:2:1 또는 이 근방의 값인 산화물 반도체는 스피넬형 결정 구조를 가지기 쉽다.
도 33의 (A) 및 (B)에는 본 발명의 일 형태의 산화물 반도체가 가지는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례를 나타내었다.
일례로서 도 34에 [In]:[M]:[Zn]=1:1:1인 InMZnO4의 결정 구조를 나타내었다. 또한 도 34는 b축에 평행한 방향에서 관찰한 경우의 InMZnO4의 결정 구조이다. 또한 도 34에 나타낸 M, Zn, 산소를 가지는 층(이후, (M, Zn)층)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M과 아연의 비율이 같은 것으로 한다. 원소 M과 아연은 치환될 수 있고, 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 가지고, 52에 도시된 바와 같이 인듐 및 산소를 가지는 층(이후, In층) 1에 대하여 원소 M, 아연, 및 산소를 가지는 (M, Zn)층이 2가 된다.
또한 인듐과 원소 M은 서로 치환될 수 있다. 그러므로 (M, Zn)층의 원소 M이 인듐과 치환되어 (In, M, Zn)층이라고 표시할 수도 있다. 이 경우, In층 1에 대하여 (In, M, Zn)층이 2인 층상 구조를 가진다.
[In]:[M]:[Zn]=1:1:2가 되는 원자수비의 산화물 반도체는 In층 1에 대하여 (M, Zn)층이 3인 층상 구조를 가진다. 즉 [In] 및 [M]에 대하여 [Zn]이 커지면, 산화물 반도체가 결정화된 경우 In층에 대한 (M, Zn)층의 비율이 증가된다.
다만, 산화물 반도체 내에서 In층 1층에 대하여 (M, Zn)층의 개수가 정수가 아닌 경우, In층 1층에 대하여 (M, Zn)층의 개수가 정수인 층상 구조를 복수 종류 가지는 경우가 있다. 예를 들어 [In]:[M]:[Zn]=1:1:1.5인 경우, In층 1에 대하여 (M, Zn)층이 2인 층상 구조와 (M, Zn)층이 3인 층상 구조가 혼재하는 층상 구조가 되는 경우가 있다.
예를 들어 산화물 반도체를 스퍼터링 장치로 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비의 막이 형성된다. 특히 성막 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
또한 산화물 반도체 내에 복수의 상(相)이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어 [In]:[M]:[Zn]=0:2:1의 원자수비의 근방 값인 원자수비에서는 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한 [In]:[M]:[Zn]=1:0:0을 나타내는 원자수비의 근방 값인 원자수비에서는 빅스비아이트형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서 입계(그레인 바운더리라고도 함)가 형성되는 경우가 있다.
또한 인듐의 함유율을 높임으로써 산화물 반도체의 캐리어 이동도(전자 이동도)를 높일 수 있다. 이것은 인듐, 원소 M, 및 아연을 가지는 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높임으로써 s궤도가 중첩되는 영역이 더 커지기 때문에, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아지기 때문이다.
한편으로 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면 캐리어 이동도가 낮아진다. 따라서 [In]:[M]:[Zn]=0:1:0을 나타내는 원자수비 및 그 근방 값인 원자수비(예를 들어 도 33의 (C)에 나타낸 영역 C)에서는 절연성이 높아진다.
따라서 본 발명의 일 형태인 산화물 반도체는 캐리어 이동도가 높으며 입계가 적은 층상 구조가 되기 쉬운, 도 33의 (A)의 영역 A로 나타내어진 원자수비를 가지는 것이 바람직하다.
또한 도 33의 (B)에 나타낸 영역 B는 [In]:[M]:[Zn]=4:2:3 내지 4.1 및 그 근방 값을 나타낸다. 근방 값에는 예를 들어 원자수비 [In]:[M]:[Zn]=5:3:4가 포함된다. 영역 B로 나타내어진 원자수비를 가지는 산화물 반도체는 특히 결정성이 높으며 캐리어 이동도도 높은 우수한 산화물 반도체이다.
또한 산화물 반도체가 층상 구조를 형성하는 조건은 원자수비에 따라 일의적으로 정해지지 않는다. 원자수비에 따라 층상 구조를 형성하기 위한 난이도에 차이가 있다. 한편으로 같은 원자수비이어도 형성 조건에 따라 층상 구조가 되는 경우도 있고 층상 구조가 되지 않는 경우도 있다. 따라서 도시된 영역은 산화물 반도체가 층상 구조를 가지는 원자수비를 나타내는 영역이고, 영역 A 내지 영역 C의 경계는 엄밀하지 않다.
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 상기 산화물 반도체를 트랜지스터에 사용함으로써 입계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터의 문턱 전압의 음 방향 시프트의 억제, 또는 트랜지스터의 오프 전류의 저감을 목적으로 하는 경우에는 산화물 반도체의 캐리어 밀도를 낮추는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 낮추는 경우에는, 산화물 반도체 내의 불순물 농도를 낮춰 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성의 산화물 반도체의 캐리어 밀도는 8Х1015cm-3 미만, 바람직하게는 1Х1011cm-3 미만, 더 바람직하게는 1Х1010cm-3 미만이고, 1Х10-9cm-3 이상으로 하면 좋다.
한편으로 트랜지스터의 온 전류의 향상 또는 트랜지스터의 전계 효과 이동도의 향상을 목적으로 하는 경우에는, 산화물 반도체의 캐리어 밀도를 높이는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 높이는 경우에는, 산화물 반도체의 불순물 농도를 약간 높이거나, 또는 산화물 반도체의 결함 준위 밀도를 약간 높이면 좋다. 또는 산화물 반도체의 밴드 갭을 더 작게 하면 좋다. 예를 들어 트랜지스터의 Id-Vg 특성의 온/오프비가 얻어지는 범위에서, 불순물 농도가 약간 높거나, 또는 결함 준위 밀도가 약간 높은 산화물 반도체는 실질적으로 진성인 것으로 간주할 수 있다. 또한 전자 친화력이 크고, 이에 따라 밴드 갭이 작아지고, 결과적으로 열여기된 전자(캐리어)의 밀도가 증가한 산화물 반도체는 실질적으로 진성인 것으로 간주할 수 있다. 또한 전자 친화력이 더 큰 산화물 반도체를 사용한 경우에는, 트랜지스터의 문턱 전압이 더 낮아진다.
상술한 캐리어 밀도가 높아진 산화물 반도체는 약간 n형화되어 있다. 따라서 캐리어 밀도가 높아진 산화물 반도체를 ´Slightly-n´이라고 불러도 좋다.
실질적으로 진성인 산화물 반도체의 캐리어 밀도는 1Х105cm-3 이상 1Х1018cm-3 미만이 바람직하고, 1Х107cm-3 이상 1Х1017cm-3 이하가 더 바람직하고, 1Х109cm-3 이상 5Х1016cm-3 이하가 더욱 바람직하고, 1Х1010cm-3 이상 1Х1016cm-3 이하가 더더욱 바람직하고, 1Х1011cm-3 이상 1Х1015cm-3 이하가 나아가 더더욱 바람직하다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다. 산화물 반도체의 트랩 준위에 포획된 전하는 소실하는 데 걸리는 시간이 길어 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정시키기 위해서는 산화물 반도체 내의 불순물 농도를 저감시키는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는 근접하는 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘이나 탄소가 산화물 반도체에 포함되면 산화물 반도체에 결함 준위가 형성된다. 그래서 산화물 반도체, 또는 산화물 반도체와 접한 층과의 계면 근방에서는, 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)가 2Х1018atoms/cm3 이하, 바람직하게는 2Х1017atoms/cm3 이하가 되는 영역을 가지도록 제어한다.
또한 알칼리 금속 또는 알칼리 토금속이 산화물 반도체에 포함되면 결함 준위를 형성하고, 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그래서 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도(SIMS 분석에 의하여 얻어지는 농도)가 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하가 되는 영역을 가지도록 제어한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 결과적으로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체 내의 질소 농도(SIMS 분석에 의하여 얻어지는 농도)가 5Х1019atoms/cm3 미만, 바람직하게는 5Х1018atoms/cm3 이하, 더 바람직하게는 1Х1018atoms/cm3 이하, 더욱 바람직하게는 5Х1017atoms/cm3 이하가 되는 영역을 가지도록 제어한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합한 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그래서 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체 내의 수소 농도(SIMS 분석에 의하여 얻어지는 농도)가 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만이 되는 영역을 가지도록 제어한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정된 전기 특성을 부여할 수 있다. 또한 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭당 오프 전류를 수yA/μm 내지 수zA/μm까지 저감할 수 있다.
이어서, 상기 산화물 반도체를 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체(S1), 산화물 반도체(S2), 및 산화물 반도체(S3)의 적층 구조와 접하는 절연체의 밴드도와, 산화물 반도체(S2) 및 산화물 반도체(S3)의 적층 구조와 접하는 절연체의 밴드도에 대하여 도 35를 사용하여 설명한다. 또한 산화물 반도체(S1)는 산화물 반도체층(130a), 산화물 반도체(S2)는 산화물 반도체층(130b), 산화물 반도체(S3)는 산화물 반도체층(130c)에 상당한다.
도 35의 (A)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 가지는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한 도 35의 (B)는 절연체(I1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 가지는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한 밴드도는 쉽게 이해하기 위하여 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸 것이다.
산화물 반도체(S1), 산화물 반도체(S3)는 산화물 반도체(S2)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체(S2)의 전도대 하단의 에너지 준위와, 산화물 반도체(S1), 산화물 반도체(S3)의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상, 또는 0.5eV 이상이며 2eV 이하, 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체(S1), 산화물 반도체(S3)의 전자 친화력보다 산화물 반도체(S2)의 전자 친화력이 크고, 산화물 반도체(S1), 산화물 반도체(S3)의 전자 친화력과 산화물 반도체(S2)의 전자 친화력의 차이는 0.15eV 이상, 또는 0.5eV 이상이며 2eV 이하, 또는 1eV 이하인 것이 바람직하다.
도 35의 (A) 및 (B)에 나타낸 바와 같이 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3)에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면 연속적으로 변화 또는 연속 접합한다고도 말할 수 있다. 이와 같은 밴드도를 가지기 위해서는 산화물 반도체(S1)와 산화물 반도체(S2)의 계면, 또는 산화물 반도체(S2)와 산화물 반도체(S3)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는 산화물 반도체(S1)와 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S3)가 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써) 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어 산화물 반도체(S2)가 In-Ga-Zn 산화물 반도체인 경우, 산화물 반도체(S1), 산화물 반도체(S3)로서 In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 주된 경로는 산화물 반도체(S2)가 된다. 산화물 반도체(S1)와 산화물 반도체(S2)의 계면 및 산화물 반도체(S2)와 산화물 반도체(S3)의 계면에서의 결함 준위 밀도를 낮게 할 수 있기 때문에 계면 산란으로 인한 캐리어 전도로의 영향이 작아 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써 포획된 전자는 고정 전하처럼 작용하기 때문에 트랜지스터의 문턱 전압은 양의 방향으로 시프트된다. 산화물 반도체(S1), 산화물 반도체(S3)를 제공함으로써 트랩 준위를 산화물 반도체(S2)로부터 멀리할 수 있다. 상기 구성으로 함으로써 트랜지스터의 문턱 전압이 양의 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체(S1), 산화물 반도체(S3)는 산화물 반도체(S2)와 비교하여 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S1)의 계면, 및 산화물 반도체(S2)와 산화물 반도체(S3)의 계면이 주로 채널 영역으로서 기능한다. 예를 들어 도 33의 (C)에서 절연성이 높아지는 영역 C로 나타낸 원자수비의 산화물 반도체를 산화물 반도체(S1), 산화물 반도체(S3)에 사용하면 좋다.
특히 산화물 반도체(S2)에 영역 A로 나타내어진 원자수비의 산화물 반도체를 사용하는 경우, 산화물 반도체(S1) 및 산화물 반도체(S3)에는 [M]/[In]이 1 이상, 바람직하게는 2 이상이 되는 원자수비의 산화물 반도체를 사용하는 것이 바람직하다. 또한 산화물 반도체(S3)로서, 충분히 높은 절연성을 얻을 수 있는, [M]/([Zn]+[In])이 1 이상이 되는 원자수비의 산화물 반도체를 사용하는 것이 바람직하다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 이미지 센서 칩을 넣은 패키지 및 카메라 모듈의 일례에 대하여 설명한다. 상기 이미지 센서 칩에는 본 발명의 일 형태의 촬상 장치의 구성을 사용할 수 있다.
도 36의 (A)는 이미지 센서 칩을 넣은 패키지의 상면 측의 외관 사시도이다. 상기 패키지는 이미지 센서 칩(850)을 고정하는 패키지 기판(810), 커버 유리(820), 및 이들을 접착시키는 접착제(830) 등을 가진다.
도 36의 (B)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는 땜납 볼을 범프(840)로 한 BGA(Ball grid array)의 구성을 가진다. 또한 BGA에 한정되지 않고, LGA(Land grid array)나 PGA(Pin Grid Array) 등이어도 좋다.
도 36의 (C)는 커버 유리(820) 및 접착제(830)의 일부를 생략하여 도시한 패키지의 사시도이고, 도 36의 (D)는 상기 패키지의 단면도이다. 패키지 기판(810) 위에는 전극 패드(860)가 형성되고, 전극 패드(860)와 범프(840)는 스루 홀(through hole)(880) 및 랜드(land)(885)를 통하여 전기적으로 접속된다. 전극 패드(860)는 와이어(870)에 의하여 이미지 센서 칩(850)이 가지는 전극과 전기적으로 접속된다.
또한 도 37의 (A)는 이미지 센서 칩을 렌즈 일체형의 패키지에 넣은 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(851)을 고정하는 패키지 기판(811), 렌즈 커버(821), 및 렌즈(835) 등을 가진다. 또한 패키지 기판(811)과 이미지 센서 칩(851) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC 칩(890)도 제공되어 있고, SiP(System in package)로서의 구성을 가진다.
도 37의 (B)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(811)의 하면 및 4측면에는, 실장용 랜드(841)가 제공된 QFN(Quad flat no-lead package)의 구성을 가진다. 또한 상기 구성은 일례이며, QFP(Quad flat package)나 상술한 BGA 등이어도 좋다.
도 37의 (C)는 렌즈 커버(821) 및 렌즈(835)의 일부를 생략하여 도시한 모듈의 사시도이고, 도 37의 (D)는 상기 카메라 모듈의 단면도이다. 랜드(841)의 일부는 전극 패드(861)로서 이용되고, 전극 패드(861)는 와이어(871)에 의하여 이미지 센서 칩(851) 및 IC 칩(890)이 가지는 전극과 전기적으로 접속된다.
상술한 바와 같은 형태의 패키지에 이미지 센서 칩을 넣음으로써, 인쇄 회로 기판 등으로의 실장이 용이하게 되어, 다양한 반도체 장치, 전자 기기에 이미지 센서 칩을 실장할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있는 전자 기기로서, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 가지는 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 휴대형을 포함함 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 38에 도시하였다.
도 38의 (A)는 감시 카메라이며, 하우징(951), 렌즈(952), 지지부(953) 등을 가진다. 상기 감시 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 가질 수 있다. 또한 감시 카메라란 관용적인 명칭이고, 용도를 한정하는 것은 아니다. 예를 들어, 감시 카메라로서의 기능을 가지는 기기는 카메라 또는 비디오 카메라라고도 불린다.
도 38의 (B)는 비디오 카메라이며, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작키(974), 렌즈(975), 접속부(976) 등을 가진다. 조작키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공된다. 상기 비디오 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 가질 수 있다.
도 38의 (C)는 디지털 카메라이며, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 가진다. 상기 디지털 카메라의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 가질 수 있다.
도 38의 (D)는 손목시계형 정보 단말이고, 하우징(931), 표시부(932), 리스트 밴드(933), 조작용 버튼(935), 용두(936), 카메라(939) 등을 가진다. 표시부(932)는 터치 패널이어도 좋다. 상기 정보 단말의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 가질 수 있다.
도 38의 (E)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 가진다. 또한 도 38의 (E)에 도시된 휴대형 게임기는 2개의 표시부(903 및 904)를 가지지만, 휴대형 게임기가 가지는 표시부의 개수는 이에 한정되지 않는다. 상기 휴대형 게임기의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 가질 수 있다.
도 38의 (F)는 휴대 정보 단말이며, 하우징(911), 표시부(912), 카메라(919) 등을 가진다. 표시부(912)가 가지는 터치 패널 기능에 의하여 정보를 입출력할 수 있다. 상기 휴대 정보 단말의 화상을 취득하기 위한 부품의 하나로서 본 발명의 일 형태의 촬상 장치를 가질 수 있다.
또한 본 실시형태는 본 명세서에 나타낸 다른 실시형태와 적절히 조합할 수 있다.
20: 화소
20a: 화소
20b: 화소
20c: 화소
21: 화소 어레이
22: 회로
23: 회로
24: 회로
25: 회로
26: 회로
27: 회로
28: 회로
29: 회로
31: 콤퍼레이터 회로
32: 콤퍼레이터 회로
33: NAND 회로
34: NAND 회로
35: NOR 회로
36: 인버터 회로
37: 레벨시프터 회로
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
47: 트랜지스터
51: 트랜지스터
52: 트랜지스터
53: 트랜지스터
54: 트랜지스터
55: 트랜지스터
56: 트랜지스터
57: 트랜지스터
58: 트랜지스터
59: 트랜지스터
60: 트랜지스터
61: 배선
62: 배선
63: 배선
65: 배선
66: 배선
69: 배선
71: 배선
71a: 도전층
71b: 도전층
72: 배선
73: 배선
74: 배선
75: 배선
79: 배선
80: 절연층
80a: 절연층
80b: 절연층
81: 절연층
81a: 절연층
81b: 절연층
81e: 절연층
81h: 절연층
81i: 절연층
81j: 절연층
81k: 절연층
82: 도전체
82a: 도전체
82b: 도전체
83: 절연층
84: 도전층
85: 도전층
88: 배선
90: 배선
91: 배선
92: 배선
93: 배선
94: 배선
101: 트랜지스터
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 트랜지스터
106: 트랜지스터
107: 트랜지스터
115: 기판
120: 절연층
130: 산화물 반도체층
130a: 산화물 반도체층
130b: 산화물 반도체층
130c: 산화물 반도체층
130d: 산화물 반도체층
140: 도전층
141: 도전층
145: 절연층
150: 도전층
151: 도전층
155: 절연층
160: 절연층
170: 도전층
171: 도전층
172: 도전층
173: 도전층
180: 절연층
200: 도전체
201: 도전체
210: 절연층
231: 영역
232: 영역
402: 접속부
402a: 금속층
402b: 금속층
403: 접속부
403a: 금속층
403b: 금속층
405: 금속층
443: 트랜지스터
546: 트랜지스터
547: 트랜지스터
561: 광전 변환층
562: 투광성 도전층
563: 반도체층
564: 반도체층
565: 반도체층
566: 전극
566a: 도전층
566b: 도전층
567: 격벽
568: 정공 주입 저지층
569: 전자 주입 저지 층
588: 배선
600: 단결정 실리콘 기판
620: p+영역
630: p-영역
640: n형 영역
650: p+영역
660: 활성층
710: 배선
711: 배선
712: 배선
713: 배선
810: 패키지 기판
811: 패키지 기판
820: 커버 유리
821: 렌즈 커버
830: 접착제
835: 렌즈
840: 범프
841: 랜드
850: 이미지 센서 칩
851: 이미지 센서 칩
860: 전극 패드
861: 전극 패드
870: 와이어
871: 와이어
880: 스루 홀(through hole)
885: 랜드
890: IC 칩
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
931: 하우징
932: 표시부
933: 리스트 밴드
935: 버튼
936: 용두
939: 카메라
951: 하우징
952: 렌즈
953: 지지부
961: 하우징
962: 셔터 버튼
963: 마이크로폰
965: 렌즈
967: 발광부
971: 하우징
972: 하우징
973: 표시부
974: 조작키
975: 렌즈
976: 접속부
1100: 층
1200: 층
1300: 층
1400: 층
1530: 차광층
1540: 마이크로렌즈 어레이
1550a: 광학 변환층
1550b: 광학 변환층
1550c: 광학 변환층

Claims (7)

  1. 제 1 화소 회로와, 제 2 화소 회로와, 제 1 회로와, 제 2 회로와, 제 3 회로와, 제 4 회로와, 제 5 회로와, 제 1 배선을 가지는 촬상 장치로서,
    상기 제 1 화소 회로는 상기 제 1 회로와 전기적으로 접속되고,
    상기 제 1 화소 회로는 상기 제 4 회로와 전기적으로 접속되고,
    상기 제 2 화소 회로는 상기 제 2 회로와 전기적으로 접속되고,
    상기 제 2 화소 회로는 상기 제 5 회로와 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 배선은 상기 제 3 회로와 전기적으로 접속되고,
    상기 제 3 회로는 상기 제 4 회로와 전기적으로 접속되고,
    상기 제 3 회로는 상기 제 5 회로와 전기적으로 접속되고,
    상기 제 1 및 상기 제 2 화소 회로는 아날로그 신호를 출력하는 기능을 가지고,
    상기 제 1 및 상기 제 2 화소 회로는 상이한 2개의 프레임 간의 차분 전위를 출력하는 기능을 가지고,
    상기 제 1 및 상기 제 2 회로는 상기 차분 전위가 제 1 전위 이상인 경우에 제 3 전위를 상기 제 1 배선에 출력하는 기능을 가지고,
    상기 제 1 및 상기 제 2 회로는 상기 차분 전위가 제 2 전위 이하인 경우에 상기 제 3 전위를 상기 제 1 배선에 출력하는 기능을 가지고,
    상기 제 1 및 상기 제 2 회로는 상기 차분 전위가 상기 제 2 전위보다 크고, 상기 제 1보다 작은 경우에 제 4 전위를 상기 제 1 배선에 출력하는 기능을 가지고,
    상기 제 3 회로는 상기 제 4 및 상기 제 5 회로에 전원을 공급하는 기능을 가지고,
    상기 제 4 및 상기 제 5 회로는 상기 아날로그 신호를 디지털 신호로 변환하는 기능을 가지고,
    상기 제 3 회로는 상기 제 1 배선이 상기 제 3 전위일 때 상기 제 4 및 상기 제 5 회로로의 전원 공급을 수행하고, 상기 제 1 배선이 상기 제 4 전위일 때 상기 제 4 및 상기 제 5 회로로의 전원 공급을 수행하지 않는 기능을 가지는 것을 특징으로 하는, 촬상 장치.
  2. 제 1 항에 있어서,
    제 6 회로와, 제 7 회로를 가지고,
    상기 제 6 회로는 상기 제 1 및 상기 제 2 화소 회로와 전기적으로 접속되고,
    상기 제 7 회로는 상기 제 4 및 상기 제 5 회로와 전기적으로 접속되고,
    상기 제 6 회로는 상기 제 3 회로와 전기적으로 접속되고,
    상기 제 7 회로는 상기 제 3 회로와 전기적으로 접속되고,
    상기 제 6 회로는 상기 제 1 및 상기 제 2 화소 회로를 선택하는 기능을 가지고,
    상기 제 7 회로는 상기 제 4 또는 상기 제 5 회로를 선택하는 기능을 가지고,
    상기 제 3 회로는 상기 제 1 배선이 상기 제 3 전위일 때 상기 제 7 회로로의 전원 공급을 수행하고, 상기 제 1 배선이 상기 제 4 전위일 때 상기 제 7 회로로의 전원 공급을 수행하지 않는 기능을 가지는 것을 특징으로 하는, 촬상 장치.
  3. 제 2 항에 있어서,
    제 8 회로와, 제 2 배선을 가지고,
    상기 제 8 회로는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 8 회로는 상기 제 6 회로와 전기적으로 접속되고,
    상기 제 8 회로는 상기 제 1 및 상기 제 2 화소 회로와 전기적으로 접속되고,
    상기 제 8 회로는 상기 제 6 회로와 상기 제 1 및 상기 제 2 화소 회로를 도통시키는 기능을 가지고, 상기 제 8 회로는 상기 제 2 배선이 제 5 전위일 때 상기 제 6 회로와 상기 제 1 및 상기 제 2 화소 회로를 도통시키고, 상기 제 2 배선이 제 6 전위일 때 상기 제 6 회로와 상기 제 1 및 상기 제 2 화소 회로를 비도통으로 하는 기능을 가지고,
    상기 제 8 회로는 상기 제 2 배선이 상기 제 6 전위일 때 상기 제 1 및 상기 제 2 화소 회로를 선택하는 기능을 가지는 것을 특징으로 하는, 촬상 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 상기 제 2 화소 회로는 광전 변환 소자, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 용량 소자를 가지고,
    상기 광전 변환 소자의 한쪽 전극은 상기 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 상기 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 상기 용량 소자의 한쪽 전극과 전기적으로 접속되고,
    상기 용량 소자의 다른 쪽 전극은 상기 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽과 전기적으로 접속되고,
    상기 용량 소자의 다른 쪽 전극은 상기 제 4 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽은 상기 제 5 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 것을 특징으로 하는, 촬상 장치.
  5. 제 4 항에 있어서,
    상기 제 1 내지 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 가지고, 상기 산화물 반도체는 In과, Zn과, M(M은 Al, Ga, Y 또는 Sn)을 가지는 것을 특징으로 하는, 촬상 장치.
  6. 모듈로서,
    제 1 항에 기재된 촬상 장치와,
    렌즈를 가지는 것을 특징으로 하는, 모듈.
  7. 전자 기기로서,
    제 1 항에 기재된 촬상 장치와
    표시 장치를 가지는 것을 특징으로 하는, 전자 기기.
KR1020187029908A 2016-03-18 2017-03-09 촬상 장치 및 전자 기기 KR20180123547A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020217024912A KR102593880B1 (ko) 2016-03-18 2017-03-09 촬상 장치 및 전자 기기

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016055039 2016-03-18
JPJP-P-2016-055039 2016-03-18
PCT/IB2017/051375 WO2017158478A1 (ja) 2016-03-18 2017-03-09 撮像装置および電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020217024912A Division KR102593880B1 (ko) 2016-03-18 2017-03-09 촬상 장치 및 전자 기기

Publications (1)

Publication Number Publication Date
KR20180123547A true KR20180123547A (ko) 2018-11-16

Family

ID=59850212

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020187029908A KR20180123547A (ko) 2016-03-18 2017-03-09 촬상 장치 및 전자 기기
KR1020217024912A KR102593880B1 (ko) 2016-03-18 2017-03-09 촬상 장치 및 전자 기기

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020217024912A KR102593880B1 (ko) 2016-03-18 2017-03-09 촬상 장치 및 전자 기기

Country Status (4)

Country Link
US (2) US10536657B2 (ko)
JP (3) JP7007257B2 (ko)
KR (2) KR20180123547A (ko)
WO (1) WO2017158478A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11917318B2 (en) 2019-11-07 2024-02-27 Semiconductor Energy Laboratory Co., Ltd. Imaging device, operation method thereof, and electronic device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9420331B2 (en) * 2014-07-07 2016-08-16 Google Inc. Method and system for categorizing detected motion events
US10140827B2 (en) 2014-07-07 2018-11-27 Google Llc Method and system for processing motion event notifications
US10536657B2 (en) * 2016-03-18 2020-01-14 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
JP7148269B2 (ja) * 2018-05-02 2022-10-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
JP7506468B2 (ja) * 2019-11-21 2024-06-26 キヤノン株式会社 撮像装置、撮像装置の制御方法
CN114303307B (zh) * 2020-06-23 2024-08-16 庆鼎精密电子（淮安）有限公司 相机模组及其制备方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705807A (en) 1994-10-24 1998-01-06 Nissan Motor Co., Ltd. Photo detecting apparatus for detecting reflected light from an object and excluding an external light componet from the reflected light
JPH11225289A (ja) 1997-11-04 1999-08-17 Nikon Corp エッジ検出用固体撮像装置、並びに固体撮像装置の駆動によるエッジ検出方法
JPH11205683A (ja) 1998-01-08 1999-07-30 Nikon Corp 動体検出用赤外線固体撮像装置
JP4265038B2 (ja) 1999-08-02 2009-05-20 ソニー株式会社 画像処理装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2010154189A (ja) 2008-12-25 2010-07-08 Nec Corp 携帯端末、及び画像選択方法
WO2011055626A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102712211B1 (ko) 2009-12-25 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
TWI621121B (zh) 2011-01-05 2018-04-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
US8836626B2 (en) 2011-07-15 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP5812959B2 (ja) 2011-12-15 2015-11-17 キヤノン株式会社 撮像装置
JP6151530B2 (ja) * 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
JP6041707B2 (ja) 2012-03-05 2016-12-14 株式会社半導体エネルギー研究所 ラッチ回路および半導体装置
JP6227890B2 (ja) 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
JP6208469B2 (ja) 2012-05-31 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
US9343120B2 (en) 2012-06-01 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. High speed processing unit with non-volatile register
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
JP5604700B2 (ja) 2012-10-29 2014-10-15 弘一 関根 動き検出用撮像装置、動き検出カメラおよび動き検出システム
JP5747238B2 (ja) * 2012-12-07 2015-07-08 関根　弘一 動き検出用固体撮像装置及び動き検出システム
JP6541360B2 (ja) 2014-02-07 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6612056B2 (ja) * 2014-05-16 2019-11-27 株式会社半導体エネルギー研究所 撮像装置、及び監視装置
JP6581825B2 (ja) * 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
JP6555956B2 (ja) * 2014-07-31 2019-08-07 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
US9986179B2 (en) * 2014-09-30 2018-05-29 Qualcomm Incorporated Sensor architecture using frame-based and event-based hybrid scheme
US10306168B2 (en) * 2015-05-04 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, imaging system, and electronic device
US9912897B2 (en) 2015-05-11 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR20160144314A (ko) 2015-06-08 2016-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치 및 그 동작 방법, 및 전자 기기
US9860465B2 (en) 2015-06-23 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US9887218B2 (en) 2015-07-16 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Imaging device, operating method thereof, and electronic device
US9876946B2 (en) 2015-08-03 2018-01-23 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US10536657B2 (en) * 2016-03-18 2020-01-14 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US20170365209A1 (en) 2016-06-17 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11917318B2 (en) 2019-11-07 2024-02-27 Semiconductor Energy Laboratory Co., Ltd. Imaging device, operation method thereof, and electronic device

Also Published As

Publication number Publication date
JP7007257B2 (ja) 2022-01-24
JP2022033323A (ja) 2022-02-28
WO2017158478A1 (ja) 2017-09-21
KR20210100221A (ko) 2021-08-13
JP2020171023A (ja) 2020-10-15
KR102593880B1 (ko) 2023-10-24
US10536657B2 (en) 2020-01-14
JPWO2017158478A1 (ja) 2019-01-31
US20190096206A1 (en) 2019-03-28
US11330213B2 (en) 2022-05-10
US20200154068A1 (en) 2020-05-14
JP6982132B2 (ja) 2021-12-17

Similar Documents

Publication Publication Date Title
KR102544169B1 (ko) 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
KR102514007B1 (ko) 촬상 장치, 촬상 장치의 구동 방법, 및 전자 기기
JP6982132B2 (ja) 電子機器および撮像装置
JP6737633B2 (ja) 撮像装置および電子機器
KR20190032387A (ko) 촬상 장치, 촬상 모듈, 전자 기기, 및 촬상 시스템
JP7185744B2 (ja) 撮像装置
JP6688116B2 (ja) 撮像装置および電子機器
JP2017059829A (ja) 撮像装置、モジュール、電子機器および撮像装置の動作方法
JP2020191472A (ja) 撮像装置
JP7114783B2 (ja) 撮像素子
JP2017073550A (ja) 撮像装置、モジュール、および電子機器
JP6904730B2 (ja) 撮像装置
WO2021130590A1 (ja) 撮像装置、および電子機器
KR20220093138A (ko) 촬상 장치, 그 동작 방법, 및 전자 기기

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X601 Decision of rejection after re-examination
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2021101002051; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20210805

Effective date: 20220323

E902 Notification of reason for refusal
S601 Decision to reject again after remand of revocation