KR20220093138A - 촬상 장치, 그 동작 방법, 및 전자 기기 - Google Patents
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Abstract
저소비 전력의 촬상 장치를 제공한다. 화소에는 제 1 회로 및 제 2 회로가 제공된다. 제 1 회로는 촬상 데이터를 생성할 수 있고, 초기 프레임에서 취득한 데이터와의 차분 데이터를 유지할 수 있다. 제 2 회로에는 상기 차분 데이터와 임의로 설정된 전압 범위를 비교하는 회로가 제공된다. 제 2 회로는 그 비교 결과에 따른 판독 신호를 제 1 회로에 공급한다. 상기 구성을 사용함으로써 상기 차분 데이터가 설정된 전압 범위 내에 있다고 판정된 경우에는 화소로부터 판독을 수행하지 않고, 전압 범위 내에 없다고 판정된 경우에만 화소로부터 판독을 수행할 수 있다.
Description
본 발명의 일 형태는 촬상 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)되는 발명의 일 형태의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 촬상 장치, 이들의 동작 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한 기억 장치, 표시 장치, 촬상 장치, 전자 기기는 반도체 장치를 가지는 경우가 있다.
기판 위에 형성된 산화물 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체를 가지고 오프 전류가 매우 낮은 트랜지스터를 화소 회로에 사용하는 구성의 촬상 장치가 특허문헌 1에 개시되어 있다.
CMOS 이미지 센서 등을 사용한 동영상의 촬상에서는 프레임마다 모든 화소에서 취득된 데이터를 판독하는 동작이 수행된다. 상기 동작에서는 연속된 복수의 프레임에서, 동일한 화소에서 동일하다고 간주할 수 있는 데이터가 취득되는 경우가 있다.
예를 들어 옥외에서 정지한 상태의 피사체는 시간 경과에 따라 자연광의 명암의 변화 등을 받지만, 동영상의 프레임 레이트에 상당하는 1/10초 이하의 짧은 간격으로는 사람이 판단할 수 있을 정도의 변화는 거의 없다. 즉, 복수의 프레임에 걸쳐 동일하다고 간주할 수 있는 데이터가 취득된다고 할 수 있다.
상기 데이터는 프레임마다 판독되고 전력을 소비한다. 동일하다고 간주할 수 있는 데이터이면 판독 동작을 생략함으로써 소비 전력을 삭감할 수 있다.
따라서 본 발명의 일 형태에서는 저소비 전력의 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 피사체의 변화를 검출할 수 있는 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 신뢰성이 높은 촬상 장치를 제공하는 것을 목적 중 하나로 한다. 또는 신규 촬상 장치 등을 제공하는 것을 목적 중 하나로 한다. 또는 상기 촬상 장치의 동작 방법을 제공하는 것을 목적 중 하나로 한다. 또는 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 인접 프레임 사이에서 데이터를 비교하고, 판독되는 화소를 판정하는 회로를 가지는 촬상 장치에 관한 것이다.
본 발명의 일 형태는 제 1 회로와 제 2 회로를 화소에 가지는 촬상 장치이며, 제 1 회로는 제 1 노드와, 제 2 노드와, 제 1 스위치를 가지고, 제 1 노드는 제 1 프레임 기간에서 생성된 제 1 화상 데이터를 유지하는 기능을 가지고, 제 1 노드는 제 n 프레임(n은 2 이상의 자연수) 기간에서 생성된 제 2 화상 데이터를 유지하는 기능을 가지고, 제 2 노드는 제 1 화상 데이터와 제 2 화상 데이터의 차분인 차분 데이터를 유지하는 기능을 가지고, 제 1 스위치는 제 1 화상 데이터 및 제 2 화상 데이터의 출력을 제어하는 기능을 가지고, 제 2 회로는 비교 회로와 출력 회로를 가지고, 비교 회로는 차분 데이터가 임의로 설정된 전압 범위에 있는지 여부를 판정하는 기능을 가지고, 출력 회로는 차분 데이터가 전압 범위 내에 있으면 제 1 스위치를 오프로 하는 전압을 출력하고, 차분 데이터가 전압 범위 내에 없으면 제 1 스위치를 온으로 하는 전압을 출력하는 기능을 가지는 촬상 장치이다.
제 1 회로는 광전 변환 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 1 커패시터와, 제 2 커패시터를 가지고, 광전 변환 디바이스의 한쪽 전극은 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 제 3 트랜지스터의 게이트, 제 1 커패시터의 한쪽 전극 및 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 2 커패시터의 다른 쪽 전극은 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속된 구성으로 할 수 있다. 제 5 트랜지스터는 제 1 스위치로서 동작할 수 있다.
제 1 회로는 제 7 트랜지스터를 더 가지고, 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽 및 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 트랜지스터의 게이트, 제 1 커패시터의 한쪽 전극, 및 제 2 커패시터의 한쪽 전극과 전기적으로 접속된 구성으로 하여도 좋다.
제 1 트랜지스터 내지 제 7 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 것이 바람직하다. 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수)을 가질 수 있다.
비교 회로는 제 1 감지 증폭기와 제 2 감지 증폭기를 가지고, 제 1 감지 증폭기는 제 3 노드를 가지고, 제 2 감지 증폭기는 제 4 노드를 가지고, 출력 회로는 제 5 노드를 가지고, 제 1 감지 증폭기는 전압 범위의 하단의 전압을 입력하는 제 1 입력부를 가지고, 제 2 감지 증폭기는 전압 범위의 상단의 전압을 입력하는 제 2 입력부를 가지고, 제 1 감지 증폭기 및 제 2 감지 증폭기는 제 2 노드가 전기적으로 접속되는 제 3 입력부를 각각 가지고, 제 3 노드 및 제 4 노드는 출력 회로와 전기적으로 접속되고, 제 5 노드는 제 1 스위치와 전기적으로 접속된 구성으로 할 수 있다.
제 3 입력부에는 하나의 화소의 제 2 노드가 전기적으로 접속되고, 제 5 노드에는 복수의 화소의 제 1 스위치가 전기적으로 접속되어 있어도 좋다.
제 2 회로는 인버터 회로를 더 가지고, 인버터 회로, 제 1 감지 증폭기, 제 2 감지 증폭기, 및 출력 회로가 가지는 트랜지스터는 채널 형성 영역에 실리콘을 가질 수 있다.
또는 제 1 감지 증폭기 및 제 2 감지 증폭기는 각각 제 1 전원 스위치 및 제 2 전원 스위치를 가지고, 제 1 전원 스위치는 p채널형 트랜지스터를 가지고, 제 2 전원 스위치는 n채널형 트랜지스터를 가지고, n채널형 트랜지스터는 채널 형성 영역에 금속 산화물을 가져도 좋다. 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수)을 가지는 것이 바람직하다.
제 1 회로와 제 2 회로가 서로 중첩되는 영역을 가질 수 있다. 또는 복수의 제 1 회로와 하나의 제 2 회로가 서로 중첩되는 영역을 가져도 좋다.
또한 본 발명의 다른 일 형태는 화소에서 제 1 전압 및 제 2 전압(제 1 전압<제 2 전압)을 설정하고, 제 1 프레임 기간에서 제 1 화상 데이터를 취득하고, 제 n 프레임(n은 2 이상의 자연수) 기간에서 제 2 화상 데이터를 취득하고, 제 1 화상 데이터와 제 2 화상 데이터의 차분인 제 3 전압을 산출하고, 제 1 전압, 제 2 전압, 및 제 3 전압을 비교하고, 제 3 전압이 제 1 전압보다 크고 제 2 전압보다 작은 경우, 화소로부터 제 2 데이터를 판독하지 않고, 제 3 전압이 제 1 전압보다 작은 경우 또는 제 3 전압이 제 2 전압보다 큰 경우, 화소로부터 제 2 데이터를 판독하는 촬상 장치의 동작 방법이다.
본 발명의 일 형태를 사용함으로써 저소비 전력의 촬상 장치를 제공할 수 있다. 또는 피사체의 변화를 검출할 수 있는 촬상 장치를 제공할 수 있다. 또는 신뢰성이 높은 촬상 장치를 제공할 수 있다. 또는 신규 촬상 장치 등을 제공할 수 있다. 또는 상기 촬상 장치의 동작 방법을 제공할 수 있다. 또는 신규 반도체 장치 등을 제공할 수 있다.
도 1은 화소를 설명하는 도면이다.
도 2의 (A), (B)는 회로(10)를 설명하는 회로도이다.
도 3은 회로(11)를 설명하는 회로도이다.
도 4는 화소의 동작을 설명하는 타이밍 차트이다.
도 5는 회로(11)의 동작을 설명하는 도면이다.
도 6은 화소의 동작을 설명하는 타이밍 차트이다.
도 7은 회로(11)의 동작을 설명하는 도면이다.
도 8은 회로(11)의 동작을 설명하는 도면이다.
도 9는 화소의 동작을 설명하는 타이밍 차트이다.
도 10은 회로(11)의 동작을 설명하는 도면이다.
도 11은 화소의 동작을 설명하는 타이밍 차트이다.
도 12는 회로(11)의 동작을 설명하는 도면이다.
도 13은 화소의 동작을 설명하는 타이밍 차트이다.
도 14는 촬상 장치를 설명하는 블록도이다.
도 15의 (A) 내지 (D)는 화소의 구성을 설명하는 도면이다.
도 16은 화소의 구성을 설명하는 블록도이다.
도 17은 화소의 구성을 설명하는 블록도이다.
도 18의 (A), (B)는 회로(10)를 설명하는 회로도이다.
도 19의 (A) 내지 (E)는 회로(10)의 일부를 설명하는 회로도이다.
도 20의 (A), (B)는 회로(10)를 설명하는 회로도이다.
도 21의 (A) 내지 (D)는 촬상 장치의 화소의 구성을 설명하는 도면이다.
도 22의 (A) 내지 (C)는 광전 변환 디바이스의 구성을 설명하는 도면이다.
도 23은 화소를 설명하는 단면도이다.
도 24의 (A) 내지 (C)는 Si 트랜지스터를 설명하는 도면이다.
도 25는 화소를 설명하는 단면도이다.
도 26은 화소를 설명하는 단면도이다.
도 27의 (A) 내지 (D)는 OS 트랜지스터를 설명하는 도면이다.
도 28은 화소를 설명하는 단면도이다.
도 29는 화소를 설명하는 단면도이다.
도 30은 화소를 설명하는 단면도이다.
도 31의 (A) 내지 (C)는 화소를 설명하는 사시도(단면도)이다.
도 32의 (A1) 내지 (A3), (B1) 내지 (B3)는 촬상 장치가 제공된 패키지, 모듈의 사시도이다.
도 33의 (A) 내지 (F)는 전자 기기를 설명하는 도면이다.
도 2의 (A), (B)는 회로(10)를 설명하는 회로도이다.
도 3은 회로(11)를 설명하는 회로도이다.
도 4는 화소의 동작을 설명하는 타이밍 차트이다.
도 5는 회로(11)의 동작을 설명하는 도면이다.
도 6은 화소의 동작을 설명하는 타이밍 차트이다.
도 7은 회로(11)의 동작을 설명하는 도면이다.
도 8은 회로(11)의 동작을 설명하는 도면이다.
도 9는 화소의 동작을 설명하는 타이밍 차트이다.
도 10은 회로(11)의 동작을 설명하는 도면이다.
도 11은 화소의 동작을 설명하는 타이밍 차트이다.
도 12는 회로(11)의 동작을 설명하는 도면이다.
도 13은 화소의 동작을 설명하는 타이밍 차트이다.
도 14는 촬상 장치를 설명하는 블록도이다.
도 15의 (A) 내지 (D)는 화소의 구성을 설명하는 도면이다.
도 16은 화소의 구성을 설명하는 블록도이다.
도 17은 화소의 구성을 설명하는 블록도이다.
도 18의 (A), (B)는 회로(10)를 설명하는 회로도이다.
도 19의 (A) 내지 (E)는 회로(10)의 일부를 설명하는 회로도이다.
도 20의 (A), (B)는 회로(10)를 설명하는 회로도이다.
도 21의 (A) 내지 (D)는 촬상 장치의 화소의 구성을 설명하는 도면이다.
도 22의 (A) 내지 (C)는 광전 변환 디바이스의 구성을 설명하는 도면이다.
도 23은 화소를 설명하는 단면도이다.
도 24의 (A) 내지 (C)는 Si 트랜지스터를 설명하는 도면이다.
도 25는 화소를 설명하는 단면도이다.
도 26은 화소를 설명하는 단면도이다.
도 27의 (A) 내지 (D)는 OS 트랜지스터를 설명하는 도면이다.
도 28은 화소를 설명하는 단면도이다.
도 29는 화소를 설명하는 단면도이다.
도 30은 화소를 설명하는 단면도이다.
도 31의 (A) 내지 (C)는 화소를 설명하는 사시도(단면도)이다.
도 32의 (A1) 내지 (A3), (B1) 내지 (B3)는 촬상 장치가 제공된 패키지, 모듈의 사시도이다.
도 33의 (A) 내지 (F)는 전자 기기를 설명하는 도면이다.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만 본 발명은 아래의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한 아래에서 설명하는 발명의 구성에서 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략하는 경우가 있다. 또한 도면을 구성하는 같은 요소의 해칭을 다른 도면 간에서 적절히 생략 또는 변경하는 경우도 있다.
또한 회로도상에서는 단일 요소로서 도시된 경우에도 기능적으로 문제가 없으면 상기 요소가 복수로 구성되어도 좋다. 예를 들어 스위치로서 동작하는 트랜지스터는 복수가 직렬 또는 병렬로 접속되어도 좋은 경우가 있다. 또한 용량 소자를 분할하여 복수의 위치에 배치하는 경우도 있다.
또한 하나의 도전체가 배선, 전극, 및 단자 등의 복수의 기능을 겸비하는 경우가 있고, 본 명세서에서는 동일 요소에 대하여 복수의 호칭을 사용하는 경우가 있다. 또한 회로도상에서 요소 간이 직접 접속되는 것처럼 도시된 경우에도 실제로는 상기 요소 간이 복수의 도전체를 통하여 접속되어 있는 경우가 있고, 본 명세서에서는 이와 같은 구성도 직접 접속의 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 촬상 장치에 대하여 도면을 참조하여 설명한다.
본 발명의 일 형태는 프레임 사이에서 데이터를 비교하고, 그 결과에 따라 판독을 수행할지 여부를 판정하는 기능을 가진다. 판독을 수행할지 여부는 화소 단위로 제어할 수 있다.
화소에는 제 1 회로 및 제 2 회로가 제공된다. 제 1 회로는 촬상 데이터를 생성할 수 있고, 초기 프레임의 데이터와의 차분인 차분 데이터를 유지할 수 있다. 제 2 회로에는 상기 차분 데이터와 임의로 설정된 전압 범위를 비교하는 회로가 제공된다. 제 2 회로는 그 비교 결과에 따른 판독 신호를 제 1 회로에 공급한다.
상기 구성을 사용함으로써 예를 들어 상기 차분 데이터가 설정한 전압 범위 내에 있다고 판정된 경우에는 화소로부터 판독을 수행하지 않고, 전압 범위 내에 없다고 판정된 경우에는 화소로부터 판독을 수행할 수 있다.
따라서 초기 프레임의 데이터와 동일하다고 간주할 수 있는 데이터가 취득된 경우에는 판독 동작을 생략할 수 있어, 소비 전력을 저감시킬 수 있다. 또한 상기 동작을 수행하는 경우에는 초기 프레임의 데이터를 바탕으로, 판독을 수행한 화소의 데이터만을 재기록하고 프레임 데이터를 생성하면 좋다.
<화소 회로>
도 1은 본 발명의 일 형태의 촬상 장치가 가지는 화소의 회로도이다. 화소는 회로(10) 및 회로(11)를 가진다. 회로(10)는 촬상 데이터의 생성 및 유지를 수행하는 기능을 가진다. 또한 제 1 프레임(초기 프레임)의 기간에서 취득한 데이터와 제 n(n은 2 이상의 자연수) 프레임(대상 프레임)의 기간에서 취득한 데이터와의 차분인 차분 데이터도 유지할 수 있다. 회로(11)는 판정 회로이고, 상기 차분 데이터의 대소 관계를 판정하고, 회로(10)로부터 판독을 수행할지 여부를 판정할 수 있다.
<회로(10)>
회로(10)는 광전 변환 디바이스(101)와, 트랜지스터(102)와, 트랜지스터(103)와, 트랜지스터(104)와, 트랜지스터(105)와, 트랜지스터(106)와, 트랜지스터(107)와, 커패시터(108)와, 커패시터(109)를 가진다. 또한 커패시터(108)는 생략할 수도 있다.
광전 변환 디바이스(101)의 한쪽 전극은 트랜지스터(102)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(102)의 소스 및 드레인 중 다른 쪽은 트랜지스터(103)의 소스 및 드레인 중 한쪽, 트랜지스터(104)의 게이트, 커패시터(108)의 한쪽 전극 및 커패시터(109)의 한쪽 전극과 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 트랜지스터(105)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(104)의 소스 및 드레인 중 다른 쪽은 트랜지스터(106)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 커패시터(109)의 다른 쪽 전극은 트랜지스터(107)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다.
또한 트랜지스터(106)의 게이트는 배선(242)을 통하여 회로(11)와 전기적으로 접속된다. 커패시터(109)의 다른 쪽 전극은 배선(241)을 통하여 회로(11)와 전기적으로 접속된다.
여기서 트랜지스터(102)의 소스 및 드레인 중 다른 쪽, 트랜지스터(103)의 소스 및 드레인 중 한쪽, 트랜지스터(104)의 게이트, 커패시터(108)의 한쪽 전극, 및 커패시터(109)의 한쪽 전극이 접속되는 점(배선)을 노드(FD1)로 한다. 또한 커패시터(109)의 다른 쪽 전극, 트랜지스터(107)의 소스 및 드레인 중 한쪽, 및 배선(241)이 접속되는 점(배선)을 노드(FD2)로 한다. 노드(FD1)는 각 프레임 기간에서 취득한 데이터를 유지할 수 있다. 노드(FD2)는 초기 프레임의 데이터 또는 초기 프레임의 데이터와 대상 프레임의 데이터의 차분인 차분 데이터를 유지할 수 있다.
광전 변환 디바이스(101)의 다른 쪽 전극은 배선(121)과 전기적으로 접속된다. 트랜지스터(103)의 소스 및 드레인 중 다른 쪽은 배선(122)과 전기적으로 접속된다. 트랜지스터(105)의 소스 및 드레인 중 다른 쪽은 배선(125)과 전기적으로 접속된다. 트랜지스터(106)의 소스 및 드레인 중 다른 쪽은 배선(123)과 전기적으로 접속된다. 트랜지스터(107)의 소스 및 드레인 중 다른 쪽은 배선(124)과 전기적으로 접속된다.
트랜지스터(102)의 게이트는 배선(231)과 전기적으로 접속된다. 트랜지스터(103)의 게이트는 배선(232)과 전기적으로 접속된다. 트랜지스터(105)의 게이트는 배선(234)과 전기적으로 접속된다. 트랜지스터(107)의 게이트는 배선(233)과 전기적으로 접속된다. 또한 배선(234)은 회로(11)와도 전기적으로 접속된다.
배선(121) 내지 배선(124)은 전원선으로서의 기능을 가질 수 있다. 예를 들어 배선(121)은 저전위 전원선으로 하고, 배선(122), 배선(123), 배선(124)은 고전위 전원선으로 할 수 있다. 또한 도 1에 나타낸 구성에서는 광전 변환 디바이스(101)의 캐소드 측이 트랜지스터(102)와 전기적으로 접속되는 구성이기 때문에 전원선은 상술한 바와 같다. 한편으로 도 2의 (A)에 나타낸 바와 같이, 광전 변환 디바이스(101)의 애노드 측이 트랜지스터(102)와 전기적으로 접속되는 구성으로 하여도 좋다. 이 경우에는 배선(122)을 저전위 전원선으로 하고, 배선(121), 배선(123), 배선(124)을 고전위 전원선으로 하면 좋다.
배선(231) 내지 배선(234)은 각 트랜지스터의 도통을 제어하는 신호선으로서의 기능을 가질 수 있다. 배선(125)은 출력선으로서의 기능을 가질 수 있고, 예를 들어 층간 이중 샘플링 회로(CDS 회로), A/D 변환 회로 등을 가지는 판독 회로와 전기적으로 접속된다.
트랜지스터(102)는 노드(FD1)의 전위를 제어하는 기능을 가진다. 트랜지스터(103)는 노드(FD1)의 전위를 리셋하는 기능을 가진다. 트랜지스터(104)는 소스 폴로어 회로의 요소로서 기능한다. 트랜지스터(105) 및 트랜지스터(106)는 화소의 출력을 선택하는 기능을 가진다. 트랜지스터(107)는 노드(FD2)의 전위를 리셋하는 기능을 가진다.
회로(10)가 가지는 트랜지스터에는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(이하, OS 트랜지스터)를 사용하는 것이 바람직하다. OS 트랜지스터는 오프 전류가 극히 낮은 특성을 가진다. 특히, 트랜지스터(102), 트랜지스터(103), 트랜지스터(107)에 오프 전류가 낮은 트랜지스터를 사용하는 것이 바람직하다. 이들 트랜지스터를 OS 트랜지스터로 함으로써 노드(FD1) 및 노드(FD2)에서 전하를 유지할 수 있는 기간을 극히 길게 할 수 있고, 열화가 적은 화상 데이터를 판독할 수 있다.
또한 트랜지스터(102) 내지 트랜지스터(107)에는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터)를 사용할 수도 있다. Si 트랜지스터로서는 비정질 실리콘을 가지는 트랜지스터, 결정성 실리콘(미결정 실리콘, 저온 폴리실리콘, 단결정 실리콘)을 가지는 트랜지스터 등을 들 수 있다. Si 트랜지스터는 이동도가 높고, 고속 동작에 적합하다.
또한 트랜지스터(102), 트랜지스터(103)가 Si 트랜지스터인 경우에는 도 2의 (B)에 나타낸 바와 같이, 트랜지스터(111)를 더 제공한 구성으로 하는 것이 바람직하다. 여기서 트랜지스터(111)는 OS 트랜지스터이다.
트랜지스터(111)의 소스 및 드레인 중 한쪽은 트랜지스터(102)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(103)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 트랜지스터(111)의 소스 및 드레인 중 다른 쪽은 트랜지스터(104)의 게이트, 커패시터(108)의 한쪽 전극, 및 커패시터(109)의 한쪽 전극과 전기적으로 접속된다.
트랜지스터(111)의 게이트는 배선(235)과 전기적으로 접속된다. 배선(235)은 트랜지스터(111)의 도통을 제어하는 신호선으로서의 기능을 가질 수 있다.
도 2의 (B)의 구성에서는 트랜지스터(111)의 소스 및 드레인 중 다른 쪽, 트랜지스터(104)의 게이트, 커패시터(108)의 한쪽 전극, 및 커패시터(109)의 한쪽 전극이 접속되는 점(배선)이 노드(FD1)가 된다.
트랜지스터(111)는 오프 전류가 낮은 OS 트랜지스터이기 때문에, 노드(FD1) 및 노드(FD2)의 전하의 유지 기능을 높일 수 있다. 또한 광전 변환 디바이스(101)를 실리콘 기판에 형성하는 매립형 포토다이오드로 할 수 있어, 노이즈가 적은 화소 회로를 형성할 수 있다.
<회로(11)>
도 3에는 회로(11)의 회로도를 나타내었다. 회로(11)는 비교 회로로서 감지 증폭기(11A) 및 감지 증폭기(11B)를 가진다. 또한 출력 회로(11C)를 가진다. 또한 감지 증폭기(11A), 감지 증폭기(11B), 및 출력 회로(11C)에 접속되는 신호선의 일부에는 인버터(171), 인버터(172)가 접속되어 있다. 또한 회로(11)를 구성하는 각 요소의 접속 관계는 도 3을 참조하고 자세한 설명은 생략한다.
감지 증폭기(11A)는 고전위 전원선(배선(127))과 접속되는 전원 스위치(트랜지스터(131), 트랜지스터(133))에 인버터 래치 회로(트랜지스터(141), 트랜지스터(142), 트랜지스터(143), 트랜지스터(144))가 전기적으로 접속되고, 인버터 래치 회로가 트랜지스터(145) 및 트랜지스터(146)를 통하여 저전위 전원선(배선(128))과 접속되는 전원 스위치(트랜지스터(135), 트랜지스터(137))와 전기적으로 접속되는 구성을 가진다.
트랜지스터(145)의 게이트는 배선(241)을 통하여 회로(10)의 노드(FD2)와 전기적으로 접속된다. 트랜지스터(146)의 게이트는 배선(238)과 전기적으로 접속된다. 배선(238)은 목적에 따라 정해진 정전위가 공급되는 배선이다.
또한 인버터 래치 회로의 노드(LATNB)에는 트랜지스터(147)가 전기적으로 접속되고, 노드(LATN)에는 트랜지스터(148)가 전기적으로 접속된다. 트랜지스터(147)는 노드(LATNB)를 배선(129)의 전위로 프리차지하는 기능을 가진다. 트랜지스터(148)는 노드(LATN)를 배선(129)의 전위로 프리차지하는 기능을 가진다. 배선(129)의 전위는 예를 들어 배선(127)의 전위와 배선(128)의 전위의 중간 정도의 전위로 할 수 있다.
감지 증폭기(11B)는 고전위 전원선(배선(127))과 접속되는 전원 스위치(트랜지스터(132), 트랜지스터(134))에 인버터 래치 회로(트랜지스터(151), 트랜지스터(152), 트랜지스터(153), 트랜지스터(154))가 전기적으로 접속되고, 인버터 래치 회로가 트랜지스터(155) 및 트랜지스터(156)를 통하여 저전위 전원선(배선(128))과 접속되는 전원 스위치(트랜지스터(136), 트랜지스터(138))와 전기적으로 접속되는 구성을 가진다.
트랜지스터(155)의 게이트는 배선(241)을 통하여 회로(10)의 노드(FD2)와 전기적으로 접속된다. 트랜지스터(156)의 게이트는 배선(239)과 전기적으로 접속된다. 배선(239)은 목적에 따라 정해진 정전위가 공급되는 배선이다.
또한 인버터 래치 회로의 노드(LATPB)에는 트랜지스터(157)가 전기적으로 접속되고, 노드(LATP)에는 트랜지스터(158)가 전기적으로 접속된다. 트랜지스터(157)는 노드(LATPB)를 배선(129)의 전위로 프리차지하는 기능을 가진다. 트랜지스터(158)는 노드(LATP)를 배선(129)의 전위로 프리차지하는 기능을 가진다.
출력 회로(11C)는 고전위 전원선(배선(127))과 접속되는 전원 스위치(트랜지스터(161), 트랜지스터(162)), 저전위 전원선(배선(128))과 접속되는 전원 스위치(트랜지스터(167), 트랜지스터(168)), 및 트랜지스터(163), 트랜지스터(164), 트랜지스터(165), 트랜지스터(166), 트랜지스터(169)를 가진다. 각 트랜지스터는 출력 노드(PCTR)와 전기적으로 접속된다.
또한 트랜지스터(164), 트랜지스터(165)의 게이트는 노드(LATN)와 전기적으로 접속된다. 트랜지스터(163), 트랜지스터(166)의 게이트는 노드(LATPB)와 전기적으로 접속된다. 트랜지스터(169)의 게이트는 인버터(172)를 통하여 배선(236)과 전기적으로 접속된다. 출력 노드(PCTR)는 배선(242)을 통하여 회로(10)가 가지는 트랜지스터(106)의 게이트와 전기적으로 접속된다.
회로(11)에는 배선(236), 배선(234), 배선(237)이 전기적으로 접속된다. 배선(236), 배선(234), 배선(237)은 트랜지스터의 도통을 제어하기 위한 신호선이다.
배선(236)에 고전위("H")가 공급되면 노드(PCTR)의 전위가 강제적으로 고전위("H")가 되고, 회로(10)의 트랜지스터(106)가 도통된다. 즉, 회로(10)가 가지는 2개의 선택 트랜지스터 중 하나인 트랜지스터(106)를 강제적으로 도통할 수 있다.
배선(236)은 트랜지스터(131), 트랜지스터(131), 트랜지스터(161)의 게이트와 전기적으로 접속될 수 있다. 또한 배선(236)은 인버터(172)를 통하여 트랜지스터(135), 트랜지스터(136), 트랜지스터(167), 트랜지스터(169)의 게이트와 전기적으로 접속될 수 있다.
배선(234)은 인버터(171)를 통하여 트랜지스터(133), 트랜지스터(134), 트랜지스터(162)의 게이트와 전기적으로 접속될 수 있다. 또한 배선(234)은 트랜지스터(137), 트랜지스터(138), 트랜지스터(168)의 게이트와 전기적으로 접속될 수 있다. 배선(236)에 저전위("L")가 공급되며 배선(234)에 고전위("H")가 공급되면 각 전원 스위치를 온 상태로 할 수 있다.
배선(237)은 트랜지스터(147), 트랜지스터(148), 트랜지스터(157), 트랜지스터(158)의 게이트와 전기적으로 접속될 수 있다. 배선(237)에 고전위("H")가 공급되면 트랜지스터(147), 트랜지스터(148), 트랜지스터(157), 트랜지스터(158)가 도통되고, 노드(LATNB), 노드(LATN), 노드(LATPB), 노드(LATP)의 프리차지를 수행할 수 있다.
회로(11)는 p채널형 트랜지스터(트랜지스터(131), 트랜지스터(132), 트랜지스터(133), 트랜지스터(134), 트랜지스터(141), 트랜지스터(143), 트랜지스터(151), 트랜지스터(153), 트랜지스터(161), 트랜지스터(162), 트랜지스터(164), 트랜지스터(169))를 가진다. 또한 n채널형 트랜지스터(트랜지스터(135), 트랜지스터(136), 트랜지스터(137), 트랜지스터(138), 트랜지스터(142), 트랜지스터(144), 트랜지스터(145), 트랜지스터(146), 트랜지스터(147), 트랜지스터(148), 트랜지스터(152), 트랜지스터(154), 트랜지스터(155), 트랜지스터(156), 트랜지스터(157), 트랜지스터(158), 트랜지스터(165), 트랜지스터(166), 트랜지스터(167), 트랜지스터(168))를 가진다.
이들 트랜지스터로서는 Si 트랜지스터를 사용하는 것이 바람직하다. 또는 n채널형 트랜지스터에 OS 트랜지스터를 사용하여도 좋다. 특히 전원 스위치를 구성하는 트랜지스터(135), 트랜지스터(136), 트랜지스터(137), 트랜지스터(138)에 OS 트랜지스터를 사용함으로써 비동작 시에 발생되는, 전원선 사이의 불필요한 누설 전류를 억제할 수 있어 전력 소비를 억제할 수 있다.
<회로(10) 및 회로(11)의 동작>
다음으로 회로(10) 및 회로(11)의 동작에 대하여 설명한다. 동작에는 초기 프레임의 촬상 동작 및 판독 동작, 정상 촬상 동작, 차분 계산 동작, 판정 동작 등이 있고, 이 순서대로 설명한다. 또한 아래의 설명에서 n채널형 트랜지스터를 도통시키는 고전위 신호 및 p채널형 트랜지스터를 비도통으로 하는 고전위 신호를 "H"로 나타내고, n채널형 트랜지스터를 비도통으로 하는 저전위 신호 및 p채널형 트랜지스터를 도통시키는 저전위 신호를 "L"로 나타낸다.
또한 회로(11)에서 배선(238)에는 전위 VN이 공곱되고, 배선(239)에는 전위 VP가 공급되어 있는 것으로 한다. 전위 VN은 판정에 사용하는 전압 범위의 하단의 전압이고, 전위 VP는 상단의 전압이다. 상기 전압 범위는 초기 프레임의 데이터와 대상 프레임의 데이터를 동일하다고 간주하는 범위에 상당한다.
<초기 프레임의 촬상 동작>
도 4는 초기 프레임의 촬상 동작(기간 T1), 판독 동작(기간 T2)에 대하여 설명하는 타이밍 차트이다. 또한 도면 내의 [0] 내지 [n](n은 자연수)은 행 번호를 나타낸 것이다. 또한 아래의 설명에서는 행 번호 [0]에 관해서만 설명한다.
기간 T1에서 배선(231)의 전위를 "H"로 하고, 배선(232)의 전위를 "H"로 하고, 배선(233)의 전위를 "H"로 하고, 배선(236)의 전위를 "L"로 하고, 배선(237)의 전위를 "L"로 하고, 배선(234[0:n])의 전위를 "L"로 하면 회로(10)에서 트랜지스터(102), 트랜지스터(103), 트랜지스터(107)가 도통되고, 광전 변환 디바이스(101)의 캐소드 및 노드(FD1)의 전위가 배선(122)의 전위 "VRES1"로 리셋된다. 또한 노드(FD2)의 전위가 배선(124)의 전위 "VRES2"로 리셋된다.
다음으로 배선(231)의 전위를 "L"로 하면 광전 변환 디바이스(101)의 동작에 따라 캐소드에 전하가 축적된다. 또한 배선(232)의 전위를 "L"로 하고, 트랜지스터(103)를 비도통으로 하고 노드(FD1)의 전위를 "VRES1"로 유지한다.
다음으로 소정의 노광 시간 경과 후에 배선(231)의 전위를 "H"로 하면 광전 변환 디바이스(101)의 캐소드에 축적된 전하가 노드(FD1)로 전송(轉送)된다. 이때, 노드(FD1)의 전위는 전송된 전하량에 따른 전위("Vref")만큼 저하되고, "VRES1-Vref"가 된다. 이때, 노드(FD2)에는 "VRES2"가 공급되어 있는 상태로 한다.
다음으로 배선(231)의 전위를 "L"로 하고, 배선(233)의 전위를 "L"로 하고, 트랜지스터(102), 트랜지스터(107)를 비도통으로 하고, 노드(FD1)의 전위를 "VRES1-Vref"로 유지한다. 또한 노드(FD2)의 전위를 "VRES2"로 유지한다. 여기서 "VRES2"는 초기 프레임의 데이터로 할 수도 있다. 여기까지가 초기 프레임의 촬상 동작에 대한 설명이다.
<초기 프레임의 판독 동작>
기간 T2에서 배선(231)의 전위를 "L"로 하고, 배선(232)의 전위를 "L"로 하고, 배선(233)의 전위를 "L"로 하고, 배선(236)의 전위를 "H"로 하고, 배선(237)의 전위를 "L"로 하고, 배선(234[0:n])의 전위를 "L"로 하면 도 5에 나타낸 바와 같이, 회로(11)에서 전원 스위치가 모두 오프가 되고, 트랜지스터(169)가 도통된다. 따라서 출력 노드(PCTR)의 전위가 "H"가 되고, 회로(10)에서 트랜지스터(106)가 도통되고, 트랜지스터(104)의 소스 및 드레인 중 다른 쪽에 배선(123)의 전위(전원 전위)가 공급된다. 또한 도면 내의 ○는 트랜지스터의 도통을 나타낸 것이고, ×는 트랜지스터의 비도통을 나타낸 것이다.
다음으로 배선(234[0])의 전위를 "H"로 하면 트랜지스터(105)가 도통되고, 노드(FD1)의 전위에 따른 데이터가 배선(125)에 출력된다. 여기까지가 초기 프레임의 판독 동작에 대한 설명이다. 여기서 판독된 데이터는 예를 들어 프레임 메모리 등에 유지할 수 있다.
<정상 촬상 동작 및 차분 계산 동작>
도 6은 초기 프레임의 판독 동작(도 4의 기간 T2) 후에 수행되는 정상 촬상 동작 및 차분 계산 동작(기간 T3), 차분 판정 동작 및 판독 동작(기간 T4)에 대하여 설명하는 타이밍 차트이다.
기간 T3에서 배선(231)의 전위를 "H"로 하고, 배선(232)의 전위를 "H"로 하고, 배선(233)의 전위를 "L"로 하고, 배선(236)의 전위를 "L"로 하고, 배선(237)의 전위를 "L"로 하고, 배선(234[0:n])의 전위를 "L"로 하면 트랜지스터(102), 트랜지스터(103)가 도통되고, 광전 변환 디바이스(101)의 캐소드 및 노드(FD1)의 전위가 배선(122)의 전위 "VRES1"로 리셋된다.
이때, 노드(FD2)는 플로팅 상태이므로, 커패시터(109)의 용량 결합에 의하여 노드(FD1)의 전위의 변화분이 노드(FD2)의 전위에 가산된다. 노드(FD1)의 전위의 변화분은 "+Vref"이므로 노드(FD2)의 전위는 "VRES2+Vref"가 된다.
다음으로 배선(231)의 전위를 "L"로 하면 광전 변환 디바이스(101)의 동작에 따라 캐소드에 전하가 축적된다. 또한 배선(232)의 전위를 "L"로 하고, 트랜지스터(103)를 비도통으로 하고 노드(FD1)의 전위를 "VRES1"로 유지한다.
다음으로 소정의 노광 시간 경과 후에 배선(231)의 전위를 "H"로 하면 광전 변환 디바이스(101)의 캐소드에 축적된 전하가 노드(FD1)로 전송된다. 이때, 노드(FD1)의 전위는 전송된 전하량에 따른 전위("Vtar1")만큼 저하되고, "VRES1-Vtar1"이 된다. 또한 커패시터(109)의 용량 결합에 의하여 노드(FD1)의 전위의 변화분이 노드(FD2)의 전위에 가산된다. 노드(FD1)의 전위의 변화분은 "-Vtar1"이므로 노드(FD2)의 전위는 "VRES2+Vref-Vtar1"이 된다.
다음으로 배선(231)의 전위를 "L"로 하고, 트랜지스터(102)를 비도통으로 하고, 노드(FD1)의 전위를 "VRES1-Vtar1"로 유지한다. 또한 노드(FD2)의 전위를 "VRES2+Vref-Vtar1"로 유지한다.
여기까지가 정상 촬상 동작 및 차분 계산 동작이다. 정상 촬상 동작의 결과로서 노드(FD1)에는 "VRES1-Vtar1"이 유지된다. 또한 차분 계산 동작의 결과로서 노드(FD2)에 "VRES2+Vref-Vtar1"이 유지된다. "VRES2"는 리셋 전위이지만 0로 간주할 수 있다. 따라서 "+Vref-Vtar1"은 초기 프레임의 데이터와 정상 촬상 동작으로 취득한 데이터의 차분 그 자체이다.
<차분 판정 동작, 판독 동작(차분 초과 없음)>
기간 T4에서 배선(231)의 전위를 "L"로 하고, 배선(232)의 전위를 "L"로 하고, 배선(233)의 전위를 "L"로 하고, 배선(236)의 전위를 "L"로 하고, 배선(237)의 전위를 "H"로 하고, 배선(234[0:n])의 전위를 "L"로 하면 도 7에 나타낸 바와 같이 회로(11)에서 트랜지스터(147), 트랜지스터(148), 트랜지스터(157), 트랜지스터(158)가 도통되고, 노드(LATNB), 노드(LATN), 노드(LATPB), 및 노드(LATP)가 배선(129)의 전위로 프리차지된다.
다음으로 배선(237)의 전위를 "L"로 하고, 배선(234[0])의 전위를 "H"로 하면 도 8에 나타낸 바와 같이 모든 전원 스위치가 온 상태가 되어 감지 증폭기에 전류가 흐르기 시작한다. 여기서 트랜지스터(145)의 게이트 및 트랜지스터(155)의 게이트에는 노드(FD2)의 전위 "VRES2+Vref-Vtar1"이 공급되고, 배선(238)에는 전위 "VN"이 공급되고, 배선(239)에는 전위 "VP"가 공급되어 있다.
이때, 도 6에 나타낸 바와 같이 "VN"<"VRES2+Vref-Vtar1"<"VP"일 때 트랜지스터(145)의 채널 저항이 트랜지스터(146)의 채널 저항보다 낮기 때문에 노드(LATNB)의 프리차지 전위가 노드(LATN)의 프리차지 전위보다 우선적으로 저하된다. 따라서 트랜지스터(142), 트랜지스터(143)가 도통되고, 배선(127), 배선(128)으로부터 전원 전압이 공급되어 노드(LATNB) 및 노드(LATN)의 전위가 확정된다.
또한 트랜지스터(156)의 채널 저항이 트랜지스터(155)의 채널 저항보다 낮기 때문에 노드(LATP)의 프리차지 전위가 노드(LATPB)보다 우선적으로 저하된다. 따라서 트랜지스터(151), 트랜지스터(154)가 도통되고, 배선(127), 배선(128)으로부터 전원 전압이 공급되어 노드(LATP) 및 노드(LATPB)의 전위가 확정된다.
이때, 노드(LATN)의 전위는 "H"가 되고, 노드(LATPB)의 전위는 "H"가 되므로 트랜지스터(165), 트랜지스터(166)가 도통되고, 트랜지스터(163), 트랜지스터(164)가 비도통이 되고, 출력 노드(PCTR)의 전위는 "L"이 된다. 따라서 회로(10)에서는 트랜지스터(106)가 도통되지 않고, 트랜지스터(104)에 전원이 공급되지 않기 때문에, 트랜지스터(105)가 도통되어도 노드(FD1)의 데이터는 배선(125)에 출력되지 않는다. 즉, "VN"<"VRES2+Vref-Vtar1"<"VP"일 때 회로(10)로부터 데이터는 출력되지 않는다.
여기서 배선(125)에는 소스 폴로어의 바이어스 트랜지스터(도시 생략)가 접속되므로 트랜지스터(104)가 데이터를 출력하지 않으면 배선(125)의 전위는 0V이다. 데이터를 판독하는 경우에 바이어스 트랜지스터에는 정상 전류가 흐른다. 따라서 판독 동작을 수행하지 않으면 상기 정상 전류분의 전력 소비를 억제할 수 있다.
<차분 판정 동작, 판독 동작(플러스 차분 초과 있음)>
도 9의 타이밍 차트를 사용하여, 설정한 전압 범위보다 높은 측으로 차분이 초과한 경우에 대하여 설명한다. 또한 기간 T5는 기간 T3과 마찬가지의 정상 촬상 동작 및 차분 계산 동작이므로 설명은 생략한다. 다만, 정상 촬상 동작에 의한 노드(FD1)의 전위는 "VRES1-Vtar2"(Vtar1>Vtar2)이고, 노드(FD2)의 전위는 "VRES1+Vref-Vtar2"이고, "VP"<"VRES1+Vref-Vtar2"로 한다.
기간 T6에서 배선(231)의 전위를 "L"로 하고, 배선(232)의 전위를 "L"로 하고, 배선(233)의 전위를 "L"로 하고, 배선(236)의 전위를 "L"로 하고, 배선(237)의 전위를 "H"로 하고, 배선(234[0:n])의 전위를 "L"로 하면 도 7에 나타낸 바와 같이 회로(11)에서 트랜지스터(147), 트랜지스터(148), 트랜지스터(157), 트랜지스터(158)가 도통되고, 노드(LATNB), 노드(LATN), 노드(LATPB), 및 노드(LATP)가 배선(129)의 전위로 프리차지된다.
다음으로 배선(237)의 전위를 "L"로 하고, 배선(234[0])의 전위를 "H"로 하면 도 10에 나타낸 바와 같이 모든 전원 스위치가 온 상태가 되어 감지 증폭기에 전류가 흐르기 시작한다. 여기서 트랜지스터(145)의 게이트 및 트랜지스터(155)의 게이트에는 노드(FD2)의 전위 "VRES2+Vref-Vtar2"가 공급되고, 배선(238)에는 전위 "VN"이 공급되고, 배선(239)에는 전위 "VP"가 공급되어 있다.
이때, 도 9에 나타낸 바와 같이 "VN"<"VP"<"VRES2+Vref-Vtar2"일 때 트랜지스터(145)의 채널 저항이 트랜지스터(146)의 채널 저항보다 낮기 때문에 노드(LATNB)의 프리차지 전위가 노드(LATN)의 프리차지 전위보다 우선적으로 저하된다. 따라서 트랜지스터(142), 트랜지스터(143)가 도통되고, 배선(127), 배선(128)으로부터 전원 전압이 공급되어 노드(LATNB) 및 노드(LATN)의 전위가 확정된다.
또한 트랜지스터(155)의 채널 저항이 트랜지스터(156)의 채널 저항보다 낮기 때문에, 노드(LATPB)의 프리차지 전위가 노드(LATP)보다 우선적으로 저하된다. 따라서 트랜지스터(152), 트랜지스터(153)가 도통되고, 배선(127), 배선(128)으로부터 전원 전압이 공급되어 노드(LATPB) 및 노드(LATP)의 전위가 확정된다.
이때, 노드(LATN)의 전위는 "H"가 되고, 노드(LATPB)의 전위는 "L"이 되므로 트랜지스터(163), 트랜지스터(165)가 도통되고, 트랜지스터(164), 트랜지스터(166)가 비도통이 되고, 출력 노드(PCTR)의 전위는 "H"가 된다. 따라서 회로(10)에서는 트랜지스터(106)가 도통되고, 트랜지스터(104)에 전원이 공급되기 때문에 트랜지스터(105)의 도통에 의하여 노드(FD1)의 데이터가 배선(125)에 출력된다. 즉, "VN"<"VP"<"VRES2+Vref-Vtar2"일 때, 회로(10)로부터 데이터는 출력된다.
회로(10)로부터 출력된 데이터는 초기 프레임의 화상 데이터가 저장된 프레임 메모리에서 상기 회로(10)에 상당하는 어드레스에 저장된다. 즉, 판독된 회로(10)의 어드레스만 데이터의 재기록이 수행된다. 이와 같은 동작에 의하여 모든 회로(10)의 데이터를 재기록하는 경우에 비하여 기록 전력을 저감시킬 수 있다.
또한 판독 동작을 수행하지 않는 경우에도 A/D 변환 회로에서 0V의 아날로그 데이터에 대응한 디지털 데이터가 생성된다. 상기 디지털 데이터가 생성된 경우에는 프레임 메모리에 대한 기록 동작을 수행하지 않는 제어를 하면 좋다.
<차분 판정 동작, 판독 동작(마이너스 차분 초과 있음)>
도 11의 타이밍 차트를 사용하여, 설정한 전압 범위보다 낮은 측으로 차분이 초과한 경우에 대하여 설명한다. 또한 기간 T7은 기간 T3과 마찬가지의 정상 촬상 동작 및 차분 계산 동작이므로 설명은 생략한다. 다만, 정상 촬상 동작에 의한 노드(FD1)의 전위는 "VRES1-Vtar3"("Vtar3">"Vtar1")이고, 노드(FD2)의 전위는 "VRES1+Vref-Vtar3"이고, "VRES1+Vref-Vtar3"<"VN"<"VP"로 한다.
기간T8에서 배선(231)의 전위를 "L"로 하고, 배선(232)의 전위를 "L"로 하고, 배선(233)의 전위를 "L"로 하고, 배선(236)의 전위를 "L"로 하고, 배선(237)의 전위를 "H"로 하고, 배선(234[0:n])의 전위를 "L"로 하면 도 7에 나타낸 바와 같이 회로(11)에서 트랜지스터(147), 트랜지스터(148), 트랜지스터(157), 트랜지스터(158)가 도통되고, 노드(LATNB), 노드(LATN), 노드(LATPB) 및 노드(LATP)가 배선(129)의 전위로 프리차지된다.
다음으로 배선(237)의 전위를 "L"로 하고, 배선(234[0])의 전위를 "H"로 하면 도 12에 나타낸 바와 같이 모든 전원 스위치가 온 상태가 되어 감지 증폭기에 전류가 흐르기 시작한다. 여기서 트랜지스터(145)의 게이트 및 트랜지스터(155)의 게이트에는 노드(FD2)의 전위 "VRES2+Vref-Vtar3"가 공급되고, 배선(238)에는 전위 "VN"이 공급되고, 배선(239)에는 전위 "VP"가 공급되어 있다.
이때, 도 11에 나타낸 바와 같이 "VRES2+Vref-Vtar3"<"VN"<"VP"일 때 트랜지스터(146)의 채널 저항이 트랜지스터(145)의 채널 저항보다 낮기 때문에 노드(LATN)의 프리차지 전위가 노드(LATNB)의 프리차지 전위보다 우선적으로 저하된다. 따라서 트랜지스터(141), 트랜지스터(144)가 도통되고, 배선(127), 배선(128)으로부터 전원 전압이 공급되어 노드(LATN) 및 노드(LATNB)의 전위가 확정된다.
또한 트랜지스터(154)의 채널 저항이 트랜지스터(155)의 채널 저항보다 낮기 때문에, 노드(LATP)의 프리차지 전위가 노드(LATPB)보다 우선적으로 저하된다. 따라서 트랜지스터(151), 트랜지스터(154)가 도통되고, 배선(127), 배선(128)으로부터 전원 전압이 공급되어 노드(LATP) 및 노드(LATPB)의 전위가 확정된다.
이때, 노드(LATN)의 전위는 "L"이 되고, 노드(LATPB)의 전위는 "H"가 되므로 트랜지스터(164)가 도통되고, 트랜지스터(163), 트랜지스터(165)가 비도통이 되고, 출력 노드(PCTR)의 전위는 "H"가 된다. 따라서 회로(10)에서는 트랜지스터(106)가 도통되고, 트랜지스터(104)에 전원이 공급되기 때문에 트랜지스터(105)의 도통에 의하여 노드(FD1)의 데이터가 배선(125)에 출력된다. 즉, "VRES2+Vref-Vtar3"<"VN"<"VP"일 때, 회로(10)로부터 데이터는 출력된다.
여기까지 설명한 바와 같이, 회로(11)의 동작에 의하여 회로(10)의 출력을 제어할 수 있다. 또한 시간이 경과할수록 초기 프레임의 데이터와 대상 프레임의 데이터가 크게 괴리되기 때문에 초기 프레임의 데이터는 일정 기간마다 또는 일정 프레임 수마다 갱신하는 것이 바람직하다. 또한 1 프레임 걸러 초기 프레임의 데이터를 갱신하여도 좋다.
또한 도 4, 도 6, 도 9, 도 11의 타이밍 차트에는 도 1에 나타낸 회로(10)의 동작을 나타내었지만, 도 2의 (B)의 구성의 경우에는 도 13에 나타낸 바와 같이 배선(235)의 전위 공급 동작을 더 수행하면 좋다. 또한 도 13에는 초기 프레임의 촬상 동작(기간 T1)을 나타내었지만, 정상 촬상 동작(기간 T3 등)도 마찬가지이다.
<촬상 장치의 구성>
도 14는 본 발명의 일 형태의 촬상 장치를 설명하는 블록도이다. 상기 촬상 장치는 매트릭스로 배열된 화소(회로(10) 및 회로(11))를 가지는 화소 어레이(21)와, 화소 어레이(21)의 행을 선택하는 기능을 가지는 회로(22)(로 드라이버(row driver))와, 회로(10)로부터 데이터를 판독하는 기능을 가지는 회로(23)와, 전원 전위를 공급하는 회로(28)를 가진다. 또한 도 14에서는 각 요소를 접속하는 배선수를 간략화하였다. 또한 회로(22), 회로(23), 회로(28)는 복수이어도 좋다.
회로(23)는 회로(10)의 출력 데이터에 대하여 상관 이중 샘플링 처리를 수행하기 위한 회로(24)(CDS 회로)와, 회로(24)로부터 출력된 아날로그 데이터를 디지털 데이터로 변환하는 기능을 가지는 회로(25)(A/D 변환 회로 등)와, 데이터를 출력하는 열을 선택하는 기능을 가지는 회로(26)(칼럼 드라이버(column driver)) 등을 가질 수 있다. 회로(10)와 회로(23)는 배선(125)을 통하여 전기적으로 접속된다.
여기서 도 14에서는 회로(10)와 회로(11)가 중첩되는 영역을 가지는 것으로 나타내었다. 자세히는 후술하지만, 회로(10)와 회로(11)를 적층 구조로 함으로써 화소 면적을 쉽게 축소할 수 있고 해상도를 높일 수 있다. 또한 회로(11)를 Si 트랜지스터로 형성하고, 그 위에 회로(10)를 OS 트랜지스터로 형성함으로써, 접합 등의 공정을 수행하지 않고 적층 구조를 형성할 수 있다.
또한 하나의 회로(10)와 하나의 회로(11)가 중첩되는 구성에 한정되지 않는다. 예를 들어 도 15의 (A)에 나타낸 바와 같이 수평 방향(게이트선이 연장되는 방향)으로 배치된 2개의 회로(10)가 하나의 회로(11)와 중첩되는 구성이어도 좋다. 또는 도 15의 (B)에 나타낸 바와 같이 수직 방향(소스선이 연장되는 방향)으로 배치된 2개의 회로(10)가 하나의 회로(11)와 중첩되는 구성이어도 좋다. 또는 도 15의 (C)에 나타낸 바와 같이 수평 수직 방향으로 배치된 2×2개의 회로(10)가 하나의 회로(11)와 중첩되는 구성이어도 좋다. 또는 도 15의 (D)에 나타낸 바와 같이, 수평 수직 방향으로 배치된 3×3개의 회로(10)가 하나의 회로(11)와 중첩되는 구성이어도 좋다. 또는 하나의 회로(11)와 중첩되는 회로(10)의 수는 3×3개보다 많아도 좋다.
이와 같이 하나의 회로(11)에 대하여 복수의 회로(10)가 접속되는 구성에서는 어느 하나의 회로(10)의 차분 데이터를 취득하고 그 판정에 따라 다른 회로(10)도 같은 동작을 수행하면 좋다. 다음으로 그 일례에 대하여 설명한다.
도 16은 3×3개의 회로(10)(회로(10[0,0]) 내지 회로(10[2,2]))와 하나의 회로(11)의 접속 형태를 설명하는 도면이다. 각 행에서의 3개의 신호선(배선(231), 배선(232), 배선(233))은 각각 전기적으로 접속되기 때문에 3×3개의 회로(10)에서는 판독 동작 이외의 동작은 동시에 수행된다. 각 행의 선택 신호선(배선(234[0:2]))은 OR 회로(112)를 통하여 회로(11)와 전기적으로 접속된다. 따라서 각 행의 선택 동작에 따라 회로(11)를 동작시킬 수 있다.
여기서 회로(11)에는 어느 하나의 회로(10)의 노드(FD2)가 전기적으로 접속된다. 도 16에서는 회로(10[0,1])의 노드(FD2)와 회로(11)가 접속되는 예를 나타내었지만 그 외의 회로(10)의 노드(FD2)와 접속되어도 좋다. 또한 회로(11)의 출력 노드(PCTR)는 모든 회로(10)와 전기적으로 접속된다. 따라서 하나의 회로(10)의 노드(FD2)의 값에 따라 모든 회로(10)의 판독을 수행할지 여부를 판정한다. 이와 같은 구성에서는 회로(11)의 수를 줄일 수 있어, 회로(11)가 가지는 감지 증폭기의 프리차지에 필요한 전력 등을 삭감할 수 있다.
도 17은 도 16의 구성에 트랜지스터(113)를 추가하고, OR 회로(112)를 생략한 구성을 나타낸 것이다. 트랜지스터(113)는 회로(11)의 출력 노드(PCTR)와 배선(242) 사이에 제공된다. 도 17의 구성에서는 첫 번째로 판독되는 행에 있는 회로(10)의 노드(FD2)와 회로(11)가 접속된다. 트랜지스터(113)의 게이트는 상기 행의 회로(10)와 접속되는 배선(234)과 접속된다.
첫 번째 행의 판독 동작에서, 회로(11)에서는 출력 노드(PCTR)의 전위가 확정되고, 트랜지스터(113)가 도통되어 각 회로(10)에 출력된다. 다음 행의 판독 시에는 트랜지스터(113)가 비도통이 되므로 배선(242)의 전위가 유지된다. 따라서 모든 회로(10)에서 같은 동작(판독 또는 비판독)을 수행할 수 있다.
이와 같은 구성에서는 첫 번째 행의 선택 동작에서 회로(11)의 출력 노드(PCTR)에 생성한 전위를 유지할 수 있다. 따라서 다른 행의 선택 동작에서 출력 노드(PCTR)의 전위를 생성할 필요가 없기 때문에 회로(11)의 동작 횟수를 삭감할 수 있어 소비 전력을 저감시킬 수 있다.
본 발명의 일 형태에서는 도 18의 (A)에 예시한 바와 같이 트랜지스터에 백 게이트가 제공된 구성으로 하여도 좋다. 도 18의 (A)에는 백 게이트가 프런트 게이트와 전기적으로 접속된 구성을 나타내고, 온 전류를 높이는 효과를 가진다. 또는 도 18의 (B)에 나타낸 바와 같이 백 게이트에 정전위를 공급할 수 있는 구성으로 하여도 좋고, 상기 구성에서는 트랜지스터의 문턱 전압을 제어할 수 있다. 또한 하나의 회로 내에 도 18의 (A), (B)가 혼재되어도 좋다. 또한 백 게이트가 제공되지 않는 트랜지스터가 제공되어도 좋다.
또한 회로(10)에서 배선(123)과 배선(125)에 직렬로 접속되는 트랜지스터(104), 트랜지스터(105), 트랜지스터(106)의 배치 순서는 도 1에 나타낸 구성 외에 도 19의 (A) 내지 (E)에 나타낸 구성이어도 좋다.
또한 도 2의 (B)에 나타낸 회로(10)의 구성에서는 도 20의 (A)에 나타낸 바와 같이 트랜지스터(103)의 소스 및 드레인 중 한쪽을 트랜지스터(111)의 소스 및 드레인 중 다른 쪽, 커패시터(108)의 한쪽 전극, 및 트랜지스터(104)의 게이트와 전기적으로 접속하여도 좋다. 또한 도 20의 (B)에 나타낸 바와 같이 트랜지스터(102)의 게이트와 트랜지스터(111)의 게이트를 배선(231)과 전기적으로 접속하고, 배선(235)을 생략하여도 좋다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 촬상 장치의 구조예 등에 대하여 설명한다.
<구조예>
도 21의 (A)는 촬상 장치의 화소의 구조의 일례를 나타낸 도면이고, 층(561) 및 층(563)의 적층 구조로 할 수 있다.
층(561)은 광전 변환 디바이스(101)를 가진다. 광전 변환 디바이스(101)는 도 22의 (A)에 나타낸 바와 같이 층(565a)과 층(565b)을 가질 수 있다. 또한 경우에 따라서는 층을 영역으로 바꿔 말하여도 좋다.
도 22의 (A)에 나타낸 광전 변환 디바이스(101)는 pn 접합형 포토다이오드이고, 예를 들어 층(565a)에 p형 반도체를 사용하고, 층(565b)에 n형 반도체를 사용할 수 있다. 또는 층(565a)에 n형 반도체를 사용하고, 층(565b)에 p형 반도체를 사용하여도 좋다.
상기 pn 접합형 포토다이오드는 대표적으로는 단결정 실리콘을 사용하여 형성할 수 있다.
또한 층(561)이 가지는 광전 변환 디바이스(101)는 도 22의 (B)에 나타낸 바와 같이 층(566a)과, 층(566b)과, 층(566c)과, 층(566d)의 적층으로 하여도 좋다. 도 22의 (B)에 나타낸 광전 변환 디바이스(101)는 애벌란시 포토다이오드의 일례이고, 층(566a), 층(566d)은 전극에 상당하고, 층(566b), 층(566c)은 광전 변환부에 상당한다.
층(566a)은 저저항의 금속층 등으로 하는 것이 바람직하다. 예를 들어 알루미늄, 타이타늄, 텅스텐, 탄탈럼, 은, 또는 이들의 적층을 사용할 수 있다.
층(566d)에는 가시광에 대하여 높은 투광성을 가지는 도전층을 사용하는 것이 바람직하다. 예를 들어 인듐 산화물, 주석 산화물, 아연 산화물, 인듐-주석 산화물, 갈륨-아연 산화물, 인듐-갈륨-아연 산화물, 또는 그래핀 등을 사용할 수 있다. 또한 층(566d)을 생략하는 구성으로 할 수도 있다.
광전 변환부의 층(566b), 층(566c)은 예를 들어 셀레늄계 재료를 광전 변환층으로 한 pn 접합형 포토다이오드의 구성으로 할 수 있다. 층(566b)으로서는 p형 반도체인 셀레늄계 재료를 사용하고, 층(566c)으로서는 n형 반도체인 갈륨 산화물 등을 사용하는 것이 바람직하다.
셀레늄계 재료를 사용한 광전 변환 디바이스는 가시광에 대한 외부 양자 효율이 높다는 특성을 가진다. 상기 광전 변환 디바이스에서는 애벌란시 증배를 이용함으로써, 입사되는 광의 양에 대한 전자의 증폭을 크게 할 수 있다. 또한 셀레늄계 재료는 광 흡수 계수가 높기 때문에, 광전 변환층을 박막으로 제작할 수 있다는 등의 생산상의 이점을 가진다. 셀레늄계 재료의 박막은 진공 증착법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
셀레늄계 재료로서는 단결정 셀레늄 및 다결정 셀레늄 등의 결정성 셀레늄, 비정질 셀레늄, 구리, 인듐, 셀레늄의 화합물(CIS), 또는 구리, 인듐, 갈륨, 셀레늄의 화합물(CIGS) 등을 사용할 수 있다.
n형 반도체는 밴드 갭이 넓고 가시광에 대하여 투광성을 가지는 재료로 형성하는 것이 바람직하다. 예를 들어, 아연 산화물, 갈륨 산화물, 인듐 산화물, 주석 산화물, 또는 이들이 혼재된 산화물 등을 사용할 수 있다. 또한 이들의 재료는 정공 주입 저지층으로서의 기능도 가지고, 암전류를 작게 할 수도 있다.
또한 층(561)이 가지는 광전 변환 디바이스(101)는 도 22의 (C)에 나타낸 바와 같이 층(567a)과, 층(567b)과, 층(567c)과, 층(567d)과, 층(567e)의 적층으로 하여도 좋다. 도 22의 (C)에 나타낸 광전 변환 디바이스(101)는 유기광 도전막의 일례이고, 층(567a)은 하부 전극이고, 층(567e)은 투광성을 가지는 상부 전극이고, 층(567b), 층(567c), 층(567d)은 광전 변환부에 상당한다.
광전 변환부의 층(567b), 층(567d) 중 어느 한쪽은 정공 수송층으로 하고, 다른 쪽은 전자 수송층으로 할 수 있다. 또한 층(567c)은 광전 변환층으로 할 수 있다.
정공 수송층으로서는 예를 들어 산화 몰리브데넘 등을 사용할 수 있다. 전자 수송층으로서는 예를 들어 C60, C70 등의 풀러렌, 또는 이들의 유도체 등을 사용할 수 있다.
광전 변환층으로서는 n형 유기 반도체 및 p형 유기 반도체의 혼합층(벌크 헤테로 접합 구조)을 사용할 수 있다.
도 21의 (A)에 나타낸 층(563)으로서는 예를 들어 실리콘 기판을 사용할 수 있다. 상기 실리콘 기판은 Si 트랜지스터 등을 가진다. 상기 Si 트랜지스터를 사용하여 화소 회로를 형성할 수 있다. 또한 화소 회로 등을 구동하는 회로, 화소 회로의 판독 회로, 화상 처리 회로, 뉴럴 네트워크, 통신 회로 등을 형성할 수 있다.
또한 DRAM(Dynamic Random Access Memory) 등의 기억 회로, CPU(Central Processing Unit), MCU(Micro Controller Unit) 등을 형성하여도 좋다. 또한 본 실시형태에서는 실시형태 1에서 설명한 회로(10) 및 회로(11)를 화소 회로라고 부르고, 그 외의 상기 회로를 기능 회로라고 부른다.
예를 들어, 회로(10), 회로(11), 및 기능 회로(회로(22), 회로(23), 회로(28) 등)가 가지는 트랜지스터에서 그 일부 또는 모두를 층(563)에 제공할 수 있다.
또한 도 21의 (B)에 나타낸 바와 같이 층(563)은 복수의 층의 적층이어도 좋다. 도 21의 (B)에서는 층(563a), 층(563b), 층(563c)의 3층을 예시하였지만 2층이어도 좋다. 또는 층(563)은 4층 이상의 적층이어도 좋다. 이들 층은 예를 들어 접합 공정 등을 사용하여 적층할 수 있다. 이 구성으로 함으로써, 화소 회로와 기능 회로를 복수의 층으로 분산시키고, 화소 회로와 기능 회로를 중첩시켜 제공할 수 있으므로, 소형이고 고기능의 촬상 장치를 제작할 수 있다.
또한 화소는 도 21의 (C)에 나타낸 바와 같이 층(561), 층(562), 및 층(563)의 적층 구조를 가져도 좋다.
층(562)은 OS 트랜지스터를 가질 수 있다. 예를 들어, 회로(10)를 층(562)에 형성하고, 회로(11)를 층(563)에 형성할 수 있다. 또한 상술한 기능 회로 중 하나 이상을 OS 트랜지스터로 형성하여도 좋다. 또는 층(563)이 가지는 Si 트랜지스터와 층(562)이 가지는 OS 트랜지스터를 사용하여, 기능 회로 중 하나 이상을 형성하여도 좋다. 또는 층(563)을 유리 기판 등의 지지 기판으로 하고, 층(562)이 가지는 OS 트랜지스터로 화소 회로 및 기능 회로를 형성하여도 좋다.
예를 들어 OS 트랜지스터 및 Si 트랜지스터를 사용하여, 노멀리 오프 CPU("Noff-CPU"라고도 함)를 실현할 수 있다. 또한 Noff-CPU란, 게이트 전압이 0V이어도 비도통 상태(오프 상태라고도 함)인 노멀리 오프형 트랜지스터를 포함하는 집적 회로이다.
Noff-CPU는 Noff-CPU 내의 동작이 불필요한 회로에 대한 전력 공급을 정지하여, 상기 회로를 대기 상태로 할 수 있다. 전력 공급이 정지되어 대기 상태가 된 회로에서는 전력이 소비되지 않는다. 따라서 Noff-CPU는 전력 사용량을 최소한으로 할 수 있다. 또한 Noff-CPU는 전력 공급이 정지되어도 설정 조건 등의 동작에 필요한 정보를 장기간 유지할 수 있다. 대기 상태로부터 복귀하기 위해서는 상기 회로에 대한 전력 공급을 다시 시작하기만 하면 좋고, 설정 조건 등의 재기록은 불필요하다. 즉, 대기 상태에서의 고속 복귀가 가능하다. 이와 같이, Noff-CPU는 동작 속도를 크게 저하시키지 않고 소비 전력을 저감할 수 있다.
또한 층(562)은 도 21의 (D)에 나타낸 바와 같이 복수의 층의 적층이어도 좋다. 도 21의 (D)에서는 층(562a), 층(562b)의 2층을 예시하였지만, 3층 이상의 적층이어도 좋다. 이들 층은 예를 들어 층(563) 위에 적층되도록 형성할 수 있다. 또는 층(563) 위에 형성한 층과, 층(561) 위에 형성한 층을 접합하여 형성하여도 좋다.
OS 트랜지스터에 사용하는 반도체 재료로서는 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적으로는 인듐을 포함한 산화물 반도체 등이 있고, 예를 들어 후술하는 CAAC-OS 또는 CAC-OS 등을 사용할 수 있다. CAAC-OS는 결정을 구성하는 원자가 안정적이고, 신뢰성을 중시하는 트랜지스터 등에 적합하다. 또한 CAC-OS는 고이동도 특성을 나타내기 때문에, 고속 구동을 수행하는 트랜지스터 등에 적합하다.
OS 트랜지스터는 반도체층의 에너지 갭이 크기 때문에, 수 yA/μm(채널 폭 1μm당 전류값)라는 매우 낮은 오프 전류 특성을 나타낸다. 또한 OS 트랜지스터는 임팩트 이온화, 애벌란시 항복, 및 단채널 효과 등이 일어나지 않는다는 등, Si 트랜지스터와는 상이한 특징을 가지고, 내압이 높고 신뢰성이 높은 회로를 형성할 수 있다. 또한 Si 트랜지스터에서 문제가 되는 결정성의 불균일로 인한 전기 특성의 편차도 OS 트랜지스터에서는 일어나기 어렵다.
OS 트랜지스터가 가지는 반도체층은 예를 들어 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 및 하프늄 등의 금속 중에서 선택된 하나 또는 복수)을 포함하는 In-M-Zn계 산화물로 표기되는 막으로 할 수 있다. In-M-Zn계 산화물은 예를 들어 스퍼터링법, ALD(Atomic layer deposition)법, 또는 MOCVD(Metal organic chemical vapor deposition)법 등을 사용하여 형성할 수 있다.
In-M-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In: M:Zn=1:1:1, In: M:Zn=1:1:1.2, In: M:Zn=3:1:2, In: M:Zn=4:2:3, In: M:Zn=4:2:4.1, In: M:Zn=5:1:3, In: M:Zn=5:1:6, In: M:Zn=5:1:7, In: M:Zn=5:1:8, In: M:Zn=10:1:3 등이 바람직하다. 또한 성막되는 반도체층의 원자수비는 각각 상기 스퍼터링 타깃에 포함된 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
반도체층으로서는 캐리어 밀도가 낮은 산화물 반도체를 사용한다. 예를 들어 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더더욱 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상의 산화물 반도체를 사용할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. 상기 산화물 반도체는 결함 준위 밀도가 낮고, 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 가지는 것을 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여 반도체층의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층을 구성하는 산화물 반도체에 14족 원소 중 하나인 실리콘 또는 탄소가 포함되면 산소 결손이 증가되어 n형화된다. 그러므로 반도체층에서의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면, 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 반도체층을 구성하는 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 밀도가 증가되어 n형화되기 쉽다. 결과적으로 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 반도체층에서의 질소 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한 반도체층을 구성하는 산화물 반도체에 수소가 포함되면 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면 트랜지스터는 노멀리 온 특성이 되는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합되어, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
산소 결손에 수소가 들어간 결함은 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재된 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
따라서 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 반도체층은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어 c축으로 배향된 결정을 가지는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조의 산화물 반도체막은 예를 들어 원자 배열이 무질서하며 결정 성분을 가지지 않는다. 또는 비정질 구조의 산화물막은 예를 들어 완전한 비정질 구조이며 결정부를 가지지 않는다.
또한 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상을 가지는 혼합막이어도 좋다. 혼합막은 예를 들어 상술한 영역 중 어느 2종류 이상의 영역을 포함한 단층 구조 또는 적층 구조를 가지는 경우가 있다.
비단결정 반도체층의 일 형태인 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 아래에서 설명한다.
CAC-OS란 예를 들어 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재(偏在)한 재료의 하나의 구성이다. 또한 아래에서는 산화물 반도체에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여, 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수의 종류가 포함되어도 좋다.
예를 들어 In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수)이라고 함), 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)이라고 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)이라고 함), 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)라고 함) 등으로 재료가 분리함으로써 모자이크 패턴이 되고, 모자이크 패턴의 InOX1 또는 InX2ZnY2OZ2가, 막 중에 균일하게 분포된 구성(이하, 클라우드 패턴이라고도 함)이다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합된 구성을 가지는 복합 산화물 반도체이다. 또한 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을 "제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다"라고 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어진 하나의 화합물을 뜻하는 경우가 있다. 대표예로서, InGaO3(ZnO)m1(m1은 자연수임) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수임)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조란 복수의 IGZO의 나노 결정이 c축 배향을 가지고, 또한 a-b면에서는 배향되지 않고 연결된 결정 구조를 말한다.
한편으로 CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란, In, Ga, Zn, 및 O를 포함한 재료 구성에서, 일부에 Ga를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 무작위로 분산되어 있는 구성을 말한다. 따라서 CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga를 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역 사이의 경계는 명확히 관찰될 수 없는 경우가 있다.
또한 갈륨 대신에 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크 패턴으로 랜덤하게 분산되어 있는 구성을 말한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때 명확한 피크가 관찰되지 않는 특징을 가진다. 즉, X선 회절 측정에서 측정 영역의 a-b면 방향 및 c축 방향의 배향은 보이지 않는 것을 알 수 있다.
또한 CAC-OS는 프로브 직경이 1nm인 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역(링 영역)이 관측되고, 이 링 영역에 복수의 휘점이 관측된다. 따라서 이 전자선 회절 패턴에 의거하여 CAC-OS의 결정 구조는 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가지는 것을 알 수 있다.
또한 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어 각 원소를 주성분으로 하는 영역이 모자이크 패턴이 되는 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편으로 GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써 누설 전류가 억제되어 양호한 스위칭 동작을 실현할 수 있다.
따라서 CAC-OS를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 CAC-OS는 다양한 반도체 장치의 구성 재료로서 적합하다.
<적층 구조 1>
다음으로 단면도를 사용하여, 촬상 장치의 적층 구조에 대하여 설명한다. 또한 아래에 나타내는 절연층 및 도전층 등의 요소는 일례이고, 다른 요소가 더 포함되어도 좋다. 또는 아래에 나타내는 요소의 일부가 생략되어도 좋다. 또한 아래에 나타내는 적층 구조는 필요에 따라 접합 공정, 연마 공정 등을 사용하여 형성할 수 있다.
도 23은 층(560), 층(561), 층(563)을 가지고, 층(563)을 구성하는 층(563a)과 층(563b) 사이에 접합면을 가지는 적층체의 단면도의 일례이다.
<층(563b)>
층(563b)은 실리콘 기판(610)에 제공된 회로(11)의 요소를 가진다. 여기서는 회로(11)의 요소의 일부로서 인버터(172)가 가지는 트랜지스터(203) 및 트랜지스터(204), 및 트랜지스터(169)를 나타내었다.
층(563b)에는 실리콘 기판(610), 절연층(611), 절연층(612), 절연층(613), 절연층(614), 절연층(615), 절연층(616), 절연층(617), 절연층(618)이 제공된다. 또한 도전층(619)이 제공된다. 절연층(611)은 보호막으로서의 기능을 가진다. 절연층(612), 절연층(613), 절연층(614), 절연층(615), 절연층(616), 절연층(617)은, 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(618) 및 도전층(619)은 접합층으로서의 기능을 가진다. 도전층(619)은 트랜지스터(169)와 전기적으로 접속된다.
보호막으로서는 예를 들어 질화 실리콘막, 산화 실리콘막, 산화 알루미늄막 등을 사용할 수 있다. 층간 절연막 및 평탄화막으로서는 예를 들어 산화 실리콘막 등의 무기 절연막, 아크릴 수지, 폴리이미드 수지 등의 유기 절연막을 사용할 수 있다. 용량 소자의 유전체층으로서는 질화 실리콘막, 산화 실리콘막, 산화 알루미늄막 등을 사용할 수 있다. 접합층에 대해서는 후술한다.
또한 디바이스 간의 전기적인 접속에 사용되는 배선, 전극, 및 플러그로서 사용할 수 있는 도전체에는 알루미늄, 크로뮴, 구리, 은 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 적절히 선택하여 사용하면 좋다. 상기 도전체는 단층에 한정되지 않고, 다른 재료로 구성된 복수의 층이어도 좋다.
<층(563a)>
층(563a)은 회로(10)의 요소를 가진다. 여기서는 회로(10)의 요소의 일부로서 트랜지스터(102) 및 트랜지스터(106)를 나타내었다. 도 23에 나타낸 단면도에서 이들의 전기적인 접속은 도시되지 않았다.
층(563a)에는 실리콘 기판(632), 절연층(631), 절연층(633), 절연층(634), 절연층(635), 절연층(637), 절연층(638)이 제공된다. 또한 도전층(636), 도전층(639)이 제공된다.
절연층(631) 및 도전층(639)은 접합층으로서의 기능을 가진다. 절연층(634), 절연층(635), 절연층(637)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(633)은 보호막으로서의 기능을 가진다. 절연층(638)은 실리콘 기판(632)과 도전층(639)을 절연시키는 기능을 가진다. 절연층(638)은 그 외의 절연층과 같은 재료로 형성할 수 있다. 또한 절연층(638)은 절연층(631)과 같은 재료로 형성되어도 좋다.
도전층(639)은 트랜지스터(106)의 게이트 및 도전층(619)과 전기적으로 접속된다. 또한 도전층(636)은 배선(121)(도 1 참조)과 전기적으로 접속된다.
도 23에 나타낸 Si 트랜지스터는 실리콘 기판(실리콘 기판(610), 실리콘 기판(632))에 채널 형성 영역을 가지는 핀형(fin-type)이다. 채널 폭 방향의 단면(도 23의 층(563a)에 나타낸 A1-A2의 단면)을 도 24의 (A)에 나타내었다. 또한 Si 트랜지스터는 도 24의 (B)에 나타낸 바와 같이 플레이너형이어도 좋다.
또는 도 24의 (C)에 나타낸 바와 같이, 실리콘 박막의 반도체층(545)을 가지는 트랜지스터이어도 좋다. 반도체층(545)은 예를 들어 실리콘 기판(632) 위의 절연층(546) 위에 형성된 단결정 실리콘(SOI(Silicon on Insulator))으로 할 수 있다.
<층(561)>
층(561)은 광전 변환 디바이스(101)를 가진다. 광전 변환 디바이스(101)는 층(563a) 위에 형성할 수 있다. 도 23에서는 광전 변환 디바이스(101)로서 도 22의 (C)에 나타낸 유기광 도전막을 광전 변환층에 사용한 구성을 나타내었다. 또한 여기서는 층(567a)을 캐소드로 하고, 층(567e)을 애노드로 한다.
층(561)에는 절연층(651), 절연층(652), 절연층(653), 절연층(654), 및 도전층(655)이 제공된다.
절연층(651), 절연층(653), 절연층(654)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 또한 절연층(654)은 광전 변환 디바이스(101)의 단부를 덮어 제공되고, 층(567e)과 층(567a)의 단락을 방지하는 기능도 가진다. 절연층(652)은 소자 분리층으로서의 기능을 가진다. 소자 분리층으로서는 유기 절연막 등을 사용하는 것이 바람직하다.
광전 변환 디바이스(101)의 캐소드에 상당하는 층(567a)은 층(563a)이 가지는 트랜지스터(102)의 소스 및 드레인 중 한쪽과 전기적으로 접속된다. 광전 변환 디바이스(101)의 애노드에 상당하는 층(567e)은 도전층(655)을 통하여 층(563a)이 가지는 도전층(636)과 전기적으로 접속된다.
<층(560)>
층(560)은 층(561) 위에 형성된다. 층(560)은 차광층(671), 광학 변환층(672), 및 마이크로렌즈 어레이(673)를 가진다.
차광층(671)은 인접한 화소에 광이 들어가는 것을 억제할 수 있다. 차광층(671)에는 알루미늄, 텅스텐 등의 금속층을 사용할 수 있다. 또한 상기 금속층과 반사 방지막으로서의 기능을 가지는 유전체막을 적층시켜도 좋다.
광학 변환층(672)에는 컬러 필터를 사용할 수 있다. (적색), G(녹색), B(청색), Y(황색), C(시안), M(마젠타) 등의 색의 컬러 필터를 화소별로 할당함으로써, 컬러 화상을 얻을 수 있다. 예를 들어 도 31의 (A)의 사시도(단면을 포함함)에 나타낸 바와 같이 컬러 필터(672R)(적색), 컬러 필터(672G)(녹색), 컬러 필터(672B)(청색)를 각각 다른 화소에 할당할 수 있다.
또한 광학 변환층(672)으로서 파장 컷 필터를 사용하면, 다양한 파장 영역에서의 화상을 얻을 수 있는 촬상 장치로 할 수 있다.
예를 들어 광학 변환층(672)에 가시광선의 파장 이하의 광을 차단하는 적외선 필터를 사용하면, 적외선 촬상 장치로 할 수 있다. 또한 광학 변환층(672)으로서 근적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치로 할 수 있다. 또한 광학 변환층(672)에 가시광선의 파장 이상의 광을 차단하는 자외선 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한 하나의 촬상 장치 내에 다른 광학 변환층을 복수 배치하여도 좋다. 예를 들어 도 31의 (B)에 나타낸 바와 같이, 컬러 필터(672R)(적색), 컬러 필터(672G)(녹색), 컬러 필터(672B)(청색), 적외선 필터(672IR)를 각각 다른 화소에 할당할 수 있다. 상기 구성에서는 가시광 화상 및 적외광 화상을 동시에 취득할 수 있다.
또는 도 31의 (C)에 나타낸 바와 같이, 컬러 필터(672R)(적색), 컬러 필터(672G)(녹색), 컬러 필터(672B)(청색), 자외선 필터(672UV)를 각각 다른 화소에 할당할 수 있다. 상기 구성에서는 가시광 화상 및 자외광 화상을 동시에 취득할 수 있다.
또한 광학 변환층(672)으로서 신틸레이터를 사용하면, X선 촬상 장치 등에 사용하는 방사선의 강약을 가시화한 화상을 얻는 촬상 장치를 얻을 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사되면, 포토루미네선스 현상에 의하여 가시광선 또는 자외광선 등의 광(형광)으로 변환된다. 그리고 상기 광을 광전 변환 디바이스(101)에서 검출함으로써 화상 데이터를 취득한다. 또한 방사선 검출기 등에 이 구성의 촬상 장치를 사용하여도 좋다.
신틸레이터는 X선 또는 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광 또는 자외광을 방출하는 물질을 포함한다. 예를 들어 Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등을 수지 또는 세라믹으로 분산시킨 것을 사용할 수 있다.
광학 변환층(672) 위에는 마이크로렌즈 어레이(673)가 제공된다. 마이크로렌즈 어레이(673)가 가지는 각 렌즈를 통과하는 광이, 바로 아래의 광학 변환층(672)을 통과하고 광전 변환 디바이스(101)에 조사된다. 마이크로렌즈 어레이(673)를 제공함으로써, 모은 광을 광전 변환 디바이스(101)에 입사시킬 수 있기 때문에, 광전 변환을 효율적으로 수행할 수 있다. 마이크로 렌즈 어레이(673)는 촬상의 대상의 파장의 광에 대하여 투광성이 높은 수지 또는 유리 등으로 형성되는 것이 바람직하다.
<접합>
다음으로 층(563b)과 층(563a)의 접합에 대하여 설명한다.
층(563b)에는 절연층(618) 및 도전층(619)이 제공된다. 도전층(619)은 절연층(618)에 매립된 영역을 가진다. 또한 절연층(618) 및 도전층(619)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
층(563a)에는 절연층(631) 및 도전층(639)이 제공된다. 도전층(639)은 절연층(631)에 매립된 영역을 가진다. 또한 절연층(631) 및 도전층(639)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
여기서, 도전층(619) 및 도전층(639)은 주성분이 동일한 금속 원소인 것이 바람직하다. 또한 절연층(618) 및 절연층(631)은 동일한 성분으로 구성되어 있는 것이 바람직하다.
예를 들어, 도전층(619), 도전층(639)에는 Cu, Al, Sn, Zn, W, Ag, Pt, 또는 Au 등을 사용할 수 있다. 접합의 용이성을 고려하여, 바람직하게는 Cu, Al, W, 또는 Au를 사용한다. 또한 절연층(618), 절연층(631)에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 질화 타이타늄 등을 사용할 수 있다.
즉 도전층(619) 및 도전층(639)의 각각에 상술한 금속 재료 중에서 같은 재료를 사용하는 것이 바람직하다. 또한 절연층(618) 및 절연층(631) 각각에, 상술한 절연 재료 중에서 같은 재료를 사용하는 것이 바람직하다. 상기 구성으로 함으로써, 층(563b)과 층(563a) 사이의 경계를 접합 위치로 하는 접합을 수행할 수 있다.
또한 도전층(619) 및 도전층(639)은 복수의 층으로 이루어진 다층 구조이어도 좋고, 그 경우에는 표층(접합면)이 동일한 금속 재료로 형성되면 좋다. 또한 절연층(618) 및 절연층(631)도 복수의 층으로 이루어진 다층 구조를 가져도 좋고, 그 경우에는 표층(접합면)이 동일한 절연 재료로 형성되면 좋다.
상기 접합에 의하여, 도전층(619)과 도전층(639)의 전기적인 접속을 얻을 수 있다. 또한 절연층(618)과 절연층(631)의 기계적인 강도를 가지는 접속을 얻을 수 있다.
금속층들의 접합에는 표면의 산화막 및 불순물의 흡착층 등을 스퍼터링 처리 등에 의하여 제거하고, 청정화 및 활성화된 표면들을 접촉시켜 접합하는 표면 활성화 접합법을 사용할 수 있다. 또는 온도와 압력을 병용하여 표면들을 접합하는 확산 접합법 등을 사용할 수 있다. 어느 방법에서도 원자 레벨의 결합이 일어나기 때문에, 전기적뿐만 아니라 기계적으로도 우수한 접합을 얻을 수 있다.
또한 절연층들의 접합에는 연마 등에 의하여 높은 평탄성을 얻은 후, 산소 플라스마 등으로 친수성 처리를 수행한 표면들을 접촉시켜 일시적으로 접합하고, 열처리에 의한 탈수로 최종적인 접합을 하는 친수성 접합법 등을 사용할 수 있다. 친수성 접합법에서도 원자 레벨의 결합이 일어나기 때문에, 기계적으로 우수한 접합을 얻을 수 있다.
층(563b)과 층(563a)을 접합하는 경우, 각각의 접합면에는 절연층과 금속층이 혼재하기 때문에, 예를 들어 표면 활성화 접합법 및 친수성 접합법을 조합하여 수행하면 좋다.
예를 들어, 연마 후에 표면을 청정화하고, 금속층의 표면에 산화 방지 처리를 수행한 후에, 친수성 처리를 수행하여 접합하는 방법 등을 사용할 수 있다. 또한 금속층의 표면을 Au 등의 난(難)산화성 금속으로 하고 친수성 처리를 수행하여도 좋다. 또한 상술한 방법 외의 접합 방법을 사용하여도 좋다.
상기 접합에 의하여 층(563b)이 가지는 요소와 층(563a)이 가지는 요소를 전기적으로 접속할 수 있다.
<적층 구조 1의 변형예>
도 25는 도 23에 나타낸 적층 구조의 변형예이고, 층(561)이 가지는 광전 변환 디바이스(101)의 구성 및 층(563a)의 일부 구성이 상이하고, 층(561)과 층(563a) 사이에도 접합면을 가지는 구성이다.
층(561)은 광전 변환 디바이스(101), 절연층(661), 절연층(662), 절연층(664), 절연층(665), 도전층(685), 및 도전층(686)을 가진다.
광전 변환 디바이스(101)는 실리콘 기판에 형성된 pn 접합형 포토다이오드이고, p형 영역에 상당하는 층(565b) 및 n형 영역에 상당하는 층(565a)을 가진다. 광전 변환 디바이스(101)는 매립형 포토다이오드이고, 층(565a)의 표면 측(전류 추출 측)에 제공된 얇은 p형 영역(층(565b)의 일부)에 의하여 암전류를 억제하여 노이즈를 저감할 수 있다.
절연층(661), 도전층(685), 도전층(686)은 접합층으로서의 기능을 가진다. 절연층(662)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(664)은 소자 분리층으로서의 기능을 가진다. 절연층(665)은 캐리어의 유출을 억제하는 기능을 가진다.
실리콘 기판에는 화소를 분리하는 홈이 제공되고, 절연층(665)은 실리콘 기판 상면 및 상기 홈에 제공된다. 절연층(665)이 제공됨으로써, 광전 변환 디바이스(101) 내에서 발생한 캐리어가 인접한 화소에 유출되는 것을 억제할 수 있다. 또한 절연층(665)은 미광의 침입을 억제하는 기능도 가진다. 따라서 절연층(665)에 의하여 혼색을 억제할 수 있다. 또한 실리콘 기판의 상면과 절연층(665) 사이에 반사 방지막이 제공되어도 좋다.
소자 분리층은 LOCOS(LOCal Oxidation of Silicon)법을 사용하여 형성할 수 있다. 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성하여도 좋다. 절연층(665)으로서는 예를 들어 산화 실리콘, 질화 실리콘 등의 무기 절연막, 폴리이미드, 아크릴 등의 유기 절연막을 사용할 수 있다. 또한 절연층(665)은 다층 구성을 가져도 좋다. 또한 소자 분리층을 제공하지 않는 구성으로 할 수도 있다.
광전 변환 디바이스(101)의 층(565a)(n형 영역, 캐소드에 상당함)은 도전층(685)과 전기적으로 접속된다. 층(565b)(p형 영역, 애노드에 상당함)은 도전층(686)과 전기적으로 접속된다. 도전층(685), 도전층(686)은 절연층(661)에 매립된 영역을 가진다. 또한 절연층(661), 도전층(685), 및 도전층(686)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
층(563a)에서 절연층(637) 위에는 절연층(638)이 형성된다. 또한 트랜지스터(102)의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 도전층(683), 및 도전층(636)과 전기적으로 접속되는 도전층(684)이 형성된다.
절연층(638), 도전층(683), 도전층(684)은 접합층으로서의 기능을 가진다. 도전층(683), 도전층(684)은 절연층(638)에 매립된 영역을 가진다. 또한 절연층(638), 도전층(683), 및 도전층(684)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
여기서 도전층(683), 도전층(684), 도전층(685), 도전층(686)은 상술한 도전층(619), 도전층(639)과 마찬가지의 접합층이다. 또한 절연층(638), 절연층(661)은 상술한 절연층(618), 절연층(631)과 마찬가지의 접합층이다.
따라서 도전층(683)과 도전층(685)을 접합함으로써 광전 변환 디바이스의 층(565a)(n형 영역, 캐소드에 상당함)과 트랜지스터(102)의 소스 및 드레인 중 한쪽을 전기적으로 접속할 수 있다. 또한 도전층(684)과 도전층(686)을 접합함으로써 광전 변환 디바이스의 층(565b)(p형 영역, 애노드에 상당함)과 배선(121)(도 1 참조)을 전기적으로 접속할 수 있다. 또한 절연층(638)과 절연층(661)을 접합함으로써 층(561)과 층(563a)의 전기적인 접합 및 기계적인 접합을 수행할 수 있다.
<적층 구조 2>
도 26은 층(560), 층(561), 층(562), 층(563)을 가지고, 접합면을 가지지 않는 적층체의 단면도의 일례이다. 층(563)에는 Si 트랜지스터가 제공된다. 층(562)에는 OS 트랜지스터가 제공된다. 또한 층(563), 층(561), 및 층(560)의 구성은 도 23에 나타낸 구성과 동일하므로 여기서는 설명을 생략한다.
<층(562)>
층(562)은 층(563) 위에 형성된다. 층(562)은 OS 트랜지스터를 가진다. 여기서는 회로(10)의 요소의 일부로서 트랜지스터(102) 및 트랜지스터(106)를 나타낸다. 도 26에 나타낸 단면도에서 이들의 전기적인 접속은 도시되지 않았다.
층(562)에는 절연층(621), 절연층(622), 절연층(623), 절연층(624), 절연층(625), 절연층(626), 절연층(628)이 제공된다. 또한 도전층(627)이 제공된다. 도전층(627)은 배선(121)(도 1 참조)과 전기적으로 접속될 수 있다.
절연층(621)은 차단층으로서의 기능을 가진다. 절연층(622), 절연층(623), 절연층(625), 절연층(626), 절연층(628)은 층간 절연막 및 평탄화막으로서의 기능을 가진다. 절연층(624)은 보호막으로서의 기능을 가진다.
차단층으로서는 수소의 확산을 방지하는 기능을 가지는 막을 사용하는 것이 바람직하다. Si 디바이스에서, 수소는 댕글링 본드를 종단하는 데 필요하지만, OS 트랜지스터 근방에 있는 수소는 산화물 반도체층 내에 캐리어를 생성하는 요인의 하나가 되어, 신뢰성을 저하시킨다. 따라서 Si 디바이스가 형성되는 층과 OS 트랜지스터가 형성되는 층 사이에는 수소의 차단막이 제공되는 것이 바람직하다.
상기 차단막으로서는 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
트랜지스터(106)의 게이트는 플러그를 통하여 트랜지스터(169)와 전기적으로 접속된다.
트랜지스터(102)의 소스 및 드레인 중 한쪽은 층(561)이 가지는 광전 변환 디바이스(101)의 층(567a)과 전기적으로 접속된다. 도전층(627)은 층(561)이 가지는 광전 변환 디바이스(101)의 층(567e)과 전기적으로 접속된다.
도 27의 (A)에 OS 트랜지스터의 자세한 사항을 나타내었다. 도 27의 (A)에 나타낸 OS 트랜지스터는 산화물 반도체층 및 도전층의 적층 위에 절연층을 제공하고, 상기 산화물 반도체층에 도달하는 개구부를 제공함으로써 소스 전극(705) 및 드레인 전극(706)을 형성하는 셀프 얼라인먼트형 구성을 가진다.
OS 트랜지스터는 산화물 반도체층에 형성되는 채널 형성 영역, 소스 영역(703), 및 드레인 영역(704) 외에, 게이트 전극(701), 게이트 절연막(702)을 가지는 구성으로 할 수 있다. 상기 개구부에는 적어도 게이트 절연막(702) 및 게이트 전극(701)이 제공된다. 상기 개구부에는 산화물 반도체층(707)이 더 제공되어도 좋다.
OS 트랜지스터는 도 27의 (B)에 나타낸 바와 같이 게이트 전극(701)을 마스크로 하여 반도체층에 소스 영역(703) 및 드레인 영역(704)을 형성하는 셀프 얼라인먼트형 구성으로 하여도 좋다.
또는 도 27의 (C)에 나타낸 바와 같이 소스 전극(705) 또는 드레인 전극(706)과 게이트 전극(701)이 중첩되는 영역을 가지는 비셀프 얼라인먼트형 톱 게이트형 트랜지스터이어도 좋다.
OS 트랜지스터가 백 게이트(535)를 가지는 구조를 나타내었지만, 백 게이트를 가지지 않는 구조이어도 좋다. 백 게이트(535)는 도 27의 (D)에 나타낸 트랜지스터의 채널 폭 방향의 단면도와 같이, 대향하여 제공되는 트랜지스터의 프런트 게이트와 전기적으로 접속되어도 좋다. 또한 도 27의 (D)는 도 27의 (A)의 트랜지스터의 B1-B2의 단면을 예로 나타내었지만, 그 외의 구조의 트랜지스터도 마찬가지이다. 또한 백 게이트(535)에 프런트 게이트와는 다른 고정 전위를 공급할 수 있는 구성이어도 좋다.
<적층 구조 2의 변형예 1>
도 28은 도 26에 나타낸 적층 구조의 변형예이고, 층(561)이 가지는 광전 변환 디바이스(101)의 구성 및 층(562)의 일부 구성이 상이하고, 층(561)과 층(562) 사이에 접합면을 가지는 구성이다.
층(561)이 가지는 광전 변환 디바이스(101)는 실리콘 기판에 형성된 pn 접합형 포토다이오드이고, 도 25에 나타낸 구성과 마찬가지이다.
층(562)에서 절연층(626) 위에는 절연층(648)이 형성된다. 또한 트랜지스터(102)의 소스 및 드레인 중 한쪽과 전기적으로 접속되는 도전층(688), 및 도전층(627)과 전기적으로 접속되는 도전층(689)이 형성된다.
절연층(648), 도전층(688), 도전층(689)은 접합층으로서의 기능을 가진다. 도전층(688), 도전층(689)은 절연층(648)에 매립된 영역을 가진다. 또한 절연층(648), 도전층(688), 및 도전층(689)의 표면은 각각 높이가 일치하도록 평탄화되어 있다.
여기서 도전층(688), 도전층(689)은 상술한 도전층(619), 도전층(639)과 마찬가지의 접합층이다. 또한 절연층(648)은 상술한 절연층(618), 절연층(631)과 마찬가지의 접합층이다.
따라서 도전층(688)과 도전층(685)을 접합함으로써 광전 변환 디바이스의 층(565a)(n형 영역, 캐소드에 상당함)과 트랜지스터(102)의 소스 및 드레인 중 한쪽을 전기적으로 접속할 수 있다. 또한 도전층(689)과 도전층(686)을 접합함으로써 광전 변환 디바이스의 층(565b)(p형 영역, 애노드에 상당함)과 배선(121)(도 1 참조)을 전기적으로 접속할 수 있다. 또한 절연층(648)과 절연층(661)을 접합함으로써 층(561)과 층(562a)의 전기적인 접합 및 기계적인 접합을 수행할 수 있다.
복수의 Si 디바이스를 적층하는 경우, 연마 공정 및 접합 공정이 복수회 필요하다. 그러므로 공정수가 많거나, 전용 장치가 필요하거나, 수율이 낮다는 등의 과제가 있고, 제조 비용도 높다. OS 트랜지스터는 디바이스가 형성된 실리콘 기판 위에 적층하여 형성할 수 있어, 접합 공정을 삭감할 수 있다.
<적층 구조 2의 변형예 2>
도 29는 도 28에 나타낸 적층 구조의 변형예이고, 층(561)의 구성, 및 층(562)의 일부 구성이 상이하고, 층(561)과 층(562) 사이에 접합면을 가지는 구성이다.
상기 변형예는 회로(10)가 가지는 트랜지스터(102)를 층(561)에 제공한 구성이다. 층(561)에서 트랜지스터(102)는 Si 트랜지스터로 형성된다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은 광전 변환 디바이스(101)와 직결되고, 소스 및 드레인 중 다른 쪽은 노드(FD1)로서 작용한다.
이 경우, 층(562)에는 회로(10)를 구성하는 트랜지스터 중, 적어도 트랜지스터(102)를 제외한 트랜지스터가 제공된다. 도 29에서는 트랜지스터(104) 및 트랜지스터(106)가 제공된 예를 나타내었다.
<적층 구조 3>
또한 도 25 내지 도 29에서는 도 1에 나타낸 회로(10)의 구성에 대하여 적층 구조를 예시하였지만, 도 2의 (B)에 나타낸 회로(10)의 경우에는 도 30에 나타낸 구조로 할 수 있다. 도 30에서는 층(561)에 Si 트랜지스터로 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 트랜지스터(105), 트랜지스터(106)(트랜지스터(105)는 도시 생략)를 제공하고, 층(561)에 OS 트랜지스터인 트랜지스터(111)를 제공하는 구성을 예시하였다. 또한 도 30에서는 층(562)과 층(563)을 접합하는 구성을 예시하였지만, 도 29와 마찬가지로 층(561)과 층(562)을 접합하는 구성으로 하여도 좋다.
<패키지, 모듈>
도 32의 (A1)은 이미지 센서 칩이 제공된 패키지의 상면 측의 외관 사시도이다. 상기 패키지는 이미지 센서 칩(450)(도 32의 (A3) 참조)을 고정하는 패키지 기판(410), 커버 유리(420), 및 이들을 접착하는 접착제(430) 등을 가진다.
도 32의 (A2)는 상기 패키지의 하면 측의 외관 사시도이다. 패키지의 하면에는 땜납 볼을 범프(440)로 한 BGA(Ball grid array)를 가진다. 또한 BGA에 한정되지 않고, LGA(Land grid array) 또는 PGA(Pin Grid Array) 등을 가져도 좋다.
도 32의 (A3)은 커버 유리(420) 및 접착제(430)의 일부를 생략하여 나타낸 패키지의 사시도이다. 패키지 기판(410) 위에는 전극 패드(460)가 형성되고, 전극 패드(460) 및 범프(440)는 스루 홀을 통하여 전기적으로 접속된다. 전극 패드(460)는 이미지 센서 칩(450)과 와이어(470)에 의하여 전기적으로 접속된다.
또한 도 32의 (B1)은 이미지 센서 칩이 렌즈 일체형 패키지에 제공된 카메라 모듈의 상면 측의 외관 사시도이다. 상기 카메라 모듈은 이미지 센서 칩(451)(도 32의 (B3) 참조)을 고정하는 패키지 기판(411), 렌즈 커버(421), 및 렌즈(435) 등을 가진다. 또한 패키지 기판(411)과 이미지 센서 칩(451) 사이에는 촬상 장치의 구동 회로 및 신호 변환 회로 등의 기능을 가지는 IC칩(490)(도 32의 (B3) 참조)도 제공되고, SiP(System in package)로서의 구성을 가진다.
도 32의 (B2)는 상기 카메라 모듈의 하면 측의 외관 사시도이다. 패키지 기판(411)의 하면 및 측면에는 실장용 랜드(441)가 제공된 QFN(Quad flat no-lead package)의 구성을 가진다. 또한 상기 구성은 일례이고, QFP(Quad flat package) 또는 상술한 BGA가 제공되어도 좋다.
도 32의 (B3)은 렌즈 커버(421) 및 렌즈(435)의 일부를 생략하여 나타낸 모듈의 사시도이다. 랜드(441)는 전극 패드(461)에 전기적으로 접속되고, 전극 패드(461)는 이미지 센서 칩(451) 또는 IC칩(490)과 와이어(471)에 의하여 전기적으로 접속된다.
상술한 바와 같은 형태의 패키지에 이미지 센서 칩을 내장함으로써, 프린트 기판 등으로의 실장이 용이하게 되어, 다양한 반도체 장치, 전자 기기에 이미지 센서 칩을 제공할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있는 전자 기기로서 표시 기기, 퍼스널 컴퓨터, 기록 매체를 가진 화상 기억 장치 또는 화상 재생 장치, 휴대 전화, 휴대용을 포함한 게임기, 휴대 데이터 단말기, 전자책 단말기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 33의 (A) 내지 (F)에 나타내었다.
도 33의 (A)는 휴대 전화기의 일례이고, 하우징(981), 표시부(982), 조작 버튼(983), 외부 접속 포트(984), 스피커(985), 마이크로폰(986), 카메라(987) 등을 가진다. 상기 휴대 전화기는 표시부(982)에 터치 센서를 가진다. 전화를 걸거나 문자를 입력하는 등의 각종 조작은 손가락 또는 스타일러스 등으로 표시부(982)를 터치함으로써 수행할 수 있다. 상기 휴대 전화기에 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있고 소비 전력을 억제할 수 있다.
도 33의 (B)는 휴대 데이터 단말기이고, 하우징(911), 표시부(912), 스피커(913), 카메라(919) 등을 가진다. 표시부(912)가 가지는 터치 패널 기능에 의하여 정보를 입출력할 수 있다. 또한 카메라(919)로 취득한 화상의 문자 등을 인식하고, 스피커(913)로부터 이 문자를 음성으로 출력할 수 있다. 상기 휴대 데이터 단말기에 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있고 소비 전력을 억제할 수 있다.
도 33의 (C)는 감시 카메라이고, 지지대(951), 카메라 유닛(952), 보호 커버(953) 등을 가진다. 카메라 유닛(952)은 회전 기구 등이 제공되고, 천장에 설치됨으로써 모든 방향을 촬상할 수 있다. 상기 카메라 유닛에서의 화상 취득을 위한 요소에 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있고, 소비 전력을 억제할 수 있다. 또한 감시 카메라란 관용적인 명칭이고, 용도를 한정하는 것이 아니다. 예를 들어, 감시 카메라로서의 기능을 가지는 기기는 카메라 또는 비디오 카메라라고도 불린다.
도 33의 (D)는 비디오 카메라이고, 제 1 하우징(971), 제 2 하우징(972), 표시부(973), 조작 키(974), 렌즈(975), 접속부(976), 스피커(977), 마이크로폰(978) 등을 가진다. 조작 키(974) 및 렌즈(975)는 제 1 하우징(971)에 제공되고, 표시부(973)는 제 2 하우징(972)에 제공되어 있다. 상기 비디오 카메라에 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있고 소비 전력을 억제할 수 있다.
도 33의 (E)는 디지털 카메라이고, 하우징(961), 셔터 버튼(962), 마이크로폰(963), 발광부(967), 렌즈(965) 등을 가진다. 상기 디지털 카메라에 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있고 소비 전력을 억제할 수 있다.
도 33의 (F)는 손목시계형 정보 단말기이고, 표시부(932), 하우징 겸 리스트 밴드(933), 카메라(939) 등을 가진다. 표시부(932)는 정보 단말기를 조작하기 위한 터치 패널을 가진다. 표시부(932) 및 하우징 겸 리스트 밴드(933)는 가요성을 가지고 신체에 대한 장착성이 우수하다. 상기 정보 단말기에 본 발명의 일 형태의 촬상 장치 및 그 동작 방법을 적용할 수 있고 소비 전력을 억제할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
10: 회로, 11: 회로, 11A: 감지 증폭기, 11B: 감지 증폭기, 11C: 출력 회로, 21: 화소 어레이, 22: 회로, 23: 회로, 24: 회로, 25: 회로, 26: 회로, 28: 회로, 101: 광전 변환 디바이스, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 커패시터, 109: 커패시터, 111: 트랜지스터, 112: OR 회로, 113: 트랜지스터, 121: 배선, 122: 배선, 123: 배선, 124: 배선, 125: 배선, 127: 배선, 128: 배선, 129: 배선, 131: 트랜지스터, 132: 트랜지스터, 133: 트랜지스터, 134: 트랜지스터, 135: 트랜지스터, 136: 트랜지스터, 137: 트랜지스터, 138: 트랜지스터, 141: 트랜지스터, 142: 트랜지스터, 143: 트랜지스터, 144: 트랜지스터, 145: 트랜지스터, 146: 트랜지스터, 147: 트랜지스터, 148: 트랜지스터, 151: 트랜지스터, 152: 트랜지스터, 153: 트랜지스터, 154: 트랜지스터, 155: 트랜지스터, 156: 트랜지스터, 157: 트랜지스터, 158: 트랜지스터, 161: 트랜지스터, 162: 트랜지스터, 163: 트랜지스터, 164: 트랜지스터, 165: 트랜지스터, 166: 트랜지스터, 167: 트랜지스터, 168: 트랜지스터, 169: 트랜지스터, 171: 인버터, 172: 인버터, 203: 트랜지스터, 204: 트랜지스터, 231: 배선, 232: 배선, 233: 배선, 234: 배선, 235: 배선, 236: 배선, 237: 배선, 238: 배선, 239: 배선, 241: 배선, 242: 배선, 410: 패키지 기판, 411: 패키지 기판, 420: 커버 유리, 421: 렌즈 커버, 430: 접착제, 435: 렌즈, 440: 범프, 441: 랜드, 450: 이미지 센서 칩, 451: 이미지 센서 칩, 460: 전극 패드, 461: 전극 패드, 470: 와이어, 471: 와이어, 490: IC 칩, 535: 백 게이트, 545: 반도체층, 546: 절연층, 560: 층, 561: 층, 562: 층, 562a: 층, 562b: 층, 563: 층, 563a: 층, 563b: 층, 563c: 층, 565a: 층, 565b: 층, 566a: 층, 566b: 층, 566c: 층, 566d: 층, 567a: 층, 567b: 층, 567c: 층, 567d: 층, 567e: 층, 610: 실리콘 기판, 611: 절연층, 612: 절연층, 613: 절연층, 614: 절연층, 615: 절연층, 616: 절연층, 617: 절연층, 618: 절연층, 619: 도전층, 621: 절연층, 622: 절연층, 623: 절연층, 624: 절연층, 625: 절연층, 626: 절연층, 627: 도전층, 628: 절연층, 631: 절연층, 632: 실리콘 기판, 633: 절연층, 634: 절연층, 635: 절연층, 636: 도전층, 637: 절연층, 638: 절연층, 639: 도전층, 648: 절연층, 651: 절연층, 652: 절연층, 653: 절연층, 654: 절연층, 655: 도전층, 661: 절연층, 662: 절연층, 664: 절연층, 665: 절연층, 671: 차광층, 672: 광학 변환층, 673: 마이크로 렌즈 어레이, 683: 도전층, 684: 도전층, 685: 도전층, 686: 도전층, 688: 도전층, 689: 도전층, 701: 게이트 전극, 702: 게이트 절연막, 703: 소스 영역, 704: 드레인 영역, 705: 소스 전극, 706: 드레인 전극, 707: 산화물 반도체층, 911: 하우징, 912: 표시부, 913: 스피커, 919: 카메라, 932: 표시부, 933: 하우징 겸 리스트 밴드, 939: 카메라, 951: 지지대, 952: 카메라 유닛, 953: 보호 커버, 961: 하우징, 962: 셔터 버튼, 963: 마이크로폰, 965: 렌즈, 967: 발광부, 971: 하우징, 972: 하우징, 973: 표시부, 974: 조작 키, 975: 렌즈, 976: 접속부, 977: 스피커, 978: 마이크로폰, 981: 하우징, 982: 표시부, 983: 조작 버튼, 984: 외부 접속 포트, 985: 스피커, 986: 마이크로폰, 987: 카메라
Claims (13)
- 촬상 장치로서,
제 1 회로와 제 2 회로를 가지는 화소를 가지고,
상기 제 1 회로는 제 1 노드와, 제 2 노드와, 제 1 스위치를 가지고,
상기 제 1 노드는 제 1 프레임 기간에서 생성된 제 1 화상 데이터를 유지하는 기능을 가지고,
상기 제 1 노드는 제 n 프레임(n은 2 이상의 자연수) 기간에서 생성된 제 2 화상 데이터를 유지하는 기능을 가지고,
상기 제 2 노드는 상기 제 1 화상 데이터와 상기 제 2 화상 데이터의 차분인 차분 데이터를 유지하는 기능을 가지고,
상기 제 1 스위치는 상기 제 1 화상 데이터 및 상기 제 2 화상 데이터의 출력을 제어하는 기능을 가지고,
상기 제 2 회로는 비교 회로와 출력 회로를 가지고,
상기 비교 회로는 상기 차분 데이터가 임의로 설정된 전압 범위에 있는지 여부를 판정하는 기능을 가지고,
상기 출력 회로는 상기 차분 데이터가 상기 전압 범위 내에 있으면 상기 제 1 스위치를 오프로 하는 전압을 출력하고, 상기 차분 데이터가 상기 전압 범위 내에 없으면 상기 제 1 스위치를 온으로 하는 전압을 출력하는 기능을 가지는, 촬상 장치. - 제 1 항에 있어서,
상기 제 1 회로는 광전 변환 디바이스와, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 1 커패시터와, 제 2 커패시터를 가지고,
상기 광전 변환 디바이스의 한쪽 전극은 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽, 상기 제 3 트랜지스터의 게이트, 상기 제 1 커패시터의 한쪽 전극, 및 상기 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 2 커패시터의 다른 쪽 전극은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 5 트랜지스터는 상기 제 1 스위치인, 촬상 장치. - 제 2 항에 있어서,
상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 촬상 장치. - 제 2 항 또는 제 3 항에 있어서,
상기 제 1 회로는 제 7 트랜지스터를 더 가지고,
상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 게이트, 상기 제 1 커패시터의 한쪽 전극, 및 상기 제 2 커패시터의 한쪽 전극과 전기적으로 접속되고,
상기 제 7 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 촬상 장치. - 제 3 항 또는 제 4 항에 있어서,
상기 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수)을 가지는, 촬상 장치. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 비교 회로는 제 1 감지 증폭기와 제 2 감지 증폭기를 가지고,
상기 제 1 감지 증폭기는 제 3 노드를 가지고,
상기 제 2 감지 증폭기는 제 4 노드를 가지고,
상기 출력 회로는 제 5 노드를 가지고,
상기 제 1 감지 증폭기는 상기 전압 범위의 하단의 전압을 입력하는 제 1 입력부를 가지고,
상기 제 2 감지 증폭기는 상기 전압 범위의 상단의 전압을 입력하는 제 2 입력부를 가지고,
상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기는 상기 제 2 노드가 전기적으로 접속되는 제 3 입력부를 각각 가지고,
상기 제 3 노드 및 상기 제 4 노드는 상기 출력 회로와 전기적으로 접속되고,
상기 제 5 노드는 상기 제 1 스위치와 전기적으로 접속되는, 촬상 장치. - 제 6 항에 있어서,
상기 제 3 입력부에는 하나의 화소의 상기 제 2 노드가 전기적으로 접속되고,
상기 제 5 노드에는 복수의 화소의 상기 제 1 스위치가 전기적으로 접속되는, 촬상 장치. - 제 6 항 또는 제 7 항에 있어서,
상기 제 2 회로는 인버터 회로를 더 가지고,
상기 인버터 회로, 상기 제 1 감지 증폭기, 상기 제 2 감지 증폭기, 및 상기 출력 회로가 가지는 트랜지스터는 채널 형성 영역에 실리콘을 가지는, 촬상 장치. - 제 6 항 또는 제 7 항에 있어서,
상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기는 각각 제 1 전원 스위치 및 제 2 전원 스위치를 가지고,
상기 제 1 전원 스위치는 p채널형 트랜지스터를 가지고,
상기 제 2 전원 스위치는 n채널형 트랜지스터를 가지고,
상기 n채널형 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고,
상기 금속 산화물은 In과, Zn과, M(M은 Al, Ti, Ga, Ge, Sn, Y, Zr, La, Ce, Nd, 및 Hf 중 하나 또는 복수)을 가지는, 촬상 장치. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 1 회로와 상기 제 2 회로가 서로 중첩되는 영역을 가지는, 촬상 장치. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
복수의 상기 제 1 회로와 하나의 상기 제 2 회로가 서로 중첩되는 영역을 가지는, 촬상 장치. - 촬상 장치의 동작 방법으로서,
화소에 있어서,
제 1 전압 및 제 2 전압(제 1 전압<제 2 전압)을 설정하고,
제 1 프레임 기간에서 제 1 화상 데이터를 취득하고,
제 n 프레임(n은 2 이상의 자연수) 기간에서 제 2 화상 데이터를 취득하고,
상기 제 1 화상 데이터와 상기 제 2 화상 데이터의 차분인 제 3 전압을 산출하고,
상기 제 1 전압, 상기 제 2 전압, 및 상기 제 3 전압을 비교하고,
상기 제 3 전압이 상기 제 1 전압보다 크고, 상기 제 2 전압보다 작은 경우, 상기 화소로부터 상기 제 2 화상 데이터를 판독하지 않고,
상기 제 3 전압이 상기 제 1 전압보다 작은 경우 또는 상기 제 3 전압이 상기 제 2 전압보다 큰 경우, 상기 화소로부터 상기 제 2 화상 데이터를 판독하는, 촬상 장치의 동작 방법. - 전자 기기로서,
제 1 항 내지 제 11 항 중 어느 한 항에 기재된 촬상 장치와,
표시 장치를 가지는, 전자 기기.
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