JP2015119018A - 固体撮像素子および電子機器 - Google Patents

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Abstract

【課題】暗電流を抑制することができる。【解決手段】固体撮像素子のシリコン基板は、p型シリコンで形成されている。このシリコン基板には、電荷蓄積層が形成されている。電荷蓄積層は、例えば、シリコン基板に形成されたn型シリコンからなる。電荷蓄積層の上には、格子接合された暗電流抑制層が形成されている。暗電流抑制層は、シリコンのミッドキャップに欠陥準位を作らない材料、例えば、非カルコパイライト系材料からなる。暗電流抑制層の上には、格子整合された光電変換層が形成されている。光電変換層の上には、透明性を有する電極層が形成されている。本開示は、例えば、撮像装置に用いられるCMOS固体撮像素子に適用することができる。【選択図】図２

Description

本開示は、固体撮像素子および電子機器に関し、特に、暗電流を抑制することができるようにした固体撮像素子および電子機器に関する。
半導体を用いた固体撮像素子（イメージセンサ）として、半導体のpn結合を利用したフォトダイオードが知られている。このような固体撮像素子は、デジタルカメラ、ビデオカメラ、監視用カメラ、携帯端末、光センサなど多くの電子機器に搭載されている。
固体撮像素子の性能のひとつとして暗電流があげられる。固体撮像素子は、入ってきた光をフォトダイオードで光から電気へ光電変換する。その際、光とは関係なく派生した電気が暗電流である。どれだけ効率よく光電変換を行い、また、ノイズとなる暗電流を抑えることができるかで感度が決まり、感度が高いほど暗い場所での撮像が可能となる。また、一般に感度が高いほど、信号処理によって像を強調する必要がないため、ノイズの少ない画像もしくは映像となる。
感度を上げるには、光電変換膜に光吸収係数の高いCuInGaSe2膜をイメージセンサに応用し、高感度化を達成するというものがある。しかしながら、この光電変換膜は、基本的に電極の上に結晶成長しているので多結晶となっている。そのために、結晶欠陥による暗電流の発生が顕著になっていた。
そこで、特許文献１には、シリコン(Si)基板上に格子整合された銅−アルミニウム−ガリウム−インジウム−イオウ−セレン−(CuAlGaInSSe)系混晶または銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン(CuAlGaInZnSSe)系混晶からなるカルコパイライト系化合物半導体からなる光電変換膜を有するイメージセンサが提案されている。
特開２０１１−１４６６３５号公報
しかしながら、シリコン(Si)に格子整合するカルコパイライト系化合物半導体は、銅(Cu)、亜鉛(Zn)、イオウ(S)などの金属を有するが、格子整合させる初期において、必ず、Si界面に金属が存在する。それらの金属は、シリコン(Si)のミッドキャップ付近に欠陥準位を作るため、欠陥準位による暗電流が発生してしまっていた。
本開示は、このような状況に鑑みてなされたものであり、暗電流を抑制することができるものである。
本技術の一側面の固体撮像素子は、シリコン基板の上に形成される少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体と、前記非カルコパイライト系化合物半導体の上に形成される少なくとも１層のカルコパイライト系化合物半導体とを備える光電変換素子を有する。
前記光電変換素子は、前記シリコン基板に形成される電荷蓄積層をさらに備えるようにできる。
裏面照射型である。
グローバルシャッタ機能を有するようにできる。
前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Siのミッドギャップの周辺に欠陥準位を持たない原子からなる。
前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Siのミッドギャップから±0.1eV中に欠陥準位を持たない原子からなる。
前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Li, Sb, N, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Ag, Pt, B, Al, Ga, In, Tl, Pd, Na, Be, Ni, Mo, Hg, K, Sn, W, Pb, O, Fe, C, Cl, Ca, Fの少なくとも2以上の組み合わせからなる。
前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、GaP,AlP,AgCl,CaF2の中の少なくとも１つを含むことができる。
前記非カルコパイライト系化合物半導体は、Si以上のバンドギャップを有することができる。
前記非カルコパイライト系化合物半導体の電子親和力の範囲が、前記カルコパイライト系化合物半導体の電子親和力より所定の値だけ小さい値より大きく、かつ、Siの電子親和力より所定の値だけ大きい値より小さい。
前記非カルコパイライト系化合物半導体の電子親和力の範囲が、前記カルコパイライト系化合物半導体の電子親和力より0.25eVだけ小さい値より大きく、かつ、Siの電子親和力より0.25eVだけ大きい値より小さい。
前記光電変換素子は、前記非カルコパイライト系化合物半導体と前記カルコパイライト系化合物半導体の間と、前記カルコパイライト系化合物半導体と上部電極の間の少なくとも一方に電荷ブロッキング層を備えることができる。
前記非カルコパイライト系化合物半導体は、前記電荷ブロッキング層を兼ねることができる。
前記非カルコパイライト系化合物半導体は、材料の組成または不純物濃度が段階的に変更されている。
前記多孔質状の部分は、前記カルコパイライト系化合物半導体は、材料の組成または不純物濃度が段階的に変更されている。
前記カルコパイライト系化合物半導体は、格子整合または擬似格子整合されている。
前記シリコン基板は、p型シリコンで形成され、前記電荷蓄積層は、n型シリコン形成されている。
前記多孔質状の部分は、金属系材料よりなる。
前記多孔質状の部分は、樹脂系材料よりなる。
本技術の一側面の電子機器は、シリコン基板の上に形成される少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体と、前記非カルコパイライト系化合物半導体の上に形成される少なくとも１層のカルコパイライト系化合物半導体とを備える光電変換素子を有する固体撮像素子と、入射光を前記固体撮像素子に入射する光学系と、前記固体撮像素子から出力される出力信号を処理する信号処理回路とからなる。
前記光電変換素子は、前記シリコン基板に形成される電荷蓄積層をさらに備えることができる。
裏面照射型である。
グローバルシャッタ機能を有することができる。
前記カルコパイライト系化合物半導体は、格子整合または擬似格子整合されている。
本技術の一側面においては、シリコン基板の上に少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体が形成され、前記非カルコパイライト系化合物半導体の上に少なくとも１層のカルコパイライト系化合物半導体が形成される光電変換素子が有される。
本技術によれば、暗電流を抑制することができる。特に、本技術によれば、カルコパイライト系材料を光電変換層に用いても、暗電流を抑制することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像素子の概略構成例を示すブロック図である。 本技術の第１の実施の形態の固体撮像素子の構成例を示す断面図である。 カルコパイライト系材料のバンドギャップと格子定数を示す図である。 暗電流と欠陥深さの関係を示す図である。 本技術の第２の実施の形態の固体撮像素子の構成例を示す断面図である。 カルコパイライト系材料の固体の組成とバンドギャップの関係について説明する図である。 本技術の第３の実施の形態の固体撮像素子の構成例を示す断面図である。 電子と正孔のブロックについて説明する図である。 本技術の第４の実施の形態の固体撮像素子の構成例を示す断面図である。 本技術の第５の実施の形態の固体撮像素子の構成例を示す断面図である。 本技術の第６の実施の形態の固体撮像素子の構成例を示す断面図である。 本技術の第７の実施の形態の固体撮像素子の構成例を示す断面図である。 本技術の第８の実施の形態の固体撮像素子の構成例を示す断面図である。 本技術の第９の実施の形態の電子機器の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
０．固体撮像素子の概略構成例
１．第１の実施の形態（本技術の基本的な固体撮像素子の例）
２．第２の実施の形態（色毎のバンドギャップを備えた固体撮像素子の例）
３．第３の実施の形態（電荷ブロッキング層を備えた固体撮像素子の例）
４．第４の実施の形態（複数の暗電流抑制層を備えた固体撮像素子の例）
５．第５の実施の形態（特定の暗電流抑制層を備えた固体撮像素子の例）
６．第６の実施の形態（電荷ブロッキング層兼暗電流抑制層を備えた固体撮像素子の例）
７．第７の実施の形態（裏面照射型の固体撮像素子の例）
８．第８の実施の形態（グローバルシャッタ機能を備えた固体撮像素子の例）
９．第９の実施の形態（電子機器の例）
＜０．固体撮像素子の概略構成例＞
＜固体撮像素子の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像素子の一例の概略構成例を示している。
図１に示されるように、固体撮像素子（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
また、画素２は、共有画素構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像素子１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
入出力端子１２は、外部と信号のやりとりをするために設けられる。
第１の実施例＞
＜固体撮像素子の第１の構成例＞
図２は、本技術を適用した固体撮像素子の構成例を示す断面図である。なお、図２の例においては、固体撮像素子を構成する１つの光電変換素子の基本的な構成の例が示されている。
図２の固体撮像素子５１のシリコン基板６１は、p型シリコンで形成されている。このシリコン基板６１には、電荷蓄積層６２が形成されている。電荷蓄積層６２は、例えば、シリコン基板６１に形成されたn型シリコンからなる。
電荷蓄積層６２の上には、格子接合された暗電流抑制層６３が形成されている。暗電流抑制層６３は、シリコンのミッドキャップ（の周辺）に欠陥準位を作らない材料、例えば、非カルコパイライト系材料からなる。その材料としては、例えば、ガリウムリン(GaP)を主とする材料がある。Gap以外の暗電流抑制層６３の材料としては、例えば、AlP,AgCl,CaF2などを主とする材料がある。
暗電流抑制層６３の上には、格子整合された光電変換層６４が形成されている。光電変換層６４は、例えば、銅−アルミニウム−ガリウム−インジウム−イオウ−セレン（以下、CuAlGaInSSeと記す）系混晶や、銅−アルミニウム−ガリウム−インジウム−亜鉛−イオウ−セレン（以下、CuAlGaInZnSSeと記す）系混晶からなるカルコパイライト系材料からなる。
光電変換層６４の上には、透明性を有する電極層６５が形成されている。電極層６５は、例えば、インジウムスズオキサイド(ITO)、酸化亜鉛、インジウム亜鉛オキサイドなどの透明電極材料からなる。
この電極層６５の上に金属の配線を施すことで、グランドに接地し、正孔蓄積によるチャージを防ぐことができる。電極層６５に負バイアスを印加することで電荷蓄積層６２への電位勾配が付き、より転送しやすくなる。ただし、電極層６５には必ずしもバイアスを印加する必要はなく、光電子は、エネルギー差により電荷蓄積層６２側へ自然移動する。
この光電子は、シリコン基板６１に形成したゲートMOSからなる転送ゲート６６により読み出される。さらに好ましくは、固体撮像素子５１を、電気的に信号が混ざらないように、例えば、レジストマスクを形成して反応性イオンエッチング(RIE)加工などによって、画素毎に分離するようにしてもよい。このとき、固体撮像素子５１においては、電極層６５のみならず、光電変換層６４も分離される。さらに集光率を上げるために、画素毎のオンチップレンズ（マイクロレンズ）を形成してもよい。
固体撮像素子５１は、以上のような基本構成を有する。
暗電流抑制層６３は、格子整合の方法の１つとして、シリコン基板６１上にエピタキシャル成長させることで、結晶性が良好となり、かつ、暗電流抑制層６３の材料起因のシリコンのミッドギャップ（の周辺）に欠陥準位をシリコン界面に作らないため、暗電流が低くなる。
カルコパイライト系材からなる光電変換層６４は、シリコン基板６１上に格子整合された暗電流抑制層６３に、格子整合の方法の１つとして、エピタキシャル成長させることで、結晶性が良好となり、結果として暗電流が低くなる。なお、シリコン基板６１に直に接する暗電流抑制層６３が格子整合されていればよく、この光電変換層６４は、格子整合されている方が好ましいが、格子整合されていなくてもよい。
以上によって、光吸収係数の高いシリコン界面に材料起因の欠陥準位を作る材料を含む、カルコパイライト系材料を、光電変換層６４に用いても、高感度でかつ暗電流が低い固体撮像素子が提供される。
なお、エピタキシャル成長法には、例えば、分子線エピタキシー法（MBE：Molecular Beam Epitaxy）、有機金属気相成長法(MOCVD：Metal Organic Chemical Vapor Deposition)、液相エピタキシー法（LPE：Liquid Phase Epitaxy）などがある。すなわち、エピタキシャル成長する方法であれば、基本的にいかなる成膜方法であってもよい。
カルコパイライト系材料のバンドギャップと格子定数を図３に示す。シリコン（Si）の格子定数ａは、図３において一点鎖線で示されているように、ａ＝5.431Åである。この格子定数値に格子整合させて形成することが可能な混晶として、CuAlGaInSSe系混晶があり、CuAlGaInSSe系混晶とすればシリコン基板６１上にエピタキシャル成長が可能となる。またここからシリコンと格子整合するカルコパイライト系材料はSiのミッドギャップ付近に欠陥準位を作るCu,Zn,Sなどの金属を必ず有することがわかる。
ところで、暗電流抑制層６３および光電変換層６４は、格子整合することが望ましいが、臨界膜厚以内の超格子を用いて疑似的に格子整合させて成膜させることも可能である。臨界膜厚以内であれば、ミスフィット転移の欠陥が入らず、結晶性を損なうことを避けることができる。
ただし、格子定数差が大きくなることによる、臨界膜厚の減少の変化はとても大きいため、適用範囲は限定的である。臨界膜厚の定義としては、次の式（１）に示されるMatthewsとBlakesleeの式で規定される。
Figure 2015119018
また、シリコン基板６１中の電荷蓄積層６２は、例えば、イオン注入とその後の活性化アニールにより形成することができる。
シリコン基板６１上の転送ゲート６６は、例えば、ゲートMOSである。ゲートMOSは、例えば、熱酸化によりシリコン基板６１上にシリコン酸化膜を形成し、形成したシリコン酸化膜の上に化学気相成長(CVD: Chemical Vapor Deposition)により多結晶シリコンを堆積し、形成することができる。
電極層６５は、例えば、インジウムスズオキサイド(ITO)をスパッタ蒸着法で積層して形成することができる。
さらに、暗電流抑制層６３は、シリコンのミッドキャップ（の周辺）に欠陥準位を作らない材料、具体的には、シリコンのミドルキャップから±0.1eV中に欠陥準位を作らない原子（次に示す原子）からなる。暗電流抑制層６３は、例えばLi, Sb, N, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Ag, Pt, B, Al, Ga, In, Tl, Pd, Na, Be, Ni, Mo, Hg, K, Sn, W, Pb, O, Fe, C, Cl, Ca, Fの少なくとも2以上の組み合わせからなる。特に、上述したガリウムリン(GaP),AlP,AgCl,CaF2の中の少なくとも１つを含む。
なお、シリコン中欠陥準位深さ±0.1eVの根拠としては、欠陥を介した間接的な生成・再結晶のモデルとして、次の式（２）に示される、ShockleyReadHallモデルが一般的に知られている。
Figure 2015119018
図４は、上述した式（２）に一般的な次の値を用いて、暗電流と欠陥深さの関係を示したものである。τp=τn=50[usec]、p=1e5、n=1e15、ni=1.5e10[cm-3]。キャリアの生成ルートを電流密度に換算するため、生成領域の厚さ（≒一般的な有効なセンサの深さ）5[um]。また、Han, S.-W. et al, Low dark current CMOS image sensor pixel with photodiode structure enclosed by P-well, Electronics Letters, Vol.42, Issue20, September, 2006（以下、非特許文献１と称する）には、一般的なCMOSイメージセンサの暗電流は、1.E-09[A/cm2]程度であると記載されている。図４に示される横のラインは、その1.E-09[A/cm2]であり、シリコンのミッドギャップから少なくとも0.1eV以内に欠陥準位を持つ場合、暗電流が悪化することを示している。
また、James P. Lavine, The Effect of Potential Obstacles on Charge Transfer in Image Sensors, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 44, NO. 10, OCTOBER 1997（以下、非特許文献２と称する）には、転送経路中の転送障壁が0.25eVを超えると、転送時間が大幅に悪化することが記載されている。暗電流抑制層６３の電子親和力がシリコンとカルコパイライト系化合物半導体の電子親和力の所定の範囲内、具体的には±0.25eV内であることが望ましい。
なお、暗電流抑制層６３は、暗電流を抑制する目的から、シリコン以上のバンドギャップを有することが好ましい。また、暗電流抑制層６３が例えば、GaPを主とするB,Al,In,Tl,N,As,Sb,Biを添加した材料を用いた場合、上述した３つの条件を満たす固体撮像素子が提供可能である。
すなわち、３つの条件とは、例えば、暗電流抑制層６３が、シリコンのミドルキャップから±0.1eV中に欠陥準位を作らない原子からなること、暗電流抑制層６３の電子親和力の範囲が、光電変換層６４の電子親和力より所定の値（0.25eV）だけ小さい値より大きく、かつ、シリコンの電子親和力より所定の値(0.25eV)だけ大きい値より小さいこと、暗電流抑制層６３がシリコン以上のバンドギャップを有することである。
第２の実施例＞
＜固体撮像素子の第２の構成例＞
図５は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図５の例においては、固体撮像素子を構成する１つの光電変換素子が、色毎に最適なバンドギャップを備える例が示されている。
図５の固体撮像素子８１は、シリコン基板６１、電荷蓄積層６２、暗電流抑制層６３、電極層６５、および転送ゲート６６を備える点が図２の固体撮像素子５１と共通している。図５の固体撮像素子８１は、光電変換層６４が、光電変換層９１−１乃至９１−３に入れ替わった点と、電極９２および電極９３が追加された点が異なっている。
具体的には、固体撮像素子８１は、色毎の光電変換層９１−１乃至９−３を有している。暗電流抑制層６３の上に形成されている光電変換層９１−１は、R（赤色）用の光電変換層であり、例えば、R分光用光電変換材料として、CuGa0.52In0.48S2が用いられている。なお、Alの値が0であるので、Alの記載は省略されている。光電変換層９１−１の上に形成されている光電変換層９１−２は、G（緑色）用の光電変換層であり、例えば、G分光用光電変換材料として、CuA10.24Ga0.23In0.53S2が用いられている。光電変換層９１−２の上に形成されている光電変換層９１−３は、B（青色）用の光電変換層であり、例えば、B分光用光電変換材料として、CuA10.36Ga0.64In1.28Se0.72が用いられている。この場合、それぞれのバンドギャップは、R:2.00eV，G:2.20eV,B:2.51eVとなる。
すなわち、図６に示されるように、CuAlGaInSSe系混晶やCuAlGaInZnSSe系混晶からなるカルコパイライト系材料は、固体の組成を変えることで、バンドギャップを変えることが可能である。例えば、上述した組み合わせのように、RGBに最適なバンドギャップの組成を組み合わせることで効率よく光を吸収することができる。
そして、図５に示されるように、シリコン基板６１（暗電流抑制層６３）上に、R用の光電変換層９１−１、G用の光電変換層９１−２、B用の光電変換層９１−３の順に積層することで、深さ方向に分光することができる。
このように深さ方向の分光が可能なバンドギャップ領域としては、RGBのエネルギーを考慮すると、以下のようになる。すなわち、R用の光電変換層９１−１は、バンドギャップが2.00eV±0.1eV（波長590nm乃至650nm）の範囲にあればよい。G用の光電変換層９１−２は、バンドギャップが2.20eV±0.15eV（波長530nm乃至605nm）の範囲にあればよい。B用の光電変換層９１−３は、バンドギャップが2.51eV±0.2eV（波長460nm乃至535nm）の範囲にあればよい。
このときの組成としては、R用の光電変換層９１−１は、CuAlxGayInzS2で、かつ0≦x≦0.12,0.38≦y≦0.52,0.48≦z≦0.50かつx＋y＋z＝1である。G用の光電変換層９１−２は、CuAlxGayInzS2で、かつ0.06≦x≦0.41,0.01≦y≦0.45,0.49≦z≦0.58,かつx＋y＋z＝1である。B用の光電変換層９１−３は、CuAlxGaySuSevで、かつ0.31≦x≦0.52,0.48≦y≦0.69,1.33≦ｕ≦1.38,0.62≦v≦0.67,x＋y＋u＋v＝3（もしくはx＋y=1およびu＋v=2）である。
なお、図５の例においては、それぞれの一例が示されている。いずれの組成もシリコンのミッドギャップ付近に欠陥準位を作るCu,Zn,Sを含んでいることがわかる。
また、図６においては、べガード則（線形）の場合が示されているが、ボーイングが存在してべガード則から外れる場合には、望みのバンドギャップになるように、上記の組成を補正して、各光電変換層９１−１乃至９１−３を形成してもよい。なお、図６の例においても、シリコン（Si）の格子定数ａ＝5.431Åが一点鎖線で示されている。
図５の例においては、G用の光電変換層９１−２の左上には、電極９２が備えられおり、B用の光電変換層９１−３の左上には、電極９３が備えられている。すなわち、図５の例においては、赤色光については、シリコン基板６１の電荷蓄積層６２に光電子が読み出される。緑色光と青色光については、横方向の電極９２および９３にそれぞれ光電子が読み出される。
なお、図示されていないが、各層の反対側には、ホールが排出される電極も備えられる。
以上のように構成される固体撮像素子８１は、１画素にRGBの３色の情報が得られるために、デモザイク処理が不要となり、偽色の発生が原理的になく、高解像度になる。また、ローパスフィルタが不要となる、コスト的なメリットもある。さらに、オンチップカラーフィルタ(OCCF)のように光をカットしないために、光の利用効率が高く、感度も高いものとなる。
また、図５の例においては、各光電変換層９１−１乃至９１−３と暗電流抑制層６３の各界面に電子の転送障壁が見られる。これは、電子親和力とフェルミレベルによって決まる。これに対しては、各光電変換層の組成や不純物濃度を変えることで制御可能となる。例えば、また、層を増やさずとも、１層において、MBE法を用いて、材料の組成や不純物濃度を段階的に変える、または、徐々に変えることで制御可能である。
第３の実施例＞
＜固体撮像素子の第３の構成例＞
図７は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図７の例においては、固体撮像素子を構成する１つの光電変換素子が、電荷ブロッキング層を備える例が示されている。
図７の固体撮像素子１１１は、シリコン基板６１、電荷蓄積層６２、暗電流抑制層６３、光電変換層６４、電極層６５、および転送ゲート６６を備える点が図２の固体撮像素子５１と共通している。
図７の固体撮像素子１１１は、暗電流抑制層６３と光電変換層６４との間、光電変換層６４と電極層６５との間に、それぞれ、電荷ブロッキング層１２１および１２２が追加された点が、図２の固体撮像素子５１と異なっている。
すなわち、光電変換層６４の価電子帯のエネルギーレベルと電極層６５の仕事関数差が小さい場合、電極層６５からの電荷注入により暗電流が増大する。また、シリコン層６１と暗電流抑制層６３と光電変換層６４の伝導帯のエネルギーレベル差が小さい場合、シリコン層６１からの電荷注入により光電変換層６４の正孔濃度が過剰に増えることによる光電子の再結合による、光電子の収集効率の低下が起こる。
そこで、暗電流抑制層６３と光電変換層６４との間、光電変換層６４と電極層６５との間に、それぞれ、電荷ブロッキング層１２１および１２２を形成する。図８に示されるように、電荷ブロッキング層１２１により電子がブロックされ、電荷ブロッキング層１２２により正孔(Hole)がブロックされるので、これらを回避することが可能となる。これにより、暗電流を抑え、また、光電子収集効率の高い、感度の高い固体撮像素子１１１が提供される。
なお、電荷ブロッキング層として例えばGaP、GaAs、GaN、TiO2、NiO、ZnO、ZnS、ZnSe、ZnTe、ZnRh2O4、SrCu2O2、SrTiO3、Ta2O5、In2S3、InP、In2O3、SnO2、SiC、AlP、AlSb、Al2O3、CdS、CdSe、CdTe、CdF2、Cu2O、CuS、CuAlO2、ZnMgS、ZnMgSeを主とした材料がある。
また、図１１を参照して後述するが、この際、例えば暗電流抑制層にGaP系の材料を用いることで、電荷ブロッキング層を兼ねた暗電流抑制層を形成することが可能である。
第４の実施例＞
＜固体撮像素子の第４の構成例＞
図９は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図９の例においては、固体撮像素子を構成する１つの光電変換素子が、複数の暗電流抑制層を備える例が示されている。
図９の固体撮像素子１３１は、シリコン基板６１、電荷蓄積層６２、光電変換層６４、電極層６５、および転送ゲート６６を備える点が図２の固体撮像素子５１と共通している。図９の固体撮像素子８１は、暗電流抑制層６３が、暗電流抑制層１４１−１および１４１−２に入れ替わった点が異なっている。
すなわち、図５を参照して上述したのと同様に、図９の暗電流抑制層１４１−１および１４１−２においても、各界面に電子の転送障壁が見られる。これに対しては、各暗電流抑制層１４１−１および１４１−２の組成や不純物濃度を変えることで制御可能となる。また、層を増やさずとも、１層において、例えば、MBE法を用いて、材料の組成や不純物濃度を段階的に変える、または、徐々に変えることで制御可能である。
第５の実施例＞
＜固体撮像素子の第５の構成例＞
図１０は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図１０の例においては、固体撮像素子を構成する１つの光電変換素子が、各層の障壁において電子親和力が0.25eVより小さい暗電流抑制層を備える例が示されている。
図１０の固体撮像素子１５１は、シリコン基板６１、電荷蓄積層６２、光電変換層６４、電極層６５、および転送ゲート６６を備える点が図２の固体撮像素子５１と共通している。図１０の固体撮像素子１５１は、暗電流抑制層６３が、暗電流抑制層１６１に入れ替わった点が図２の固体撮像素子５１と異なっている。
すなわち、暗電流抑制層１６１は、電子親和力の範囲が、光電変換層６４の電子親和力より0.25eV小さい値より大きく、かつ、シリコンの電子親和力より0.25eV大きい値より小さくなるように構成されている。
これにより、信号の転送を阻害しない暗電流抑制層１６１を提供することができる。
第６の実施例＞
＜固体撮像素子の第６の構成例＞
図１１は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図１１の例においては、固体撮像素子を構成する１つの光電変換素子が、電荷ブロッキング層を兼ねた暗電流抑制層を備える例が示されている。
図１１の固体撮像素子１８１は、シリコン基板６１、電荷蓄積層６２、光電変換層６４、電極層６５、転送ゲート６６、および電荷ブロッキング層１２２を備える点が図７の固体撮像素子１１１と共通している。図１１の固体撮像素子１８１は、暗電流抑制層６３が、暗電流抑制層１９１に入れ替わった点と、電荷ブロッキング層１２１が除かれた点が図７の固体撮像素子１１１と異なっている。
すなわち、暗電流抑制層１９１は、GaP系の材料を用いることで、電子には障壁とならず、正孔には障壁となるため、シリコン基板６１に対して、電荷ブロッキング層を兼ねた暗電流抑制層として形成されている。
これにより、図７の固体撮像素子１１１と同様の効果がある。また、図７の固体撮像素子１１１と比して、１層分薄く形成することができる。
なお、上記説明においては、表面照射型の固体撮像素子について説明してきたが、以下に説明するように、本技術は、裏面照射型の固体撮像素子にも適用することができる。
第７の実施例＞
＜固体撮像素子の第７の構成例＞
図１２は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図１２の例においては、裏面照射型の固体撮像素子の１つの光電変換素子の例が示されている。
図１２の固体撮像素子２０１は、暗電流抑制層６３、光電変換層６４、および電極層６５を備える点が図２の固体撮像素子５１と共通している。図１２の固体撮像素子２０１は、シリコン基板６１がシリコン基板２１１に入れ替わった点、電荷蓄積層６２が電荷蓄積層２１２に入れ替わった点、転送ゲート６６が転送ゲート２１３に入れ替わった点が図２の固体撮像素子５１と異なっている。なお、シリコン基板２１１、電荷蓄積層２１２、および転送ゲート２１３は、設けられる位置が異なるだけであり、その動作などは図２の固体撮像素子５１のシリコン基板６１、電荷蓄積層６２、転送ゲート６６と同じである。
固体撮像素子２０１は、裏面照射型イメージセンサの特徴として、トランジスタや配線などが形成されない裏面側（図１２の上面）から光が入射されることにより、光を効率的に光電変換し、感度が高いことがある。特に光電変換層６４に、光級数係数が高いものを用いることにより、光電変換する深さを浅くすることができる。そのため、原理的に斜め光による混色を大きく改善することができる。
図２の固体撮像素子５１の場合と同様に、シリコン基板２１１が準備され、シリコン基板２１１中に電荷蓄積層２１２が形成される。その後、シリコン基板２１１はCMP(Chemical Mechanical Polishing)などで薄膜化される。図１２の固体撮像素子２０１は、裏面照射型であるので、シリコン基板２１１の裏面界面にダングリングボンドなどの欠陥が生成され、暗電流源となるため、正孔を誘起するHAD(HoleAccumulationDiode)構造にする必要がある。
しかしながら、シリコン基板２１１の裏面側に、図２の固体撮像素子５１と同様の方法で、暗電流抑制層６３と光電変換層６４と電極層６５を形成することで、HAD構造を形成せずに、暗電流の悪化を抑制し、光吸収係数の大きな光電変換膜であるカルコパイライト系化合物半導体を光電変換素子とした高感度な固体撮像素子２０１を実現できる。
例えば、シリコン裏面界面への格子整合した光電変換層を有するだけの固体撮像素子では、上述したダングリングボンド起因の暗電流は抑制できるが、光電変換層材料形成初期のシリコン界面に、光電変換層材料起因のシリコンのミッドギャップに欠陥を生成することによる、暗電流の悪化を抑制できない。これに対して、図１２の固体撮像素子２０１によれば、光電変換層材料形成初期のシリコン界面に光電変換層材料起因のシリコンのミッドギャップに欠陥を生成しないため、暗電流の悪化を抑制することができる。
第８の実施例＞
＜固体撮像素子の第８の構成例＞
図１３は、本技術を適用した固体撮像素子の他の構成例を示す断面図である。図１３の例においては、裏面照射型のグローバルシャッタ機能を有する固体撮像素子の１つの光電変換素子の例が示されている。
図１３の固体撮像素子２５１は、暗電流抑制層６３、光電変換層６４、電極層６５、シリコン基板２１１、および電荷蓄積層２１２を備える点が図１２の固体撮像素子２０１と共通している。
図１３の固体撮像素子２５１は、転送ゲート２１３が、ゲートMOS２６１および２６２に入れ替わった点と、n型不純物領域２７１および２７２、並びにPDリセットトランジスタ２７３が追加された点が、図１２の固体撮像素子２０１と異なっている。また、固体撮像素子２５１においては、電極層６５の上に形成される、カラーフィルタ２８１およびマイクロレンズ２８２も図示されている。
固体撮像素子２５１において、光電変換層６４とシリコン基板２１１との間に、暗電流抑制層６３が形成されている。光電変換層６４および暗電流抑制層６３は、シリコン基板２１１において、複数の画素Pに対応するように形成された電荷蓄積層２１２の上面を被覆するように設けられている。電荷蓄積層２１２は、不純物濃度がシリコン基板２１１の上面から下面に向かって高くなるように、不純物を分布させることが好適である。このようにすることで、光電変換層６４から移動した電子が、電荷蓄積層２１２において、ゲートMOS２６１および２６２の側へ自然に移動させることができる。
そして、図１３に示されるように、光電変換層６４の上面（裏面）には、電極層６５が設けられ、その上面には、カラーフィルタ２８１とマイクロレンズ２８２が画素Pに対応して設けられる。電極層６５は、グランドに接地され、正孔蓄積によるチャージを防ぐように構成されている。カラーフィルタ２８１は、例えば、３原色のフィルタを含む。そして、その３原色のフィルタが、例えば、ベイヤ配列で画素P毎に配置されている。なお、配列は、ベイヤ配列に限らない。マイクロレンズ２８２は、オンチップレンズであり、シリコン基板２１１の上方へ凸状に突き出るように設けられており、上方から入射する入射光Hを光電変換層６４に集光する。
ゲートMOS２６１および２６２は、生成された信号電荷（電子）を、図示せぬ増幅トランジスタのゲートへ電気信号として出力するように構成されている。図１３に示されるように、ゲートMOS２６１および２６２は、シリコン基板２１１において、光電変換層６４が設けられた面（裏面）とは反対側の面（表面）に設けられている。
PDリセットトランジスタ２７３は、シリコン基板２１１において設けられる読み出し回路（図示せぬ）を構成する複数のトランジスタの１つであり、例えば、光電変換層６４の電位をリセットするように構成されている。
固体撮像素子２５１においては、全ての画素Pにて同時に入射光の受光を開始した後に、その受光を終了するグローバル露光を、機械的な遮光手段を用いずに実施する。すなわち、固体撮像素子２５１は、「グローバルシャッタ機能」を有しており、それにより露光を実施する。
具体的には、図１３に示されるように、入射光Hは、シリコン基板２１１の上方から光電変換層６４へ各部を介して入射する。そして、入射光Hが入射した光電変換層６４においては、生成した電子（信号電荷）が、シリコン基板２１１の電荷蓄積層２１２へ移動し、正孔が電極層６５へ移動する。
そして、ゲートMOS２６１によって電荷蓄積層２１２で蓄積された信号電荷がｎ型不純物領域２７１に転送された直後に、PDがリセットされる。つまり、PDリセットトランジスタ２７３により、電荷蓄積層２１２がグランドに繋げられて、電圧0V（または、電源電圧Vdd）に電位がリセットされる。電荷蓄積層２１２においては、その直後に信号電荷の蓄積が開始される。
そして、ゲートMOS２６２によって、その信号電荷がn型不純物領域２７２（FD:フローティングディフュージョン）に転送されて蓄積される。
このような動作が、全ての画素Pにおいて実施される。そして、図示せぬ読み出し回路が、その信号電荷を画素P毎に読み出して、図示せぬ垂直信号線へ電気信号として出力する。
以上のように、本技術は、上述したようなグローバルシャッタ機能を有する裏面照射型の固体撮像素子にも適用することができる。
本技術によれば、暗電流を抑制することができる。特に、本技術によれば、カルコパイライト系材料を光電変換層に用いても、暗電流を抑制することができる。
すなわち、本技術によれば、暗電流の悪化を抑制し、光吸収係数の大きな光電変換膜であるカルコパイライト系化合物半導体を光電変換素子とした高感度な固体撮像素子を実現することができる。
以上においては、本技術を、CMOS固体撮像素子に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像素子といった固体撮像素子に適用するようにしてもよい。また、本技術は積層型の固体撮像素子に適用することもできる。
なお、本技術は、固体撮像素子への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
＜９．第９の実施の形態＞
＜電子機器の構成例＞
ここで、図１４を参照して、本技術を適用した電子機器の構成例について説明する。
図１４に示される電子機器３００は、固体撮像素子（素子チップ）３０１、光学レンズ３０２、シャッタ装置３０３、駆動回路３０４、および信号処理回路３０５を備えている。固体撮像素子３０１としては、上述した本技術の第１乃至第８の実施の形態のうちのいずれかの固体撮像素子が設けられる。これにより、暗電流を抑制することができる。その結果、高感度な撮像素子を備えた電子機器を提供することができる。
光学レンズ３０２は、被写体からの像光（入射光）を固体撮像素子３０１の撮像面上に結像させる。これにより、固体撮像素子３０１内に一定期間信号電荷が蓄積される。シャッタ装置３０３は、固体撮像素子３０１に対する光照射期間および遮光期間を制御する。
駆動回路３０４は、固体撮像素子３０１の信号転送動作およびシャッタ装置３０３のシャッタ動作を制御する駆動信号を供給する。駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像素子３０１は信号転送を行う。信号処理回路３０５は、固体撮像素子３０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１） シリコン基板の上に形成される少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体と、
前記非カルコパイライト系化合物半導体の上に形成される少なくとも１層のカルコパイライト系化合物半導体とを備える光電変換素子
を有する固体撮像素子。
（２） 前記光電変換素子は、前記シリコン基板に形成される電荷蓄積層をさらに備える
前記（１）に記載の固体撮像素子。
（３） 裏面照射型である
前記（１）または（２）に記載の固体撮像素子。
（４） グローバルシャッタ機能を有する
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５） 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Siのミッドギャップの周辺に欠陥準位を持たない原子からなる
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６） 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Siのミッドギャップから±0.1eV中に欠陥準位を持たない原子からなる
前記（５）に記載の固体撮像素子。
（７） 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Li, Sb, N, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Ag, Pt, B, Al, Ga, In, Tl, Pd, Na, Be, Ni, Mo, Hg, K, Sn, W, Pb, O, Fe, C, Cl, Ca, Fの少なくとも2以上の組み合わせからなる
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８） 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、GaP,AlP,AgCl,CaF2の中の少なくとも１つを含む
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９） 前記非カルコパイライト系化合物半導体は、Si以上のバンドギャップを有する
前記（１）乃至（８）のいずれかに記載の固体撮像素子。
（１０） 前記非カルコパイライト系化合物半導体の電子親和力の範囲が、前記カルコパイライト系化合物半導体の電子親和力より所定の値だけ小さい値より大きく、かつ、Siの電子親和力より所定の値だけ大きい値より小さい
前記（１）乃至（９）のいずれかに記載の固体撮像素子。
（１１） 前記非カルコパイライト系化合物半導体の電子親和力の範囲が、前記カルコパイライト系化合物半導体の電子親和力より0.25eVだけ小さい値より大きく、かつ、Siの電子親和力より0.25eVだけ大きい値より小さい
前記（１０）に記載の固体撮像素子。
（１２） 前記光電変換素子は、前記非カルコパイライト系化合物半導体と前記カルコパイライト系化合物半導体の間と、前記カルコパイライト系化合物半導体と上部電極の間の少なくとも一方に電荷ブロッキング層を備える
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３） 前記非カルコパイライト系化合物半導体は、前記電荷ブロッキング層を兼ねる
前記（１２）に記載の固体撮像素子。
（１４） 前記非カルコパイライト系化合物半導体は、材料の組成または不純物濃度が段階的に変更されている
前記（１）乃至（１３）のいずれかに記載の固体撮像素子。
（１５） 前記カルコパイライト系化合物半導体は、材料の組成または不純物濃度が段階的に変更されている
前記（１）乃至（１４）のいずれかに記載の固体撮像素子。
（１６） 前記カルコパイライト系化合物半導体は、格子整合または擬似格子整合されている
前記（１）乃至（１５）のいずれかに記載の固体撮像素子。
（１７） 前記シリコン基板は、p型シリコンで形成され、前記電荷蓄積層は、n型シリコン形成されている
前記（１）乃至（１６）のいずれかに記載の固体撮像素子。
（１８） シリコン基板の上に形成される少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体と、
前記非カルコパイライト系化合物半導体の上に形成される少なくとも１層のカルコパイライト系化合物半導体とを備える光電変換素子
を有する固体撮像素子と、
入射光を前記固体撮像素子に入射する光学系と、
前記固体撮像素子から出力される出力信号を処理する信号処理回路と
からなる電子機器。
（１９） 前記光電変換素子は、前記シリコン基板に形成される電荷蓄積層をさらに備える
前記（１８）に記載の電子機器。
（２０） 裏面照射型である
前記（１８）または（１９）に記載の電子機器。
（２１） グローバルシャッタ機能を有する
前記（１８）乃至（２０）のいずれかに記載の電子機器。
（２２） 前記カルコパイライト系化合物半導体は、格子整合または擬似格子整合されている
前記（１８）乃至（２１）のいずれかに記載の電子機器。
１ 固体撮像素子， ２ 画素， １１ 半導体基板， ５１ 固体撮像素子， ６１ シリコン基板， ６２ 電荷蓄積層， ６３ 暗電流抑制層， ６４ 光電変換層， ６５ 電極層， ６６ 転送ゲート， ８１ 固体撮像素子， ９１−１乃至９１−３ 光電変換層， ９２，９３ 電極， １１１ 固体撮像素子， １２１，１２２ 電荷ブロッキング層， １３１ 固体撮像素子， １４１−１，１４１−２ 暗電流抑制層， １５１ 固体撮像素子， １６１ 暗電流抑制層， １８１ 固体撮像素子， １９１ 暗電流抑制層， ２０１ 固体撮像素子， ２１１ シリコン基板， ２１２ 電荷蓄積層， ２１３ 転送ゲート， ２５１ 固体撮像素子， ２６１，２６２ ゲートMOS， ２７１，２７２ n型不純物領域， ２７３ PDリセットトランジスタ， ２８１ カラーフィルタ， ２８２ マイクロレンズ， ３００ 電子機器， ３０１ 固体撮像素子， ３０２ 光学レンズ， ３０３ シャッタ装置， ３０４ 駆動回路， ３０５ 信号処理回路

Claims (22)

  1. シリコン基板の上に形成される少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体と、
    前記非カルコパイライト系化合物半導体の上に形成される少なくとも１層のカルコパイライト系化合物半導体とを備える光電変換素子
    を有する固体撮像素子。
  2. 前記光電変換素子は、前記シリコン基板に形成される電荷蓄積層をさらに備える
    請求項１に記載の固体撮像素子。
  3. 裏面照射型である
    請求項２に記載の固体撮像素子。
  4. グローバルシャッタ機能を有する
    請求項２に記載の固体撮像素子。
  5. 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Siのミッドギャップの周辺に欠陥準位を持たない原子からなる
    請求項２に記載の固体撮像素子。
  6. 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Siのミッドギャップから±0.1eV中に欠陥準位を持たない原子からなる
    請求項５に記載の固体撮像素子。
  7. 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、Li, Sb, N, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Ag, Pt, B, Al, Ga, In, Tl, Pd, Na, Be, Ni, Mo, Hg, K, Sn, W, Pb, O, Fe, C, Cl, Ca, Fの少なくとも2以上の組み合わせからなる
    請求項５に記載の固体撮像素子。
  8. 前記シリコン基板に接する１層目の非カルコパイライト系化合物半導体は、GaP,AlP,AgCl,CaF2の中の少なくとも１つを含む
    請求項７に記載の固体撮像素子。
  9. 前記非カルコパイライト系化合物半導体は、Si以上のバンドギャップを有する
    請求項２に記載の固体撮像素子。
  10. 前記非カルコパイライト系化合物半導体の電子親和力の範囲が、前記カルコパイライト系化合物半導体の電子親和力より所定の値だけ小さい値より大きく、かつ、Siの電子親和力より所定の値だけ大きい値より小さい
    請求項２に記載の固体撮像素子。
  11. 前記非カルコパイライト系化合物半導体の電子親和力の範囲が、前記カルコパイライト系化合物半導体の電子親和力より0.25eVだけ小さい値より大きく、かつ、Siの電子親和力より0.25eVだけ大きい値より小さい
    請求項１０に記載の固体撮像素子。
  12. 前記光電変換素子は、前記非カルコパイライト系化合物半導体と前記カルコパイライト系化合物半導体の間と、前記カルコパイライト系化合物半導体と上部電極の間の少なくとも一方に電荷ブロッキング層を有する
    請求項２に記載の固体撮像素子。
  13. 前記非カルコパイライト系化合物半導体は、前記電荷ブロッキング層を兼ねる
    請求項１２に記載の固体撮像素子。
  14. 前記非カルコパイライト系化合物半導体は、材料の組成または不純物濃度が段階的に変更されている
    請求項２に記載の固体撮像素子。
  15. 前記カルコパイライト系化合物半導体は、材料の組成または不純物濃度が段階的に変更されている
    請求項２に記載の固体撮像素子。
  16. 前記カルコパイライト系化合物半導体は、格子整合または擬似格子整合されている
    請求項２に記載の固体撮像素子。
  17. 前記シリコン基板は、p型シリコンで形成され、前記電荷蓄積層は、n型シリコン形成されている
    請求項２に記載の固体撮像素子。
  18. シリコン基板の上に形成される少なくとも１層の格子接合または擬似格子接合された非カルコパイライト系化合物半導体と、
    前記非カルコパイライト系化合物半導体の上に形成される少なくとも１層のカルコパイライト系化合物半導体とを備える光電変換素子
    を有する固体撮像素子と、
    入射光を前記固体撮像素子に入射する光学系と、
    前記固体撮像素子から出力される出力信号を処理する信号処理回路と
    からなる電子機器。
  19. 前記光電変換素子は、前記シリコン基板に形成される電荷蓄積層をさらに備える
    請求項１８に記載の電子機器。
  20. 裏面照射型である
    請求項１９に記載の電子機器。
  21. グローバルシャッタ機能を有する
    請求項１９に記載の電子機器。
  22. 前記カルコパイライト系化合物半導体は、格子整合または擬似格子整合されている
    請求項１９に記載の電子機器。
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