KR20150099724A - 고체 촬상 소자 및 전자 기기 - Google Patents

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Abstract

본 발명은, 기판(12), 상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부(57); 상기 광전 변환부의 상기 광입사측에 마련된 투명 전극(57); 및 상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층(58)을 포함하는 고체 촬상 소자(1), 및 상기 고체 촬상 소자의 제조 방법과 상기 고체 촬상 소자를 포함하는 전자 기기를 제공한다.

Description

고체 촬상 소자 및 전자 기기{SOLID-STATE IMAGE PICKUP DEVICE AND ELECTRONIC APPARATUS}
본 기술은, 고체 촬상 소자에 관한 것이다. 또한, 본 기술은, 고체 촬상 소자를 구비하는 전자 기기에 관한 것이다.
고체 촬상 소자로서, 예를 들면, 광전 변환 소자인 포토 다이오드의 pn 접합 용량에 축적한 광 전하를 MOS 트랜지스터를 통하여 판독하는 CMOS 이미지 센서가 있다. 특히 최근, 광전 변환부로서 CuInGaS2나 CuInGaSe2 등의 칼코파이라이트 재료를 사용하는 CMOS 이미지 센서가 제안되어 있다. 예를 들면, 광흡수 계수가 높은 CuInGaSe2막 등의 화합물 반도체막을, 광전 변환부에서 사용하여, 고감도화를 실현하는 것이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 또한, n형 ZnO와, p-CuInGaSe2의 사이에 층간절연막(CdS와 i-ZnO)을 끼움으로써, 역바이어스시에 발생하는 리크 전류를 막는 보고가 이루어져 있다(예를 들면, 특허 문헌 2, 특허 문헌 3 참조). 이것은 역바이어스를 인가한 때에, n측 전극측부터 CuInGaSe2막측으로의 정공의 주입을 막는 장벽의 역할을 다한다. 또한, Si 기판과 격자정합시킨 CuInGaS2막 등의 화합물 반도체막을, 광전 변환부에 사용한, S/N비가 높은 CMOS 이미지 센서가 제안되어 있다(예를 들면, 특허 문헌 4 참조). 또한, 광흡수 계수가 높은 CuInGaS2막 등의 화합물 반도체막을, 광전 변환부에서 통하여, 차광함으로써, 글로벌 셔터화를 실현하는 것이 제안되어 있다(예를 들면, 특허 문헌 5 참조).
일본 특개2007-123720호 공보 일본 특개2011-151271호 공보 일본 특개2009-259872호 공보 일본 특개2011-146635호 공보 일본 특개2011-199057호 공보
그러나, 광전 변환부로서 칼코파이라이트 재료를 사용하는 CMOS 이미지 센서에서는, 광전 변환부에 역바이어스의 전압을 인가하여 신호를 판독할 때에, 전자측 전극으로부터 도전 변환막측으로 전자가 주입되어 리크 전류가 발생하는 일이 있다. 이 리크 전류의 성분은, 촬상 장치에서는 암전류로서 노이즈 성분이 되어, S/N비가 저하됨과 함께 화질의 열화를 일으킨다.
따라서, 본 발명의 다양한 실시 형태는, 광전 변환부에의 리크 전류에 의한 화질의 열화를 억제 또는 감소시키는 것이 가능한 고체 촬상 소자 및 이 고체 촬상 소자를 포함하는 전자 기기를 제공한다.
본 발명의 다양한 실시 형태는, 기판과, 상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부와, 상기 광전 변환부의 상기 광입사측에 마련된 투명 전극과, 상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자를 제공한다.
본 발명의 또 다른 예시적인 실시 형태는, 칼코파이라이트 재료를 구비하는 광전 변환부를 형성하고, 상기 광전 변환부의 광입사측에 투명 전극을 형성하고, 상기 광전 변환부와 상기 투명 전극 사이에 전자 장벽층을 형성하는 고체 촬상 소자의 제조 방법를 제공한다.
또한, 본 발명의 또 다른 예시적인 실시 형태는, 기판과, 상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부와, 상기 광전 변환부의 상기 광입사측에 마련된 투명 전극과, 상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자를 구비하는 전자 기기를 제공한다.
상술한 고체 촬상 소자에 의하면, 광전 변환부와 투명 전극과의 사이에 전자 장벽층을 구비한다. 이 구성에서는, 전자 장벽층이, 투명 전극으로부터 광전 변환부에 주입되는 전자에 대한 장벽이 된다. 이 때문에, 투명 전극으로부터 광전 변환부에의 리크 전류를 억제할 수 있고, 고체 촬상 소자의 화질의 열화를 억제할 수 있다.
상술한 본 기술의 실시 형태에 의하면, 화질의 향상이 가능한 고체 촬상 소자 및 이 고체 촬상 소자를 포함하는 전자 기기를 제공할 수 있다.
전술한 일반적인 설명 및 다음의 상세한 설명은 예시이며, 청구된 본 기술의 추가적인 설명을 제공하기 위한 것이다.
도 1은 종래의 광전 변환부에 칼코파이라이트 재료를 사용하는 고체 촬상 소자의 구조를 도시하는 도면.
도 2는 도 1에 도시하는 고체 촬상 소자의 광전 변환부와 투명 전극의 밴드 구조를 도시하는 도면.
도 3은 도 1에 도시하는 구성의 고체 촬상 소자의 전류 밀도-전압 특성을 도시하는 도면.
도 4는 광전 변환부와 투명 전극의 구조, 및, 각 구성의 포텐셜을 도시하는 도면.
도 5는 본 발명의 다양한 실시 형태에 따른, 전자 장벽층과 광전 변환부와 투명 전극의 구조, 및, 각 구성의 포텐셜을 도시하는 도면.
도 6은 본 발명의 다양한 실시 형태에 따른, 도 5에 도시하는 구조에서의 전류 밀도-전압 특성을 도시하는 도면.
도 7은 본 발명의 다양한 실시 형태에 따른, 도 6에 도시하는 전류 밀도-전압 특성의 확대도.
도 8은 본 발명의 다양한 실시 형태에 따른, 도 5에 도시하는 구조(NiO)에서의 밴드 구조를 도시하는 도면.
도 9는 본 발명의 다양한 실시 형태에 따른, 도 5에 도시하는 구조(NiO)에서의 전류 밀도-전압 특성을 도시하는 도면.
도 10은 본 발명의 다양한 실시 형태에 따른, 도 9에 도시하는 전류 밀도-전압 특성의 확대도.
도 11은 본 발명의 다양한 실시 형태에 따른, 도 5에 도시하는 구조(Cu2O)에서의 전류 밀도-전압 특성(터널 효과)을 도시하는 도면.
도 12는 본 발명의 다양한 실시 형태에 따른, 도 11에 도시하는 전류 밀도-전압 특성의 확대도.
도 13은 본 발명의 다양한 실시 형태에 따른, 도 5에 도시하는 구조(ZnRh2O4)에서의 전류 밀도-전압 특성(터널 효과)을 도시하는 도면.
도 14는 본 발명의 다양한 실시 형태에 따른, 도 5에 도시하는 구조(Cu2O/ZnRh2O4)에서의 전류 밀도-전압 특성(터널 효과)을 도시하는 도면.
도 15는 본 발명의 다양한 실시 형태에 따른, 터널 효과를 설명하기 위한 도면.
도 16은 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 개략 구성도.
도 17은 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 화소 영역에서의 단면도.
도 18은 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 화소의 등가 회로도.
도 19는 본 발명의 다양한 실시 형태에 따른, 다양한 반도체 재료에서의 포톤 에너지와 광흡수 계수와의 관계를 도시하는 도면.
도 20은 본 발명의 다양한 실시 형태에 따른, 칼코파이라이트 재료에 관해, 격자정수와 밴드 갭과의 관계를 도시하는 도면(제 1).
도 21은 본 발명의 다양한 실시 형태에 따른, 칼코파이라이트 재료에 관해, 격자정수와 밴드 갭과의 관계를 도시하는 도면(제 2).
도 22는 본 발명의 다양한 실시 형태에 따른, 전류 밀도-전압 특성에 의한, 전자 장벽층의 두께(㎚)와 장벽 높이(eV)와의 관계를 도시하는 도면.
도 23은 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 구동 방법의 타이밍 차트.
도 24a는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 24b는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 24c는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 25d는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 25e는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 25f는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 26g는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 26h는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 26i는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 27j는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 27k는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 27l는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태의 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도.
도 28은 본 발명의 다양한 실시 형태에 따른, 광전 변환부의 형성에 사용하는 MOCVD 장치를 도시하는 도면.
도 29는 본 발명의 다양한 실시 형태에 따른, 광전 변환부의 형성에 사용하는 MBE 장치를 도시하는 도면.
도 30은 본 발명의 다양한 실시 형태에 따른, 오프 기판상에 광전 변환부를 형성할 때의 원자 배열을 도시하는 도면.
도 31은 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태에 대한 제1 변형례의 고체 촬상 장치의 주요부의 단면을 도시하는 도면.
도 32a는 본 발명의 다양한 실시 형태에 따른, 도 31의 기판과 광전 변환부의 수직 방향의 단면 밴드 구조를 도시하는 도면.
도 32b는 본 발명의 다양한 실시 형태에 따른, 도 31의 기판과 광전 변환부의 수직 방향의 단면 밴드 구조를 도시하는 도면.
도 33은 본 발명의 다양한 실시 형태에 따른, 도 31의 광전 변환부의 수평 방향의 단면 밴드 구조를 도시하는 도면.
도 34는 본 발명의 다양한 실시 형태에 따른, 제1 실시 형태에 대한 제2 변형례의 고체 촬상 장치의 주요부의 단면을 도시하는 도면.
도 35는 본 발명의 다양한 실시 형태에 따른, 제2 실시 형태의 전자 기기의 개략 구성도(블록도).
이하, 본 기술을 실시하기 위한 최선의 형태의 예를 설명하지만, 본 기술은 이하의 예로 한정되는 것이 아니다. 또한, 설명은 이하의 순서로 행한다.
1. 본 기술의 개요
2. 제1 실시 형태(고체 촬상 소자)
3. 제1 실시 형태(고체 촬상 소자의 제조 방법)
4. 제1 실시 형태에 대한 제1 변형례
5. 제1 실시 형태에 대한 제2 변형례
6. 제2 실시 형태(전자 기기)
1. 본 기술의 개요
이하, 본 기술의 개요에 관해 설명한다. 도 1에, 종래의 광전 변환부로서 칼코파이라이트 재료를 사용한 고체 촬상 소자의 구조를 도시한다. 도 1에 도시하는 구조의 고체 촬상 소자는, 실리콘 기판(111)의 표면측(도면에서는 실리콘 기판(111)의 하면측)에 판독용 전극(115), 게이트 MOS(141) 등의 전극, 트랜지스터, 배선 등이 형성되어 있다. 그리고, 실리콘 기판(111)은, p형 실리콘 기판으로서 형성되어 있다. 이 실리콘 기판(111)에는 n형 전극층(하부 전극)(112)이 실리콘 기판(111)의 이면측 부근까지 형성되어 있다. 이 n형 전극층(112)은, 예를 들면 상기 실리콘 기판(111)에 형성된 n형 실리콘층으로 이루어진다. 또한 상기 n형 전극층(112)상에는, 격자정합(格子整合)된 CuAlGaInSSe계 혼정(混晶)으로 이루어지는 광전 변환부(113)가 형성되어 있다. 광전 변환부(113)상에는, 투광성을 갖는 p형의 투명 전극(114)이 형성되어 있다. 이 투명 전극(114)은, 예를 들면 인듐주석옥사이드(ITO), 산화아연, 인듐아연옥사이드 등의 투명 전극 재료로 형성되어 있다.
도 1에 도시하는 구조에서, 예를 들면 투명 전극(114)을 ITO 하고서, 광전 변환부를 p형 CuIn0.48Ga0.52S로 한 경우에는, 역바이어스에 -2V 인가한 때 도 2에 도시하는 바와 같은 밴드 구조가 된다. 도 2에서는, 투명 전극(114)을 구성하는 ITO의 페르미 레벨을 0eV로서 나타내고 있다. 이 때, 도 2에 화살표로 나타내는 바와 같이, 역바이어스의 전압 인가시에, 전자가 투명 전극(114)으로부터 계면의 장벽을 타고넘어, 광전 변환부(113)측에 주입되는 현상이 생긴다. 이 때의 전류 밀도-전압 특성(J-V 특성)을 어림한 결과를 도 3에 도시한다. 역바이어스 인가시에 있어서, 전류 밀도가 0으로부터 마이너스 방향으로 이행하고 있다. 일반적으로, 투명 전극(114)으로부터의 전자의 주입이 없는 경우에는, 역바이어스를 인가한 경우(인가 전압(V)이 마이너스)라도, 도면 중에 파선으로 도시하는 바와 같이 전류 밀도(J)는 0이 된다. 이것으로부터, 도 2에 도시하는 구성에서, 역바이어스에 있어서, ITO로부터 p형 CuInGaS에의 리크 전류가 큰 것을 알수 있다. 또한, 전압은, 투명 전극측에 마이너스 전압을 인가한 경우가 역바이어스, 플러스 전압을 인가한 경우를 순(順)바이어스로서 설명하고 있다.
투명 전극(p측 전극)(114)은, 광조사에서 생성된 정공을, 역바이어스를 인가함으로써 배출하고, p형의 광전 변환부(113)를 차지시키지 않는 역할을 갖는다. 따라서, 투명 전극(114)은 고체 촬상 소자에 필요하지만, 동시에, 투명 전극(114)의 존재에 의해, 전자의 주입도 동시에 야기하여 버리는 것이 문제가 된다(여기서, "동시"는 거의 동시를 의미할 수도 있다).
대표적인 칼코파이라이트의 재료의 전자 친화력(χ)을 표 1에 표시한다.
[표 1]
Figure pct00001
표 1로부터 칼코파이라이트 재료의 전자 친화력은, 3.7∼4.7eV로 큰 것을 알수 있다. 이것은, 칼코파이라이트 재료에 ITO(일함수 4.7eV), Al:ZnO(AZO, 일함수 4.5eV), SnO2(일함수 5.2V) 또는 In2O3(일함수 5.2eV) 등의 p형의 투명 전극을 접촉시킨 경우에, 전극측의 페르미 레벨에 존재하는 전자에 대해 1.0eV 이하의 작은 장벽이 된다. 이 양상을 도 4에 도시한다. 도 4에서는, 하부 전극(112)과 투명 전극(114)(ITO : 일함수 4.7eV)과의 사이에, 칼코파이라이트 재료(CuInGaS : 일함수 4.4eV)로 이루어지는 광전 변환부(113)를 구비한 구성이다. 이 구성에서는, 화살표로 나타내는 바와 같이, ITO와 CuInGaS와의 사이의 포텐셜 장벽(0.3eV)을 넘어서 전자가 주입되기 때문에, 리크 전류로 된다. 이와 같이, 칼코파이라이트 재료의 광전 변환부와, 투명 전극과의 사이에서, 전자에 대해 작은 장벽밖에 존재하지 않기 때문에, 결과로서 리크 전류의 발생이 우려된다. 이것은, 칼코파이라이트 재료 특유의 문제를 나타내고 있다.
또한, 칼코파이라이트 재료에는, 상기 이외에 CuAlSe2, CuAlS2나 CuAgSe2, CuAgS2 등이 있는데, 이들도 전자 친화력(χ)이 높고, 마찬가지 값을 나타낸다. 이 때문에, 이들의 혼정인 CuInGaAlSSe계 또는 CuAgInGaSSe계에서도 마찬가지의 전자 친화력(χ)을 나타낸다. 또한, 각 원소의 족(族)의 조성비는, I족 : Ⅲ족 : Ⅵ족=1 : 1 : 2가 유지되고, 그 중에서 각 원소의 조성비가 0%로 되어도 좋다. 구체적으로, I족으로서는 Cu, Ag, Ⅲ족으로서는 In, Ga, Al, Ⅵ족으로서는 S, Se가 사용된다.
그래서, 칼코파이라이트 재료가 갖는 문제를 해결하기 위해서는, 도 5에 도시하는 바와 같이, 상부의 p형의 투명 전극(114)과, 칼코파이라이트 재료의 광전 변환부(CuInGaS)(113)와의 사이에, 전자의 장벽이 되는 층(전자 장벽층(102))을 삽입하는 구조가 생각된다. 이 구조에서는, ITO와 CuInGaS와의 사이에, 전자 장벽층(102)에 의한 포텐셜 장벽이 가하여진다. 이 때문에, 전자 장벽층(102)에 의해, ITO와 CuInGaS와의 사이의 포텐셜 장벽을 넘은 전자의 주입을 억제한다. ITO의 페르미 준위로부터 전자 장벽층(102)의 컨덕션 밴드의 하단(下端)까지의 차(差)가, 장벽 높이가 된다.
이 구조에서, 전자 장벽층(102)의 두께를 10㎚로 하고, 장벽을 0∼1.3eV까지 변화시킨 경우의 전류 밀도-전압 특성(J-V 특성)을 도 6에 도시한다. 전압은, 투명 전극(114)측에 마이너스 전압을 인가한 경우가 역바이어스이고, 플러스 전압을 인가한 경우가 순바이어스가 된다. 또한, 전류 밀도는, 마이너스 영역에서는 0에 가까운 쪽을 "하방"으로 하고, 마이너스의 수치가 커지는 쪽을 "상방"으로 하여 표기한다. 즉, 플러스 영역, 마이너스 영역 모두, 0에 가까운 쪽을 "하방"으로서 표기한다. 또한, 이 시뮬레이션은, 터널 효과를 고려한 베테(Bethe)의 이미션 이론(emission theory)에 의한다.
전자 장벽층(102)의 장벽이 0.6eV 이상이 되면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-7A/㎠ 이하로 되어 있다. 이 1×10-7A/㎠ 이하라는 값은, 이미지 센서로서 암전류로 포화하지 않기 위할 필요 조건이 된다. 그런데, 이 때 CuInGaS2 중에서 광조사에 의해 생성된 정공은, 도 5와 같이 장벽이 되지 않는 밴드 구조로 함으로써 투명 전극측으로 배출할 수 있다. 예를 들면, 전자 장벽층의 베일런스 밴드의 상단이, CuInGaS2의 베일런스 밴드의 상단보다도 상방에 있다. 이 때문에, CuInGaS2로부터 투명 전극에 배출되는 정공에 대해, 전자 장벽층이 장벽이 되지 않는다.
또한, 도 6에서의 장벽이 0.6으로부터 1.3eV까지의 사이에서 전류 밀도가 낮은 영역을 확대한 그래프를, 도 7에 도시한다. 장벽이 1.0eV 이상이 되면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-11A/㎠ 이하로 되어 있다. 전류 밀도가 J=1×10-11A/㎠ 이하일 때, 통상의 셔터 시간 1/30초로 촬영하여도, 암전류로서 전자가 축적된다. 따라서, 이 1×10-11A/㎠ 이하라는 값은 이미지 센서에게는 충분하거나 향상된 조건이 된다.
도 6 및 도 7에 도시하는 결과로부터, 0.6eV 이상의 장벽이 있으면 이미지 센서로서, 투명 전극으로부터 광전 변환부에 주입되는 전자에 대해 장벽이 된다. 즉, 전자 장벽층으로서의 효과가 있다. 더욱 바람직하게는, 1.0eV 이상의 장벽이 있음으로써 이미지 센서로서 충분하거나 향상된 효과를 기대할 수 있다. 또한, 0.5eV 이하에서는, 장벽으로서의 효과를 갖지 않는다. 이 때문에, 정공에 대한 장벽이 0.5eV 이하의 장벽이라면, 광전 변환부에서 투명 전극으로 정공의 배출의 장애가 되지 않는다.
상기 전자 장벽층으로서 사용 가능한 재료로서는, 예를 들면 표 2에 표시하는 재료를 들 수 있다. 이 중에서도, NiO는 전자 친화력이 1.5eV로 작고, 또한 밴드 갭도 4.0eV로 넓다. 따라서, 투명 전극(예를 들면 ITO의 일함수 4.7eV)의 페르미 레벨에 대해, 충분한 장벽(3.2eV)이 된다.
[표 2]
Figure pct00002
도 5의 구조에서, 투명 전극(101)에 ITO, 전자 장벽층(102)에 NiO를 사용하고, 또한 -2V의 역바이어스 인가시의 밴드 구조를 도 8에 도시한다. 이 결과로부터, 역바이어스를 인가하여도 NiO가 장벽층으로서 일하는 구조로 되어 있음을 알 수 있다. 또한, 정공에 대해서는, 장벽층의 ITO측에서 장벽이 되는 부분이 약간 존재한다. 그러나, 이 부분은 충분히 작기(0.5eV 이하) 때문에, 정공의 배출에 대해서는 장벽이 되지 않는다.
또한 터널 효과를 넣고 J-V 특성을 어림한 결과를 도 9에 도시한다. 이 결과로부터, NiO 전자 장벽층을 4㎚ 이상으로 함으로써, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-7A/㎠ 이하로 되어 있다. 이 1×10-7A/㎠ 이하라는 값은, 이미지 센서로서 통상 사용하는 범위, 예를 들면 1/30초의 노광 시간에서 암전류에 의해 포화하지 않기 위한 필요 조건이 된다.
또한, 전자 장벽층(NiO)(102)의 두께를 4㎚로부터 7㎚까지의 범위에서, 전류 밀도가 낮은 영역을 확대한 그래프를 도 10에 도시한다. NiO의 두께가 6㎚ 이상이 되면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-11A/㎠ 이하로 되어 있다. 전류 밀도가 J=1×10-11A/㎠ 이하일 때, 통상의 셔터 시간 1/30초로 촬영하여도, 암전류로서 전자가 축적된다. 따라서, 이 1×10-11A/㎠ 이하라는 값은 이미지 센서에게는 충분하거나 향상된 조건이 된다.
다음에, 도 5에 도시하는 구조에서, 전자 장벽층(102)의 재료를, Cu2O로 한 예에 관해 설명한다. 이 경우에도, 투명 전극(예를 들면 ITO의 일함수 4.7eV)의 페르미 레벨에 대해, 충분히 장벽(1.3eV)이 된다. 투명 전극(101)에 ITO, 전자 장벽층(102)에 Cu2O를 사용하고, 또한 역바이어스 인가시의 터널 효과를 넣어 J-V 특성을 어림한 결과를 도 11에 도시한다. 이 결과로부터 전자 장벽층(Cu2O)(102)의 두께를 6㎚ 이상으로 함으로써, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-7A/㎠ 이하로 된다. 이 1×10-7A/㎠ 이하의 값은 이미지 센서로서 통상 사용하는 범위, 예를 들면 1/30초의 노광 시간에 있어서 암전류로 포화하지 않는 필요 조건이 된다. 또한, Cu2O를 NiO보다 두껍게 할 필요가 있는 것은, 장벽이 1.3eV와 NiO의 그것에 비하여 1.9eV 정도 낮아서, 터널 전류가 증가하기 때문이다.
또한, Cu2O의 두께를 6㎚로부터 10㎚까지 변화시켜서 전류 밀도가 낮은 영역을 확대한 그래프를 도 12에 도시한다. Cu2O의 두께가 9㎚ 이상이 되면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-11A/㎠ 이하로 된다. 전류 밀도가 1×10-11A/㎠ 이하일 때, 통상의 셔터 시간 1/30초로 촬영하여도, 암전류로서 전자가 축적된다. 따라서, 이 1×10-11A/㎠ 이하라는 값은 이미지 센서에게는 충분하거나 향상된 조건이 된다.
이상의 설명에서는, 전자 장벽층(102)으로서 단순히 1종류의 재료를 사용하고 있지만, 2종류 이상을 적층시키는 구조도 생각된다. 예를 들면, Cu2O와 ZnRh2O4를 적층하여 전자 장벽층(102)으로 하여도 좋다. ZnRh2O4만으로 전자 장벽층(102)을 구성하는 경우에는, 도 13에 도시하는 화살표와 같이, 전자 장벽층(ZnRh2O4)의 가전자대(價電子帶)로부터, 칼코파이라이트 재료(p-CuInGaS)의 전도대측(傳導帶側)으로의 리크 전류가 우려된다. 따라서, 도 14에 도시하는 바와 같이, 전자 장벽층(102)으로서, ZnRh2O4에 Cu2O를 적층함으로써, 전자의 장벽이 보다 효과적이 된다. 이 도면에서는, [p-CuInGaS2/Cu2O/ZnRh2O4/ITO]의 -2V 역바이어스 인가로 되어 있지만, 또한 [p-CuInGaS2/Cu2O/ZnRh2O4/Cu2O/ITO]와 같이 3층 이상의 구조로 하는 것도 생각된다. 또한, 적층의 순번을 [p-CuInGaS2/ZnRh2O4/Cu2O/ITO]와 같이 하여도 같은 효과를 얻을 수 있다. 도 14에 도시하는 바와 같은 구성에서도, 정공에 대해서는, 전자 장벽층(102)을 구성하는 각각의 층, 예를 들면, ZnRh2O4 및 Cu2O의 각 층의 장벽이 0.5eV 이하라면, 장벽이 되지 않는다.
상술한 바와 같이, 본 기술은, 칼코파이라이트 재료로 이루어지는 광전 변환부(113)와, p형의 투명 전극(114)과의 사이에, p형의 투명 전극(114)의 페르미 준위로부터 전자의 장벽 높이가 0.6eV 이상, 또한 광전 변환부(113)에서 투명 전극(114)에의 정공이 장벽이 되지 않는 0.5eV 이하의 전자 장벽층(102)이 마련된 구조로 한다. 이 구조에 의하면, 신호 판독을 위해 칼코파이라이트계 광전 변환부에 바이어스를 인가하여도, 전자 장벽층에 의해, 전자에 의한 리크 전류가 억제된다. 또한, 광조사로 광전 변환부 내에서 생성된 정공은, 전자 장벽층이 장벽이 되지 않아, 투명 전극으로 배출할 수 있기 때문에 차지하는 일이 없다. 결과로서, SN비가 높고 고화질의 고체 촬상 소자를 구성할 수 있다.
또한, 상술한 시뮬레이션에서 터널 효과는, 도 15에 도시하는 바와 같이 에너지 장벽이 있을 때에 장벽층 중에서는 전자의 슈레딩거 파동 함수가 지수함수적으로 감쇠하지만, 장벽층으로부터 빠지는 시점에서의 에너지를 갖고서 장벽층으로부터 밖으로 투과한다. 따라서, 장벽층이 얇으면 충분한 장벽이 되지 않는다. 또한, 장벽(V1)이 높지 않으면 장벽으로 되지 않는다. 여기서 터널 확률(P)은, 장벽층의 두께(d)에 대해 다음 식과 같이 된다.
Figure pct00003
또한, 베테의 이미션 이론은, 터널 효과를 고려한 베테의 이미션 이론에 의한다. 전극과 반도체 계면에서의 전류 밀도는, 캐리어의 운동 에너지와 계면에서의 장벽 높이(φns)로 결정된다. 따라서, 전압에 대한 전류 밀도는 다음 식과 같이 된다. A*는 리차드슨 정수(Richardson constant)라고 한다.
Figure pct00004
여기서 A*는 다음 식으로 된다. m*은 전자의 유효 질량이다.
Figure pct00005
2. 제1 실시 형태(고체 촬상 소자)
다음에, 고체 촬상 소자의 제1 실시 형태에 관해 설명한다. 도 16에 제1 실시 형태의 고체 촬상 소자의 개략 구성도(평면도)를 도시한다. 본 실시 형태는, 본 기술을, CMOS형 이미지 센서에 적용한 경우이다. 도 16에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자(1)는, 실리콘으로 이루어지는 기판(11)상에 배열된 복수의 화소(2)로 구성되는 화소 영역(3)과, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8)를 갖고서 구성된다.
화소(2)는, 포토 다이오드로 이루어지는 광전 변환부와, 복수의 화소 트랜지스터로 구성되고, 기판(11)상에 2차원 어레이형상으로 규칙적으로 복수 배열된다. 화소(2)를 구성하는 화소 트랜지스터로서는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터, 증폭 트랜지스터를 들 수 있다.
화소 영역(3)은, 2차원 어레이형상으로 규칙적으로 배열된 복수의 화소(2)로 구성된다. 화소 영역(3)은, 입사한 광을 광전 변환하여 생성한 신호 전하를 증폭하여, 칼럼 신호 처리 회로(5)에 판독하는 유효 화소 영역과, 흑 레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑 기준 화소 영역(도시 생략)으로 구성되어 있다. 흑 기준 화소 영역은, 통상, 유효 화소 영역의 외주부에 형성되어 있다.
제어 회로(8)는, 수직 동기 신호, 수평 동기 신호, 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 수평 구동 회로(6) 등의 동작의 기준이 되는, 클록 신호나 제어 신호 등을 생성한다. 그리고, 제어 회로(8)에서 생성된 클록 신호나 제어 신호 등은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 수평 구동 회로(6) 등에 입력된다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 영역(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 각 화소(2)의 포토 다이오드에서 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를, 수직 신호선(9)을 통하여 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면, 화소(2)의 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 흑 기준 화소 영역(도시하지 않지만, 유효 화소 영역의 외주부에 형성된다)로부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 마련되어 있다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 차례로 선택하여, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 공급되는 신호에 대해, 신호 처리를 행하여 출력한다.
(화소 구성)
다음에, 본 실시 형태의 고체 촬상 소자(1)의 각 화소(2)의 구성에 관해 설명한다. 본 실시 형태의 고체 촬상 소자(1)는, 반도체 기판의 표면측을 회로 형성면으로 하고, 반도체 기판의 이면측을 광입사면으로 한, 이면 조사형 구조의 고체 촬상 소자이다. 본 실시 형태의 고체 촬상 소자(1)의 화소 영역(3)에서의 개략 단면도를, 도 17에 도시한다. 또한, 본 실시 형태의 고체 촬상 소자(1)의 각 화소(2)의 등가 회로도를, 도 18에 도시한다. 또한, 도 17에서는, 각 화소(2)를 구성하는 화소 트랜지스터의 일부를 회로도에서 나타내고 있다.
도 17에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자(1)는, 제1 전하 축적부(52), 제2 전하 축적부(25), 플로팅 디퓨전부(34), 및 복수의 화소 트랜지스터가 형성된 기판(12)을 구비한다. 또한, 본 실시 형태의 고체 촬상 소자(1)는, 기판(12)의 표면측에 도시하지 않은 배선층을 구비하고 있다. 또한, 기판(12)의 광입사면이 되는 이면측에는, 적층하여 형성된, 광전 변환부(50), 전자 장벽층(58), 투명 전극(57), 컬러 필터층(23), 온 칩 렌즈(24)를 구비한다.
기판(12)은, n형의 반도체 기판(예를 들면 n형의 실리콘 기판)으로 구성되어 있고, 예를 들면, 3㎛∼5㎛의 두께로 형성되어 있다. 또한, 각 화소(2)를 구성하는 불순물 영역이 형성되는 화소 영역(3)은, 제2 도전형(본 실시 형태에서는 p형)의 웰 영역(13)으로 되어 있다. 그리고, 각 화소(2)는, 기판(12)에 형성된 화소 분리부(53)에 의해 구획되어 있다. 화소 분리부(53)는, 기판(12)의 이면측부터 소망하는 깊이로 형성된, 고농도의 p형 반도체층에서 형성되어 있고, 이웃하는 화소를 전기적으로 분리하도록 마련되어 있다.
그리고, p형의 웰 영역(13) 내에, 각 화소(2)를 구성하는 제1 전하 축적부(52)나 제2 전하 축적부(25), 플로팅 디퓨전부(34), 각 화소 트랜지스터를 구성하는 소스-드레인 영역(29, 35)이 형성된다. 또한, 각 화소(2)는, 제1 전송 트랜지스터(Tr1), 제2 전송 트랜지스터(Tr2), 제1 리셋 트랜지스터(Tr3), 제2 리셋 트랜지스터(Tr4), 증폭 트랜지스터(Tr5), 선택 트랜지스터(Tr6)의 6개의 화소 트랜지스터를 구비한다.
제1 전하 축적부(52)는, 기판(12)의 이면측(광입사측)부터 소정의 깊이까지 형성된 n형 반도체층으로 구성되어 있다. 제1 전하 축적부(52)는, 대응하는 화소마다 형성되어 있고, 각 화소에서는, 화소 분리부(53)로 구획된 단위 화소의 영역 내 전역에 형성되어 있다. 이 제1 전하 축적부(52)는, 후술하는 광전 변환부(50)에서 생성된 신호 전하를 축적하는 축적부로서 기능한다.
또한, 제1 전하 축적부(52)는, n형의 불순물 농도가 기판의 이면측부터 깊이 방향을 향하여 높아지도록, 불순물을 분포시킨 구성으로 하는 것이 바람직하다. 이와 같은 구성으로 함에 의해, 제1 전하 축적부(52)를, 기판(12)의 깊이 방향으로 포텐셜 전위가 높아지는 포텐셜 구배로 할 수 있다. 이에 의해, 포텐셜 구배에 의해 기판 내에 내부 전계가 생기고, 이 내부 전계에 의해, 광전 변환부(50)로부터 이동하여 온 신호 전하(본 실시 형태에서는 전자)가, 제1 전하 축적부(52) 내에서, 기판(12)의 표면측으로 자동적으로 이동한다.
제2 전하 축적부(25)는, 기판(12)의 표면측(광입사측과는 반대의 측)에 형성된 n형 반도체층으로 구성되어 있다. 제2 전하 축적부(25)는, 기판(12)의 깊이 방향(두께 방향)에서, 제1 전하 축적부(52)와 평면 위치가 겹쳐지는 위치에 배치되어 있다. 즉, 제2 전하 축적부(25)는, 기판(12)의 깊이 방향에서, 제1 전하 축적부(52)의 표면측에 형성되어 있다. 이때, 제1 전하 축적부(52)를 구성하는 n형 반도체층과, 제2 전하 축적부(25)를 구성하는 n형 반도체층은, p형의 웰 영역(13)을 통하여, 각각의 n형 반도체층끼리가 전기적으로 분리되어 배치되어 있다. 또한, 제1 전하 축적부(52)로부터 제2 전하 축적부(25)로의 신호 전하의 판독을 보다 완전한 것으로 하기 위해(즉, 전송 나머지를 줄이기 위해), 제2 전하 축적부(25)의 불순물 농도를, 제1 전하 축적부(52)의 불순물 농도보다도 높게 하는 것이 바람직하다.
또한, 제2 전하 축적부(25)를 구성하는 n형 반도체층보다도 표면측에는, 제2 전하 축적부(25)에 접하도록, 얇은 p형 반도체층(26)이 형성되어 있다. 이 p형 반도체층(26)에 의해, 기판(12)의 표면측에 형성된 배선층(도시 생략)을 구성하는 산화막과 기판과의 계면으로 일어나는 암전류의 발생을 억제할 수 있다.
또한, 도 17에서는, 2개의 화소의 각각에서, 화소의 우측과 화소의 좌측에 제2 전하 축적부(25) 및 p형 반도체층(26)이 형성되어 있다. 이들의 층(25, 26)은, 화소의 주변부 전둘레에 걸쳐서 형성되어 있고, 도 17에 도시하지 않은 위치에서, 화소의 우측과 화소의 좌측에 각각 형성된 부분이 연결되어 일체화되어 있다.
플로팅 디퓨전부(34)는, 기판(12)의 표면측에 형성되어 있다. 플로팅 디퓨전부(34)는, 고농도의 n형 반도체층으로 구성되어 있다. 그 밖에, 각 화소 트랜지스터를 구성하는 소스-드레인 영역이, 기판(12)의 표면측에 형성되어 있다. 도 17에서는, 제1 리셋 트랜지스터(Tr3)와 제2 리셋 트랜지스터(Tr4)의 각각을 구성하는 드레인(35, 29)을 대표하여 나타내고 있다.
각 화소 트랜지스터를 구성하는 소스-드레인 영역에 관해서도, 플로팅 디퓨전부(34)와 마찬가지로, 고농도의 n형 반도체층으로 구성되어 있다. 플로팅 디퓨전부(34) 및 각 화소 트랜지스터를 구성하는 소스-드레인 영역도, 기판(12)의 깊이 방향으로 제1 전하 축적부(52)와 겹쳐지는 위치에 형성되고, p형의 웰 영역(13)을 통하여, n형 반도체층끼리가 접속하지 않도록 형성되어 있다.
제1 전송 트랜지스터(Tr1)는, 소스가 되는 제1 전하 축적부(52)와, 드레인이 되는 제2 전하 축적부(25)와, 제1 전송 게이트 전극(27)으로 구성되어 있다. 제1 전송 트랜지스터(Tr1)를 구성하는 제1 전송 게이트 전극(27)은, 기판(12)의 표면측부터 깊이 방향으로 형성된 종형의 게이트 전극으로 되어 있고, 제2 전하 축적부(25)를 관통하여 제1 전하 축적부(52)에 달하는 깊이로 형성되어 있다. 이 제1 전송 게이트 전극(27)은, 기판(12)으로부터 소망하는 깊이로 형성된 트렌치부 내에 게이트 절연막(28)을 통하여 전극 재료를 매입함에 의해 형성되어 있다.
또한, 도 17에서는 도시하지 않지만, 제1 전송 게이트 전극(27)을 형성하는 경우, 트렌치의 측면 및 저면에 얇게 p형 반도체층이 형성되어 있어도 좋다. 트렌치의 측면 및 저면에 p형 반도체층을 얇게 형성함에 의해, 트렌치부와 기판(12)과의 계면에서 발생하는 암전류를 억제 또는 감소시킬 수 있다.
그리고, 제1 전송 게이트 전극(27)에는, 도 18에 도시하는 바와 같이, 제1 전송 펄스(P-TRG1)를 공급하는 배선이 접속되어 있다. 제1 전송 트랜지스터(Tr1)에서는, 제1 전송 게이트 전극(27)에 소망하는 제1 전송 펄스(P-TRG1)가 인가됨에 의해, 제1 전하 축적부(52)에 축적된 신호 전하를 제2 전하 축적부(25)에 판독할 수 있다. 이 경우, 제1 전송 게이트 전극(27)에 따라 채널이 형성되고, 신호 전하는, 제1 전송 게이트 전극(27)에 따라 제2 전하 축적부(25)로 이동한다.
제2 전송 트랜지스터(Tr2)는, 소스가 되는 제2 전하 축적부(25)와, 드레인이 되는 플로팅 디퓨전부(34)와, 제2 전송 게이트 전극(32)으로 구성되어 있다. 제2 전송 트랜지스터(Tr2)를 구성하는 제2 전송 게이트 전극(32)은, 소스-드레인 사이의 기판(12) 표면에, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(28)을 통하여 형성되어 있다. 그리고, 제2 전송 게이트 전극(32)에는, 도 18에 도시하는 바와 같이, 제2 전송 펄스(P-TRG2)를 공급하는 배선이 접속되어 있다. 제2 전송 트랜지스터(Tr2)에서는, 제2 전송 게이트 전극(32)에 소망하는 제2 전송 펄스(P-TRG2)가 인가됨에 의해, 제2 전하 축적부(25)에 축적된 신호 전하를 플로팅 디퓨전부(34)에 판독할 수 있다.
제1 리셋 트랜지스터(Tr3)는, 소스가 되는 플로팅 디퓨전부(34)와, 전원 전압(Vdd)에 접속되어 있는 드레인(리셋부)(35)과, 제1 리셋 게이트 전극(33)으로 구성되어 있다. 제1 리셋 트랜지스터(Tr3)를 구성하는 제1 리셋 게이트 전극(33)은, 소스-드레인 사이의 기판(12) 표면에, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(28)을 통하여 형성되어 있다. 그리고, 제1 리셋 게이트 전극(33)에는, 도 18에 도시하는 바와 같이, 제1 리셋 펄스(P-RST1)를 공급하는 배선이 접속되어 있다. 제1 리셋 트랜지스터(Tr3)에서는, 제1 리셋 게이트 전극(33)에 소망하는 제1 리셋 펄스(P-RST1)가 인가됨에 의해, 플로팅 디퓨전부(34)의 전위가 전원 전압(Vdd)으로 리셋된다.
제2 리셋 트랜지스터(Tr4)는, 소스가 되는 제1 전하 축적부(52)와, 전원 전압(Vdd)에 접속되어 있는 드레인(배출부)(29)과, 제2 리셋 게이트 전극(30)으로 구성되어 있다. 제2 리셋 트랜지스터(Tr4)를 구성하는 제2 리셋 게이트 전극(30)은, 기판(12)의 표면측부터 깊이 방향으로 형성된 종형의 게이트 전극으로 되어 있고, 드레인(29)을 관통하여 제1 전하 축적부(52)에 달하는 깊이로 형성되어 있다. 이 제2 리셋 게이트 전극(30)은, 기판(12)의 표면측부터 소망하는 깊이로 형성된 트렌치부 내에 게이트 절연막(28)을 통하여 전극 재료를 매입함에 의해 형성되어 있다.
그리고, 제2 리셋 게이트 전극(30)에는, 도 18에 도시하는 바와 같이, 제2 리셋 펄스(P-RST2)를 공급하는 배선이 접속되어 있다. 제2 리셋 트랜지스터(Tr4)에서는, 제2 리셋 게이트 전극(30)에 소망하는 제2 리셋 펄스(P-RST2)가 인가됨에 의해, 제1 전하 축적부(52)의 전위가 전원 전위(Vdd)로 리셋된다. 이 경우, 제2 리셋 게이트 전극(30)에 따라 채널이 형성되고, 신호 전하는 제2 리셋 게이트 전극(30)에 따라 드레인(배출부)(29)에 배출된다.
증폭 트랜지스터(Tr5)는, 전원 전압(Vdd)에 접속된 드레인과, 선택 트랜지스터(Tr6)의 드레인을 겸하는 소스와, 증폭 게이트 전극(45)으로 구성되어 있다. 도 18에 도시하는 바와 같이, 증폭 트랜지스터(Tr5)의 소스-드레인 사이의 증폭 게이트 전극(45)은, 플로팅 디퓨전부(34)에 접속되어 있다. 이 증폭 트랜지스터(Tr5)는, 전원 전압(Vdd)을 부하로 하는 소스 폴로워 회로를 구성하고 있고, 플로팅 디퓨전부(34)의 전위 변화에 응한 화소 신호가 증폭 트랜지스터(Tr5)로부터 출력된다.
선택 트랜지스터(Tr6)는, 증폭 트랜지스터(Tr5)의 소스를 겸하는 드레인과, 수직 신호선(9)에 접속되어 있는 소스와, 선택 게이트 전극(46)으로 구성되어 있다. 도 18에 도시하는 바와 같이, 선택 트랜지스터(Tr6)의 소스-드레인 사이의 선택 게이트 전극(46)에는, 선택 펄스(P-SEL)를 공급하는 배선이 접속되어 있다. 화소마다 선택 펄스(P-SEL)가 선택 게이트 전극(46)에 공급됨에 의해, 증폭 트랜지스터(Tr5)에서 증폭된 화소 신호가 선택 트랜지스터(Tr6)를 통하여 수직 신호선(9)에 출력된다.
또한, 도 17에 도시하는 단면 구성에서는, 증폭 트랜지스터(Tr5) 및 선택 트랜지스터(Tr6)를 회로도에서 도시하고, 단면 구성의 도시를 생략하였지만, 실제로는, 기판(12)의 깊이 방향에서, 제1 전하 축적부(52)와 겹쳐지는 위치에 형성된다. 또한, 증폭 트랜지스터(Tr5) 및 선택 트랜지스터(Tr6)를 구성하는 소스-드레인 영역도, 예를 들면 제1 리셋 트랜지스터(Tr3)를 구성하는 소스-드레인 영역과 같은 구성을 갖고 있다.
기판(12)의 표면측에는, 도시를 생략하지만, 층간절연막을 통하여 복수층으로 적층된 배선층이 형성되어 있다. 이들의 배선층을 통하여, 각 화소 트랜지스터에 소망하는 펄스가 공급되고, 각 화소(2)의 신호 전하가 판독된다.
광전 변환부(50)는, 입사한 광의 양에 응한 신호 전하를 생성할 수 있는 광전 변환 재료로 구성되어 있고, 기판(12)의 이면측에 적층하여 형성되고, n형 반도체층으로 이루어지는 제1 전하 축적부(52)의 상면을 피복하도록, 화소 영역 전체에 마련되어 있다. 또한, 광전 변환부(50)는, 차광막을 겸하는 구성으로 되어 있다. 즉, 광전 변환부(50)에 입사한 광은, 여기에서 광전 변환되고, 기판(12)측에는 입사하지 않는 구성으로 되어 있다. 또한, 광전 변환부(50)에서도, 화소 분리부에 절연층(51)이 형성되어 있고, 광전 변환부(50)가 화소마다 구획되어 있다.
이와 같은 광전 변환부(50)를 구성하는 재료로서는, p형의 칼코파이라이트 구조의 화합물 반도체를 사용할 수 있다. 예를 들면, n형의 기판(12)에 격자정합된 구리-갈륨-인듐-유황계(이하, "CuGaInS계"로 기재한다.) 혼정으로 이루어지는 칼코파이라이트계 화합물 반도체가, 1000㎚의 두께로 형성되어 있다. 특히, Cu 조성비가 0.25, In 조성비가 0.12, Ga 조성비가 0.13, S 조성비가 0.5이고, 각각의 조성비의 편차가 ±10%까지 들어가는 화합물 반도체라면, 결정 결함이 적은 격자정합된 광전 변환부(50)가 형성된다. 여기서, CuInGaS뿐만 아니라, 구리-알루미늄-갈륨-인듐-유황-셀렌(이하, "CuAlGaInSSe"로 기재한다.)계 혼정으로 이루어지는 칼코파이라이트계 화합물 반도체라도 좋다.
다양한 반도체 재료에서의 포톤 에너지와 광흡수 계수와의 관계를, 도 19에 도시한다. 도 19에 도시하는 바와 같이, CuInSe2의 광흡수 계수는, 다른 재료보다도 높고, 특히, 실리콘 단결정(도 19에서는 x-Si)과 비교하여, 약 2자릿수 높다. 이 때문에, CuInSe2로 이루어지는 광전 변환부는, 광전 변환부로서의 기능만이 아니고, 가시광을 차광하는 기능을 알맞게 다할 수 있다.
광전 변환부(50)로서 사용되는 재료는, 가시 광선의 흡수 계수가 실리콘으로 이루어지는 기판(12)보다도 높고, 광전 변환 기능이 발현되는 재료라면, 단결정, 다결정, 어모퍼스의 어느 결정 구조라도 좋다. 또한, 광전 변환부(50)를 구성하는 칼코파이라이트 재료로서, CuGaInS, CuAlGaInSSe, CuInSe2 이외의 다른 칼코파이라이트 재료를 사용하여도 좋다. 다른 칼코파이라이트 재료도 CuInSe2와 마찬가지로 흡수 계수가 높기 때문에, 다른 칼코파이라이트 재료를 사용하여도, 광전 변환부와 차광부를 겸할 수 있다. 예를 들면, 구리-알루미늄-은-갈륨-인듐-아연-유황-셀렌(CuAlAgGaInZnSSe)계 혼정으로 이루어지는 칼코파이라이트계 화합물 반도체로 이루어지는 광전 변환막 등이 있다. 이때, 결정 결함을 줄이기 위해, 광전 변환부(50)를 기판과 격자정합시키는 것이 바람직하다.
칼코파이라이트 재료에 관해, 격자정수(格子定數)와 밴드 갭과의 관계를, 도 20 및 도 21에 도시한다. 도 20에 도시하는 바와 같이, 다양한 칼코파이라이트 재료가 있다. 이 중, 도 21에 도시하는 바와 같이, CuAlGaInSSe계 혼정은, 그 격자정수를 실리콘의 격자정수 5.43에 격자정합시킨 헤테로 에피택시가 되도록, 조성을 제어할 수 있기 때문에, 결정 결손을 감소시킬 수 있다. 이 때문에, CuAlGaInSSe계 혼정을 실리콘으로 이루어지는 기판(12)상에 단결정 박막으로서 에피택셜 성장시키는 것이 가능하고, 헤테로 계면에서 발생하는 미스피트(misfit) 전이(轉移) 등의 결정 결함을 감소시킬 수 있다. 이와 같은 결정 결함은, 밴드 갭 중에 깊은 준위를 형성하고, 이 준위에 포획된 전자 또는 정공 등의 캐리어가, 토출되기 때문에, 신호에 부가된 형태로 암전류(노이즈)가 된다. 특히, 깊은 준위에서는, 토출될 때까지의 시정수가 길기 때문에, 실용상, 노이즈 발생이 문제가 된다. 따라서, 격자정합시킨 헤테로 에피택시에 의해, 결정 결함을 줄임에 의해, 암전류의 발생을 억제 또는 감소시키고, 노이즈를 감소시킬 수 있다.
또한, 광전 변환부(50)를 구성하는 칼코파이라이트 재료는, 그 도전형이 p형이다. 본 실시 형태와 같이, 전자를 신호 전하로서 이용하는 경우에는, 기판(12)을 향하여 포텐셜 전위가 높아지도록 광전 변환부(50)를 구성함으로써, 광전 변환부(50)에서 생성한 신호 전하가 포텐셜 구배에 따라 이동하여, 제1 전하 축적부(52)에 축적된다.
또한, 광전 변환부(50)는, 상술한 무기 재료외, 유기 재료를 사용하여 형성할 수도 있다. 유기 재료도 흡수 계수가 높고, 차광과 광전 변환을 겸하는 재료를 이룰 수 있다. 예를 들면, 퀴나크리돈계 색소나, 쿠마린계 색소를 포함하는 유기 재료, 또는, 기타의 유기 재료로, 흡수 계수가 실리콘보다 2자릿수 이상 높은 유기 재료가 있다. 이들의 유기 재료로 광전 변환부(50)를 형성함에 의해, 광전 변환부와 차광부를 겸할 수 있다.
또한, 본 실시 형태에서는, 광전 변환부(50)의 광입사측에 컬러 필터층(23)을 마련하고 있기 때문에, 유기 재료로 광전 변환부(50)를 구성하는 경우에는, 가시광 전역에 걸쳐서 감도를 갖는 재료를 사용하여도 좋다. 또한, 각 화소에서, 컬러 필터층(23)이 투과하는 광의 파장에 대응하는 파장의 광을 흡수하도록 광전 변환부(50)를 구성하여도 좋다.
그런데, 유기 재료는, 전자의 이동도가 낮은 재료이다. 이 때문에, 유기 재료를 사용하여 광전 변환부(50)를 구성하는 경우에는, 각 화소의 광전 변환부(50)를 분리한 절연층(51)을 형성하지 않고, 광전 변환부(50)를 화소 영역 전면에 형성하여도 좋다. 또한, 유기 재료를 사용하여 광전 변환부(50)를 구성하는 경우에는, 유기 재료를 기판(12)에 도포함으로써 형성할 수 있다.
전자 장벽층(58)은, 광전 변환부(50)의 투명 전극(57)측에, 예를 들면 4㎚∼100㎚의 두께의 NiO로 형성되어 있다. 전자 장벽층(58)은, 광전 변환부(50)상에 마련되고, 광전 변환부(50)와 마찬가지로, 화소마다 구획되어 있다. 이 전자 장벽층(58)은, 상술한 본 기술의 개요에서 설명한 바와 같이, 투명 전극(57)으로부터 광전 변환부(50)로의 전자의 유입을 억제하기 위한 포텐셜 장벽이 되는 층이다.
여기서, 투명 전극(57)으로부터 광전 변환부(50)로의 전자의 유입을 억제하기 위한 포텐셜 장벽이 되기 위한 조건을 구비하기 위한, 전자 장벽층의 두께(㎚)와 장벽 높이(eV)의 관계를 도 22에 도시한다. 도 22에 도시하는 그래프는, 베테의 이미션 이론에 의한 터널 효과를 고려한, 전류 밀도-전압 특성(J-V 특성) 시뮬레이션이다. 도 22에서는, 전류 밀도가 J<1×10-7A/㎠가 되는 조건과, 전류 밀도가 J<1×10-11A/㎠가 되는 조건에 대해, 각각 전자 장벽층의 두께(㎚)와 장벽 높이(eV)와의 관계를 나타내고 있다.
도 22에 도시하는 바와 같이, 전자 장벽층의 두께(㎚)와 장벽 높이(eV)는, 반비례의 쌍곡선에 가까운 형상의 곡선(x축 두께, y축 장벽 높이)에 의해 나타난다. 도 22에서, 예를 들면 J<1×10-11A/㎠가 되는 조건에서는, 도면의 곡선보다 우상(右上) 영역이, 이 조건을 충족시키는 영역이 된다. 또한, J<1×10-7A/㎠가 되는 조건의 경우도 마찬가지로, 도면의 곡선보다 우상 영역이, 이 조건을 충족시키는 영역이 된다. 이것은, 장벽이 낮아지면 장벽층을 두껍게 할 필요가 있고, 역으로 장벽이 높아지면 얇아도 좋은 것을 나타내고 있다. 이 그래프는 무기나 유기 등의 재료계에 의하지 않고 불변적인 성질을 나타내고 있다.
도 22로부터, 전자 장벽층(58)으로서는, 전자 장벽층의 두께를 4㎚ 이상으로 하는 것이 바람직하다. 4㎚ 이상으로 함에 의해, 장벽 높이가 3eV 이상의 재료로 전자 장벽층(58)을 구성하면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-7A/㎠ 이하가 되고, 이미지 센서로서 암전류로 포화하지 않는 구성이 된다. 즉, 전자 장벽층(58)의 두께가 4㎚ 이상 있음으로써, 전자에 대한 장벽이 되고, 투명 전극(57)으로부터 광전 변환부(50)로의 전자의 주입을 억제하는 효과를 얻을 수 있다.
또한, 전자 장벽층(58)을 6㎚ 이상으로 함에 의해, 장벽 높이가 3eV 이상의 재료로 전자 장벽층(58)을 구성하면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-11A/㎠ 이하로 된다. 이 때문에, 통상의 셔터 시간 1/30초로 촬영하여도, 암전류로서 전자가 축적되어, 이미지 센서에게는 충분하거나 향상된 구성으로 할 수 있다. 즉, 전자 장벽층(58)의 두께가 6㎚ 이상 있는 것이 바람직하다. 전자 장벽층(58)의 두께를 6㎚ 이상으로 함으로써, -2V의 전압 인가 조건에서도 전류 밀도를 J=1×10-7A/㎠ 이하로 할 수 있다. 이 때문에, 이미지 센서로서 암전류로 포화하지 않는 구성이 된다.
또한, 전자 장벽층(58)은, 전자 장벽층(58)의 두께를 9㎚ 이상으로 하는 것이 바람직하다. 전자 장벽층(58)의 두께를 9㎚ 이상으로 하면, 장벽 높이가 1.5eV 이상의 재료에서도, -2V의 전압 인가 조건으로 전류 밀도를 J=1×10-11A/㎠ 이하로 할 수 있다. 이 때문에, 통상의 셔터 시간 1/30초로 촬영하여도, 암전류로서 전자가 축적되어, 이미지 센서에게는 충분하거나 향상된 구성으로 할 수 있다.
또한, 도 22로부터 전자 장벽층(58)으로서는, 투명 전극(57)의 페르미 준위로부터 전자의 장벽 높이가 0.6eV 이상인 재료를 사용하는 것이 바람직하다. 전자 장벽층(58)의 장벽 높이가 0.6eV 이상이 되면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-7A/㎠ 이하가 되고, 이미지 센서로서 암전류로 포화하지 않는 구성이 된다.
또한, 전자 장벽층(58)으로서는, 투명 전극(57)의 페르미 준위로부터 전자의 장벽 높이가 1.0eV 이상인 재료를 사용하는 것이 바람직하다. 장벽이 1.0eV 이상이 되면, -2V의 전압 인가 조건에서도 전류 밀도가 J=1×10-11A/㎠ 이하가 되고, 통상의 셔터 시간 1/30초로 촬영하여도, 암전류로서 전자가 축적되어, 이미지 센서에게는 충분하거나 향상된 구성으로 할 수 있다.
또한, 전자 장벽층(58)은, 광전 변환부에서 생성되는 정공에 대해 0.5eV 이하의 장벽이 되는 재료를 사용하는 것이 바람직하다. 장벽 높이가 0.5eV 이하인 재료를 사용함에 의해, 광조사에 의해 광전 변환부(50)에서 생성된 정공의 장벽이 되지 않아, 투명 전극(57)에 정공을 배출할 수 있다. 또한, 전자 장벽층(58)은 100㎚ 이하의 두께로 형성하는 것이 바람직하다. 100㎚ 이하로 형성함에 의해, 도 8에 도시하는 바와 같은 정공의 장벽이 되는 전자 장벽층(58)의 밴드 경사가 충분히 작아진다. 이 때문에, 광조사에 의해 광전 변환부(50)에서 생성된 정공의 장벽이 되지 않아, 투명 전극(57)에 정공을 배출할 수 있다. 또한, 전자 장벽층(58)이 100㎚ 이하라면, 투명 전극(57)으로부터 광전 변환부(50)에의 인가 전압에 거의 영향이 없다.
이와 같은 전자 장벽층(58)을 구성하는 재료로서는, 예를 들면, 상술한 표 2에 표시하는 NiO, Cu2O, ZnRh2O4를 사용할 수 있다. 또한, 이들 재료를 적층한 다층 구조로 하여도 좋다.
또한, 전자 장벽층(58)을 구성하는 재료로서는, 상술한 무기 재료로 한하지 않고, 하기에 한 예를 나타내는 바와 같은 유기 재료를 사용할 수 있다. 유기 재료로서는, 예를 들면, 하기 화학식 1로 표시하는 NBphen(2,9-Bis(naphthalen-2-yl)-4,7-diphenyl-1,10-phenanthroline 분자식 : C13H15NO3), 하기 화학식 2로 표시하는 BCP(1-[(1,3-Benzodioxol-5-yl)carbonyl]piperidine 분자식 : C13H15NO3), 및 하기 화학식 3으로 표시하는 CBP(3-Bromo-1-chloro-1-propene 분자식 : C3H4BrCl)를 사용할 수 있다.
[화학식 1]
Figure pct00006
[화학식 2]
Figure pct00007
[화학식 3]
Figure pct00008
상술한 바와 같이, 광전 변환부(50)의 광입사측의 면상에, 전자 장벽층(58)이 형성되어 있음에 의해, 역바이어스를 인가하여 신호를 판독할 때의, 광전 변환부(50)로의 전자의 주입을 억제 또는 감소시킬 수 있다. 이에 의해, 리크 전류를 억제 또는 감소시키고, 노이즈 성분이 되는 암전류를 억제 또는 감소시킬 수 있다. 이 때문에, S/N비가 저하되는 일 없이, 고체 촬상 소자의 화질을 향상시킬 수 있다.
투명 전극(57)은, 광전 변환부(50) 상부의 광입사면측에 형성되어 있고, 광전 변환부(50)와 마찬가지로, 화소마다 구획되어 있다. 투명 전극(57)은, 가시광 영역의 파장에 대해 광투과성을 갖는 p형의 전극 재료로 형성되고, 예를 들면, 산화인듐주석(ITO)막, 산화인듐아연막, 또는, 산화알루미늄아연(AZO)막, 산화아연막 등의 투명 도전막으로 구성할 수 있다. 이 투명 전극(57)은, 그라운드 전위에 접지되어 있고, 정공 축적에 의한 차지를 막도록 구성되어 있다. 또한, 투명 전극(57)에 의한 외부 전계에 의해, 광전 변환부(50)에서 생성된 신호 전하를 제1 전하 축적부(52)에 모을 수 있다.
이와 같이, 본 실시 형태에서는, 광전 변환부(50)의 하층에는, n형 반도체층으로 이루어지는 제1 전하 축적부(52)가 형성되고, 광전 변환부(50)의 상층에는, 그라운드 전위에 접지된 투명 전극(57)이 형성되어 있다. 이에 의해, 광전 변환부(50)에서, 입사한 광량에 응하여 생성된 신호 전하(전자)는, 제1 전하 축적부(52)측으로 이동하고, 신호 전하의 생성과 함께 발생하는 정공은, 투명 전극(57)측으로 이동한다.
화소마다 구획된 광전 변환부(50), 전자 장벽층(58) 및 투명 전극(57)의 적층 구조를 덮고서, 절연층(51)이 형성되어 있다. 또한, 절연층(51)은, 화소 영역 전면에 형성되고, 상기 적층 구조의 구획부에서는 기판(12)에 형성된 화소 분리부(53)상에 형성되어 있다. 절연층(51)은, 투광성을 갖는 재료이고, SiN 등의 고체 촬상 소자에 일반적으로 적용되는 투광성의 절연 재료를 사용할 수 있다.
컬러 필터층(23)은, 광전 변환부(50)의 상부에 형성되어 있고, 예를 들면, R(적색), G(녹색), B(청색)의 광을 선택적으로 투과하는 필터층이 화소마다 배치되어 있다. 또한, 이들의 필터층은, 예를 들면 베이어 배열로 화소마다 배치되어 있다. 컬러 필터층(23)에서는, 소망하는 파장의 광이 투과되고, 투과한 광이 기판(12)상의 광전 변환부(50)에 입사한다. 또한, 본 실시 형태에서는, 각 화소가 R, G, B의 어느 하나의 광을 투과하는 구성으로 하였지만, 이것으로 한정되는 것이 아니다. 컬러 필터층(23)을 구성하는 재료로서는, 그 밖에 시안, 황색, 마젠타 등의 광을 투과하는 유기 재료를 사용하여도 좋고, 사양에 의해 여러 가지의 선택이 가능하다.
온 칩 렌즈(24)는, 컬러 필터층(23)의 상부에 형성되어 있고, 화소마다 형성되어 있다. 온 칩 렌즈(24)에서는, 입사한 광이 집광되고, 집광된 광은 컬러 필터층(23)을 통하여 광전 변환부(50)에 효율 좋게 입사한다. 또한, 본 실시 형태에서는, 온 칩 렌즈(24)는, 광전 변환부(50)의 중심 위치에, 입사한 광을 집광시키는 구성으로 되어 있다.
본 실시 형태의 고체 촬상 소자(1)에서는, 특히, 제2 전하 축적부(25)와 플로팅 디퓨전부(34)가, 기판(12)의 표면측에서, 화소의 주변부에 형성되어 있다. 한편, 기판(12)의 표면측의 화소의 중앙부에는, 제1 리셋 트랜지스터(Tr3)의 드레인(리셋부)(35) 및 제2 리셋 트랜지스터(Tr4)의 드레인(배출부)(29)이 형성되어 있다.
화소의 중앙부에는, 온 칩 렌즈(24)로 집광됨에 의해, 입사광의 대부분이 모인다. 이 화소의 중앙부에 소스-드레인 영역(29) 및 리셋부(35) 등을 배치하고, 또한, 그 주변부에 제2 전하 축적부(축적부)(25)나 플로팅 디퓨전부(34)나 증폭 트랜지스터(Tr5)나 선택 트랜지스터(Tr6) 등을 배치한다. 이에 의해, 글로벌 셔터 동작일 때에 발생하는, 스미어 노이즈의 악영향을 작게 할 수 있다. 즉, 제2 전하 축적부(축적부)(25)나 플로팅 디퓨전부(34) 등에 광이 입사하면, 스미어 노이즈로 되지만, 소스-드레인 영역(29) 및 리셋부(35) 등에 광이 입사하여도 스미어 노이즈에의 영향이 작다.
(구동 방법)
다음에, 본 실시 형태의 고체 촬상 소자(1)의 구동 방법을 설명한다. 본 실시 형태의 고체 촬상 소자(1)의 구동 방법의 타이밍 차트를, 도 23에 도시한다. 여기서는, n행째의 화소의 판독의 타이밍을 예로 설명한다.
우선, 전 화소 동시에 제1 리셋 펄스(P-RST1)의 공급을 시작하고, 제1 리셋 트랜지스터(Tr3)를 온 한다. 이에 의해, 플로팅 디퓨전부(34)에 축적되어 있던 신호 전하가 전원 전압(Vdd)측으로 배출되고, 플로팅 디퓨전부(34)는 리셋된다. 여기서, 플로팅 디퓨전부(34)에 축적되어 있던 신호 전하는, 전(前)의 프레임에서 판독된 신호 전하이다. 그 후, 전 화소 동시에 제1 리셋 펄스(P-RST1)의 공급을 정지하고, 제1 리셋 트랜지스터(Tr3)를 오프 한다.
다음에, 전 화소 동시에 제1 전송 펄스(P-TRG1)의 공급을 시작하고, 제1 전송 트랜지스터(Tr1)를 온 한다. 이에 의해, 제1 전하 축적부(52)에 축적되어 있던 신호 전하가 제2 전하 축적부(25)에 전송된다. 그 후, 전 화소 동시에 제1 전송 펄스(P-TRG1)의 공급을 정지하고, 제1 전송 트랜지스터(Tr1)를 오프 한다. 본 실시 형태에서는, 전 화소 동시에 제2 전하 축적부(25)에 판독된 신호 전하는, 각 행의 판독시까지, 제2 전하 축적부(25)에 유지된 상태가 된다.
다음에, 전 화소 동시에 제2 리셋 펄스(P-RST2)의 공급을 시작하고, 제2 리셋 트랜지스터(Tr4)를 온 한다. 이에 의해, 제1 전하 축적부(52)에 남아 있던 신호 전하나, 제1 전송 트랜지스터(Tr1)를 오프 한 시점부터 제2 리셋 트랜지스터(Tr4)를 온 한 시점까지의 기간에 축적된 신호 전하를, 전원 전압(Vdd)측으로 배출하여, 리셋한다. 그 후, 전 화소 동시에 제2 리셋 펄스(P-RST2)의 공급을 정지하고, 제2 리셋 트랜지스터(Tr4)를 오프 함으로써, 다음 프레임의 노광을 시작한다.
여기까지의 일련의 동작은, 전 화소 동시에 행하여지는 것이다. 본 실시 형태에서는, 전 화소 동시에 제2 리셋 트랜지스터(Tr4)를 오프 함에 의해, 글로벌 노광이 시작되고, 전 화소 동시에 제1 전송 트랜지스터(Tr1)를 온 함에 의해, 글로벌 노광이 종료된다. 즉, 제2 리셋 트랜지스터(Tr4)를 오프 한 때부터, 다음에 제1 전송 트랜지스터(Tr1)를 온 할 때까지의 기간이, 노광 기간이 된다. 노광 기간에서는, 광전 변환부(50)에 입사한 광량에 응한 신호 전하가, 광전 변환부(50)에서 생성된다. 그리고, 광전 변환부(50)에서 생성된 신호 전하는, 기판(12) 안의 포텐셜 전위에 따라 이동하고, 제1 전하 축적부(52)에 축적된다.
다음에, 행마다 판독을 시작한다. n행의 신호 전하의 판독에서는, n행의 동작의 순번이 돌아 오면, 제2 전송 펄스(P-TRG2)의 공급을 시작하고, 제2 전송 트랜지스터(Tr2)를 온 한다. 이에 의해, n행의 화소에서, 제2 전하 축적부(25)에 축적되어 있던 신호 전하가 플로팅 디퓨전부(34)에 전송된다. 그 후, 제2 전송 펄스(P-TRG2)의 공급을 정지하고, 제2 전송 트랜지스터(Tr2)를 오프 한다.
다음에, 선택 펄스(P-SEL)의 공급을 시작하고, 선택 트랜지스터(Tr6)를 온 한다. 이에 의해, 플로팅 디퓨전부(34)의 전위에 대응하는 출력을 화소 신호로서 칼럼 신호 처리 회로(5)(도 16 참조)에 받아들인다. 칼럼 신호 처리 회로(5)에서는, 앞서 취득한 리셋 신호와, 이 화소 신호와의 차분을 취함에 의해 상관 이중 샘플링을 행한다. 이에 의해, 칼럼 신호 처리 회로(5)에서는, kTc 노이즈가 제거된 화소 신호를 얻을 수 있다. 그 후, 선택 펄스(P-SEL)의 공급을 정지하고, 선택 트랜지스터(Tr6)를 오프 하여, n행의 화소의 판독을 종료한다.
n행째의 화소의 판독이 종료된 후는, n+1행째의 화소의 판독을 행하고, 전행의 화소의 판독을 차례로 행한다. 이와 같이 하여, 본 실시 형태의 고체 촬상 소자(1)의 구동을 행할 수 있다.
본 실시 형태의 고체 촬상 소자(1)에서는, 입사한 광(L)은 광전 변환부(50)에서의 광전 변환되고, 그곳에서 발생한 신호 전하(전자)는 제1 전하 축적부(52)로 이동하고, 제1 전하 축적부(52)에서 주로 축적된다. 또한, 광전 변환부(50)에서 생성된 정공은 투명 전극(57)으로 이동한다.
그리고, 노광 기간에서, 제1 전하 축적부(52)에서 축적된 신호 전하는, 제1 전송 트랜지스터(Tr1)가 온 함으로써, 전 화소 동시에, 제2 전하 축적부(25)에 전송된다. 제2 전하 축적부(25)에 전송된 신호 전하는, 제2 전하 축적부(25)에서 축적된다. 제2 전하 축적부(25)에 축적된 신호 전하는, 행마다의 타이밍에서 플로팅 디퓨전부(34)에 전송된다. 그리고, 판독시에는, 플로팅 디퓨전부(34)의 신호 전하의 양에 대응하는 화소 신호가, 선택 트랜지스터(Tr6)를 통하여, 수직 신호선(9)에 출력된다. 또한, 전자의 배출시에는, 제2 리셋 트랜지스터(Tr4)가 온 함에 의해, 전 화소 동시에, 제1 전하 축적부(52)의 신호 전하가, 제2 리셋 트랜지스터(Tr4)의 드레인(배출부)(29)에 배출된다.
3. 제1 실시 형태(고체 촬상 소자의 제조 방법)
다음에, 본 실시 형태의 고체 촬상 소자(1)를 제조하는 방법에 관해 설명한다. 본 실시 형태의 고체 촬상 소자(1)는, 예를 들면, 이하에 설명하는 바와 같이 하여, 제조할 수 있다.
우선, n형의 기판(12)에, 예를 들면 p형의 불순물을 이온 주입함에 의해, p형의 웰 영역(13)을 형성한다. 그 후, 도 24a에 도시하는 바와 같이, 기판(12)의 표면측에 n형의 도펀트인 V족의 P(인) 등을 이온 주입함에 의해, 제2 전하 축적부(25), 플로팅 디퓨전부(34), 각 화소 트랜지스터의 소스-드레인 영역(29, 35)을 형성한다. 그 후, 제2 전하 축적부(25)의 표면측에는, p형의 불순물을 고농도로 이온 주입함에 의해, 얇은 p형 반도체층(26)을 형성한다. 이들의 공정은, 통상의 CMOS형 고체 촬상 소자의 제조 프로세스를 이용하여, 실행할 수 있다.
다음에, 기판(12)의 표면측에 실리콘 등으로 이루어지는 지지 기판(도시 생략)을 접합하고, 기판(12)의 이면측이 위를 향하도록, 기판(12)을 반전시킨다. 그 후, 도 24b에 도시하는 바와 같이, 예를 들면 CVD법을 이용하여, 기판(12)의 이면측에 n형의 불순물을 도핑하면서 제1 전하 축적부(52)가 되는 n형 반도체층을 소망하는 두께가 될 때까지 에피택셜 성장시킨다.
다음에, 도 24c에 도시하는 바와 같이, 제1 전하 축적부(52)의 n형 반도체층의 상부에, 화소 분리부(53)를 형성한 영역이 개구된 레지스트층(55)을 형성한다. 이 레지스트층(55)은, 통상의 포토 리소그래피 기술을 이용하여 형성할 수 있다. 그리고, 레지스트층(55)을 통하여 p형의 불순물을, 예를 들면 p형의 웰 영역(13)을 구성하는 불순물 농도보다도 높은 농도가 되도록 이온 주입함에 의해, 화소 분리부(53)를 형성한다. 화소 분리부(53)를 구성하는 p형 반도체층은, 적어도 제1 전하 축적부(52)를 화소마다 분리할 수 있는 깊이로 형성한다.
계속해서, 도 25d에 도시하는 바와 같이, 제1 전하 축적부(52)상의 레지스트층(55)을 제거한다. 다음에, 도 25e에 도시하는 바와 같이, 제1 전하 축적부(52)의 상부에, 예를 들면 칼코파이라이트계의 재료를 에피택셜 성장시킴에 의해, 광전 변환부(50)를 형성한다. 본 실시 형태에서, 칼코파이라이트계의 화합물 반도체를 에피택셜 성장시키는 방법으로서는, 분자선 에피택시(MBE)법, 유기 금속 기상 성장(MOCVD)법, 액상 에피택시(LPE)법을 이용할 수 있다. 또한, 에피택셜 성장하는 방법이라면, 기본적으로 어떠한 성막 방법이라도 좋다.
그런데, 기판(12)을 구성하는 실리콘의 격자정수는 51.45㎚이고, CuAlGaInSSe계 혼정은, 이 격자정수에 대응하는 재료를 포함하고, 기판(12)과 격자정합하도록 광전 변환부(50)를 형성하는 것이 가능하다. 이 때문에, 예를 들면, CuGaInS막을 광전 변환부(50)로서 기판(12)상에 에피택셜 성장시킬 수 있다.
MOCVD법을 이용하여 광전 변환부(50)를 형성하는 경우에는, 예를 들면, 도 28에 도시하는 MOCVD 장치를 사용할 수 있다. 기판(12)상에서 광전 변환부(50)의 결정을 성장시킬 때에는, 도 28에 도시하는 바와 같이, 기판이 서셉터(카본제)의 위에 실려진다. 서셉터는, 고주파 가열 장치(RF 코일)로 가열되고, 기판(12)의 온도를 제어할 수 있도록, 열전대와 그 온도 제어 기구가 마련되어 있다. 일반적인 기판 온도로서는, 열분해가 가능해지는 400∼1000℃의 온도 범위이지만, 기판 온도를 내리기 위해, 예를 들면, 수은 램프 등으로 기판 표면을 광조사하여, 원료의 열분해를 어시스트하여도 좋다.
그리고, 유기 금속 원료를 수소로 버블링함으로써, 포화 증기압 상태가 되고, 각 원료 분자가 반응관까지 수송된다. 여기서는, 메스 플로 컨트롤러(MFC)로 각 원료에 흐르는 수소 유량을 제어함에 의해, 원료의 단위 시간당에 수송되는 몰량비가 조정된다. 이에 의해, 실리콘으로 이루어지는 기판(12)상에서는, 유기 금속 원료가 열분해되어 결정에 받아들여짐으로써 결정 성장이 생기고, 광전 변환부(50)를 형성할 수 있다. 원료의 몰량비는, 형성되는 결정의 조성비에 상관성이 있기 때문에, 이 원료의 단위 시간당에 수송되는 원료의 몰량비를 제어함에 의해, 에피택셜 성장되는 광전 변환부(50)의 조성비를 제어할 수 있다.
MOCVD법을 이용하여 광전 변환부(50)를 형성하는 경우에는, 구리의 유기 금속 원료로서는, 예를 들면 아세틸아세톤구리(Cu(C5H7O2)2)를 사용할 수 있다. 이 밖에, 시클로펜타디엔일구리트리에틸인(h5-(C2H5)Cu:P(C2H5)3)을 사용하여도 좋다. 또한, 갈륨(Ga)의 유기 금속 원료로서는, 예를 들면, 트리메틸갈륨(Ga(CH3)3)을 사용할 수 있다. 또한, 알루미늄(Al)의 유기 금속 원료로서는, 예를 들면 트리메틸알루미늄(Al(CH3)3)을 사용할 수 있다. 또한, 인듐(In)의 유기 금속 원료로는, 예를 들면, 트리메틸인듐(In(CH3)3)을 사용할 수 있다. 또한, 셀렌(Se)의 유기 금속 원료로는, 예를 들면, 디메틸셀렌(Se(CH3)2)을 사용할 수 있다. 또한, 유황(S)의 유기 금속 원료로는, 예를 들면, 디메틸술피드(S(CH3)2)를 사용할 수 있다. 또한, 아연(Zn)의 유기 금속 원료로는, 예를 들면, 딥메틸징크(Zn(CH3)2)를 사용할 수 있다.
또한, 시클로펜타디엔일구리트리에틸인(h5-(C2H5)Cu:P(C2H5)3)나 아세틸아세톤구리(Cu(C5H7O2)2)나 트리메틸인듐(In(CH3)3) 등의 원료는, 실온에서 고상(固相) 상태이다. 이와 같은 경우에는, 원료를 가열하여 액상 상태로 하는, 또는, 고상 상태라도 단지 고온으로 하여 증기압을 높게 한 상태로 사용하여도 좋다.
여기서, 유기 금속 원료를 반드시 이들의 원료로 규정할 필요는 없고, 유기 금속이라면, 마찬가지로 MOCVD 성장의 원료로서 사용할 수 있다. 예를 들면, 트리에틸갈륨(Ga(C2H5)3), 트리에틸알루미늄(Al(C2H5)3), 트리에틸인듐(In(C2H5)3), 디에틸셀렌(Se(C2H5)2), 디에틸술피드(S(C2H5)2) 및 디에틸징크(Zn(C2H5)2)를 원료로서 통하여도 좋다. 또한, MOCVD 성장의 원료는, 반드시 유기 금속이 아니고, 가스계(系)라도 좋다. 예를 들면, Se 원료로서 셀렌화수소(H2Se)나, S 원료로서 황화수소(H2S)를 사용하여도 좋다.
MBE법을 이용하여 광전 변환부(50)를 형성하는 경우에는, 예를 들면, 도 29에 도시하는 MBE 장치를 사용할 수 있다. MBE법을 이용하여 광전 변환부(50)를 형성할 때에는, 도 29에 도시하는 MBE 장치 내에서, 광전 변환부(50)를 구성하기 위한 각 단체(單體) 원료를, 초고진공 중에 있는 각 쿠누센셀 내에 넣고, 이들의 원료를 적절한 온도로 가열한다. 이에 의해, 분자선을 발생시키고, 기판(12)상에 조사함으로써, 소망하는 결정 성장층을 형성할 수 있다. 쿠누센셀 내에 넣는 단체 원료로서는, 갈륨(Ga), 알루미늄(Al), 인듐(In), 셀렌(Se), 유황(S)을 통할 수 있다. 이때, 유황(S)과 같은 증기압이 특히 높은 원료의 경우에는, 분자선량의 안정성이 결핍되는 일이 있다. 이 경우, 밸브드 크래킹 셀(valved cracking cell)을 이용하여, 분자선량을 안정화시켜도 좋다. 또한, 가스 소스 MBE와 같이, 일부의 원료를 가스 소스로 하여도 좋다. 이 경우에는, 예를 들면, Se 원료로서 셀렌화 수소(H2Se)를 사용할 수 있고, 유황(S)원료로서는, 황화수소(H2S)를 사용할 수 있다.
또한, MOCVD법 또는 MBE법을 이용하여 광전 변환부(50)를 형성하는 경우에는, 예를 들면, 결정 성장과 함께 n형의 불순물인 Zn의 농도를 서서히 내림으로써, 결정 성장하는 방향으로 밴드가 경사한 광전 변환부(50)를 형성할 수 있다. 이와 같이 하여 광전 변환부(50) 내의 밴드를 경사킴으로써, 광전 변환부(50)에서 생성된 신호 전하의 기판(12)측으로의 이동이 용이해진다. 반드시 n형의 불순물을 도핑할 필요는 없고, 예를 들면 Ⅲ족 원자와 I족 원자의 공급량을 제어하는 것만으로도, 농도의 변화로 밴드의 경사는 가능하다.
그리고, 이와 같은 광전 변환부(50)는, 기판(12)상에서 격자정합하도록 형성되어 있다. 이 경우에는, 헤테로 계면에서 발생하는 미스피트 전위를 감소시킬 수 있기 때문에, 광전 변환부(50)의 결정성이 양호해지다. 따라서, 결정 결함이 감소하기 때문에, 암전류의 발생을 억제 또는 감소시킬 수 있고, 백점(白点)에 의한 화질의 열화를 방지할 수 있다. 또한, 고감도화를 실현할 수 있기 때문에, 어두운 촬상 환경(예를 들면 야간)에라도, 고화질의 촬영이 가능해진다.
여기서, 격자부정(格子不整)은 |Da/a|(Da : 광전 변환부의 격자정수와 기판의 정수 차(差), a : 기판의 격자정수)로 표시할 수 있고, 격자정합하는 경우에는, Da/a=0이다. 또한, 본 실시 형태에서는, "격자정합"의 정의는, 결정 성장에서 형성된 광전 변환부(50)의 두께가 임계막두께 이내의 조건에서 격자정합에 가까운 상태를 포함하는 것으로 한다. 즉, 임계막두께 이내라면, 완전하게 격자정합하지 않아도 미스피트 전위가 들어가지 않는 결정성의 양호한 상태가 가능해진다. 또한, "임계막두께"의 정의는, "Matthew-Blakeslee의 식"(J.W.Matthews and A.E.Blakeslee, J. Cryst. Growth 27 (1974) 118-125.) 또는 "People-Bean의 식"(R. People and J.C.Bean, Appl. Phys. Lett. 47 (1985) 322-324.)에서 규정된다.
이상과 같이 하여 에피택셜 결정으로 이루어지는 광전 변환부(50)를 형성한 후, 도 25f에 도시하는 바와 같이, 광전 변환부(50)의 상부에, 전자 장벽층(58)을 형성한다. 전자 장벽층(58)은, 상술한 각 재료로 형성한다.
다음에, 도 26g에 도시하는 바와 같이, 전자 장벽층(58)상에 투명 전극(57)을 형성한다. 계속해서, 도 26h에 도시하는 바와 같이, 투명 전극(57)의 상부에 절연층(51)이 형성된 영역이 개구된 레지스트층(56)을 형성한다. 그리고, 그 레지스트층(56)의 개구로부터 노출하는 투명 전극(57), 전자 장벽층(58), 및, 광전 변환부(50)에, RIE(Reactive Ion Etching)에 의한 에칭 가공을 행한다. 이 공정에 의해, 도 26i에 도시하는 바와 같이, 투명 전극(57), 전자 장벽층(58), 및, 광전 변환부(50)를 화소마다 분리한다.
계속해서, 도 27j에 도시하는 바와 같이, 광전 변환부(50)상의 레지스트층(56)을 제거한다. 다음에, 도 27k에 도시하는 바와 같이, 화소마다 분리된 투명 전극(57), 전자 장벽층(58), 및, 광전 변환부(50)를 덮도록 절연층을 증착 형성한 후, CVD를 이용하여 표면을 평탄화하고, 절연층(51)을 형성한다.
그 후, 기판(12)의 표면측에 각 화소 트랜지스터를 형성하고, 도 27L에 도시하는 바와 같이, 기판(12)의 이면측에서, 절연층(51)상에 컬러 필터층(23), 및 온 칩 렌즈(24)를 형성한다. 이와 같이 하여, 본 실시 형태의 고체 촬상 소자를 제조할 수 있다.
(에피택셜 성장 : 오프 기판)
그런데, 본 실시 형태에서는, 주면(主面)이 (100)면인 실리콘 기판을 사용하여, 그 주면에 화합물 반도체를 에피택셜 성장시켜서 광전 변환부를 형성하는 경우에 관해 설명하였다. 즉, 본 실시 형태에서는 {100}기판을 사용한 경우에 관해 설명하고 있다. 그러나, 본 기술은 이것으로 한정되는 것이 아니다. 이온성이 없는 무극성의 실리콘 기판상에 이온성 원소의 재료로서 상기한 화합물 반도체를 에피택셜 성장시킨 경우에는, 안티페이즈 도메인이라고 불리는 결함이 발생하는 경우가 있다. 즉, 국소적으로 카티온과 아니온이 역(逆)페이즈가 되어 성장하여, 안티페이즈 도메인이 발생한다. 이 때문에, 실리콘 기판으로서 오프 기판을 사용하여도 좋다. 오프 기판상에 에피택셜 성장을 시킴에 의해, 안티페이즈 도메인의 발생을 억제 또는 감소시킬 수 있다. 예를 들면, 실리콘으로 이루어지는 {100}기판의 면방향을 <011>방향으로 오프 한 오프 기판을 사용함에 의해, 안티페이즈 도메인이 생긴 영역이 결정 성장과 함께 자기 소멸하기 때문에 결정성을 향상시킬 수 있다. 오프 기판으로서는, 예를 들면 경사각도가 1∼10도의 기판을 사용할 수 있다.
여기서, 오프 기판인 실리콘 기판상에, 광전 변환부를 형성할 때의 원자 배열을, 도 30에 도시한다. 도 30에서는, 예를 들면, I족 원자는 구리(Cu)원자이고, Ⅲ족 원자는, 갈륨(Ga)원자 또는 인듐(In)원자이고, Ⅵ족 원자는, 유황(S)원자나 셀렌(Se)원자 등이다. 도 30에서, 백색의 사각형의 마크로 표시하고 있는 「I족 또는 Ⅲ족 원자열」은, 지면(紙面)에 수직한 방향에서, I족 원자와 Ⅲ족 원자가 교대로 나열하여 있는 것을 나타내고 있다. 도 30은, 실리콘 기판상에서, Ⅵ족 원자로부터 성장이 시작한 경우이고, 또한, I족 또는 Ⅲ족의 카티온(플러스 이온성 원자)과 Ⅵ족의 아니온(마이너스 이온성 원자) 사이의 안티페이즈 도메인이, 억제 또는 감소되는 경우를 나타내고 있다.
도 30에 도시하는 바와 같이, 예를 들면, 실리콘 기판으로서, {100}기판을 <011>방향으로 경사각도(오프각)(θ1)로 오프 한 오프 기판을 사용한다. 오프 기판인 실리콘 기판상에는, I족 또는 Ⅲ족의 카티온(플러스 이온성 원자)과 Ⅵ족의 아니온(마이너스 이온성 원자)이 규칙적으로 배열되어, 광전 변환부(50)의 막이 형성된다. 이때, 영역(B)(1점쇄선으로 구획한 영역)과 같이, 카티온과 아니온이 국소적으로 역위상이 되어 성장하여, 안티페이즈 도메인이 생기는 경우가 있다. 그러나, 도 30에 도시하는 바와 같이, 오프 기판의 표면에 결정 성장시키고 있기 때문에, 안티페이즈 도메인이 생긴 영역(B)이 삼각형상으로 닫힌다. 그리고, 영역(B)의 상방에서는, 안티페이즈 도메인이 생기지 않는 영역(A)만이 되도록, 에피택셜 성장이 진행한다. 이와 같이 하여, 안티페이즈 도메인의 발생을 억제 또는 감소시키는 것이 가능하다. 또한, 도 30은, 구체적으로는, 경사각도(오프각)(θ1)가 6도인 경우를 나타내고 있지만, 전술한 1∼10도의 범위의 경사각도를 갖는 오프 기판이라면, 효과는 있다.
(효과)
상술한 본 실시 형태의 고체 촬상 소자(1)의 구성에 의하면, 광전 변환부(50)와 투명 전극(57)과의 사이에, 전자 장벽층(58)이 마련되어 있음에 의해, 광전 변환부에 역바이어스를 인가하여도, 전자 장벽층(58)에 의해, 전자에 의한 리크 전류가 억제 또는 감소된다. 또한, 전자 장벽층(58)은, 광전 변환부(50)로부터 투명 전극(57)으로 이동하는 정공에 대해 장벽이 되지 않는 구성이기 때문에, 광전 변환부(50)를 차지시키지 않는 구성으로 할 수 있다. 따라서, 역바이어스의 전압 인가시에 투명 전극(57)으로부터 광전 변환부(50)측으로 전자가 주입되는 현상을 억제 또는 감소시킬 수 있다. 이 때문에, 투명 전극(57)으로부터의 전자 주입에 기인하는 암전류의 발생을 억제 또는 감소시킬 수 있고, 노이즈 성분의 증가 및 S/N비의 저하를 억제 또는 감소시킬 수 있기 때문에, 고체 촬상 소자의 화질의 열화를 억제 또는 감소시킬 수 있다.
또한, 본 실시 형태에서는, 화소 영역(3)의 전면에 걸쳐서 형성되는 광전 변환부(50)가 차광부를 겸하는 구성으로 되어 있기 때문에, 기판(12)에 입사광이 도달하는 일이 없고, 노이즈의 발생이 억제 또는 감소된다.
그리고, 본 실시 형태의 고체 촬상 소자(1)의 구성에 의하면, 제1 전하 축적부(52)와 제2 전하 축적부(25)를 마련하고 있다. 이에 의해, 제1 전하 축적부(52)에서 축적된 신호 전하를, 전 화소 동시에 제2 전하 축적부(25)에 전송하여, 일단 제2 전하 축적부(25)에 유지시킨 후에, 행마다 플로팅 디퓨전부(34)에 전송하여, 수직 신호선에 판독할 수 있다. 따라서, 화소의 미세화가 도모된 고체 촬상 소자(1)에서, 글로벌 셔터 조작이 가능해지기 때문에, 전 화소 동시의 노광이 가능해져서, 포컬 플레인 왜곡(focal plane distortion)이 해소된다. 또한, 차광막을 마련하지 않아도 전 화소 동시의 노광이 가능해지기 때문에, 차광막을 마련한 경우와 비교하여, 개구를 넓게 하여, 감도의 향상과 포화 전하량의 향상을 도모할 수 있다.
또한, 본 실시 형태에서는, 제1 전하 축적부(52)에 축적된 신호 전하를 리셋하는 제2 리셋 트랜지스터(Tr4)를 별도 마련함에 의해, 판독 기간이 종료되기 전에, 다음 프레임의 노광 기간을 시작할 수 있다. 이와 같은 효과는, 특히 동화 촬영에 유효해진다.
또한, 본 실시 형태의 고체 촬상 소자(1)의 구성에 의하면, 제2 전하 축적부(25) 및 플로팅 디퓨전부(34)가 화소의 주변부에 형성되어 있다. 이에 의해, 온 칩 렌즈(24)에 의한 집광 영역인 화소의 중앙부로부터, 제2 전하 축적부(축적부)(25)나 플로팅 디퓨전부(34)가 분리되어 있다. 이에 의해, 광의 입사에 의해 발생하는, 스미어 노이즈가 저감되기 때문에, 높은 S/N비를 얻을 수 있다. 또한, 집광 영역인 화소의 중앙부에, 소스-드레인 영역(29)나 리셋부(35)가 형성되어 있기 때문에, 이들에 의해, 스미어 노이즈가 되는 전하를 배출할 수 있고, 이것에 의해서도 스미어 노이즈를 저감할 수 있다. 따라서, 글로벌 셔터 기능을 가지며, 암전류가 작고, 또한 kTC 노이즈가 작은 고체 촬상 소자(1)를 실현할 수 있다.
그리고, 본 실시 형태의 고체 촬상 소자(1)의 구성에 의하면, 글로벌 셔터 기능을 갖는 종래의 CMOS 이미지 센서와 비교하여, 화소를 미세화하는 것이 가능하고, 높은 해상도를 실현할 수 있다. 또한, 신호 판독시에 발생하는 회절광이나 산란광이 누설되어 축적부에 들어감에 의한 노이즈 부가(附加)가 없고, 또한 이면 조사형으로 되어 있기 때문에, 감도나 포화 감도가 높고, 고화질의 촬상을 제공하는 것이 가능해진다.
본 실시 형태에 의하면, 높은 감도와 높은 포화 전하량을 가지며, 또한, 고해상도로 양호한 화질을 갖는 화상을 제공하는 것이 가능한 고체 촬상 소자(1)를 실현하는 것이 가능해진다.
4. 제1 실시 형태에 대한 제1 변형례
제1 실시 형태에서는, 도 17에 도시한 바와 같이, 광전 변환부(50), 전자 장벽층(58) 및 투명 전극(57)의 적층 구조가, 화소마다 구획되어 있는 구성이다. 이에 대해, 광전 변환부(50), 전자 장벽층(58) 및 투명 전극(57)의 적층 구조를 화소마다 구획하지 않고, 화소 영역 전면에 형성된 구성으로 하여도 좋다. 이하에, 제1 변형례로서, 광전 변환부(50), 전자 장벽층(58) 및 투명 전극(57)의 적층 구조가, 화소 영역 전면에 형성되어 있는 구성에 관해 설명한다.
제1 실시 형태에 대한 제1 변형례의 고체 촬상 소자(15)의 개략 구성도(주요부의 단면도)를, 도 31에 도시한다. 도 31에서, 도 17에 대응하는 부분에는, 동일 부호를 붙이고 중복 설명을 생략한다.
이 제1 변형례의 고체 촬상 소자(15)에서는, 도 31에 도시하는 바와 같이, 광전 변환부(50)가 인접하는 화소에 걸쳐서 연속해서 형성되고, 화소 영역 전면에 형성되어 있다. 그리고, 광전 변환부(50)상에 형성되는 전자 장벽층(58)과 투명 전극(57)도 화소 영역 전면에 형성되어 있다. 또한, 도 17에서 광전 변환부(50), 전자 장벽층(58) 및 투명 전극(57)의 적층 구조를 덮고, 화소마다 분리하고 있던 절연층(51)이 생략되어 있다.
이와 같이 광전 변환부(50)를 화소마다 분리하지 않는 경우에도, 광전 변환부(50)를 상술한 칼코파이라이트 구조의 p형 화합물 반도체로 구성한다. 이때, 기판(12)의 표면의 횡방향에, n형(제1 전하 축적부(52))와 p형(p형의 화소 분리부(53))가 교대로 형성된 구조이고, 기판(12) 내에서 화소 분리가 이루어져 있다. 이에 의해, 에너지 장벽이 형성되기 때문에, 그 위의 CuInGaS 광전 변환부에도 에너지 장벽이 발생한다.
기타의 구성은, 도 17에 도시한 제1 실시 형태의 고체 촬상 소자(1)와 마찬가지이기 때문에, 중복 설명을 생략한다.
여기서, 상술한 에너지 장벽에 관해, 수직 방향 및 수평 방향의 단면 밴드 구조를 참조하여 설명한다. 도 31의 기판(12)과 광전 변환부(50)의 수직 방향의 단면 밴드 구조를, 도 32a 및 도 32b에 도시한다. 도 32a는, p형의 화소 분리부(53)의 부분(화소의 단(端)의 부분)의 단면 밴드 구조를 도시하고, 도 32b는, 제1 전하 축적부(52)의 부분(화소의 중앙)의 단면 밴드 구조를 도시하고 있다. 또한, 도 31의 광전 변환부(50)의 수평 방향의 단면 밴드 구조를, 도 33에 도시한다.
도 32a에 도시하는 바와 같이, 화소의 단의 부분에서는, CuInGaS가 p형의 실리콘에 접하여 있고, 페르미 레벨(EF)이 실리콘의 가전자대 상단 EV 부근에 있기 때문에, CuInGaS에서도 큰 밴드의 구부러짐이 생기지 않는다. 그 때문에, 전도대 하단(EC)이 페르미 레벨(EF)보다 고에너지측에 존재하다(진공 준위에 가까운 측에 존재한다). 한편, 도 32b에 도시하는 바와 같이, 화소의 중앙에서는, CuInGaS가 n형의 실리콘에 접하여 있고, 페르미 레벨(EF)이 실리콘의 전도대 하단(EC) 부근에 있다. 이 때문에, CuInGaS에서 큰 밴드의 구부러짐이 생김과 함께, CuInGaS의 전도대 하단(EC)이 페르미 레벨(EF)에 가까운 위치에서(낮은 에너지측에서) 존재한다(진공 준위로부터 먼 위치에 존재한다). 여기서는, 페르미 레벨(EF)의 에너지를 0eV로 하고 있다.
따라서 CuInGaS막 내에서는, 도 33에 도시하는 바와 같은, 수평 방향 단면(斷面) 밴드 구조가 된다. 이 때, 광전 변환에서 생성된 전자에 있어서, 화소의 단의 부분은 에너지 장벽으로 되기 때문에, 전자는 화소의 중앙에 모이게 된다. 한편, 광전 변환에서 생성된 정공에 있어서, 화소의 중앙은 에너지 장벽으로 되기 때문에, 정공은 화소의 단의 부분에 모인다. 이 때문에, 투명 전극(57)으로부터 역바이어스를 인가함에 의해, 전자가 n형의 실리콘측으로 운반되고, 투명 전극(57)까지 정공이 운반되게 된다.
이 제1 변형례의 고체 촬상 소자(15)의 구성에 의하면, 광전 변환부(50)의 화소 분리부가 불필요해진다. 이에 의해, 제조 공정을 간략화하여 공정수나 제조 비용을 저감하는 것이 가능해진다.
5. 제1 실시 형태에 대한 제2 변형례
제1 실시 형태와 같이, 기판(12)상에 광전 변환부(50)를 형성하는 경우, 광전 변환부(50)에서 생성된 신호 전하를, 광전 변환부(50)측부터 기판(12)측으로 이동시키기 쉽게 하기 위해, 제1 전하 축적부(52)와 광전 변환부(50)를, 전극 플러그(65)로 접속하는 구성에 관해 설명한다.
제1 실시 형태에 대한 제2 변형례의 고체 촬상 소자(60)의 개략 구성도(주요부의 단면도)를, 도 34에 도시한다. 도 34에서, 도 17에 대응하는 부분에는, 동일 부호를 붙이고 중복 설명을 생략한다.
도 34에 도시하는 고체 촬상 소자(60)에서는, 광전 변환부(50)가, 인접하는 화소에 걸쳐서 연속해서 형성되어 있다. 그리고, 기판(12)과 광전 변환부(50)와의 사이에, 전극 플러그(65)가 마련되어 있다. 전극 플러그(65)는, 화소마다 구획되어 있다.
전극 플러그(65)는, 제1 하부 전극(62), 제2 하부 전극(63), 및, 제1 하부 전극(62)과 제2 하부 전극(63)을 접속하는 비아(64)로 구성된다. 제2 하부 전극(63)은, 기판(12)상에 형성되고, 제1 전하 축적부(52)의 거의 전면을 덮도록 형성되어 있다. 제2 하부 전극(63)상에는, 절연층(61)을 통하여 제1 하부 전극(62)이 형성되어 있다. 제1 하부 전극(62)상에는 광전 변환부(50)가 형성되고, 화소 구획 내에서, 광전 변환부(50)의 거의 전면에 제1 하부 전극(62)이 접하도록 형성되어 있다. 제1 하부 전극(62)과 제2 하부 전극(63)은, 절연층(61)을 관통하는 비아(64)에 의해 접속되어 있다.
전극 플러그(65)는, 예를 들면, Al, Cu, AlCu 등으로 형성된다. 또한, 도시하지 않지만, 전극 플러그(65)와 광전 변환부(50)와의 사이에 n형 반도체층을 마련한 구성으로 하여도 좋다. 예를 들면, n형 반도체층으로서, Al:ZnO층이나, TiO2층 등이 형성되어 있어도 좋다. 전극 플러그(65) 및 n형 반도체층은, 예를 들면, 상기 재료를 사용하여, 스퍼터나 레이저 어블레이션 등에 의해 형성할 수 있다.
기타의 구성은, 도 17에 도시한 제1 실시 형태의 고체 촬상 소자(1)와 마찬가지이기 때문에, 중복 설명을 생략한다. 이 구성의 고체 촬상 소자(60)는, 광전 변환부(50)에서 광전 변환된 광 전하가, 전극 플러그(65)를 통하여 기판(12)측에 전계에 의해 이동하고, 포텐셜 장벽의 점에서 제지되어 제1 전하 축적부(52)에 축적된다.
또한, 도 34에 도시하는 구성에서는, 제1 하부 전극(62)은, 화소 구획 내에서 광전 변환부(50)의 거의 전면에 접속되어 있지만, 광전 변환부(50)와 제1 하부 전극(62)은 일부에서 접속하고 있으면 된다. 또한, 제2 하부 전극(63)은 제1 전하 축적부(52)상의 거의 전면을 덮도록 형성되어 있지만, 제2 하부 전극(63)과 제1 전하 축적부(52)는, 적어도 일부가 접속되어 있으면 되다.
이 제2 변형례의 고체 촬상 소자(60)의 구성에 의하면, 광전 변환부(50)의 하부 전극으로서, 전극 플러그(65)를 이용하고 있음에 의해, 보다 높은 전압을 광전 변환부(50)에 인가할 수 있다. 이 때문에, 광전 변환부(50)의 신호의 판독을, 거의 100%로 행할 수 있고, 애벌란시 증폭을 일으켜서 고감도의 이미지 센서를 구성하는 것이 가능해진다.
6. 제2 실시 형태(전자 기기)
다음에, 제2 실시 형태의 전자 기기에 관해 설명한다. 제2의 실시 형태의 전자 기기의 개략 구성도(블록도)를, 도 35에 도시한다.
도 35에 도시하는 바와 같이, 본 실시 형태의 전자 기기(200)는, 제1 실시 형태의 고체 촬상 소자(1)와, 광학 렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다.
광학 렌즈(210)는, 피사체로부터의 상광(입사광)을 고체 촬상 소자(1)의 촬상 면상에 결상시킨다. 이에 의해, 고체 촬상 소자(1) 내에 일정 기간 신호 전하가 축적된다. 셔터 장치(211)는, 고체 촬상 소자(1)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(212)는, 고체 촬상 소자(1)에서, 신호 전하의 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 소자(1)의 신호 전송을 행한다. 신호 처리 회로(213)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
본 실시 형태의 전자 기기(200)에서는, 고체 촬상 소자(1)에서 화소의 미세화가 도모되기 때문에, 전자 기기(200)의 소형화나 고해상도화가 도모된다. 또한, 고체 촬상 소자(1)에서 전 화소 동시의 노광이 가능해지고, 높은 S/N비를 얻을 수 있기 때문에, 화질의 향상이 도모된다.
고체 촬상 소자(1)를 적용할 수 있는 전자 기기(200)로서는, 디지털 비디오 카메라로 한정되는 것이 아니고, 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용 가능하다.
상술한 본 실시 형태의 전자 기기에서는, 고체 촬상 소자로서 제1 실시 형태의 고체 촬상 소자(1)를 사용하고 있다. 본 기술의 전자 기기는, 제1 실시 형태의 고체 촬상 소자(1)를 사용하는 구성으로 한정되지 않고, 본 기술의 고체 촬상 소자라면, 임의의 고체 촬상 소자를 사용할 수 있다. 또한, 본 기술의 전자 기기의 구성은, 도 30에 도시한 구성으로 한정되는 것이 아니고, 본 기술의 고체 촬상 소자를 사용하는 구성이라면, 도 30에 도시한 이외가 구성으로 하는 것도 가능하다.
상술한 본 발명의 실시 형태 및 변형례로부터 적어도 다음과 같은 구성을 실현할 수 있다.
다양한 실시 형태는, 기판과, 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부와, 광전 변환부의 광입사측에 마련된 투명 전극과, 광전 변환부와 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자를 포함한다.
투명 전극은 ITO일 수 있으며, 칼코파이라이트 재료는 CuInGaS일 수 있다. 전자 장벽층의 두께는 약 10㎚일 수 있다. 전자 장벽층의 장벽은, 약 0.6eV 내지 약 1.3eV 사이, 또는 약 1.0eV 내지 약 1.3eV 사이일 수 있으며, NiO, Cu2O 및 ZnRh2O4 중 적어도 어느 하나, 또는 NiO를 구비할 수 있다. 전자 정벽층의 두께는, 약 4㎚ 내지 약 10㎚ 사이, 또는 약 6㎚ 내지 약 10㎚ 사이일 수 있다. 고체 촬상 소자는, ITO의 투명 전극, Cu2O의 전자 장벽층, 약 1.3eV의 전자 장벽층의 장벽, 및 6㎚ 내지 약 10㎚ 사이인 전자 장벽층의 두께을 구비할 수 있다. 전자 장벽층은, 적어도 2개의 재료를 구비할 수 있으며, 2개의 재료는 적층될 수 있다. 적어도 2개의 재료는 ZnRh2O4 상의 Cu2O일 수 있다.
또한, 다양한 실시 형태는, 칼코파이라이트 재료를 구비하는 광전 변환부를 형성하고, 광전 변환부의 광입사측에 투명 전극을 형성하고, 광전 변환부와 투명 전극 사이에 전자 장벽층을 형성하는 고체 촬상 소자의 제조 방법을 포함한다. 투명 전극은 ITO일 수 있으며, 칼코파이라이트 재료는 CuInGaS일 수 있다. 전자 장벽층의 두께는 약 10㎚일 수 있다. 전자 장벽층의 장벽은, 약 0.6eV 내지 약 1.3eV 사이, 또는 약 1.0eV 내지 약 1.3eV 사이일 수 있으며, NiO, Cu2O 및 ZnRh2O4 중 적어도 어느 하나, 또는 NiO를 구비할 수 있다. 전자 정벽층의 두께는, 약 4㎚ 내지 약 10㎚ 사이, 또는 약 6㎚ 내지 약 10㎚ 사이일 수 있다. 고체 촬상 소자는, ITO의 투명 전극, Cu2O의 전자 장벽층, 약 1.3eV의 전자 장벽층의 장벽, 및 6㎚ 내지 약 10㎚ 사이인 전자 장벽층의 두께을 구비할 수 있다. 전자 장벽층은, 적어도 2개의 재료를 구비할 수 있으며, 2개의 재료는 적층될 수 있다. 적어도 2개의 재료는 ZnRh2O4 상의 Cu2O일 수 있다.
또 다른 실시 형태는, 기판과, 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부와, 광전 변환부의 광입사측에 마련된 투명 전극과, 광전 변환부와 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자를 구비하는 전자 기기를 포함한다.
본 발명은 이하와 같은 구성도 취할 수 있다.
(1) 기판과,
상기 기판의 광입사측의 위에 형성되고, 광량에 응한 신호 전하를 생성하는 p형의 광전 변환부와,
상기 광전 변환부의 광입사면측에 마련된 p형의 투명 전극과,
상기 광전 변환부와 상기 투명 전극과의 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자.
(2) 상기 전자 장벽층이, 상기 투명 전극의 페르미 준위로부터의 전자 장벽 높이가 0.6eV 이상이고, 상기 광전 변환부로부터 상기 투명 전극에의 정공의 장벽이 0.5eV 이하인 (1)에 기재된 고체 촬상 소자.
(3) 상기 투명 전극의 페르미 준위로부터의 전자 장벽 높이가 1.0eV 이상인 상기 전자 장벽층을 구비하는 (2)에 기재된 고체 촬상 소자.
(4) 상기 전자 장벽층의 두께가, 4㎚ 이상인 (2) 또는 (3)에 기재된 고체 촬상 소자.
(5) 상기 전자 장벽층이, 6㎚ 이상의 두께의 NiO로 이루어지는 (2)부터 (4)의 어느 하나에 기재된 고체 촬상 소자.
(6) 상기 전자 장벽층이, 9㎚ 이상의 두께의 Cu2O로 이루어지는 (2)부터 (4)의 어느 하나에 기재된 고체 촬상 소자.
(7) 상기 광전 변환부는, 전자 친화력이 3.7eV 이상의 p형 칼코파이라이트 재료로 구성되어 있는 (1)부터 (6)의 어느 하나에 기재된 고체 촬상 소자.
(8) 상기 광전 변환부가, 실리콘 기판상에 형성된 칼코파이라이트 구조의 화합물 반도체의 에피택셜 성장층인 (1)부터 (7)의 어느 하나에 기재된 고체 촬상 소자.
(9) 상기 광전 변환부는, Cu 조성비가 0.25, In 조성비가 0.12, Ga 조성비가 0.13, S 조성비가 0.5, 및, 각 조성비의 편차가 ±10%까지 들어가는 CuInGaS 화합물 반도체로 형성되어 있는 (1)부터 (8)의 어느 하나에 기재된 고체 촬상 소자.
(10) 상기 투명 전극이, ITO, AZO, SnO2, 및, In2O3로부터 선택되는 적어도 1종류 이상을 포함하는 (1)부터 (9)의 어느 하나에 기재된 고체 촬상 소자.
(11) 상기 기판이, 오프 기판인, (1)부터 (10)의 어느 하나에 기재된 고체 촬상 소자.
(12) (1)부터 (11)의 어느 하나에 기재된 고체 촬상 소자와, 상기 고체 촬상 소자로부터의 출력 신호를 처리하는 신호 처리 회로를 갖는 전자 기기.
본 발명은 이하와 같은 구성도 취할 수 있다.
[1] 기판;
상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부;
상기 광전 변환부의 상기 광입사측에 마련된 투명 전극; 및
상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자.
[2] 상기 투명 전극은 ITO이고, 상기 칼코파이라이트 재료는 CuInGaS인 [1]에 기재된 고체 촬상 소자.
[3] 상기 전자 장벽층의 두께는 10㎚인 [1] 또는 [2]에 기재된 고체 촬상 소자.
[4] 상기 전자 장벽층의 장벽은 0.6eV 내지 1.3eV 사이인 [1] 내지 [3]의 어느 하나에 기재된 고체 촬상 소자.
[5] 상기 전자 장벽층의 장벽은 1.0eV 내지 1.3eV 사이인 [1] 내지 [4]의 어느 하나에 기재된 고체 촬상 소자.
[6] 상기 전자 장벽층은 NiO, Cu2O 및 ZnRh2O4 중 적어도 하나를 구비하는 [1] 내지 [5]의 어느 하나에 기재된 고체 촬상 소자.
[7] 상기 전자 장벽층은 NiO인 [1] 내지 [6]의 어느 하나에 기재된 고체 촬상 소자.
[8] 상기 전자 장벽층의 두께는 4㎚ 내지 10㎚ 사이인 [7]에 기재된 고체 촬상 소자.
[9] 상기 전자 장벽층의 두께는 6㎚ 내지 10㎚ 사이인 [7] 또는 [8]에 기재된 고체 촬상 소자.
[10] 상기 투명 전극은 ITO이고, 상기 전자 방벽층은 Cu2O이고, 상기 전자 장벽층의 장벽은 1.3eV이고, 상기 전자 장벽층의 두께는 6㎚ 내지 10㎚ 사이인 [1] 내지 [9]의 어느 하나에 기재된 고체 촬상 소자.
[11] 상기 전자 장벽층은 적어도 2개의 재료를 구비하고, 상기 2개의 재료는 적층되어 있는 [1] 내지 [10]의 어느 하나에 기재된 고체 촬상 소자.
[12] 상기 적어도 2개의 재료는 ZnRh2O4 상의 Cu2O인 [11]에 기재된 고체 촬상 소자.
[13] 칼코파이라이트 재료를 구비하는 광전 변환부를 형성하고;
상기 광전 변환부의 광입사측에 투명 전극을 형성하고;
상기 광전 변환부와 상기 투명 전극 사이에 전자 장벽층을 형성하는 고체 촬상 소자의 제조 방법.
[14] 상기 투명 전극은 ITO이고, 상기 칼코파이라이트 재료는 CuInGaS인 [13]에 기재된 고체 촬상 소자의 제조 방법.
[15] 상기 전자 장벽층의 두께는 10㎚인 [13] 또는 [14]에 기재된 고체 촬상 소자의 제조 방법.
[16] 상기 전자 장벽층의 장벽은 0.6eV 내지 1.3eV 사이인 [13] 내지 [15]의 어느 하나에 기재된 고체 촬상 소자의 제조 방법.
[17] 상기 전자 장벽층의 장벽은 1.0eV 내지 1.3eV 사이인 [13] 내지 [16]의 어느 하나에 기재된 고체 촬상 소자의 제조 방법.
[18] 상기 전자 장벽층은 NiO, Cu2O 및 ZnRh2O4 중 적어도 하나를 구비하는 [13] 내지 [17]의 어느 하나에 기재된 고체 촬상 소자의 제조 방법.
[19] 상기 전자 장벽층은 NiO이고, 상기 전자 장벽층의 두께는 4㎚ 내지 10㎚ 사이인 [13] 내지 [18]의 어느 하나에 기재된 고체 촬상 소자의 제조 방법.
[20] 기판;
상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부;
상기 광전 변환부의 상기 광입사측에 마련된 투명 전극; 및
상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자를 구비하는 전자 기기.
본 출원은 일본 특허청에 2012년 12월 25일에 재출된 일본 우선권 특허 출원 JP2012-281483과 관련된 주제를 포함하며, 이는 참조로서 전체 내용에 포함된다.
다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.
1, 15, 60 : 고체 촬상 소자
2 : 화소
3 : 화소 영역
4 : 수직 구동 회로
5 : 칼럼 신호 처리 회로
6 : 수평 구동 회로
7 : 출력 회로
8 : 제어 회로
9 : 수직 신호선
10 : 수평 신호선
11, 12 : 기판
13 : 웰 영역
18, 52 : 제1 전하 축적부
23 : 컬러 필터층
24 : 온 칩 렌즈
25 : 제2 전하 축적부
26 : p형 반도체층,
27 : 제1 전송 게이트 전극
28 : 게이트 절연막
29 : 소스-드레인 영역
30 : 제2 리셋 게이트 전극
32 : 제2 전송 게이트 전극
33 : 제1 리셋 게이트 전극
34 : 플로팅 디퓨전부
35 : 리셋부
45 : 증폭 게이트 전극
46 : 선택 게이트 전극
50, 113 : 광전 변환부
51, 61 : 절연층
53 : 화소 분리부
55, 56 : 레지스트층
57, 101, 114 : 투명 전극
58, 102 : 전자 장벽층
62 : 제1 하부 전극
63 : 제2 하부 전극
64 : 비아
65 : 전극 플러그
111 : 실리콘 기판
112 : n형 전극층
115 : 판독용 전극
141 : 게이트 MOS
200 : 전자 기기
210 : 광학 렌즈
211 : 셔터 장치
212 : 구동 회로
213 : 신호 처리 회로
Tr1 : 제1 전송 트랜지스터
Tr2 : 제2 전송 트랜지스터
Tr3 : 제1 리셋 트랜지스터
Tr4 : 제2 리셋 트랜지스터
Tr5 : 증폭 트랜지스터
Tr6 : 선택 트랜지스터

Claims (20)

  1. 기판;
    상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부;
    상기 광전 변환부의 상기 광입사측에 마련된 투명 전극; 및
    상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층을 구비하는 것을 특징으로 하는 고체 촬상 소자.
  2. 제1항에 있어서,
    상기 투명 전극은 ITO이고, 상기 칼코파이라이트 재료는 CuInGaS인 것을 특징으로 하는 고체 촬상 소자.
  3. 제1항에 있어서,
    상기 전자 장벽층의 두께는 10㎚인 것을 특징으로 하는 고체 촬상 소자.
  4. 제1항에 있어서,
    상기 전자 장벽층의 장벽은 0.6eV 내지 1.3eV 사이인 것을 특징으로 하는 고체 촬상 소자.
  5. 제1항에 있어서,
    상기 전자 장벽층의 장벽은 1.0eV 내지 1.3eV 사이인 것을 특징으로 하는 고체 촬상 소자.
  6. 제1항에 있어서,
    상기 전자 장벽층은 NiO, Cu2O 및 ZnRh2O4 중 적어도 하나를 구비하는 것을 특징으로 하는 고체 촬상 소자.
  7. 제1항에 있어서,
    상기 전자 장벽층은 NiO인 것을 특징으로 하는 고체 촬상 소자.
  8. 제7항에 있어서,
    상기 전자 장벽층의 두께는 4㎚ 내지 10㎚ 사이인 것을 특징으로 하는 고체 촬상 소자.
  9. 제7항에 있어서,
    상기 전자 장벽층의 두께는 6㎚ 내지 10㎚ 사이인 것을 특징으로 하는 고체 촬상 소자.
  10. 제1항에 있어서,
    상기 투명 전극은 ITO이고, 상기 전자 방벽층은 Cu2O이고, 상기 전자 장벽층의 장벽은 1.3eV이고, 상기 전자 장벽층의 두께는 6㎚ 내지 10㎚ 사이인 것을 특징으로 하는 고체 촬상 소자.
  11. 제1항에 있어서,
    상기 전자 장벽층은 적어도 2개의 재료를 구비하고, 상기 2개의 재료는 적층되어 있는 것을 특징으로 하는 고체 촬상 소자.
  12. 제11항에 있어서,
    상기 적어도 2개의 재료는 ZnRh2O4 상의 Cu2O인 것을 특징으로 하는 고체 촬상 소자.
  13. 칼코파이라이트 재료를 구비하는 광전 변환부를 형성하고;
    상기 광전 변환부의 광입사측에 투명 전극을 형성하고;
    상기 광전 변환부와 상기 투명 전극 사이에 전자 장벽층을 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 투명 전극은 ITO이고, 상기 칼코파이라이트 재료는 CuInGaS인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 전자 장벽층의 두께는 10㎚인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 전자 장벽층의 장벽은 0.6eV 내지 1.3eV 사이인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  17. 제13항에 있어서,
    상기 전자 장벽층의 장벽은 1.0eV 내지 1.3eV 사이인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  18. 제13항에 있어서,
    상기 전자 장벽층은 NiO, Cu2O 및 ZnRh2O4 중 적어도 하나를 구비하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  19. 제13항에 있어서,
    상기 전자 장벽층은 NiO이고, 상기 전자 장벽층의 두께는 4㎚ 내지 10㎚ 사이인 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
  20. 기판;
    상기 기판의 광입사측 위에 형성된 칼코파이라이트 재료를 구비하는 광전 변화부;
    상기 광전 변환부의 상기 광입사측에 마련된 투명 전극; 및
    상기 광전 변환부와 상기 투명 전극 사이에 형성된 전자 장벽층을 구비하는 고체 촬상 소자를 구비하는 것을 특징으로 하는 전자 기기.
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