WO2019098035A1 - 光検出素子およびその製造方法 - Google Patents

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conductivity type
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悠介 大竹
壽史 若野
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to a light detection element and a method of manufacturing the same, and more particularly to a light detection element capable of reducing a pixel size and a method of manufacturing the same.
  • an avalanche photodiode which is a high speed and high sensitivity photodiode utilizing an electron avalanche generated when a reverse bias voltage is applied to a PN junction, has a high electric field region formed in a planar direction.
  • a guard ring is provided in the lateral direction of the high electric field region (see, for example, Patent Documents 1 and 2).
  • the present technology has been made in view of such a situation, and is to be able to reduce the pixel size.
  • the light detection element includes a plurality of pixels arranged in a matrix, and the pixel is a first semiconductor layer of a first conductivity type formed in an outer peripheral portion near a pixel boundary; And a second semiconductor layer of a second conductivity type opposite to the first conductivity type formed inside the first semiconductor layer in a plan view, and when the reverse bias voltage is applied, the first semiconductor layer And the second semiconductor layer is formed in the depth direction of the substrate.
  • a plurality of pixels arranged in a matrix are provided, and the pixels include a first semiconductor layer of a first conductivity type formed on an outer peripheral portion near a pixel boundary, and a plane And a second semiconductor layer of a second conductivity type opposite to the first conductivity type formed inside of the first semiconductor layer in view, and when the reverse bias voltage is applied, the first semiconductor layer And the second semiconductor layer are formed in the depth direction of the substrate.
  • a first semiconductor layer of a first conductivity type is formed on an outer peripheral portion in the vicinity of the boundary of pixels arranged in a matrix.
  • a second semiconductor layer of a second conductivity type opposite to the first conductivity type is formed inside the semiconductor layer, and formed of the first semiconductor layer and the second semiconductor layer when a reverse bias voltage is applied.
  • the high electric field region to be formed is formed to be formed in the depth direction of the substrate.
  • a first semiconductor layer of a first conductivity type is formed on the outer periphery near the boundary of the pixels arranged in a matrix, and in a plan view, inside the first semiconductor layer A second semiconductor layer of a second conductivity type opposite to the first conductivity type is formed, and a high electric field region formed of the first semiconductor layer and the second semiconductor layer when a reverse bias voltage is applied is , And in the depth direction of the substrate.
  • the light detection element may be an independent device or a module incorporated in another device.
  • the pixel size can be reduced.
  • FIG. 19 is a cross-sectional view showing a configuration example in which the characteristic configuration of the ninth embodiment is added to the photodiode array of FIG. 18
  • FIG. 20 is a cross-sectional view showing a configuration example in which the characteristic configuration of the ninth embodiment is added to the photodiode array of FIG. 19
  • FIG. 25 is a cross-sectional view showing a configuration example in which the characteristic configuration of the eleventh embodiment is added to the photodiode array of FIG. 24.
  • First embodiment (example of basic configuration of light detection element) 2.
  • Second Embodiment (Structural Example Including Separation Unit) 3.
  • Third Embodiment (Structural Example of Back-illuminated Type Including Separation Unit) 4.
  • Fourth embodiment (example of configuration including low concentration N-type semiconductor layer inside) 5.
  • Fifth Embodiment (Structural Example Including STI on Substrate Surface) 6.
  • Sixth embodiment (example in which the anode and the cathode are diagonally separated) 7.
  • Seventh embodiment (example of configuration in which STI and anode and cathode are arranged diagonally) 8. Eighth embodiment (example of configuration including low concentration N-type semiconductor layer in adjacent vertical direction) 9. Ninth embodiment (example of configuration including low concentration P-type semiconductor layer in adjacent vertical direction) 10. Tenth embodiment (configuration example in which the N-type semiconductor layer has a potential gradient) 11. Eleventh embodiment (configuration example including a high electric field region in a part in the depth direction) 12. Twelfth embodiment (example of configuration including OCL for each pixel) 13. Thirteenth embodiment (configuration example including a plurality of OCLs in one pixel) 14. Fourteenth embodiment (configuration example including one OCL in a plurality of pixels) 15.
  • Fifteenth embodiment (example of configuration for sharing signals of adjacent pixels) 16. Sixteenth embodiment (example of configuration for gate control of signal) 17.
  • First production method (production method formed by ion implantation) 18.
  • Second production method (production method formed by ion implantation and solid phase diffusion) 19.
  • Third manufacturing method (a manufacturing method formed by high concentration substrate and solid phase diffusion) 20.
  • Fourth production method (production method formed by two solid phase diffusions) 21.
  • Fifth production method production method formed by single solid phase diffusion) 22.
  • Sixth manufacturing method (a manufacturing method of forming a trench from the surface and implanting ions) 23.
  • Seventh manufacturing method (a manufacturing method of forming a trench from the back surface and implanting ions) 24. Summary
  • FIG. 1 shows a configuration example of a first embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 1 A of FIG. 1 is a plan view of a semiconductor substrate (semiconductor layer) of the photodiode array 1, and B of FIG. 1 is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • 1A is a plan view of the lower surface in the cross-sectional view of FIG. 1B corresponding to the front surface side of the semiconductor substrate, and FIG. 1B is a cross-sectional view taken along line XX of FIG.
  • the photodiode array 1 of FIG. 1 is configured by arranging the pixels 10 in a 3 ⁇ 3 matrix, and in each pixel 10, an avalanche photodiode (hereinafter referred to as APD) is formed.
  • APD avalanche photodiode
  • the dashed line in A of FIG. 1 indicates the boundary of each pixel 10.
  • the photodiode array 1 of FIG. 1 is composed of 3 ⁇ 3 nine pixels, the number of arrays in the row direction and the column direction and the total number of pixels are not limited to this and are arbitrary.
  • Each pixel 10 of the photodiode array 1 includes a first semiconductor layer 21 of the first conductivity type and a second semiconductor layer 22 of the second conductivity type.
  • the first semiconductor layer 21 of the first conductivity type is formed in the outer peripheral portion in the vicinity of the boundary including the pixel boundary.
  • a second semiconductor layer 22 of the second conductivity type which is a conductivity type opposite to the first conductivity type is formed.
  • both P type and N type can be taken.
  • the first conductivity type is P type
  • the second conductivity type is N type
  • the first conductivity type is N type
  • the second conductivity type is P-type.
  • the first conductivity type is P-type and the second conductivity type is N-type is described, and in order to facilitate understanding, the first semiconductor layer 21 is a P + -type first semiconductor layer 21, a second semiconductor
  • the layer 22 is described by adding a conductivity type and an impurity concentration like the N + -type second semiconductor layer 22. The same applies to the other semiconductor layers described later.
  • the impurity concentration is described as “P ++", “P +”, “P”, “P-” in the case of P type, and the impurity concentration of "P ++" is the highest, “P ++", “P +” ",” “P", “P-” indicate that the impurity concentration is low.
  • the impurity concentration of "N ++" is the highest, and “N ++", “N +", "N”, “N-”, and the impurity concentration of "N ++" is the highest, and “N ++", “N +", " The order of N “and” N- "represents that the impurity concentration is low.
  • a contact 23 (hereinafter referred to as the cathode contact 23) that becomes a cathode when applying a reverse bias voltage is It is formed of a high concentration N type diffusion layer (N ++).
  • a contact 24 (hereinafter referred to as the anode contact 24) serving as an anode when applying a reverse bias voltage is provided at the boundary of the pixel 10 on the surface of the substrate, with a high concentration P-type diffusion layer (P ++) It is formed of
  • the anode contact 24 is formed in a lattice along the boundary of the pixel 10 and is not separated into pixel units, whereas the cathode contact 23 is a pixel. It is formed in pixel units at the center of 10.
  • the photoelectrically converted light signal is output from the cathode contact 23.
  • a high electric field region 25 where avalanche multiplication occurs is shown in FIG. 1B. As such, they are formed in the depth direction of the semiconductor substrate. Since the N + -type second semiconductor layer 22 is formed longitudinally long in the P + -type first semiconductor layer 21 in cross section, the high electric field region 25 is formed on the long side of the rectangle.
  • the photons incident in the pixel are photoelectrically converted in the N + -type second semiconductor layer 22 to be holes (carriers), and the holes move in the lateral direction and are multiplied in the high electric field region 25.
  • the high electric field area 25 is formed longitudinally in the depth direction of the semiconductor substrate, a sufficiently high electric field area can be secured in the substrate depth direction even when the planar size of the pixel is reduced. Further, since the high electric field region 25 is formed in the vertical direction, it is possible to avoid the breakdown of the edge without forming the guard ring in the horizontal direction. Therefore, according to the structure of the photodiode array 1 of FIG. 1, it is possible to reduce the pixel size while securing a sufficiently high electric field region without requiring a guard ring.
  • the N + -type second semiconductor layer 22 is formed to be vertically long, the distance from arrival of photons to multiplication is a movement in a direction parallel to the short side of the rectangular N + -type second semiconductor layer 22. , Become shorter. This can improve the jitter characteristics.
  • the surface on which light is incident can be either the front surface or the back surface of the semiconductor substrate, the back surface irradiation type in which the light incident surface is the back surface side of the semiconductor substrate
  • a fixed charge film 28 at the back surface interface to suppress the generation of dark current at the back surface interface.
  • the fixed charge film 28 can be formed of, for example, a film of HfO2, Al2O3 or the like.
  • FIG. 3 shows a configuration example of a second embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 3A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 3B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • the relationship between the front and back of the semiconductor substrate in the plan view and the cross-sectional view of FIG. 3 is the same as that of the first embodiment.
  • FIG. 3 the parts corresponding to the first embodiment shown in FIG. 1 are given the same reference numerals, and the description of those parts is appropriately omitted, and the second embodiment corresponds to the first embodiment. The differences from the form will be described.
  • an insulating film 41 such as a silicon oxide film (SiO.sub.2) is formed at the boundary of the pixel 10.
  • a separate portion 43 made of a metal film 42 such as tungsten (W), aluminum (Al) or copper (Cu) is newly formed.
  • the separation unit 43 insulates between adjacent pixels.
  • the high electric field region 25 is formed adjacent to the separation portion 43.
  • the dark current generated at the interface between the insulating film 41 and the semiconductor substrate is concerned by forming the separating portion 43 on the semiconductor substrate, the forming of the separating portion 43 in the P + -type first semiconductor layer 21 makes it possible. Dark current due to the interface can be suppressed. Further, the provision of the separation unit 43 at the pixel boundary can also suppress the occurrence of crosstalk.
  • DCR dark count rate
  • the separating portion 43 may be formed only of the insulating film 41 by omitting the metal film 42. However, by providing the metal film 42 inside the insulating film 41, the light shielding property can be improved. In addition, when a voltage of the same potential as that of the anode is applied to the metal film 42, the dark current generated at the interface with the P + -type first semiconductor layer 21 can be further suppressed.
  • the light incident surface may be either the front surface or the back surface of the semiconductor substrate.
  • the back side illumination type it is preferable to form the fixed charge film 28 at the back side interface of the semiconductor substrate as in FIG.
  • the cross-sectional shape of the separation portion 43 may be a tapered shape in which the area of the flat region on the back surface side is different from that on the front surface side.
  • FIG. 4 shows an example of forming the isolation portion 43 in the case where the trench for embedding the insulating film 41 and the metal film 42 is formed from the front surface side.
  • the sectional shape of the isolation portion 43 is from the back surface side It becomes the taper shape of the bottom spread which a plane area area becomes large, so that it goes to the surface side.
  • the sectional shape of the separating portion 43 is a flat region from the back surface side to the surface side It becomes a tapered shape of the lower part which becomes smaller in area.
  • FIG. 5 shows a configuration example of a third embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 5A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 5B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • the relationship between the front and back of the semiconductor substrate in the plan view and the cross-sectional view of FIG. 5 is similar to that of the first embodiment.
  • FIG. 5 the parts corresponding to those of the second embodiment shown in FIG. 3 are given the same reference numerals, and the description of those parts will be omitted as appropriate, and the third embodiment is a second embodiment. The differences from the form will be described.
  • the photodiode array 1 shown in FIG. 5 has a structure in which the photodiode array 1 according to the second embodiment shown in FIG. A membrane 29 is newly added.
  • the fixed charge film 29 is formed at the back surface side interface of the semiconductor substrate, and can suppress dark current generated at the back surface side interface.
  • the fixed charge film 29 is formed between the P + -type first semiconductor layer 21 and the insulating film 41 in the portion where the separation portion 43 is present, and occurs at the interface between the separation portion 43 and the P + -type first semiconductor layer 21. Control dark current.
  • the cross-sectional shape of the separation portion 43 may be tapered as in the second embodiment.
  • the sectional shape of the separation portion 43 is tapered, since the trench for embedding the insulating film 41 and the metal film 42 is formed from the back surface side, as shown in FIG.
  • FIG. 7 shows a configuration example of a fourth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 7A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 7B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • the plan view of FIG. 7A is a plan view taken along the line YY of FIG. 7B.
  • FIG. 7B shows a configuration example of the back surface irradiation type.
  • the N + -type second semiconductor layer 22 connected to the cathode contact 23 is formed of a uniform high-concentration N-type impurity region in the region.
  • the N-type (N-) third layer having a lower concentration than the N-type second semiconductor layer 22 connected to the cathode contact 23 is formed.
  • a semiconductor layer 61 (hereinafter referred to as an N ⁇ type third semiconductor layer 61) is formed. As shown in FIG. 7A, the N ⁇ type third semiconductor layer 61 is formed in the central portion of the pixel 10 inside the high concentration N + type second semiconductor layer 22 in plan view.
  • the other configuration of the fourth embodiment of FIG. 7 is the same as the configuration of the back surface irradiation type of the first embodiment shown in FIG.
  • the low concentration N-type third semiconductor layer 61 is disposed in the central portion of the pixel in a plan view, and the concentration is high in the direction in which the PN junction is disposed.
  • the electric charge generated by photoelectric conversion of incident light is efficiently transferred to the high concentration N + -type second semiconductor layer 22 by the potential gradient formed in the planar direction.
  • the structure in which the N-type impurity region connected to the cathode contact 23 is constituted by the high concentration N + -type second semiconductor layer 22 and the N ⁇ -type third semiconductor layer 61 inside thereof is described above.
  • the present invention can also be applied to the second and third embodiments described above.
  • FIG. 8 is a cross-sectional view showing a configuration example in which the characteristic configuration of the fourth embodiment is added to the photodiode array 1 of the second embodiment having the separation portion 43 shown in FIG.
  • an N ⁇ type third semiconductor layer 61 is added to the inside of the N + type second semiconductor layer 22 of the photodiode array 1 shown in FIG.
  • FIG. 9 is a cross-sectional view showing a configuration example in which the characteristic configuration of the fourth embodiment is added to the photodiode array 1 of the second embodiment having the tapered separation portion 43 shown in FIG.
  • an N ⁇ type third semiconductor layer 61 is added to the inside of the N + type second semiconductor layer 22 of the photodiode array 1 shown in FIG.
  • FIGS. 8 and 9 show an example of the back side illumination type, and the fixed charge film 28 is also formed on the back side interface.
  • FIG. 10 is a cross-sectional view showing a configuration example in which the characteristic configuration of the fourth embodiment is added to the photodiode array 1 of the third embodiment having the fixed charge film 29 shown in FIG.
  • an N ⁇ type third semiconductor layer 61 is added to the inside of the N + type second semiconductor layer 22 of the photodiode array 1 shown in FIG.
  • FIG. 11 is a cross-sectional view showing a configuration example in which the characteristic configuration of the fourth embodiment is added to the photodiode array 1 of the third embodiment having the tapered separation portion 43 shown in FIG.
  • an N ⁇ type third semiconductor layer 61 is added to the inside of the N + type second semiconductor layer 22 of the photodiode array 1 shown in FIG.
  • the charge generated by the photoelectric conversion of incident light is efficiently taken into the high concentration N + -type second semiconductor layer 22 by the potential gradient formed in the planar direction. it can.
  • FIG. 12 shows a configuration example of a fifth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 12A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 12B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • the relationship between the front and back of the semiconductor substrate in the plan view and the cross-sectional view of FIG. 12 is similar to that of the first embodiment.
  • STI Shallow Trench Isolation
  • the STI 63 electrically isolates the anode contact 24 connected to the P + -type first semiconductor layer 21 and the cathode contact 23 connected to the N + -type second semiconductor layer 22. Further, the STI 63 prevents the interface between the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 forming the high electric field region 25 from coming into contact with the surface of the semiconductor substrate. Thereby, it is possible to suppress that the dark current generated on the surface of the semiconductor substrate is multiplied.
  • the N + -type second semiconductor layer 22 is disposed between the cathode contact 23 and the STI 63 on the substrate surface.
  • the cathode contact 23 and the anode contact 24 on the substrate surface may be formed so that the N + -type second semiconductor layer 22 is not exposed to the substrate surface.
  • FIG. 13 shows a configuration example of a sixth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 13A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 13B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • 13A is a plan view of the lower surface in the cross-sectional view of FIG. 13B corresponding to the front surface side of the semiconductor substrate
  • FIG. 13B is a cross-sectional view taken along the line ZZ of A of FIG.
  • the anode contact 24 is adjacent to each of the separation portions 43 on both sides formed at the pixel boundary.
  • the anode contact 24 is formed adjacent to only one of the separation portions 43 on both sides. Then, the cathode contact 23 is shifted not to the central portion of the pixel 10 but to the separation portion 43 side where the anode contact 24 is not formed.
  • the anode contact 24 When viewed in the plan view of A of FIG. 13, the anode contact 24 is disposed in contact with the separation portion 43 at one corner (upper left in A of FIG. 13) of the rectangular pixel 10, and the cathode contact 23 is N + From the central portion (pixel central portion) of the second semiconductor layer 22, the anode contact 24 is shifted to a position closer to an angle diagonal to the angle at which the anode contact 24 is disposed.
  • the cathode contact 23 and the anode contact 24 are provided.
  • the contact 24 can be spaced apart. Thereby, it is avoided that the electric field becomes higher than the high electric field region 25 by the cathode contact 23 and the anode contact 24, which are N-type and P-type high concentration layers, approaching each other on the surface side of the semiconductor substrate. Be able to suppress unintended breakdowns.
  • FIG. 14 shows a configuration example of a seventh embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 14A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 14B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • a of FIG. 14 is a plan view of the lower surface in the cross-sectional view of B of FIG. 14 corresponding to the front side of the semiconductor substrate, and B of FIG. 14 is a cross-sectional view of FIG.
  • the seventh embodiment of FIG. 14 is a form provided with the characteristic configuration of both the fifth embodiment of FIG. 12 and the sixth embodiment of FIG.
  • the STI 63 is provided as in the fifth embodiment of FIG.
  • the STI 63 electrically isolates, on the surface side of the semiconductor substrate, an anode contact 24 connected to the P + -type first semiconductor layer 21 and a cathode contact 23 connected to the N + -type second semiconductor layer 22.
  • the cathode contact 23 and the anode contact 24 are arranged diagonally in the plane area of the rectangular pixel 10. .
  • FIG. 15 shows a configuration example of an eighth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 15A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 15B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • FIG. 15A is a plan view of the lower surface in the cross-sectional view of FIG. 15B corresponding to the front surface side of the semiconductor substrate
  • FIG. 15B is a cross-sectional view of FIG.
  • FIG. 15B the fixed charge film 28 for dark current suppression is formed at the interface on the back surface side of the semiconductor substrate, and FIG. 15 shows a configuration example of the back surface irradiation type.
  • an N.sup. + Type second semiconductor layer is formed between the N.sup. + Type second semiconductor layer 22 and the surface of the semiconductor substrate.
  • An N-type fourth semiconductor layer 71 (hereinafter referred to as an N ⁇ -type fourth semiconductor layer 71) having an impurity concentration lower than that of the semiconductor layer 22 is formed.
  • an N-type fifth semiconductor layer 72 (hereinafter referred to as an N-type fifth semiconductor layer) having an impurity concentration lower than that of the N + second semiconductor layer 22 between the N + second semiconductor layer 22 and the back surface of the semiconductor substrate 72) is formed.
  • the impurity concentration of the N ⁇ -type fourth semiconductor layer 71 and the N ⁇ -type fifth semiconductor layer 72 may be lower than that of the N + -type second semiconductor layer 22 and does not have to be the same concentration.
  • the N--type fourth semiconductor layer 71 is formed in a concentric rectangular shape between the N + -type second semiconductor layer 22 and the P + -type first semiconductor layer 21 in the planar direction, as shown in A of FIG. ing.
  • the N ⁇ type fifth semiconductor layer 72 is formed in the same planar region as the N + type second semiconductor layer 22 in contact.
  • the other configuration of the eighth embodiment of FIG. 15 is the same as the configuration of the back surface irradiation type of the first embodiment shown in FIG.
  • a high electric field region 25 is formed by forming an N ⁇ type fourth semiconductor layer 71 having an impurity concentration lower than that of the N + type second semiconductor layer 22 between the N + type second semiconductor layer 22 and the surface of the semiconductor substrate. It is avoided that the interface between the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 contacts the surface of the semiconductor substrate. Thereby, it is possible to suppress that the dark current generated on the surface of the semiconductor substrate is multiplied.
  • a high electric field region 25 is formed by forming an N ⁇ -type fifth semiconductor layer 72 having a lower impurity concentration than the N + -type second semiconductor layer 22 between the N + -type second semiconductor layer 22 and the back surface of the semiconductor substrate. It is avoided that the interface between the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 contacts the back surface of the semiconductor substrate. Thereby, it is possible to suppress that the dark current generated on the back surface of the semiconductor substrate is multiplied.
  • the structure in which the N ⁇ type fourth semiconductor layer 71 and the N ⁇ type fifth semiconductor layer 72 are disposed adjacent to each other in the substrate depth direction of the N + type second semiconductor layer 22 in this way is the other embodiment described above. It can be applied to the form of
  • FIG. 16 is a cross-sectional view showing a configuration example in which the characteristic configuration of the eighth embodiment is added to the photodiode array 1 of the second embodiment having the separation portion 43 shown in FIG.
  • the length in the substrate depth direction of the N + -type second semiconductor layer 22 forming the high electric field region 25 of the photodiode array 1 shown in FIG. 3 becomes short, and the substrate surface of the N + -type second semiconductor layer 22 N-type fourth semiconductor layer 71 and N-type fifth semiconductor layer 72 are added adjacent to the side and the back side.
  • FIG. 17 is a cross-sectional view showing a configuration example in which the characteristic configuration of the eighth embodiment is added to the photodiode array 1 of the third embodiment having the fixed charge film 29 shown in FIG.
  • the length in the substrate depth direction of the N + -type second semiconductor layer 22 forming the high electric field region 25 of the photodiode array 1 shown in FIG. 5 is shortened, and the substrate surface of the N + -type second semiconductor layer 22 is N-type fourth semiconductor layer 71 and N-type fifth semiconductor layer 72 are added adjacent to the side and the back side.
  • FIG. 18 shows the eighth embodiment of the photodiode array 1 according to the fourth embodiment shown in FIG. 9 and having the tapered separating portion 43 and the low concentration N-type third semiconductor layer 61 in the central portion of the pixel. It is sectional drawing which shows the structural example which added the characteristic structure of the form of this.
  • the length in the substrate depth direction of the N + -type second semiconductor layer 22 forming the high electric field region 25 of the photodiode array 1 shown in FIG. 9 is shortened, and the substrate surface of the N + -type second semiconductor layer 22 is N-type fourth semiconductor layer 71 and N-type fifth semiconductor layer 72 are added adjacent to the side and the back side.
  • FIG. 19 shows an eighth embodiment of the photodiode array 1 of the fourth embodiment having the tapered separating portion 43 shown in FIG. 11 and the low concentration N ⁇ -type third semiconductor layer 61 in the central portion of the pixel. It is sectional drawing which shows the structural example which added the characteristic structure of the form.
  • the length in the substrate depth direction of the N + -type second semiconductor layer 22 forming the high electric field region 25 of the photodiode array 1 shown in FIG. 11 becomes short, and the substrate surface of the N + -type second semiconductor layer 22 N-type fourth semiconductor layer 71 and N-type fifth semiconductor layer 72 are added adjacent to the side and the back side.
  • providing the N-type fourth semiconductor layer 71 and the N-type fifth semiconductor layer 72 multiplies the dark current generated on the front and back surfaces of the semiconductor substrate. Can be suppressed.
  • FIG. 20 shows a configuration example of a ninth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • the ninth embodiment will be described in comparison with the eighth embodiment shown in FIG. 15 to FIG.
  • the photodiode array 1 according to the ninth embodiment shown in FIG. 20 is formed adjacent to the substrate front side and the substrate back side of the N + -type second semiconductor layer 22 in the eighth embodiment shown in FIG.
  • P-type sixth semiconductor layer 81 (hereinafter referred to as P--type) in the region of the N--type fourth semiconductor layer 71 and the N--type fifth semiconductor layer 72 which has a lower impurity concentration than the P + -type first semiconductor layer 21
  • a sixth semiconductor layer 81) and a seventh semiconductor layer 82 (hereinafter referred to as a P-type seventh semiconductor layer 82) are formed.
  • a low concentration N-type (N-type) eighth semiconductor layer 83 (hereinafter referred to as an N--type eighth semiconductor layer 83) is interposed between the P-type sixth semiconductor layer 81 and the N + -type second semiconductor layer 22. Is inserted at a thin film thickness, but the N ⁇ type eighth semiconductor layer 83 may be replaced with a P ⁇ type sixth semiconductor layer 81.
  • a low concentration N-type (N-type) ninth semiconductor layer 84 (hereinafter referred to as the N-type ninth semiconductor layer 84) is formed on the inner side in the planar direction of the P-type seventh semiconductor layer 82.
  • the N ⁇ type ninth semiconductor layer 84 may be replaced with a P ⁇ type seventh semiconductor layer 82.
  • the photodiode array 1 according to the ninth embodiment shown in FIG. 21 corresponds to the configuration example of the eighth embodiment shown in FIG.
  • the N ⁇ type eighth semiconductor layer 83 and the N ⁇ type ninth semiconductor layer 84 are formed adjacent to the substrate front surface side and the back surface side of the N + type second semiconductor layer 22 of FIG.
  • the photodiode array 1 according to the ninth embodiment shown in FIG. 22 corresponds to the configuration example of the eighth embodiment shown in FIG.
  • the N ⁇ type fourth semiconductor layer 71 and the N ⁇ type fifth semiconductor layer 72 formed adjacent to the substrate front surface side and the back surface side of the N + type second semiconductor layer 22 of FIG. 17 are P ⁇ in FIG.
  • the N ⁇ type eighth semiconductor layer 83 and the N ⁇ type ninth semiconductor layer 84 are P ⁇ in FIG.
  • the photodiode array 1 according to the ninth embodiment shown in FIG. 23 corresponds to the configuration example of the eighth embodiment shown in FIG.
  • the N ⁇ type fourth semiconductor layer 71 and the N ⁇ type fifth semiconductor layer 72 formed adjacent to the substrate surface side and the back side of the N + type second semiconductor layer 22 of FIG. 18 are P ⁇ in FIG.
  • the N ⁇ type ninth semiconductor layer 84 is illustrated as an N ⁇ type third semiconductor layer 61 of the same type and concentration.
  • the photodiode array 1 according to the ninth embodiment shown in FIG. 24 corresponds to the configuration example of the eighth embodiment shown in FIG.
  • the N ⁇ type fourth semiconductor layer 71 formed adjacent to the substrate surface side of the N + type second semiconductor layer 22 of FIG. 19 is replaced with the P ⁇ type sixth semiconductor layer 81 in FIG.
  • the N ⁇ type eighth semiconductor layer 83 and the ⁇ type ninth semiconductor layer 84 may be replaced with the P ⁇ type sixth semiconductor layer 81 and the P ⁇ type seventh semiconductor layer 82, respectively.
  • the points are the same as in FIG. 21 to FIG. 23.
  • the P ⁇ -type sixth embodiment has a lower impurity concentration than the N + -type second semiconductor layer 22 between the N + -type second semiconductor layer 22 and the surface of the semiconductor substrate.
  • a high electric field region 25 is formed by forming a P--type seventh semiconductor layer 82 having a lower impurity concentration than the N + -type second semiconductor layer 22 between the N + -type second semiconductor layer 22 and the back surface of the semiconductor substrate. It is avoided that the interface between the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 contacts the back surface of the semiconductor substrate. Thereby, it is possible to suppress that the dark current generated on the back surface of the semiconductor substrate is multiplied.
  • FIG. 25 shows a configuration example of a tenth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 25A is a plan view of the semiconductor substrate of the photodiode array 1
  • FIG. 25B is a cross-sectional view of the semiconductor substrate of the photodiode array 1.
  • FIG. 25A is a plan view of the lower surface in the cross-sectional view of FIG. 25B corresponding to the front surface side of the semiconductor substrate
  • FIG. 25B is a cross-sectional view taken along line XX of FIG.
  • the tenth embodiment shown in FIG. 25 is different from the ninth embodiment shown in FIG. 21 in the concentration distribution in the region of the N + -type second semiconductor layer 22.
  • the impurity concentration in the region of the N + -type second semiconductor layer 22 is uniformly formed.
  • the impurity concentration becomes higher from the rear surface of the substrate to the front surface of the substrate, and becomes the impurity concentration of the cathode contact 23 on the front surface of the substrate. . Further, in the plane direction orthogonal to the substrate depth direction, the impurity concentration becomes higher from the pixel center toward the pixel boundary, and the interface between the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 In the above, the concentration is high enough to form the high electric field region 25.
  • the charge multiplied in the high electric field region 25 can be efficiently collected to the cathode contact 23.
  • FIG. 26 shows a configuration example of an eleventh embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • the eleventh embodiment will be described in comparison with the ninth embodiment shown in FIG. 20 to FIG.
  • the P formed in the ninth embodiment shown in FIG. 20 is formed adjacent to the back surface side of the N + -type second semiconductor layer 22.
  • the ⁇ type seventh semiconductor layer 82 and the N ⁇ type ninth semiconductor layer 84 are replaced with a low concentration N type (N ⁇ type) tenth semiconductor layer 91 (hereinafter referred to as the N ⁇ type tenth semiconductor layer 91). It is done.
  • the N ⁇ type tenth semiconductor layer 91 is formed thicker in the substrate depth direction than the P ⁇ type seventh semiconductor layer 82 and the N ⁇ type ninth semiconductor layer 84 in FIG.
  • the length of the electric field area 25 in the substrate depth direction is short.
  • the length of the high electric field region 25 in the substrate depth direction is formed short, and the high electric field region 25 is formed by separating the high electric field region 25 from the substrate front surface and the substrate rear surface.
  • the interface between the two semiconductor layers 22 is prevented from being in contact with the front and back surfaces of the semiconductor substrate. Thereby, it is possible to suppress that the dark current generated on the front surface and the back surface of the semiconductor substrate is multiplied.
  • the photodiode array 1 according to the eleventh embodiment shown in FIG. 27 corresponds to the configuration example of the ninth embodiment shown in FIG.
  • the P ⁇ type seventh semiconductor layer 82 and the N ⁇ type ninth semiconductor layer 84 which are formed adjacent to the back surface side of the N + type second semiconductor layer 22 in FIG. 21 are shown in FIG.
  • the semiconductor layer 91 is replaced.
  • the separation portion 43 formed at the boundary of the pixel 10 is formed from the substrate surface side to correspond to the length of the high electric field region 25 in the substrate depth direction.
  • the photodiode array 1 according to the eleventh embodiment shown in FIG. 28 corresponds to the configuration example of the ninth embodiment shown in FIG.
  • the separation portion 43 formed at the boundary of the pixel 10 in FIG. 22 is formed from the back surface side of the substrate to correspond to the length of the high electric field region 25 in the substrate depth direction.
  • the photodiode array 1 according to the eleventh embodiment shown in FIG. 29 corresponds to the configuration example of the ninth embodiment shown in FIG.
  • the N ⁇ type third semiconductor layer 61 and the P ⁇ type seventh semiconductor layer 82 formed adjacent to the back surface side of the N + type second semiconductor layer 22 in FIG. 23 are the N ⁇ type tenth semiconductor layer in FIG.
  • the semiconductor layer 91 is replaced.
  • the separation portion 43 formed at the boundary of the pixel 10 is formed from the substrate surface side to correspond to the length of the high electric field region 25 in the substrate depth direction.
  • the photodiode array 1 according to the eleventh embodiment shown in FIG. 30 corresponds to the configuration example of the ninth embodiment shown in FIG.
  • the N ⁇ type fifth semiconductor layer 72 formed adjacent to the back surface side of the N + type second semiconductor layer 22 in FIG. 23 is replaced with the P ⁇ type seventh semiconductor layer 82 in FIG.
  • the separation portion 43 formed at the boundary of the pixel 10 is formed from the back surface side of the substrate to correspond to the length of the high electric field region 25 in the substrate depth direction.
  • the length of the high electric field region 25 in the substrate depth direction is made short, and the high electric field region 25 is formed by separating from the substrate front and the substrate back. It is avoided that the interface between the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 is in contact with the front and back surfaces of the semiconductor substrate. Thereby, it is possible to suppress that the dark current generated on the front surface and the back surface of the semiconductor substrate is multiplied. Since the DCR can be improved as the area of the high electric field region 25 becomes smaller, the DCR can be improved.
  • Twelfth embodiment The twelfth to fifteenth embodiments described with reference to FIGS. 31 to 38 illustrate configuration examples in which OCL (On Chip Lenz) is added to the light incident surface side.
  • OCL On Chip Lenz
  • FIGS. 31 to 38 the configuration in the semiconductor substrate will be described using an example in which the configuration of the ninth embodiment shown in FIG. 21 is adopted, but the configurations of other embodiments can also be adopted.
  • FIG. 31 shows a configuration example of a twelfth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • 31A is a plan view of the surface side of the semiconductor substrate of the photodiode array 1, and B in FIG. 31 is a cross-sectional view taken along the line XX in A of FIG.
  • the OCL 101 is formed in units of one pixel on the surface side of the semiconductor substrate on which the wiring layer 102 is formed. Therefore, the photodiode array 1 of FIG. 31 is an example of a surface irradiation type in which the light incident surface is the surface of the semiconductor substrate. In the plan view of FIG. 31A, the wiring layer 102 is not shown.
  • incident light can be efficiently taken into the high electric field region 25 and sensitivity can be improved.
  • FIG. 32 shows a configuration example of the photodiode array 1 according to the twelfth embodiment in the case of the back side illumination type.
  • the OCL 101 when the light incident surface is the back surface of the semiconductor substrate, the OCL 101 is formed in units of one pixel on the top surface of the fixed charge film 28 on the back surface.
  • An inter-pixel light shielding film 103 using a metal material such as tungsten (W), aluminum (Al) or copper (Cu) is also provided on the pixel boundary of the back surface of the semiconductor substrate.
  • the wiring layer 102 does not exist on the optical path, so vignetting of light by the wiring layer 102 can be suppressed, and the sensitivity is further improved. be able to.
  • FIG. 33 shows a configuration example of a thirteenth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 33A is a plan view of the OCL superimposed on the plan view of the surface side of the semiconductor substrate of the photodiode array 1, and FIG. 33B is a cross-sectional view taken along line XX in A of FIG.
  • the thirteenth embodiment shown in FIG. 33 is an example of the back side illumination type in which the light incident surface is the back side of the semiconductor substrate, and the configuration of the OCL is the same as the twelfth embodiment of the back side illumination type shown in FIG. It is different.
  • one OCL 101 is formed for one pixel, whereas in the thirteenth embodiment of FIG. 33, 2 ⁇ 2 for one pixel.
  • Four OCLs 111 (2 rows and 2 columns) are formed.
  • incident light can be collected in the high electric field area 25 formed in the vicinity of the pixel boundary. That is, since incident light can be efficiently taken into the high electric field area 25, sensitivity can be improved.
  • FIG. 33 shows an example in which four OCLs 111 are arranged for one pixel, the number and arrangement of the OCLs 111 arranged for one pixel are not limited to this, and are arbitrary.
  • FIG. 34 shows a configuration example of a fourteenth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • 34A is a diagram in which OCL is superimposed on the plan view of the surface side of the semiconductor substrate of the photodiode array 1, and B in FIG. 34 is a cross-sectional view taken along line XX of A in FIG.
  • the fourteenth embodiment shown in FIG. 34 is an example of the back irradiation type in which the light incident surface is the back surface of the semiconductor substrate, and the twelfth embodiment of the back irradiation type shown in FIG. 32 has the configuration of the OCL. It is different.
  • one OCL 101 is formed for one pixel, while in the fourteenth embodiment shown in FIG. One OCL 121 is formed.
  • the area of the high electric field region 25 can be increased, and the light utilization efficiency can be improved.
  • the metal film 42 is formed in the lower separation portion 43 of one OCL 121. It is preferable not to embed. 34 and 35 differ only in whether or not the metal film 42 is provided in the lower separation portion 43 of one OCL 121.
  • the metal film 42 is embedded in the 2 ⁇ 2 rectangular separation portion 43 surrounding the outer periphery of the OCL 121.
  • the metal film 42 is omitted in the 2 ⁇ 2 rectangular inner separation portion 43 below the OCL 121. Thereby, vignetting of the light condensed by OCL121 can be suppressed.
  • FIG. 36 shows an example in which one OCL 121 is arranged for two pixels of 1 ⁇ 2 (one row and two columns).
  • the planar shape of one OCL 121 is substantially rectangular.
  • the metal film 42 is embedded in the 1 ⁇ 2 pixel rectangular separating portion 43 surrounding the outer periphery of one OCL 121, the metal film 42 is embedded in the 1 ⁇ 2 pixel rectangular separating portion 43 below the OCL 121. , The metal film 42 is omitted. Thereby, vignetting of the light condensed by OCL121 can be suppressed.
  • planar shape of the pixel 10 in the case of arranging one OCL 121 for a plurality of pixels may be a shape other than a square, for example, a rectangle or a circle.
  • FIG. 37 shows an example in which the planar shape of the pixel 10 is rectangular and one OCL 121 is arranged for two pixels of the rectangular pixel 10.
  • the planar shape of one OCL 121 is substantially square.
  • the metal film 42 is embedded in the 1 ⁇ 2 pixel rectangular separating portion 43 surrounding the outer periphery of one OCL 121, the metal film 42 is embedded in the 1 ⁇ 2 pixel rectangular separating portion 43 below the OCL 121. , The metal film 42 is omitted. Thereby, vignetting of the light condensed by OCL121 can be suppressed.
  • FIG. 38 shows a configuration example of a fifteenth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • FIG. 38A is a plan view of the surface of the semiconductor substrate of the photodiode array 1 with OCL superimposed thereon, and FIG. 38B is a cross-sectional view taken along the line XX in A of FIG.
  • the fourteenth embodiment shown in FIG. 38 is formed on the front side of the semiconductor substrate according to the twelfth embodiment shown in FIG. 32, which is a backside illumination type photodiode array 1 in which one OCL 101 is formed for each pixel.
  • the configuration in the wiring layer 102 is different.
  • the cathode contacts 23 are connected in units of 4 ⁇ 2 pixels so that an optical signal photoelectrically converted in 4 ⁇ 2 ⁇ 2 pixels is output as a signal of 1 pixel.
  • the anode contacts 24 are connected to each other.
  • FIG. 39 shows a configuration example of a sixteenth embodiment of a photodiode array as a light detection element to which the present technology is applied.
  • the sixteenth embodiment shown in FIG. 39 has a configuration in which a readout circuit region is added to the surface side of the semiconductor substrate in addition to the configuration of the eighth embodiment shown in FIG.
  • the N-type fourth semiconductor layer 71 in the eighth embodiment shown in FIG. 17 is expanded, and the inside of the N-type fourth semiconductor layer 71 is expanded.
  • a well 151 (hereinafter referred to as a P-type well 151) is formed with a low impurity concentration of the conductivity type (P-type) opposite to that of the N-type fourth semiconductor layer 71.
  • a transistor Tr1 formed of two source / drain regions 152 and a gate electrode 153 is formed.
  • One of the two source / drain regions 152 is connected to the cathode contact 23 on the right side in the figure. In the figure, the cathode contact 23 on the left side is connected to the transistor Tr1 of the P-type well 151 (not shown).
  • the readout circuit area including the plurality of transistors and the high electric field area 25 in the substrate depth direction compared with the configuration in which the readout circuit area and the high electric field area 25 are aligned in the planar direction, The area utilization efficiency can be enhanced and the pixel size can be reduced.
  • the readout circuit area may be shared by a plurality of pixels.
  • FIG. 40 shows a configuration example in the case where the readout circuit area is shared by a plurality of pixels.
  • FIG. 40A is a cross-sectional view of the semiconductor substrate of the photodiode array 1 in the case where the readout circuit area is shared by a plurality of pixels, and B in FIG. 40 is a photo when the readout circuit area is shared by a plurality of pixels
  • FIG. 2 is a plan view of the diode array 1;
  • the cross-sectional view of A of FIG. 40 corresponds to the portion indicated by the dashed dotted line of B of FIG.
  • one of the two source / drain regions 152 of the transistor Tr1 in FIG. 39 is replaced by the N.sup. + Type second semiconductor layer 22 and A pinning layer 171 for current suppression is formed.
  • the pinning layer 171 is formed of a P-type semiconductor layer having a conductivity type opposite to that of the N + -type second semiconductor layer 22.
  • the transistor Tr1 is disposed at the center of four pixels of 2 ⁇ 2 (2 rows and 2 columns), and is shared by four pixels. Further, anode contacts 24 are disposed at four corners of eight pixels of 4 ⁇ 2 (four rows and two columns), and contacts 172 for controlling the voltage of the P ⁇ -type well 151 are disposed at the central part of eight pixels of 4 ⁇ 2. For example, a predetermined voltage such as 0 V is supplied to the contact 172.
  • a plurality of control transistors Tr2 other than the signal read transistor Tr1 are disposed in the outer periphery of eight pixels of 4 ⁇ 2.
  • the area utilization efficiency can be further improved and the pixel size can be reduced by sharing the readout circuit area among a plurality of pixels. it can.
  • N + -type wells 211 are formed by performing ion implantation of N-type impurities such as phosphorus (P) a plurality of times in the depth direction of the semiconductor substrate.
  • ion implantation of a P-type impurity such as boron (B) is performed multiple times in the depth direction of the semiconductor substrate using the mask 212 patterned according to the formation region of the P + -type first semiconductor layer 21. , And the P + -type first semiconductor layer 21 are formed.
  • the region where the P + -type first semiconductor layer 21 is formed corresponds to, for example, the boundary of the pixel 10 and the outer peripheral portion in the vicinity thereof as shown in the plan view of FIG.
  • the region of the N + -type well 211 other than the formed P + -type first semiconductor layer 21 is the N + -type second semiconductor layer 22.
  • the high electric field region 25 can be formed in the depth direction of the semiconductor substrate.
  • the impurity concentration of the N + -type well 211 is preferably controlled to, for example, about 10 15 to 10 17 / cm 3 .
  • the impurity concentration of the P + -type first semiconductor layer 21 is preferably higher than the impurity concentration of the N + -type well 211.
  • P-type impurities are ion-implanted in the entire region of the back surface side interface, whereby the P + -type first semiconductor layer 21 is formed in the entire region of the back surface side interface.
  • the ion implantation of the P-type impurity may be performed only in the region of the N + -type second semiconductor layer 22 using a mask instead of the entire region on the back surface side interface.
  • FIG. 2 when the fixed charge film 28 for dark current suppression is formed on the back surface side interface, holes are accumulated in the fixed charge film 28.
  • the fixed charge film 28 may be additionally formed without setting the region to the P + -type first semiconductor layer 21.
  • the cathode contact 23 and the anode contact 24 are formed at the surface side interface of the semiconductor substrate.
  • the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 can be formed.
  • Second manufacturing method> a second manufacturing method for forming the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 on the semiconductor substrate of the photodiode array 1 will be described. This second manufacturing method can be applied to the case where the separation portion 43 is provided at the boundary of the pixel 10 as in the second embodiment of FIG.
  • N + -type wells 221 are formed by performing ion implantation of N-type impurities such as phosphorus (P) a plurality of times in the depth direction of the semiconductor substrate.
  • an oxide film 222 containing P-type ions is embedded in the substrate depth direction of the region corresponding to the boundary of the pixel 10 in the N + well 221 and the outer peripheral portion in the vicinity, and thermal diffusion causes the P + first
  • the semiconductor layer 21 is formed.
  • the region of the N + -type well 221 other than the formed P + -type first semiconductor layer 21 is the N + -type second semiconductor layer 22.
  • the high electric field region 25 can be formed in the depth direction of the semiconductor substrate.
  • the impurity concentration of the N + -type well 221 is preferably controlled to, for example, about 10 15 to 10 17 / cm 3 .
  • the impurity concentration of the P + -type first semiconductor layer 21 is preferably higher than the impurity concentration of the N + -type well 221.
  • the P + -type first semiconductor layer 21 formed by thermal diffusion may have a concentration difference in the lateral direction orthogonal to the substrate depth direction, within a range that does not affect carrier movement.
  • the P-type impurity is ion-implanted in the entire region of the back surface side interface or only in the region of the N + -type second semiconductor layer 22, and the P + type first semiconductor layer 21 is formed in the entire region of the back surface side interface.
  • the process of forming the entire region of the back surface side interface as the P + -type first semiconductor layer 21 is omitted, and the fixed charge film 28 is formed on the back surface interface. Then, the cathode contact 23 and the anode contact 24 are formed at the surface side interface of the semiconductor substrate.
  • the oxide film 222 is left as it is as the insulating film 41 which constitutes the separation portion 43.
  • the metal film 42 is provided on the inner side of the insulating film 41 as the separation portion 43, a part of the oxide film 222 as the insulating film 41 is opened to embed the metal material.
  • the N + -type well 221 is formed by performing ion implantation of an N-type impurity such as phosphorus (P) a plurality of times in the depth direction of the semiconductor substrate.
  • an N-type impurity such as phosphorus (P)
  • P phosphorus
  • the third manufacturing method instead of forming the N + -type well 221 in the semiconductor substrate, a high concentration N-type (N +) semiconductor substrate 231 is used.
  • the other methods are the same as the second manufacturing method described in FIG.
  • the impurity concentration of the N + -type semiconductor substrate 231 is preferably controlled to, for example, about 10 15 to 10 17 / cm 3 , and the impurity concentration of the P + -type first semiconductor layer 21 is an impurity of the N + -type semiconductor substrate 231 Concentrations higher than the concentration are preferred. In the P + -type first semiconductor layer 21 formed by thermal diffusion, a concentration difference occurs in the lateral direction orthogonal to the substrate depth direction within a range that does not affect the carrier movement.
  • the first oxide film 262 containing N-type ions is embedded in the substrate depth direction of the region corresponding to the boundary of the pixel 10 and the outer peripheral portion in the vicinity thereof.
  • the semiconductor layer 263 of the type is formed.
  • the first oxide film 262 including the formed N-type ions is removed, and a second oxide film 264 including the P-type ions is embedded in the removed portion, and the P + -type semiconductor is thermally diffused.
  • Layer 21 is formed.
  • the region of the N + -type semiconductor layer 263 other than the formed P + -type first semiconductor layer 21 is the N + -type second semiconductor layer 22.
  • the high electric field region 25 can be formed in the depth direction of the semiconductor substrate.
  • the impurity concentration of the N + -type second semiconductor layer 22 is preferably controlled to, for example, about 10 15 to 10 17 / cm 3.
  • the impurity concentration of the P + -type first semiconductor layer 21 is, for example, an N + -type second semiconductor layer 22.
  • a concentration higher than the impurity concentration of The P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 formed by thermal diffusion have a concentration difference in the lateral direction orthogonal to the depth direction of the substrate even within the range that does not affect carrier movement. Good.
  • the first oxide film 262 containing N-type ions is embedded in the substrate depth direction of the region corresponding to the boundary of the pixel 10 and the outer peripheral portion in the vicinity thereof.
  • a second oxide film 264 containing P-type ions is embedded in the substrate depth direction of the region corresponding to the boundary of the pixel 10 and the outer peripheral portion in the vicinity thereof.
  • the region where the second oxide film 264 containing P-type ions is embedded is a region different from the region where the first oxide film 262 containing N-type ions is embedded, and the first oxide film 262 containing N-type ions is Each of the embedded region and the region in which the second oxide film 264 including P-type ions is embedded corresponds to the region of the insulating film 41 of the separation portion 43.
  • the high electric field region 25 can be formed in the depth direction of the semiconductor substrate.
  • the impurity concentration of the N + -type second semiconductor layer 22 is preferably controlled to, for example, about 10 15 to 10 17 / cm 3, and the impurity concentration of the P + -type first semiconductor layer 21 is the impurity of the N + -type second semiconductor layer 22. Concentrations higher than the concentration are preferred.
  • the P + -type first semiconductor layer 21 and the N + -type second semiconductor layer 22 formed by thermal diffusion have a concentration difference in the lateral direction orthogonal to the depth direction of the substrate even within the range that does not affect carrier movement. Good.
  • This sixth manufacturing method is a manufacturing method in the case where the tapered separating portion 43 is formed by digging from the substrate surface side as in the fourth embodiment shown in FIG.
  • a trench 282 is formed by digging with a predetermined depth from the surface side of a low concentration N-type (N ⁇ ) semiconductor substrate 281.
  • the trench 282 is manufactured in a tapered shape in which the opening area on the surface side is wide and the opening area on the back side to be the bottom is narrow.
  • the N + -type second semiconductor layer 22 is formed on the side surface of the trench 282 by performing ion implantation of an N-type impurity such as phosphorus (P) from the side surface of the trench 282. Formed along.
  • N-type impurity such as phosphorus (P)
  • ion implantation of P-type impurities such as boron (B) is performed into the substrate shallower than the N + -type second semiconductor layer 22 from the side surface of the trench 282.
  • the P + -type first semiconductor layer 21 is formed.
  • the electric field can be more easily applied by shallow implantation by plasma doping.
  • the isolation portion 43 is formed by embedding the oxide film 41 inside the trench 282.
  • the metal film 42 is also provided as the separation portion 43, after the oxide film 41 is buried, a part of the oxide film 41 is opened and the metal film 42 is buried.
  • This seventh manufacturing method is a manufacturing method in the case where the tapered separating portion 43 is formed by digging from the back surface side of the substrate as in the ninth embodiment shown in FIG.
  • a cathode contact is made on the surface side of the low concentration N type (N ⁇ ) semiconductor substrate 301.
  • the anode contact 24, the P ⁇ -type sixth semiconductor layer 81 around the anode contact 24, etc. are formed first.
  • wiring layer 302 is formed on the substrate surface on which cathode contact 23 and anode contact 24 and the like are formed.
  • the upper and lower sides of the semiconductor substrate 301 are inverted, and a trench 311 is formed with a predetermined depth from the back surface side of the semiconductor substrate 301.
  • the N + -type second semiconductor layer 22 is formed by performing ion implantation of an N-type impurity such as phosphorus (P) from the side surface of the trench 311.
  • an N-type impurity such as phosphorus (P)
  • ions of a P-type impurity such as boron (B) are implanted into the substrate shallower than the N + -type second semiconductor layer 22 from the side surface of the trench 311.
  • the P + -type first semiconductor layer 21 is formed.
  • the electric field can be more easily applied by shallow implantation by plasma doping.
  • the fixed charge film 29 is formed on the side surface and the bottom surface of the trench 311 and the back surface interface of the semiconductor substrate 301 in which the trench 311 is not formed.
  • the fixed charge film 29 is, for example, a film of HfO2, Al2O3 or the like.
  • the oxide film 41 is embedded in the trench 311, and the isolation portion 43 is formed.
  • the metal film 42 is also provided as the separation portion 43, after the oxide film 41 is buried, a part of the oxide film 41 is opened and the metal film 42 is buried.
  • the photodiode array 1 having the tapered separation portion 43 formed from the back surface side of the substrate can be manufactured.
  • the photodiode array 1 includes the plurality of pixels 10 arranged in a matrix, and the first conductivity type (the first conductivity type (the For example, a P-type first semiconductor layer (P + -type first semiconductor layer 21) and a second conductivity type (for example, N) opposite to the first conductivity type formed inside the first semiconductor layer in plan view Electric field region 25 formed of the first semiconductor layer and the second semiconductor layer when the reverse bias voltage is applied. It is configured to be formed in the depth direction.
  • the first conductivity type the first conductivity type (the For example, a P-type first semiconductor layer (P + -type first semiconductor layer 21) and a second conductivity type (for example, N) opposite to the first conductivity type formed inside the first semiconductor layer in plan view Electric field region 25 formed of the first semiconductor layer and the second semiconductor layer when the reverse bias voltage is applied. It is configured to be formed in the depth direction.
  • the high electric field area 25 can be formed with a small area in the plane direction without providing a guard ring, so the pixel size can be reduced. it can.
  • the second semiconductor layer (N + -type second semiconductor layer 22) can be formed using any of the first to seventh manufacturing methods described above.
  • the photodiode array 1 in which APDs capable of forming high electric field regions 25 in the substrate depth direction (longitudinal direction) are arranged in a matrix may be used, for example, as light receiving elements of photon counters or TOF (Time of Flight) sensors. it can.
  • the present technology can also have the following configurations.
  • (1) Comprising a plurality of pixels arranged in a matrix,
  • the pixel is A first semiconductor layer of a first conductivity type formed on an outer peripheral portion near the pixel boundary; And a second semiconductor layer of a second conductivity type opposite to the first conductivity type formed inside the first semiconductor layer in a plan view.
  • a photodetection element wherein a high electric field region formed by the first semiconductor layer and the second semiconductor layer when a reverse bias voltage is applied is formed in a depth direction of a substrate.
  • the pixel boundary further includes a separation unit that insulates between adjacent pixels, The light detection element according to (1), wherein the high electric field region is configured to be formed adjacent to the separation unit.
  • the light detection element according to (1) or (2) further including: a third semiconductor layer of the second conductivity type having an impurity concentration lower than that of the second semiconductor layer inside the second semiconductor layer in plan view .
  • (6) The light detection element according to (5), wherein the fourth semiconductor layer is adjacent to the surface side of the substrate with respect to the second semiconductor layer and is the second conductivity type.
  • first semiconductor layer of a first conductivity type on an outer peripheral portion in the vicinity of a boundary of pixels arranged in a matrix; Forming a second semiconductor layer of a second conductivity type opposite to the first conductivity type inside the first semiconductor layer in plan view; A high electric field region formed by the first semiconductor layer and the second semiconductor layer when a reverse bias voltage is applied is formed in the depth direction of the substrate. .
  • the first semiconductor layer of the outer peripheral portion and the second semiconductor layer inside the outer peripheral portion are performed by performing ion implantation of the first conductive type in the outer peripheral portion in the vicinity of the boundary of the pixel in the second conductive type well. And forming the light-detecting element according to (14).
  • a first oxide film containing ions of the first conductivity type is embedded, and a second oxide film containing ions of the second conductivity type is embedded in a region different from the first oxide film, and the first oxide film is thermally diffused.
  • the first semiconductor layer and the second semiconductor layer are formed.
  • Method. (20) A trench which is dug to a predetermined depth of the substrate is formed at the boundary of the pixel of the substrate, and ion implantation of the first conductivity type and ion implantation of the second conductivity type are performed from the side surface of the trench.
  • Reference Signs List 1 photodiode array 10 pixels, 21 first semiconductor layer (P + first semiconductor layer), 22 second semiconductor layer (N + second semiconductor layer), 23 contact (cathode contact), 24 contact (anode contact), 25 high electric field region 28, 28 fixed charge film 41 oxide film 42 metal film 43 separation portion 61 third semiconductor layer (N- type third semiconductor layer) 71 fourth semiconductor layer (N- type fourth semiconductor layer) Semiconductor layer), 72 fifth semiconductor layer (N-type fifth semiconductor layer), 81 sixth semiconductor layer (P- type sixth semiconductor layer), 82 seventh semiconductor layer (P- type seventh semiconductor layer), 83 Eighth semiconductor layer (N-type ninth semiconductor layer), 91 tenth semiconductor layer (N-type tenth semiconductor layer), 151 well (P-type well), 153 gate electrode, 171 Layer, 172 contact, 211 well (N + well), 221 well (N + well), 222 oxide film, 231, 261 semiconductor substrate, 262 first oxide film, 263 semiconductor layer, 264 second oxide film, 281 semiconductor Substrate, 282, 311 Trench

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Abstract

本技術は、画素サイズを小さくすることができるようにする光検出素子およびその製造方法に関する。 光検出素子は、マトリクス状に配置された複数の画素を備える。各画素は、画素の境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において第１半導体層の内側に形成された、第１導電型と反対の第２導電型の第２半導体層とを備え、逆バイアス電圧が印加されたときに第１半導体層と第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。本技術は、例えば、フォトンカウンタ等に適用できる。

Description

光検出素子およびその製造方法
　本技術は、光検出素子およびその製造方法に関し、特に、画素サイズを小さくすることができるようにした光検出素子およびその製造方法に関する。
　PN接合に逆バイアス電圧を印加したときに生じる電子雪崩を利用した高速かつ高感度のフォトダイオードであるアバランシェフォトダイオード（以下、APDと称する。）は、一般に、高電界領域が平面方向に形成され、高電界領域の横方向にガードリングが設けられる（例えば、特許文献１、２参照）。
特開２０１５－４１７４６号公報 特開２０１３－４８２７８号公報
　しかしながら、平面方向に高電界領域を形成した構造では、画素サイズを小さくすることに限界がある。
　本技術は、このような状況に鑑みてなされたものであり、画素サイズを小さくすることができるようにするものである。
　本技術の第１の側面の光検出素子は、マトリクス状に配置された複数の画素を備え、前記画素は、画素境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において前記第１半導体層の内側に形成された、前記第１導電型と反対の第２導電型の第２半導体層とを備え、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された光検出素子である。
　本技術の第１の側面においては、マトリクス状に配置された複数の画素が設けられ、前記画素には、画素境界近傍の外周部に形成された第１導電型の第１半導体層と、平面視において前記第１半導体層の内側に形成された、前記第１導電型と反対の第２導電型の第２半導体層とが設けられ、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
　本技術の第２の側面の光検出素子の製造方法は、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
　本技術の第２の側面においては、マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層が形成され、平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層が形成され、逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成される。
　光検出素子は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
　本技術の第１および第２の側面によれば、画素サイズを小さくすることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した光検出素子としてのフォトダイオードアレイの第１実施の形態の構成例を示す図である。 第１実施の形態において裏面照射型の場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第２実施の形態の構成例を示す図である。 第２実施の形態においてテーパ形状の分離部を有する場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第３実施の形態の構成例を示す図である。 第３実施の形態においてテーパ形状の分離部を有する場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第４実施の形態の構成例を示す図である。 図３のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 図４のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 図５のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 図６のフォトダイオードアレイに第４実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第５実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第６実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第７実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第８実施の形態の構成例を示す図である。 図３のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 図５のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 図９のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１１のフォトダイオードアレイに第８実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第９実施の形態の構成例を示す図である。 図１６のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１７のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１８のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 図１９のフォトダイオードアレイに第９実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１０実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１１実施の形態の構成例を示す図である。 図２１のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 図２２のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 図２３のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 図２４のフォトダイオードアレイに第１１実施の形態の特徴的構成を追加した構成例を示す断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１２実施の形態の構成例を示す図である。 第１２実施の形態において裏面照射型の場合の断面図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１３実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１４実施の形態の構成例を示す図である。 第１４実施の形態のその他の構成例を示す図である。 第１４実施の形態のその他の構成例を示す図である。 第１４実施の形態のその他の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１５実施の形態の構成例を示す図である。 本技術を適用した光検出素子としてのフォトダイオードアレイの第１６実施の形態の構成例を示す図である。 読み出し回路領域が複数画素で共有される場合の構成例を示す図である。 第１の製造方法を説明する図である。 第２の製造方法を説明する図である。 第３の製造方法を説明する図である。 第４の製造方法を説明する図である。 第５の製造方法を説明する図である。 第６の製造方法を説明する図である。 第７の製造方法を説明する図である。 第７の製造方法を説明する図である。
　以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態（光検出素子の基本構成例）
２．第２実施の形態（分離部を備える構成例）
３．第３実施の形態（分離部を備える裏面照射型の構成例）
４．第４実施の形態（内側に低濃度N型半導体層を備える構成例）
５．第５実施の形態（基板表面にSTIを備える構成例）
６．第６実施の形態（アノードおよびカソードを対角に離した構成例）
７．第７実施の形態（STIとアノードおよびカソードを対角に配置した構成例）
８．第８実施の形態（隣接縦方向に低濃度N型半導体層を備える構成例）
９．第９実施の形態（隣接縦方向に低濃度P型半導体層を備える構成例）
１０．第１０実施の形態（N型半導体層が電位勾配を有する構成例）
１１．第１１実施の形態（深さ方向の一部に高電界領域を備える構成例）
１２．第１２実施の形態（画素毎にOCLを備える構成例）
１３．第１３実施の形態（１画素に複数のOCLを備える構成例）
１４．第１４実施の形態（複数画素に１個のOCLを備える構成例）
１５．第１５実施の形態（隣接画素の信号を共有する構成例）
１６．第１６実施の形態（信号をゲート制御する構成例）
１７．第１の製造方法（イオン注入で形成する製造方法）
１８．第２の製造方法（イオン注入と固相拡散で形成する製造方法）
１９．第３の製造方法（高濃度基板と固相拡散で形成する製造方法）
２０．第４の製造方法（２回の固相拡散で形成する製造方法）
２１．第５の製造方法（１回の固相拡散で形成する製造方法）
２２．第６の製造方法（表面からトレンチ形成し、イオン注入する製造方法）
２３．第７の製造方法（裏面からトレンチ形成し、イオン注入する製造方法）
２４．まとめ
＜１．第１実施の形態＞
　図１は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１実施の形態の構成例を示している。
　図１のAは、フォトダイオードアレイ１の半導体基板（半導体層）の平面図であり、図１のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１のAは、半導体基板の表面側に相当する図１のBの断面図における下面の平面図であり、図１のBは、図１のAのX-X線における断面図である。
　図１のフォトダイオードアレイ１は、画素１０が３ｘ３のマトリクス状に配置されて構成され、各画素１０には、アバランシェフォトダイオード（以下、APDと称する。）が形成されている。図１のAにおいて破線は、各画素１０の境界を示している。
　なお、図１のフォトダイオードアレイ１は、３ｘ３の９個の画素で構成されているが、行方向および列方向の配列数並びに画素の総数は、これに限定されず任意である。
　フォトダイオードアレイ１の各画素１０は、第１導電型の第１半導体層２１と、第２導電型の第２半導体層２２を備える。
　より具体的には、図１のBに示されるように、各画素１０において、画素境界を含む境界近傍の外周部に、第１導電型の第１半導体層２１が形成され、第１導電型の第１半導体層２１の内側に、第１導電型と反対の導電型である第２導電型の第２半導体層２２が形成されている。
　第１導電型としては、P型およびN型のどちらも取ることができ、例えば、第１導電型をP型とすると、第２導電型はN型となり、第１導電型をN型とすると、第２導電型はP型となる。
　以下では、第１導電型をP型とし、第２導電型をN型とした場合について説明し、理解を容易にするため、第１半導体層２１をP＋型第１半導体層２１、第２半導体層２２をN＋型第２半導体層２２、のように、導電型と不純物濃度を付加して記述する。後述するその他の半導体層についても同様とする。
　なお、不純物濃度については、P型の場合、“P++”、“P＋”、“P”、“P-”のように記述し、“P++”の不純物濃度が最も高く、“P++”、“P＋”、“P”、“P-”の順で不純物濃度が低いことを表す。N型の場合についても同様に、“N++”、“N＋”、“N”、“N-”のように記述し、“N++”の不純物濃度が最も高く、“N++”、“N＋”、“N”、“N-”の順で不純物濃度が低いことを表す。
　図１のBの断面図の下面に相当する半導体基板の表面の、画素１０の中央部には、逆バイアス電圧を印加する際のカソードとなるコンタクト２３（以下、カソードコンタクト２３という。）が、高濃度のN型の拡散層（N++）で形成されている。また、基板の表面の、画素１０の境界部には、逆バイアス電圧を印加する際のアノードとなるコンタクト２４（以下、アノードコンタクト２４という。）が、高濃度のP型の拡散層（P++）で形成されている。
　図１のAに示されるように、アノードコンタクト２４は、画素１０の境界部に沿って格子状に形成されており、画素単位には分離されていないのに対して、カソードコンタクト２３が、画素１０の中央部に画素単位に形成されている。光電変換された光信号は、カソードコンタクト２３から出力される。
　フォトダイオードアレイ１を構成する各画素１０のアノードおよびカソードに、ブレークダウン電圧よりも高い逆バイアス電圧を印加すると、アバランシェ増倍が起こる領域である高電界領域２５が、図１のBに示されるように、半導体基板の深さ方向に形成される。N＋型第２半導体層２２は、断面視において、P＋型第１半導体層２１内に縦長に形成されているので、高電界領域２５が、長方形の長辺側に形成される。画素内に入射されたフォトンは、N＋型第２半導体層２２で光電変換されて正孔（キャリア）となり、正孔は、横方向に移動して高電界領域２５で増倍される。
　高電界領域２５が、半導体基板の深さ方向に縦長に形成されるので、画素の平面サイズが小さくなった場合でも、基板深さ方向に、十分な高電界領域を確保することができる。また、高電界領域２５が縦方向に形成されることで、ガードリングを横方向に形成しなくても、エッジのブレークダウンを回避することが可能となる。したがって、図１のフォトダイオードアレイ１の構造によれば、ガードリングが不要で、十分な高電界領域を確保しつつ、画素サイズを小さくすることができる。
　また、N＋型第２半導体層２２が縦長に形成されているので、フォトンの到達から増倍されるまでの距離は、長方形のN＋型第２半導体層２２の短辺に平行な方向の移動となり、短くなる。これにより、ジッター特性を改善することができる。
　なお、図１のフォトダイオードアレイ１において、光が入射される面は、半導体基板の表面または裏面のどちらにすることもできるが、光の入射面を、半導体基板の裏面側とする裏面照射型の場合には、図２に示されるように、裏面界面における暗電流の発生を抑制するための固定電荷膜２８を裏面側界面に形成することが好ましい。この固定電荷膜２８は、例えば、ＨｆＯ2、Ａｌ2Ｏ3等の膜で形成することができる。
＜２．第２実施の形態＞
　図３は、本技術を適用した光検出素子としてのフォトダイオードアレイの第２実施の形態の構成例を示している。
　図３のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図３のBは、フォトダイオードアレイ１の半導体基板の断面図である。図３の平面図および断面図における半導体基板の表裏の関係は、第１実施の形態と同様とする。
　図３においては、図１に示した第１実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、第２実施の形態が第１実施の形態と異なる部分について説明する。
　第２実施の形態では、図１に示した第１実施の形態と比較すると、図３のAおよびBに示されるように、画素１０の境界に、シリコン酸化膜（SiO2）などの絶縁膜４１と、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属膜４２とからなる分離部４３が新たに形成されている。分離部４３は、隣接する画素間を絶縁分離する。高電界領域２５は、分離部４３に隣接して形成される。
　分離部４３を半導体基板に形成することで、絶縁膜４１と半導体基板との界面に発生する暗電流が懸念されるが、分離部４３をP＋型第１半導体層２１内に形成することで、界面に起因する暗電流を抑制することができる。また、分離部４３を画素境界に設けたことにより、クロストークの発生も抑制することができる。
　したがって、画素境界に分離部４３を設けたことにより、微細画素で問題となるクロストークと界面の暗電流に起因するダークカウントレート（以下、DCRと称する。）を低減することができる。
　分離部４３は、金属膜４２を省略して、絶縁膜４１のみで形成してもよいが、絶縁膜４１の内部に金属膜４２を設けることで、遮光性を向上させることができる。また、金属膜４２にアノードと同電位の電圧を印加すると、P＋型第１半導体層２１との界面で発生する暗電流をさらに抑制することができる。
　なお、図３のフォトダイオードアレイ１においても、光が入射される面は、半導体基板の表面または裏面のどちらでもよい。裏面照射型の場合には、図２と同じように、固定電荷膜２８を半導体基板の裏面側界面に形成することが好ましい。
　また、分離部４３の断面形状は、図４のように、裏面側と表面側の平面領域面積が異なるテーパ形状となっていてもよい。
　図４は、絶縁膜４１および金属膜４２を埋め込むためのトレンチを、表面側から形成した場合の分離部４３の形成例を示しており、この場合、分離部４３の断面形状は、裏面側から表面側に行くほど平面領域面積が大きくなる下広がりのテーパ形状となる。反対に、図示は省略するが、絶縁膜４１および金属膜４２を埋め込むためのトレンチを、裏面側から形成した場合には、分離部４３の断面形状は、裏面側から表面側に行くほど平面領域面積が小さくなる下すぼみのテーパ形状となる。
＜３．第３実施の形態＞
　図５は、本技術を適用した光検出素子としてのフォトダイオードアレイの第３実施の形態の構成例を示している。
　図５のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図５のBは、フォトダイオードアレイ１の半導体基板の断面図である。図５の平面図および断面図における半導体基板の表裏の関係は、第１実施の形態と同様とする。
　図５においては、図３に示した第２実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、第３実施の形態が第２実施の形態と異なる部分について説明する。
　図５に示されるフォトダイオードアレイ１は、図３に示した第２実施の形態に係るフォトダイオードアレイ１を、裏面照射型に特化した構造であり、図３の構成に対して、固定電荷膜２９が、新たに追加されている。
　固定電荷膜２９は、半導体基板の裏面側界面に形成され、裏面側界面で発生する暗電流を抑制することができる。分離部４３がある部分では、固定電荷膜２９は、P＋型第１半導体層２１と絶縁膜４１との間に形成されており、分離部４３とP＋型第１半導体層２１との界面で発生する暗電流を抑制する。
　分離部４３の断面形状は、第２実施の形態と同様にテーパ形状となっていてもよい。分離部４３の断面形状をテーパ形状とする場合には、絶縁膜４１および金属膜４２を埋め込むためのトレンチを、裏面側から形成するため、図６のように、下すぼみのテーパ形状となる。
＜４．第４実施の形態＞
　図７は、本技術を適用した光検出素子としてのフォトダイオードアレイの第４実施の形態の構成例を示している。
　図７のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図７のBは、フォトダイオードアレイ１の半導体基板の断面図である。図７のAの平面図は、図７のBのY-Y線における平面図である。
　図７のBに示される断面図では、半導体基板の裏面界面に、暗電流抑制のための固定電荷膜２８が形成されており、図７は、裏面照射型の構成例を示している。
　図２に示した第１実施の形態の裏面照射型の構成では、カソードコンタクト２３に接続されるN＋型第２半導体層２２が、領域内で均一かつ高濃度なN型不純物領域で形成されていた。
　これに対して、図７に示される第４実施の形態では、カソードコンタクト２３に接続されるN＋型第２半導体層２２の内側に、それよりも低濃度のN型（N-）の第３半導体層６１（以下、N－型第３半導体層６１という。）が形成されている。N－型第３半導体層６１は、図７のAに示されるように、平面視において、高濃度なN＋型第２半導体層２２の内側で、画素１０の中央部に形成されている。
　図７の第４実施の形態のその他の構成は、図２に示した第１実施の形態の裏面照射型の構成と同様であるので、説明を省略する。
　第４実施の形態のように、平面視において画素中央部に低濃度のN－型第３半導体層６１を配置し、その外側、換言すれば、PN接合が配置される方向に、高濃度なN＋型第２半導体層２２を配置することにより、平面方向に形成される電位勾配（ポテンシャル勾配）によって、入射光の光電変換によって発生した電荷を、高濃度なN＋型第２半導体層２２に効率的に取り込むことができる。
　なお、このように、カソードコンタクト２３に接続されるN型不純物領域を、高濃度なN＋型第２半導体層２２と、その内側のN－型第３半導体層６１とで構成する構造は、上述した第２および第３実施の形態にも適用することができる。
　図８は、図３に示した分離部４３を有する第２実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図８では、図３に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。
　図９は、図４に示したテーパ形状の分離部４３を有する第２実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図９では、図３に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。なお、図８および図９は、裏面照射型の例であり、裏面側界面に固定電荷膜２８も形成されている。
　図１０は、図５に示した固定電荷膜２９を有する第３実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図１０では、図５に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。
　図１１は、図６に示したテーパ形状の分離部４３を有する第３実施の形態のフォトダイオードアレイ１に、第４実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図１１では、図６に示したフォトダイオードアレイ１のN＋型第２半導体層２２の内側に、N－型第３半導体層６１が追加されている。
　図８乃至図１１のいずれの構成においても、平面方向に形成される電位勾配により、入射光の光電変換によって発生した電荷を、高濃度なN＋型第２半導体層２２に効率的に取り込むことができる。
　なお、図８乃至図１１は、いずれも、裏面照射型の例であるが、表面照射型に適用することも勿論可能である。
＜５．第５実施の形態＞
　図１２は、本技術を適用した光検出素子としてのフォトダイオードアレイの第５実施の形態の構成例を示している。
　図１２のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１２のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１２の平面図および断面図における半導体基板の表裏の関係は、第１実施の形態と同様とする。
　図１２においては、上述した第１乃至第４実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。
　図１２のBの断面図を、図８に示した第４実施の形態の断面図と比較すると、第５実施の形態では、半導体基板の表面側に、STI(Shallow Trench Isolation)６３が新たに追加されている。STI６３は、P＋型第１半導体層２１に接続されるアノードコンタクト２４と、N＋型第２半導体層２２に接続されるカソードコンタクト２３とを電気的に分離する。また、STI６３は、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面に接することを回避する。これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。
　なお、図１２に示した構成例では、基板表面のカソードコンタクト２３とSTI６３の間に、N＋型第２半導体層２２が配置されているが、基板表面のカソードコンタクト２３とアノードコンタクト２４の間を、すべてSTI６３で形成して、N＋型第２半導体層２２が基板表面に露出されない構成としてもよい。
＜６．第６実施の形態＞
　図１３は、本技術を適用した光検出素子としてのフォトダイオードアレイの第６実施の形態の構成例を示している。
　図１３のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１３のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１３のAは、半導体基板の表面側に相当する図１３のBの断面図における下面の平面図であり、図１３のBは、図１３のAのZ-Z線における断面図である。
　図１３においては、上述した第１乃至第５実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。
　図１３のBの断面図を、図８に示した第４実施の形態の断面図と比較すると、図８では、アノードコンタクト２４が、画素境界に形成された両側の分離部４３それぞれに隣接して形成されているのに対して、図１３では、アノードコンタクト２４が、両側の分離部４３の一方のみに隣接して形成されている。そして、カソードコンタクト２３が、画素１０の中央部ではなく、アノードコンタクト２４が形成されていない方の分離部４３側にシフトして配置されている。
　図１３のAの平面図で見ると、アノードコンタクト２４は、矩形の画素１０の１つの角（図１３のAにおいて左上）の分離部４３に接して配置されており、カソードコンタクト２３は、N＋型第２半導体層２２の中央部（画素中央部）より、アノードコンタクト２４が配置されている角と対角にある角に近い位置にシフトして配置されている。
　このように、第６実施の形態では、カソードコンタクト２３とアノードコンタクト２４を、矩形の画素１０の平面領域内の対角方向に配置することで、画素内の可能な範囲でカソードコンタクト２３とアノードコンタクト２４の距離を離すことができる。これにより、半導体基板の表面側において、N型とP型の高濃度層であるカソードコンタクト２３とアノードコンタクト２４が接近することによって、高電界領域２５よりも電界が高くなることを回避することができ、意図しないブレークダウンを抑制することができる。
＜７．第７実施の形態＞
　図１４は、本技術を適用した光検出素子としてのフォトダイオードアレイの第７実施の形態の構成例を示している。
　図１４のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１４のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１４のAは、半導体基板の表面側に相当する図１４のBの断面図における下面の平面図であり、図１４のBは、図１４のAのZ-Z線における断面図である。
　図１４においては、上述した第１乃至第６実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。
　図１４の第７実施の形態は、図１２の第５実施の形態と、図１３の第６実施の形態の両方の特徴的構成を備える形態である。
　即ち、図１４の第７実施の形態では、図１２の第５実施の形態と同様に、STI６３が設けられている。STI６３は、半導体基板の表面側に、P＋型第１半導体層２１に接続されるアノードコンタクト２４と、N＋型第２半導体層２２に接続されるカソードコンタクト２３とを電気的に分離する。また、図１４の第７実施の形態では、図１３の第６実施の形態と同様に、カソードコンタクト２３とアノードコンタクト２４が、矩形の画素１０の平面領域内の対角方向に配置されている。
　これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。また、半導体基板の表面側において、カソードコンタクト２３とアノードコンタクト２４が接近することによって、高電界領域２５よりも電界が高くなることを回避することができ、意図しないブレークダウンを抑制することができる。
＜８．第８実施の形態＞
　図１５は、本技術を適用した光検出素子としてのフォトダイオードアレイの第８実施の形態の構成例を示している。
　図１５のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図１５のBは、フォトダイオードアレイ１の半導体基板の断面図である。図１５のAは、半導体基板の表面側に相当する図１５のBの断面図における下面の平面図であり、図１５のBは、図１５のAのX-X線における断面図である。
　図１５のBに示される断面図では、半導体基板の裏面側界面に、暗電流抑制のための固定電荷膜２８が形成されており、図１５は、裏面照射型の構成例を示している。
　図１５に示される第８実施の形態では、図２に示した第１実施の形態の構成と比較して、N＋型第２半導体層２２と半導体基板の表面との間に、N＋型第２半導体層２２よりも不純物濃度の低いN型の第４半導体層７１（以下、N-型第４半導体層７１という。）が形成されている。また、N＋型第２半導体層２２と半導体基板の裏面との間に、N＋型第２半導体層２２よりも不純物濃度の低いN型の第５半導体層７２（以下、N-型第５半導体層７２という。）が形成されている。N-型第４半導体層７１とN-型第５半導体層７２の不純物濃度は、N＋型第２半導体層２２よりも低ければよく、同じ濃度である必要はない。
　N-型第４半導体層７１は、平面方向においては、図１５のAに示されるように、N＋型第２半導体層２２とP＋型第１半導体層２１の間に、同心矩形状に形成されている。N-型第５半導体層７２は、接するN＋型第２半導体層２２と同じ平面領域に形成されている。
　図１５の第８実施の形態のその他の構成は、図２に示した第１実施の形態の裏面照射型の構成と同様であるので、説明を省略する。
　N＋型第２半導体層２２と半導体基板の表面との間に、N＋型第２半導体層２２よりも不純物濃度が低いN-型第４半導体層７１を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面に接することを回避する。これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。
　N＋型第２半導体層２２と半導体基板の裏面との間に、N＋型第２半導体層２２よりも不純物濃度が低いN-型第５半導体層７２を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の裏面に接することを回避する。これにより、半導体基板の裏面で発生する暗電流が増倍されることを抑制することができる。
　なお、このように、N＋型第２半導体層２２の基板深さ方向に隣接してN-型第４半導体層７１およびN-型第５半導体層７２を配置する構造は、上述したその他の実施の形態にも適用することができる。
　図１６は、図３に示した分離部４３を有する第２実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図１６では、図３に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
　図１７は、図５に示した固定電荷膜２９を有する第３実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図１７では、図５に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
　図１８は、図９に示した、テーパ形状の分離部４３と、画素中央部に低濃度のN－型第３半導体層６１を有する第４実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図１８では、図９に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
　図１９は、図１１に示したテーパ形状の分離部４３と、画素中央部に低濃度のN－型第３半導体層６１を有する第４実施の形態のフォトダイオードアレイ１に、第８実施の形態の特徴的構成を追加した構成例を示す断面図である。
　図１９では、図１１に示したフォトダイオードアレイ１の高電界領域２５を形成するN＋型第２半導体層２２の基板深さ方向の長さが短くなり、N＋型第２半導体層２２の基板表面側と裏面側に隣接して、N-型第４半導体層７１およびN-型第５半導体層７２が追加されている。
　図１６乃至図１９のいずれの構成においても、N-型第４半導体層７１およびN-型第５半導体層７２を設けることにより、半導体基板の表面および裏面で発生する暗電流が増倍されることを抑制することができる。
＜９．第９実施の形態＞
　図２０は、本技術を適用した光検出素子としてのフォトダイオードアレイの第９実施の形態の構成例を示している。
　第９実施の形態については、図１５乃至図１９で示した第８実施の形態と比較して、説明する。
　図２０に示される第９実施の形態に係るフォトダイオードアレイ１では、図１５に示した第８実施の形態においてN＋型第２半導体層２２の基板表面側と基板裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２の領域に、P＋型第１半導体層２１よりも不純物濃度の低いP型の第６半導体層８１（以下、P-型第６半導体層８１という。）および第７半導体層８２（以下、P-型第７半導体層８２という。）が形成されている。
　なお、P-型第６半導体層８１とN＋型第２半導体層２２との間に、低濃度のN型（N-型）の第８半導体層８３（以下、N-型第８半導体層８３という。）が薄い膜厚で挿入されているが、このN-型第８半導体層８３は、P-型第６半導体層８１に置き換えてもよい。
　また、P-型第７半導体層８２の平面方向内側に、低濃度のN型（N-型）の第９半導体層８４（以下、N-型第９半導体層８４という。）が形成されているが、このN-型第９半導体層８４は、P-型第７半導体層８２に置き換えてもよい。
　図２１に示される第９実施の形態に係るフォトダイオードアレイ１は、図１６に示した第８実施の形態の構成例に対応する。図１６のN＋型第２半導体層２２の基板表面側と裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２が、図２１では、P-型第６半導体層８１およびP-型第７半導体層８２と、N-型第８半導体層８３およびN-型第９半導体層８４に置き換えられている。
　図２２に示される第９実施の形態に係るフォトダイオードアレイ１は、図１７に示した第８実施の形態の構成例に対応する。図１７のN＋型第２半導体層２２の基板表面側と裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２が、図２２では、P-型第６半導体層８１およびP-型第７半導体層８２と、N-型第８半導体層８３およびN-型第９半導体層８４に置き換えられている。
　図２３に示される第９実施の形態に係るフォトダイオードアレイ１は、図１８に示した第８実施の形態の構成例に対応する。図１８のN＋型第２半導体層２２の基板表面側と裏面側に隣接して形成されていたN-型第４半導体層７１およびN-型第５半導体層７２が、図２３では、P-型第６半導体層８１およびP-型第７半導体層８２と、N-型第８半導体層８３およびN-型第９半導体層８４に置き換えられている。なお、図２３において、N-型第９半導体層８４は、同型および同濃度のN－型第３半導体層６１として図示されている。
　図２４に示される第９実施の形態に係るフォトダイオードアレイ１は、図１９に示した第８実施の形態の構成例に対応する。図１９のN＋型第２半導体層２２の基板表面側に隣接して形成されていたN-型第４半導体層７１が、図２４では、P-型第６半導体層８１に置き換えられている。
　なお、図２１乃至図２３において、N-型第８半導体層８３および-型第９半導体層８４をそれぞれ、P-型第６半導体層８１およびP-型第７半導体層８２に置き換えてもよい点は、図２０と同様である。
　図２１乃至図２４の第９実施の形態によれば、N＋型第２半導体層２２と半導体基板の表面との間に、N＋型第２半導体層２２よりも不純物濃度が低いP-型第６半導体層８１を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面に接することを回避する。これにより、半導体基板の表面で発生する暗電流が増倍されることを抑制することができる。
　N＋型第２半導体層２２と半導体基板の裏面との間に、N＋型第２半導体層２２よりも不純物濃度が低いP-型第７半導体層８２を形成することにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の裏面に接することを回避する。これにより、半導体基板の裏面で発生する暗電流が増倍されることを抑制することができる。
＜１０．第１０実施の形態＞
　図２５は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１０実施の形態の構成例を示している。
　図２５のAは、フォトダイオードアレイ１の半導体基板の平面図であり、図２５のBは、フォトダイオードアレイ１の半導体基板の断面図である。図２５のAは、半導体基板の表面側に相当する図２５のBの断面図における下面の平面図であり、図２５のBは、図２５のAのX-X線における断面図である。
　図２５に示される第１０実施の形態は、図２１に示した第９実施の形態と比較して、N＋型第２半導体層２２の領域内の濃度分布が異なる。
　具体的には、図２１に示した第９実施の形態では、N＋型第２半導体層２２の領域内の不純物濃度が、均一に形成されていた。
　これに対して、図２５の第１０実施の形態では、基板深さ方向に対しては、基板裏面から基板表面に向かって不純物濃度が濃くなり、基板表面において、カソードコンタクト２３の不純物濃度となる。また、基板深さ方向に直交する平面方向に対しては、画素中央部から、画素境界に向かって不純物濃度が濃くなり、P＋型第１半導体層２１とN＋型第２半導体層２２との界面においては、高電界領域２５を形成するのに十分な高濃度となっている。
　平面方向に電位勾配を形成することにより、図７等で示した第４実施の形態と同様に、入射光の光電変換によって発生した電荷を、高電界領域２５に効率的に取り込むことができる。
　また、基板深さ方向に電位勾配を形成することにより、高電界領域２５で増倍された電荷を、カソードコンタクト２３に効率的に収集することができる。
＜１１．第１１実施の形態＞
　図２６は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１１実施の形態の構成例を示している。
　第１１実施の形態については、図２０乃至図２４で示した第９実施の形態と比較して、説明する。
　図２６に示される第１１実施の形態に係るフォトダイオードアレイ１では、図２０に示した第９実施の形態において、N＋型第２半導体層２２の基板裏面側に隣接して形成されていたP-型第７半導体層８２およびN-型第９半導体層８４が、低濃度のN型（N-型）の第１０半導体層９１（以下、N-型第１０半導体層９１という。）に置き換えられている。N-型第１０半導体層９１は、図２０のP-型第７半導体層８２およびN-型第９半導体層８４よりも、基板深さ方向の厚みが厚く形成されており、その分、高電界領域２５の基板深さ方向の領域長さが短く形成されている。
　このように、高電界領域２５の基板深さ方向の領域長さを短く形成し、基板表面および基板裏面から離すことにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面および裏面に接することを回避する。これにより、半導体基板の表面および裏面で発生する暗電流が増倍されることを抑制することができる。
　図２７に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２１に示した第９実施の形態の構成例に対応する。図２１においてN＋型第２半導体層２２の基板裏面側に隣接して形成されていたP-型第７半導体層８２およびN-型第９半導体層８４が、図２７では、N-型第１０半導体層９１に置き換えられている。また、画素１０の境界に形成されている分離部４３が、基板表面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
　図２８に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２２に示した第９実施の形態の構成例に対応する。図２２において画素１０の境界に形成されている分離部４３が、図２８では、基板裏面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
　図２９に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２３に示した第９実施の形態の構成例に対応する。図２３においてN＋型第２半導体層２２の基板裏面側に隣接して形成されていたN－型第３半導体層６１およびP-型第７半導体層８２が、図２９では、N-型第１０半導体層９１に置き換えられている。また、画素１０の境界に形成されている分離部４３が、基板表面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
　図３０に示される第１１実施の形態に係るフォトダイオードアレイ１は、図２４に示した第９実施の形態の構成例に対応する。図２３においてN＋型第２半導体層２２の基板裏面側に隣接して形成されていたN-型第５半導体層７２が、図３０では、P-型第７半導体層８２に置き換えられている。また、画素１０の境界に形成されている分離部４３が、基板裏面側から、高電界領域２５の基板深さ方向の領域長さに対応して形成されている。
　図２６乃至図３０の第１１実施の形態によれば、高電界領域２５の基板深さ方向の領域長さを短く形成し、基板表面および基板裏面から離すことにより、高電界領域２５を形成するP＋型第１半導体層２１とN＋型第２半導体層２２の界面が、半導体基板の表面および裏面に接することを回避する。これにより、半導体基板の表面および裏面で発生する暗電流が増倍されることを抑制することができる。高電界領域２５の領域面積が小さくなるほど、DCRが改善することができるので、DCRを向上させることができる。
＜１２．第１２実施の形態＞
　図３１乃至図３８で説明する第１２乃至第１５実施の形態は、光の入射面側にOCL(On Chip Lenz)を追加した構成例を示している。図３１乃至図３８において、半導体基板内の構成については、図２１に示した第９実施の形態の構成を採用した例で説明するが、その他の実施の形態の構成も採用可能である。
　図３１は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１２実施の形態の構成例を示している。
　図３１のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図であり、図３１のBは、図３１のAのX-X線における断面図である。
　図３１の第１２実施の形態では、配線層１０２が形成された半導体基板の表面側に、OCL１０１が、１画素単位に形成されている。したがって、図３１のフォトダイオードアレイ１は、光の入射面が半導体基板の表面である表面照射型の例である。なお、図３１のAの平面図では、配線層１０２の図示は省略されている。
　このように、光の入射面側に、OCL１０１を形成することで、入射光を、高電界領域２５に効率的に取り込むことができ、感度を向上させることができる。
　図３２は、裏面照射型とした場合の第１２実施の形態に係るフォトダイオードアレイ１の構成例を示している。
　第１２実施の形態において、光の入射面を半導体基板の裏面とした場合、裏面の固定電荷膜２８の上面に、OCL１０１が、１画素単位に形成される。半導体基板裏面の画素境界には、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの金属材料を用いた画素間遮光膜１０３も設けられている。
　光の入射面が半導体基板の裏面である裏面照射型とした場合には、光路上に配線層１０２が存在しないので、配線層１０２による光のケラレを抑制することができ、さらに感度を向上させることができる。
＜１３．第１３実施の形態＞
　図３３は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１３実施の形態の構成例を示している。
　図３３のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図にOCLを重ねた図であり、図３３のBは、図３３のAのX-X線における断面図である。
　図３３の第１３実施の形態は、光の入射面が半導体基板の裏面である裏面照射型の例であり、図３２に示した裏面照射型の第１２実施の形態とは、OCLの構成が異なる。
　具体的には、図３２の第１２実施の形態では、１画素に対して１個のOCL１０１が形成されていたのに対して、図３３の第１３実施の形態では、１画素に対して２ｘ２（２行２列）の４個のOCL１１１が形成されている。
　このように、１画素に対して複数のOCL１１１を形成する構成とすることで、入射光を、画素境界の近傍に形成される高電界領域２５に集めることができる。すなわち、入射光を高電界領域２５に効率的に取り込むことができるので、感度を向上させることができる。
　なお、図３３は、１画素に対して４個のOCL１１１を配置した例であるが、１画素に対して配置するOCL１１１の個数および配列はこれに限られず、任意である。
＜１４．第１４実施の形態＞
　図３４は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１４実施の形態の構成例を示している。
　図３４のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図にOCLを重ねた図であり、図３４のBは、図３４のAのX-X線における断面図である。
　図３４の第１４実施の形態は、光の入射面が半導体基板の裏面である裏面照射型の例であり、図３２に示した裏面照射型の第１２実施の形態とは、OCLの構成が異なる。
　具体的には、図３２の第１２実施の形態では、１画素に対して１個のOCL１０１が形成されていたのに対して、図３４の第１４実施の形態では、２ｘ２の４画素に対して１個のOCL１２１が形成されている。
　このように、複数画素に対して１個のOCL１２１を形成する構成とすることで、高電界領域２５の面積を増やすことができ、光の利用効率を向上させることができる。
　なお、フォトダイオードアレイ１を、複数画素に対して１個のOCL１２１を形成する構成とした場合、図３５に示されるように、１個のOCL１２１の下方の分離部４３には、金属膜４２を埋め込まないことが好ましい。図３４と図３５は、１個のOCL１２１の下方の分離部４３に金属膜４２を有するか否かのみが異なる。２ｘ２の４画素に対して１個のOCL１２１が形成される配置の場合、図３４のAに示されるように、OCL１２１の外周を囲む２ｘ２の矩形の分離部４３には、金属膜４２が埋め込まれているが、OCL１２１下方となる２ｘ２の矩形の内側の分離部４３には、金属膜４２が省略されている。これにより、OCL１２１で集光された光のケラレを抑制することができる。
　図３４および図３５は、２ｘ２の４画素に対して１個のOCL１２１を配置した例であるが、１個のOCL１２１を配置する画素１０の個数および配列はこれに限られず、任意である。
　例えば、図３６は、１ｘ２（１行２列）の２画素に対して１個のOCL１２１を配置した例を示している。この場合、１個のOCL１２１の平面形状が略長方形となる。
　図３６においても、１個のOCL１２１の外周を囲む１ｘ２画素の矩形の分離部４３には、金属膜４２が埋め込まれているが、OCL１２１下方となる１ｘ２画素の矩形の内側の分離部４３には、金属膜４２が省略されている。これにより、OCL１２１で集光された光のケラレを抑制することができる。
　また、複数画素に対して１個のOCL１２１を配置する場合の画素１０の平面形状も、正方形以外の形状、例えば、長方形や円形でもよい。
　図３７は、画素１０の平面形状が長方形であり、長方形の画素１０の２画素に対して１個のOCL１２１を配置した例を示している。この場合、１個のOCL１２１の平面形状が略正方形となる。
　図３７においても、１個のOCL１２１の外周を囲む１ｘ２画素の矩形の分離部４３には、金属膜４２が埋め込まれているが、OCL１２１下方となる１ｘ２画素の矩形の内側の分離部４３には、金属膜４２が省略されている。これにより、OCL１２１で集光された光のケラレを抑制することができる。
＜１５．第１５実施の形態＞
　図３８は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１５実施の形態の構成例を示している。
　図３８のAは、フォトダイオードアレイ１の半導体基板の表面側の平面図にOCLを重ねた図であり、図３８のBは、図３８のAのX-X線における断面図である。
　図３８の第１４実施の形態は、１画素毎に１個のOCL１０１が形成された裏面照射型のフォトダイオードアレイ１である図３２の第１２実施の形態と、半導体基板の表面側に形成された配線層１０２内の構成が異なる。
　具体的には、図３８の配線層１０２では、２ｘ２の４画素で光電変換された光信号が、１画素の信号として出力されるように、２ｘ２の４画素単位で、カソードコンタクト２３どうしが接続されるとともに、アノードコンタクト２４どうしが接続されている。
　このように、隣接する複数画素で１つの信号出力とすることで、高感度化を図ることができる。
＜１６．第１６実施の形態＞
　図３９は、本技術を適用した光検出素子としてのフォトダイオードアレイの第１６実施の形態の構成例を示している。
　図３９に示される第１６実施の形態は、図１７に示した第８実施の形態の構成に、読み出し回路領域を、半導体基板の表面側に追加した構成である。
　具体的には、図３９の第１６実施の形態では、図１７に示した第８実施の形態おけるN-型第４半導体層７１が拡張されており、そのN-型第４半導体層７１内に、N-型第４半導体層７１と反対の導電型（P型）の低い不純物濃度で、ウェル１５１（以下、P-型ウェル１５１という。）が形成されている。P-型ウェル１５１には、２個のソース・ドレイン領域１５２とゲート電極１５３とからなるトランジスタTr１が形成されている。２個のソース・ドレイン領域１５２の一方は、図中、右側のカソードコンタクト２３と接続されている。図中、左側のカソードコンタクト２３は、不図示のP-型ウェル１５１のトランジスタTr１と接続されている。
　このように、複数のトランジスタからなる読み出し回路領域と高電界領域２５を、基板深さ方向に縦積みすることにより、読み出し回路領域と高電界領域２５を平面方向に並べた構成と比較して、面積利用効率を高め、画素サイズを小さくすることができる。
　読み出し回路領域は、複数画素で共有されてもよい。
　図４０は、読み出し回路領域が複数画素で共有される場合の構成例を示している。
　図４０のAは、読み出し回路領域が複数画素で共有される場合のフォトダイオードアレイ１の半導体基板の断面図であり、図４０のBは、読み出し回路領域が複数画素で共有される場合のフォトダイオードアレイ１の平面図である。図４０のAの断面図は、図４０のBの１点鎖線で示される部分に相当する。
　図４０のAに示されるように、図３９におけるトランジスタTr１の２個のソース・ドレイン領域１５２の一方が、N＋型第２半導体層２２に置き換えられ、N＋型第２半導体層２２の上面に暗電流抑制のためのピニング層１７１が形成されている。ピニング層１７１は、N＋型第２半導体層２２と反対の導電型であるP型の半導体層で形成される。トランジスタTr１のゲート電極１５３に供給される電圧を制御することによって、N＋型第２半導体層２２に対する信号の蓄積と読み出しが切り替えられる。
　図４０のBに示されるように、トランジスタTr１は、２ｘ２（２行２列）の４画素の中央部に配置され、４画素で共有される。また、４ｘ２（４行２列）の８画素の四隅に、アノードコンタクト２４が配置され、４ｘ２の８画素の中央部に、P-型ウェル１５１の電圧を制御するコンタクト１７２が配置される。コンタクト１７２には、例えば、０V等の所定の電圧が供給される。４ｘ２の８画素の外周部には、信号読み出し用のトランジスタTr１以外の複数の制御用トランジスタTr２が配置される。
　このように、読み出し回路領域と高電界領域２５を基板深さ方向に縦積みする構成において、読み出し回路領域を複数画素で共有することで、さらに面積利用効率を高め、画素サイズを小さくすることができる。
＜１７．第１の製造方法＞
　次に、図４１を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第１の製造方法について説明する。この第１の製造方法は、例えば、図１および図２に示した第１実施の形態に適用することができる。
　初めに、リン（P）等のN型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、N＋型のウェル２１１（以下、N＋型ウェル２１１という。）が形成される。
　次に、P＋型第１半導体層２１の形成領域に合わせてパターニングされたマスク２１２を用いて、ボロン（B）等のP型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、P＋型第１半導体層２１が形成される。P＋型第１半導体層２１が形成される領域は、例えば、図１のAの平面図のように、画素１０の境界およびその近傍の外周部に相当する。形成されたP＋型第１半導体層２１以外のN＋型ウェル２１１の領域が、N＋型第２半導体層２２となる。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
　半導体基板の深さ方向にイオン注入を複数回行うことにより、N＋型ウェル２１１およびP＋型第１半導体層２１を形成する方法では、図４１において濃淡で示されるように、N＋型ウェル２１１およびP＋型第１半導体層２１の各領域において深さ方向に濃度差が発生するが、N＋型ウェル２１１の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましい。また、P＋型第１半導体層２１の不純物濃度としては、N＋型ウェル２１１の不純物濃度よりも高い濃度が好ましい。
　その後、裏面側界面の全領域にP型不純物がイオン注入されることにより、裏面側界面の全領域にP＋型第１半導体層２１が形成される。なお、P型不純物のイオン注入は、裏面側界面の全領域ではなく、マスクを用いて、N＋型第２半導体層２２の領域のみでもよい。あるいはまた、図２に示したように、裏面側界面に暗電流抑制のための固定電荷膜２８を形成する場合には、固定電荷膜２８に正孔が蓄積されるため、裏面側界面の全領域をP＋型第１半導体層２１とせずに、固定電荷膜２８を追加形成してもよい。
　次に、半導体基板の表面側界面に、カソードコンタクト２３およびアノードコンタクト２４が形成される。
　以上のようにして、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成することができる。
＜１８．第２の製造方法＞
　次に、図４２を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第２の製造方法について説明する。この第２の製造方法は、図３の第２実施の形態のように、画素１０の境界に、分離部４３を設ける場合に適用できる。
　初めに、リン（P）等のN型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、N＋型のウェル２２１（以下、N＋型ウェル２２１という。）が形成される。
　次に、N＋型ウェル２２１内の画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、P型のイオンを含む酸化膜２２２が埋め込まれ、熱拡散によってP＋型第１半導体層２１が形成される。形成されたP＋型第１半導体層２１以外のN＋型ウェル２２１の領域が、N＋型第２半導体層２２となる。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
　N＋型ウェル２２１の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましい。また、P＋型第１半導体層２１の不純物濃度としては、N＋型ウェル２２１の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生してもよい。
　その後の工程は、図４１を参照して説明した第１の製造方法と同様である。
　すなわち、裏面側界面の全領域、または、N＋型第２半導体層２２の領域のみに、P型不純物がイオン注入され、裏面側界面の全領域にP＋型第１半導体層２１が形成される。あるいはまた、裏面側界面の全領域をP＋型第１半導体層２１とする工程は省略されて、裏面界面に固定電荷膜２８が形成される。そして、半導体基板の表面側界面に、カソードコンタクト２３およびアノードコンタクト２４が形成される。
　酸化膜２２２は、分離部４３を構成する絶縁膜４１としてそのまま残される。分離部４３として絶縁膜４１の内側に金属膜４２を設ける場合には、さらに、絶縁膜４１としての酸化膜２２２の一部を開口して、金属材料が埋め込まれる。
＜１９．第３の製造方法＞
　次に、図４３を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第３の製造方法について説明する。この第３の製造方法も、画素１０の境界に、分離部４３を設ける場合の製造方法である。
　図４２で説明した第２の製造方法では、最初に、リン（P）等のN型不純物のイオン注入を半導体基板の深さ方向に複数回行うことにより、N＋型ウェル２２１を形成した。第３の製造方法では、半導体基板にN＋型ウェル２２１を形成する代わりに、高濃度のN型（N＋）の半導体基板２３１が用いられる。それ以外の方法は、図４１で説明した第２の製造方法と同様である。
　N＋型の半導体基板２３１の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましく、P＋型第１半導体層２１の不純物濃度としては、N＋型の半導体基板２３１の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生する。
　その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２０．第４の製造方法＞
　次に、図４４を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第４の製造方法について説明する。この第４の製造方法も、画素１０の境界に、分離部４３を設ける場合の製造方法である。
　初めに、半導体基板２６１に対して、画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、N型のイオンを含む第１酸化膜２６２が埋め込まれ、熱拡散によってN＋型の半導体層２６３が形成される。
　次に、形成されたN型のイオンを含む第１酸化膜２６２が除去され、その除去された部分に、P型のイオンを含む第２酸化膜２６４が埋め込まれ、熱拡散によってP＋型の半導体層２１が形成される。形成されたP＋型第１半導体層２１以外のN＋型の半導体層２６３の領域が、N＋型第２半導体層２２となる。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
　N＋型第２半導体層２２の不純物濃度は、例えば１０15乃至１０17/ｃｍ3程度に制御されることが好ましく、P＋型第１半導体層２１の不純物濃度としては、N＋型第２半導体層２２の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１およびN＋型第２半導体層２２は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生してもよい。
　その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２１．第５の製造方法＞
　次に、図４５を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第５の製造方法について説明する。この第５の製造方法も、画素１０の境界に、分離部４３を設ける場合の製造方法である。
　初めに、半導体基板２６１に対して、画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、N型のイオンを含む第１酸化膜２６２が埋め込まれる。
　次に、半導体基板２６１に対して、画素１０の境界およびその近傍の外周部に相当する領域の基板深さ方向に、P型のイオンを含む第２酸化膜２６４が埋め込まれる。P型のイオンを含む第２酸化膜２６４が埋め込まれる領域は、N型のイオンを含む第１酸化膜２６２を埋め込んだ領域と異なる領域であり、N型のイオンを含む第１酸化膜２６２が埋め込まれた領域と、P型のイオンを含む第２酸化膜２６４が埋め込まれた領域のそれぞれが、分離部４３の絶縁膜４１の領域に対応する。
　次に、熱拡散を行うことにより、P＋型の半導体層２１とN＋型第２半導体層２２が形成される。以上により、半導体基板の深さ方向に高電界領域２５を形成することができる。
　N＋型第２半導体層２２の不純物濃度は、好ましくは例えば１０15乃至１０17/ｃｍ3程度に制御され、P＋型第１半導体層２１の不純物濃度としては、N＋型第２半導体層２２の不純物濃度よりも高い濃度が好ましい。熱拡散によって形成されたP＋型第１半導体層２１およびN＋型第２半導体層２２は、基板深さ方向に直交する横方向に、キャリア移動に影響のない範囲内で濃度差が発生してもよい。
　その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２２．第６の製造方法＞
　次に、図４６を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第６の製造方法について説明する。この第６の製造方法は、図９に示した第４実施の形態のように、テーパ形状の分離部４３を基板表面側から掘り込んで形成する場合の製造方法である。
　初めに、図４６のAに示されるように、低濃度のN型（N－）の半導体基板２８１の表面側から所定の深さで掘り込むことにより、トレンチ２８２が形成される。トレンチ２８２は、表面側の開口面積が広く、底部となる裏面側の開口面積が狭いテーパ形状で作製される。
　次に、図４６のBに示されるように、トレンチ２８２の側面から、リン（P）等のN型不純物のイオン注入を行うことにより、N＋型第２半導体層２２が、トレンチ２８２の側面に沿って形成される。
　次に、図４６のCに示されるように、トレンチ２８２の側面から、N＋型第２半導体層２２よりも浅い基板内に、ボロン（B）等のP型不純物のイオン注入を行うことにより、P＋型第１半導体層２１が形成される。イオン注入には、例えば、プラズマドーピングによって浅く打ち込むことで、電界をより付けやすくすることができる。
　次に、図４６のDに示されるように、トレンチ２８２の内部に、酸化膜４１を埋め込むことにより、分離部４３が形成される。分離部４３として金属膜４２も設ける場合には、酸化膜４１を埋め込んだ後に、酸化膜４１の一部を開口して、金属膜４２が埋め込まれる。
　その後の工程は、図４１で説明した第１の製造方法と同様である。
＜２３．第７の製造方法＞
　次に、図４７および図４８を参照して、フォトダイオードアレイ１の半導体基板に、P＋型第１半導体層２１およびN＋型第２半導体層２２を形成する第７の製造方法について説明する。この第７の製造方法は、図２４に示した第９実施の形態のように、テーパ形状の分離部４３を基板裏面側から掘り込んで形成する場合の製造方法である。
　テーパ形状の分離部４３を基板裏面側から掘り込んで形成する場合、例えば、図４７のAに示されるように、低濃度のN型（N－）の半導体基板３０１の表面側に、カソードコンタクト２３、アノードコンタクト２４、アノードコンタクト２４の周囲のP-型第６半導体層８１などが、最初に形成される。その後、カソードコンタクト２３およびアノードコンタクト２４等が形成された基板表面上に、配線層３０２が形成される。
　配線層３０２を形成した後、図４７のBに示されるように、半導体基板３０１の上下が反転され、半導体基板３０１の裏面側から、所定の深さでトレンチ３１１が形成される。
　次に、図４７のCに示されるように、トレンチ３１１の側面から、リン（P）等のN型不純物のイオン注入を行うことにより、N＋型第２半導体層２２が形成される。
　次に、図４８のAに示されるように、トレンチ３１１の側面から、N＋型第２半導体層２２よりも浅い基板内に、ボロン（B）等のP型不純物のイオン注入を行うことにより、P＋型第１半導体層２１が形成される。イオン注入には、例えば、プラズマドーピングによって浅く打ち込むことで、電界をより付けやすくすることができる。
　次に、図４８のBに示されるように、トレンチ３１１の側面および底面と、トレンチ３１１が形成されていない半導体基板３０１の裏面界面に、固定電荷膜２９が形成される。この固定電荷膜２９は、例えば、ＨｆＯ2、Ａｌ2Ｏ3等の膜とされる。
　次に、図４８のCに示されるように、トレンチ３１１の内部に、酸化膜４１が埋め込まれ、分離部４３が形成される。分離部４３として金属膜４２も設ける場合には、酸化膜４１を埋め込んだ後に、酸化膜４１の一部を開口して、金属膜４２が埋め込まれる。
　以上のようにして、基板裏面側から形成したテーパ形状の分離部４３を有するフォトダイオードアレイ１を製造することができる。
＜２４．まとめ＞
　以上説明したように、第１乃至第１６実施の形態に係るフォトダイオードアレイ１は、マトリクス状に配置された複数の画素１０を備え、画素境界近傍の外周部に形成された第１導電型（例えば、P型）の第１半導体層（P＋型第１半導体層２１）と、平面視において第１半導体層の内側に形成された、第１導電型と反対の第２導電型（例えば、N型）の第２半導体層（N＋型第２半導体層２２）とを備え、逆バイアス電圧が印加されたときに第１半導体層と第２半導体層とで形成される高電界領域２５が基板の深さ方向に形成されるように構成される。
　基板深さ方向（縦方向）に高電界領域２５を形成するため、ガードリングを設けずに、平面方向に小面積で高電界領域２５を形成することができるので、画素サイズを小さくすることができる。
　さらに、フォトダイオードアレイ１において、画素境界に分離部４３を形成した場合には、電気的及び光学的なクロストークを低減することができる。
　高電界領域２５が基板の深さ方向に形成される第１導電型（例えば、P型）の第１半導体層（P＋型第１半導体層２１）と、第２導電型（例えば、N型）の第２半導体層（N＋型第２半導体層２２）は、上述した第１乃至第７の製造方法のいずれかを用いて形成することができる。
　基板深さ方向（縦方向）に高電界領域２５を形成可能なAPDをマトリクス状に配置したフォトダイオードアレイ１は、例えば、フォトンカウンタや、TOF（Time of Flight）センサの受光素子に用いることができる。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　マトリクス状に配置された複数の画素を備え、
　前記画素は、
　　画素境界近傍の外周部に形成された第１導電型の第１半導体層と、
　　平面視において前記第１半導体層の内側に形成された、前記第１導電型と反対の第２導電型の第２半導体層と
　を備え、
　逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
　光検出素子。
（２）
　画素境界に、隣接する画素間を絶縁分離する分離部をさらに備え、
　前記高電界領域は、前記分離部に隣接して形成されるように構成された
　前記（１）に記載の光検出素子。
（３）
　平面視において前記第２半導体層の内側に、前記第２半導体層よりも不純物濃度が低い前記第２導電型の第３半導体層をさらに備える
　前記（１）または（２）に記載の光検出素子。
（４）
　前記第２半導体層は、前記基板の表面に向かって不純物濃度が濃くなる電位勾配を有する
　前記（１）乃至（３）のいずれかに記載の光検出素子。
（５）
　前記第２半導体層の前記基板の深さ方向に隣接して、不純物濃度が低い前記第１導電型または前記第２導電型の第４半導体層をさらに備える
　前記（１）乃至（４）のいずれかに記載の光検出素子。
（６）
　前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第２導電型である
　前記（５）に記載の光検出素子。
（７）
　前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第２導電型である
　前記（５）または（６）に記載の光検出素子。
（８）
　前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第１導電型である
　前記（５）に記載の光検出素子。
（９）
　前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第１導電型である
　前記（５）または（８）に記載の光検出素子。
（１０）
　前記基板の表面に形成された前記第１導電型のウェル内に、読み出し回路をさらに備える
　前記（１）乃至（９）のいずれかに記載の光検出素子。
（１１）
　前記読み出し回路は、複数の画素で共有される
　前記（１０）に記載の光検出素子。
（１２）
　前記第２半導体層に隣接し、かつ、前記基板の表面に、前記第１導電型の第５半導体層をさらに備える
　前記（１０）または（１１）に記載の光検出素子。
（１３）
　前記読み出し回路は、ゲート電極を制御することによって、信号の蓄積と読み出しを切り替える
　前記（１０）乃至（１２）のいずれかに記載の光検出素子。
（１４）
　マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、
　平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、
　逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
　光検出素子の製造方法。
（１５）
　前記第２導電型のウェル内の前記画素の境界近傍の外周部に、第１導電型のイオン注入を行うことによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
　前記（１４）に記載の光検出素子の製造方法。
（１６）
　前記第２導電型のウェルは、前記基板にイオン注入を行うことによって形成される
　前記（１５）に記載の光検出素子の製造方法。
（１７）
　前記第２導電型のウェルとして、前記第２導電型の前記基板が用いられる
　前記（１５）に記載の光検出素子の製造方法。
（１８）
　前記第２導電型のイオンを含んだ第１酸化膜を埋め込み、熱拡散によって前記第２半導体層を形成した後、前記第１酸化膜を除去して、その除去された部分に、前記第１導電型のイオンを含んだ第２酸化膜を埋め込み、熱拡散によって前記第１半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
　前記（１５）に記載の光検出素子の製造方法。
（１９）
　前記第１導電型のイオンを含んだ第１酸化膜を埋め込み、前記第２導電型のイオンを含んだ第２酸化膜を前記第１酸化膜とは別の領域に埋め込み、熱拡散によって前記第１半導体層と前記第２半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
　前記（１５）に記載の光検出素子の製造方法。
（２０）
　前記基板の前記画素の境界に、前記基板の所定の深さまで掘り込んだトレンチを形成し、前記トレンチの側面から前記第１導電型のイオン注入と前記第２導電型のイオン注入を行うことで、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
　前記（１５）に記載の光検出素子の製造方法。
　１　フォトダイオードアレイ，　１０　画素，　２１　第１半導体層（P＋型第１半導体層），　２２　第２半導体層（N＋型第２半導体層），　２３　コンタクト（カソードコンタクト），　２４　コンタクト（アノードコンタクト），　２５　高電界領域，　２８，２９　固定電荷膜，　４１　酸化膜，　４２　金属膜，　４３　分離部，　６１　第３半導体層（N－型第３半導体層），　７１　第４半導体層（N-型第４半導体層），　７２　第５半導体層（N-型第５半導体層），　８１　第６半導体層（P-型第６半導体層），　８２　第７半導体層（P-型第７半導体層），　８３　第８半導体層（N-型第９半導体層），　９１　第１０半導体層（N-型第１０半導体層），　１５１　ウェル（P-型ウェル），　１５３　ゲート電極，　１７１　ピニング層，　１７２　コンタクト，　２１１　ウェル（N＋型ウェル），　２２１　ウェル（N＋型ウェル），　２２２　酸化膜，　２３１，２６１　半導体基板，　２６２　第１酸化膜，　２６３　半導体層，　２６４　第２酸化膜，　２８１　半導体基板，　２８２，３１１　トレンチ

Claims (20)

  1. 　マトリクス状に配置された複数の画素を備え、
    　前記画素は、
    　　画素境界近傍の外周部に形成された第１導電型の第１半導体層と、
    　　平面視において前記第１半導体層の内側に形成された、前記第１導電型と反対の第２導電型の第２半導体層と
    　を備え、
    　逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
    　光検出素子。
  2. 　画素境界に、隣接する画素間を絶縁分離する分離部をさらに備え、
    　前記高電界領域は、前記分離部に隣接して形成されるように構成された
    　請求項１に記載の光検出素子。
  3. 　平面視において前記第２半導体層の内側に、前記第２半導体層よりも不純物濃度が低い前記第２導電型の第３半導体層をさらに備える
    　請求項１に記載の光検出素子。
  4. 　前記第２半導体層は、前記基板の表面に向かって不純物濃度が濃くなる電位勾配を有する
    　請求項１に記載の光検出素子。
  5. 　前記第２半導体層の前記基板の深さ方向に隣接して、不純物濃度が低い前記第１導電型または前記第２導電型の第４半導体層をさらに備える
    　請求項１に記載の光検出素子。
  6. 　前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第２導電型である
    　請求項５に記載の光検出素子。
  7. 　前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第２導電型である
    　請求項５に記載の光検出素子。
  8. 　前記第４半導体層は、前記第２半導体層に対して前記基板の表面側に隣接し、前記第１導電型である
    　請求項５に記載の光検出素子。
  9. 　前記第４半導体層は、前記第２半導体層に対して前記基板の裏面側に隣接し、前記第１導電型である
    　請求項５に記載の光検出素子。
  10. 　前記基板の表面に形成された前記第１導電型のウェル内に、読み出し回路をさらに備える
    　請求項１に記載の光検出素子。
  11. 　前記読み出し回路は、複数の画素で共有される
    　請求項１０に記載の光検出素子。
  12. 　前記第２半導体層に隣接し、かつ、前記基板の表面に、前記第１導電型の第５半導体層をさらに備える
    　請求項１０に記載の光検出素子。
  13. 　前記読み出し回路は、ゲート電極を制御することによって、信号の蓄積と読み出しを切り替える
    　請求項１２に記載の光検出素子。
  14. 　マトリクス状に配置される画素の境界近傍の外周部に、第１導電型の第１半導体層を形成し、
    　平面視において前記第１半導体層の内側に、前記第１導電型と反対の第２導電型の第２半導体層を形成し、
    　逆バイアス電圧が印加されたときに前記第１半導体層と前記第２半導体層とで形成される高電界領域が、基板の深さ方向に形成されるように構成された
    　光検出素子の製造方法。
  15. 　前記第２導電型のウェル内の前記画素の境界近傍の外周部に、第１導電型のイオン注入を行うことによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
    　請求項１４に記載の光検出素子の製造方法。
  16. 　前記第２導電型のウェルは、前記基板にイオン注入を行うことによって形成される
    　請求項１５に記載の光検出素子の製造方法。
  17. 　前記第２導電型のウェルとして、前記第２導電型の前記基板が用いられる
    　請求項１５に記載の光検出素子の製造方法。
  18. 　前記第２導電型のイオンを含んだ第１酸化膜を埋め込み、熱拡散によって前記第２半導体層を形成した後、前記第１酸化膜を除去して、その除去された部分に、前記第１導電型のイオンを含んだ第２酸化膜を埋め込み、熱拡散によって前記第１半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
    　請求項１４に記載の光検出素子の製造方法。
  19. 　前記第１導電型のイオンを含んだ第１酸化膜を埋め込み、前記第２導電型のイオンを含んだ第２酸化膜を前記第１酸化膜とは別の領域に埋め込み、熱拡散によって前記第１半導体層と前記第２半導体層を形成することによって、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
    　請求項１４に記載の光検出素子の製造方法。
  20. 　前記基板の前記画素の境界に、前記基板の所定の深さまで掘り込んだトレンチを形成し、前記トレンチの側面から前記第１導電型のイオン注入と前記第２導電型のイオン注入を行うことで、前記外周部の前記第１半導体層と、その内側の前記第２半導体層とを形成する
    　請求項１４に記載の光検出素子の製造方法。
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