JP2020161775A

JP2020161775A - 光検出器

Info

Publication number: JP2020161775A
Application number: JP2019062852A
Authority: JP
Inventors: 貴士白野; Takashi Shirono; 達也可部; Tatsuya Kabe; 三佳森; Mitsuyoshi Mori
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2019-03-28
Filing date: 2019-03-28
Publication date: 2020-10-01

Abstract

【課題】光子検出効率を向上することができる光検出器を提供する。【解決手段】複数の画素１１がアレイ状に配置された画素アレイ１０を備える光検出器１であって、画素１１は、第１導電型の第１半導体層１２と、第１半導体層１２内に形成された、第２導電型の第２半導体層１５と、第２半導体層１５と接合する第３半導体層１６と、を含み、第２半導体層１５及び第３半導体層１６は、アバランシェ増倍によって電荷が増倍される増倍領域１７を形成し、画素アレイ１０は、互いに隣接する画素１１を電気的に分離する第１分離領域１９と、第１半導体層１２内の、平面視で、第１分離領域１９の少なくとも一部に重なる位置に形成された、第１半導体層１２よりも不純物濃度の高い第１導電型の接続領域１４と、平面視で、第１分離領域１９の少なくとも一部に重なる位置に形成された、接続領域１４に接続する第１電極１３と、を含む。【選択図】図４

Description

本発明は、光検出器に関し、特に微弱な光を検出することが可能な光検出器に関する。

近年、医療、通信、バイオ、化学、監視、車載、及び、放射線検出など多岐に渡る分野において、高感度な光検出器が利用されている。高感度な光検出器の一つとして、アバランシェフォトダイオード（ＡＰＤ：ＡｖａｌａｎｃｈｅＰｈｏｔｏｄｉｏｄｅ）が知られている。アバランシェフォトダイオードは、光電変換によって発生した信号電荷を、アバランシェ降伏（ブレークダウン）を用いて増倍（アバランシェ増倍）することで光の検出感度が高められたフォトダイオードである。

特開２０１８−１９０４０号公報

本開示は、光子検出効率を向上することができる光検出器を提供する。

本開示の一態様に係る光検出器は、複数の画素がアレイ状に配置された画素アレイを備える光検出器であって、前記複数の画素のそれぞれは、第１面及び前記第１面と対面する第２面を有する、第１導電型の第１半導体層と、前記第１半導体層内に形成された、前記第１面に接する、前記第１導電型と異なる第２導電型の第２半導体層と、前記第１半導体層内の、前記第２半導体層よりも前記第２面側に形成された、前記第１半導体層よりも不純物濃度の高い前記第１導電型の第３半導体層であって、前記第２半導体層と接合する第３半導体層と、を含み、前記第２半導体層及び前記第３半導体層は、アバランシェ増倍によって電荷が増倍される増倍領域を形成し、前記画素アレイは、互いに隣接する画素を電気的に分離する第１分離領域と、前記第１半導体層内の、前記画素アレイの平面視で、前記第１分離領域の少なくとも一部に重なる位置に形成された、前記第２面に接する、前記第１半導体層よりも不純物濃度の高い前記第１導電型の接続領域と、前記画素アレイの平面視で、前記第１分離領域の少なくとも一部に重なる位置に形成された、前記接続領域に接続する第１電極と、を含む。

本開示によれば、光子検出効率を向上することができる。

図１は、実施の形態１に係る光検出器の分解斜視図である。図２は、実施の形態１に係る光検出器の平面図である。図３は、実施の形態１に係る画素アレイの平面図である。図４は、実施の形態１に係る画素アレイの拡大断面図である。図５は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。図６は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。図７は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。図８は、実施の形態２に係る光検出器の平面図である。図９は、実施の形態２に係る画素アレイの平面図である。図１０は、実施の形態２に係る画素アレイの拡大断面図である。図１１は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。図１２は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。図１３は、実施の形態１に係る画素アレイの製造手順の一例を示す模式図である。

（本開示の一態様を得るに至った経緯）
ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどの光検出器を高感度化するための素子として、高電界が発生するＰＮ接合を有し、アバランシェ増倍を利用したアバランシェフォトダイオードが知られている（例えば、特許文献１参照）。

発明者は、アバランシェフォトダイオードを有する複数の画素がアレイ状に配置された画素アレイを備える光検出器において、光子検出効率を向上すべく鋭意検討、実験を行った。そして、発明者は、アバランシェ増倍によって増倍される信号電荷を生成する光電変換が起こる領域への光の入射が、画素に電圧を印加するための電極により制限されることで、光検出効率の向上が阻害される知見を得た。発明者は、この知見に基づき、さらに鋭意検討、実験を重ね、下記検出器に想到した。

上記構成の光検出器によると、画素に電圧を印加するための第１電極は、アバランシェ増倍によって増倍される信号電荷を生成しない第１分離領域の少なくとも一部に、画素アレイの平面視で重なる位置に配置される。このため、上記構成の光検出器によると、第１電極による、アバランシェ増倍によって増倍される信号電荷を生成する光電変換が起こる領域への光の入射の制限を抑制することができる。従って、上記構成の光検出器によると、光子検出効率を向上することができる。

また、前記複数の画素のそれぞれは、前記第１半導体層内に形成された、前記第１面に接する前記第２導電型のウエルであって、１以上のトランジスタが形成されたウエルを含み、前記第１分離領域は、さらに、前記複数の画素のそれぞれにおいて、前記第１半導体層のうちの、前記画素アレイの平面視で前記第３半導体層に重なる第１領域と、前記画素アレイの平面視で前記ウエルに重なる第２領域とをも電気的に分離するとしてもよい。

これにより、１の画素の第１領域において光電変換により発生した信号電荷による、ウエル内に形成されたトランジスタへの電気的影響を抑制することができる。

また、１以上のトランジスタを有する回路領域と、前記画素アレイと、前記回路領域とを電気的に分離する第２分離領域と、を備えるとしてもよい。

これにより、画素アレイで発生したノイズの、回路領域への進入を抑制することができる。

また、前記画素アレイの平面に対する垂直方向における前記第２分離領域の深さは、当該垂直方向における前記第１分離領域の深さよりも浅いとしてもよい。

また、前記複数の画素のそれぞれは、前記第２半導体層に接続された第２電極を含み、前記第１電極と前記第２電極とに、互いに異なる電位が印加されることで、前記増倍領域が形成されるとしてもよい。

これにより、第１電極と第２電極とに印加する電圧を制御することで、増倍領域の形成を制御することができる。

以下、本開示の一態様に係る光検出器の具体例について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。

また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。座標軸におけるＺ軸方向は、例えば、鉛直方向であり、Ｚ軸＋側は、上側（上方）と表現され、Ｚ軸−側は、下側（下方）と表現される。Ｚ軸方向は、言い換えれば、半導体基板の上面または下面に垂直な方向であり、半導体基板の厚み方向である。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面（水平面）上において、互いに直交する方向である。Ｘ軸方向は、横方向と表現され、Ｙ軸方向は、縦方向と表現される。以下の実施の形態において、「平面視」とは、Ｚ軸方向から見ることを意味する。また、本開示は、以下の実施の形態において、Ｐ型とＮ型とを逆転させた構造を排除するものではない。

（実施の形態１）
以下、実施の形態１に係る光検出器について、図面を参照しながら説明する。

［１−１．構成］
図１は、実施の形態１に係る光検出器１の分解斜視図である。図２は、実施の形態１に係る光検出器１の平面図である。図１及び図２において、直接視認することができない要素の一部について、あたかも視認できるかの如く破線にて図示されている。

図１及び図２に示されるように、光検出器１は、第２半導体チップ２００の表面に、フリップされた第１半導体チップ１００の表面が接合されて構成される。

第１半導体チップ１００は、アバランシェフォトダイオードからなる複数の画素がアレイ状に配置された画素アレイ１０を備える。各アバランシェフォトダイオードへは、第１半導体チップ１００の裏面から光子が入射する。各アバランシェフォトダイオードは、光子（例えば、波長領域が赤外線の光子）が入射すると、入射した光子に対応する信号電荷を生成する。言い換えると、画素アレイ１０を構成する各画素は、第１半導体チップ１００の裏面から入射した光子に対応する信号電荷を生成する。画素アレイ１０は、ロジック回路を含まない。

第２半導体チップ２００は、画素アレイ１０を構成する複数の画素に一対一で対応する複数の画素回路がアレイ状に配置された画素回路アレイ２１０と、周辺回路２１１〜周辺回路２１４とを備える。

画素回路アレイ２１０は、構成する画素回路のそれぞれが、一対一で対応する画素のそれぞれに接合されるように、画素アレイ１０に接合される。

各画素回路、及び周辺回路２１１〜周辺回路２１４は、ロジック回路を含んで構成され、互いに同期して動作することで、画素アレイ１０を構成する各画素から信号電荷を読み出す。

上記構成により、光検出器１は、例えば、固体撮像素子として機能する。

以下、画素アレイ１０を構成する画素について、図面を参照しながら説明する。

図３は、裏面側から見た画素アレイ１０の平面図である。図４は、画素アレイ１０を図３のＸＸ−ＸＸ線において切断した場合の、画素アレイ１０の拡大断面図である。ここで、図３は、図面を見やすくするために、画素アレイ１０から、第１絶縁層２１（図４参照）と、接続領域１４（図４参照）と、注入領域１８（図４参照）とが削除された状態における画素アレイ１０の平面図となっている。また、図４は、説明が必要以上に煩雑になってしまうことを避けるために、図４におけるＺ軸方向において、第１電極１３（図３、４参照）から、第２電極２３（図４参照）までの範囲の拡大断面図となっている。また、図４では、実際にはＸＸ−ＸＸ線上に存在しない第1電極１３を、あたかもＸＸ−ＸＸ線上に存在するかの如く図示されている。

図３及び図４に示されるように、画素アレイ１０を構成する各画素１１は、第１半導体層１２と、第２半導体層１５と、第３半導体層１６と、第１絶縁層２１と、第２絶縁層２２と、第１電極１３と、第２電極２３と、接続領域１４と、第１分離領域１９と、注入領域１８とを含んで構成される。

なお、図３では、画素アレイ１０は、画素１１が４行６列のアレイ状に配置されて構成される例について図示されているが、画素アレイ１０は、この通りの構成の例に限定される必要はない。例えば、画素アレイ１０は、画素１１が１０８０行１９２０列のアレイ状に配置された構成であってもよい。

第１半導体層１２は、第１絶縁層２１側の第１面と、第１面に対面する、第２絶縁層２２側の第２面とを有する、第１導電型（ここでは、例えば、Ｐ型）の半導体層である。第１半導体層１２の不純物濃度は、例えば、１×１０^１６〜１×１０^１８ｃｍ^−３である。第１半導体層１２は、例えば、第１導電型の半導体基板に対してエピタキシャル成長を行うことにより形成される。ここでは、第１半導体層１２を形成するために利用された半導体基板は、第１半導体層１２の形成後に、例えば、研削により、除去されているため存在しない。

第２半導体層１５は、第１半導体層１２内に形成された、第１面に接する、第１導電型と異なる第２導電型（ここでは、例えば、Ｎ型）の半導体層である。第２半導体層１５の不純物濃度は、例えば、１×１０^１６〜１×１０^１８ｃｍ^−３である。第２半導体層１５は、例えば、所望の範囲の電圧で加速された第２導電型の不純物（例えば、ヒ素）イオンを、第１半導体層１２の第１面から注入することにより形成される。

第３半導体層１６は、第１半導体層１２内に形成された、第２半導体層１５よりも第２面側に形成された第１半導体層１２よりも不純物濃度の高い第１導電型の半導体層であって、第２半導体層１５と接合する。第３半導体層１６の不純物濃度は、例えば、１×１０^１４〜１×１０^１６ｃｍ^−３である。第３半導体層１６は、例えば、所望の範囲の電圧で加速された第１導電型の不純物（例えば、ボロン）イオンを、第１半導体層１２の第１面から注入することにより形成される。

第１分離領域１９は、互いに隣接する画素１１を電気的に分離する分離層である。第１分離領域１９は、例えば、二酸化ケイ素からなり、例えば、第１半導体層１２にドライエッチング行ってトレンチを堀り、堀ったトレンチに、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｏｎ）法を利用して二酸化ケイ素を埋めることで形成される。図３に示されるように、第１分離領域１９は、画素アレイ１０の平面視で、画素１１間の境界線に重なる格子の形状をしている。

注入領域１８は、第１半導体層１２内の、第１分離領域１９の側面に接する位置に形成された、第１半導体層１２よりも不純物濃度の高い第１導電型の半導体からなる薄膜状の領域である。注入領域１８の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上である。注入領域１８は、例えば、第１分離領域１９の位置にトレンチが掘られている状態において、所望の範囲の電圧で加速された第１導電型の不純物イオンを、第１半導体層１２の第１面から注入することにより形成される。

接続領域１４は、第１半導体層１２内の、画素アレイ１０の平面視で、第１分離領域１９の少なくとも一部に重なる位置に形成された、第２面に接する、第１分離領域１２よりも不純物濃度の高い第１導電型の半導体からなる領域である。接続領域１４の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上である。接続領域１４は、例えば、第１分離領域１９の位置にトレンチが掘られている状態において、所望の範囲の電圧で加速された第１導電型の不純物イオンを、第１半導体層１２の第１面から注入することにより形成される。図３には図示されていないが、ここでは、接続領域１４は、画素アレイ１０の平面視で、第１分離領域１９に重なる格子の形状をしている。

第１絶縁層２１は、第１半導体層１２の第２面に接する絶縁層である。第１絶縁層２１は、例えば、二酸化ケイ素からなり、ＣＶＤ法により形成される。

第２絶縁層２２は、第１半導体層１２の第１面に接する絶縁層である。第２絶縁層２２は、例えば、二酸化ケイ素からなり、ＣＶＤ法により形成される。

第１電極１３は、画素アレイ１０の平面視で、第１分離領域１９の少なくとも一部に重なる位置に形成された、接続領域１４に接続する電極である。第１電極１３は、例えば、銅、アルミ等といった金属からなる。第１電極１３は、例えば、第１絶縁層２１にドライエッチングを行って貫通孔を開け、開けた貫通孔に、金属を埋め込むことで形成される。ここでは、第１電極１３は、画素アレイ１０の平面視で、第１分離領域１９の全部に重なる位置に形成さている。

第２電極２３は、第２半導体層１５に接続する電極である。第２電極２３は、例えば、銅、アルミ等といった金属からなる。第２電極２３は、第２絶縁層２２にドライエッチングを行って貫通孔を開け、開けた貫通孔に、金属を埋め込むことで形成される。

第１電極１３と第２電極２３との間に所定の電圧（例えば、１０Ｖ〜５０Ｖ）が印加されることによって、第２半導体層１５及び第３半導体層１６は、アバランシェ増倍によって電荷が増倍される増倍領域１７を形成する。これにより、第１分離領域１９で周囲を囲まれた、第２半導体層１５及び第３半導体層１６を含む第１半導体層１２の領域は、アバランシェフォトダイオードとして機能する。

［１−２．製造方法］
以下、画素アレイ１０の製造方法について、図面を参照しながら説明する。

図５、図６、図７は、画素アレイ１０の製造手順の一例を示す模式図である。

画素アレイ１０を製造する製造装置は、まず、半導体基板３０に対してエピタキシャル成長を行うことで、第１半導体層１２を形成する（ステップＳ１０）。

次に、製造装置は、所望の範囲の電圧で加速された第１導電型の不純物（例えばボロン）イオンを第１半導体層１２の第１面から、所望の領域に注入することにより、第３半導体層１６を形成し、さらに、所望の範囲の電圧で加速された第２導電型の不純物（例えばヒ素）イオンを第１半導体層１２の第１面から、所望の領域に注入することにより、第２半導体層１５を形成する（ステップＳ２０）。

次に、製造装置は、第１半導体層１２の所望の位置に、ドライエッチングにより分離溝５１を堀る（ステップＳ３０）。

次に、製造装置は、第１分離領域１９に分離溝５１が掘られている状態で、所望の範囲の電圧で加速された第１導電型の不純物イオンを、第１半導体層１２の第１面から、所望の領域に注入することにより、注入領域１８と、接続領域１４とを形成する（ステップＳ４０）。

次に、製造装置は、分離溝５１に、ＣＶＤ法を利用して二酸化ケイ素を埋めることで第１分離領域１９を形成する（ステップＳ５０）。

次に、製造装置は、第１半導体層１２の第１面上に、ＣＶＤ法を利用して第２絶縁層２２を形成する。そして、製造装置は、第２絶縁層２２にドライエッチングを行って貫通孔を開け、開けた貫通孔に金属を埋め込むことで、第２電極２３を形成する（ステップＳ６０）。

次に、製造装置は、第２絶縁層２２上に、さらに第３絶縁層５４を形成する。そして、製造装置は、ダブルダマシン法により、第２絶縁層２２内に配線５５を形成する（ステップＳ７０）。配線５５は、例えば、銅、アルミ等の金属からなる。この際、配線５５の一部は、第２絶縁層２２の表面に露出している。

次に、製造装置は、第３絶縁層５４上に、第２半導体チップ２００の表面を貼り合わせることで、第２半導体チップの表面に、第３絶縁層５４の表面を接合させる（ステップＳ８０）。この際、製造装置は、第３絶縁層５４の表面に露出している配線５５の一部に、第２半導体チップ２００の表面に露出している所望の配線の一部が電気的に接続されるように、上記接合を行う。

次に、製造装置は、ウエハを反転させ、バックグラインドにより、半導体基板３０を研削し、さらに、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により、接続領域１４が露出する位置まで、第１半導体層１２を研磨して、第２面を形成する。（ステップＳ９０）。

次に、製造装置は、第１半導体層１２の第２面上に、ＣＶＤ法を利用して第１絶縁層２１を形成する。そして、製造装置は、第１絶縁層２１にドライエッチングを行って貫通孔を開け、開けた貫通孔に金属を埋め込むことで、第１電極１３を形成する（ステップＳ１００）。

［１−３．考察］
上記構成の光検出器１において、画素１１に入射した光子が、第２半導体層１５で光電変換を起こして信号電荷を発生させると、その信号電荷は、増倍領域１７でアバランシェ増幅される。そして、光検出器１は、増倍された信号電荷を検出することで、その光子の入射を検出する。光検出器１では、第１電極１３は、アバランシェ増倍によって増倍される信号電荷を生成しない第１分離領域１９の少なくとも一部に、画素アレイ１０の平面視で重なる位置に形成される。このため、光検出器１によると、第１電極１３による、アバランシェ増倍によって増倍される信号電荷を生成する光電変換が起こる領域への光の入射の制限を抑制することができる。従って、光検出器１によると、光子検出効率を向上することができる。

（実施の形態２）
以下、実施の形態１に係る光検出器１から、その構成の一部が変更されて構成される実施の形態２に係る光検出器について説明する。

［２−１．構成］
実施の形態１に係る光検出器１は、ロジック回路が形成された第２半導体チップ２００の表面に、フリップされた、アバランシェフォトダイオードが形成された第１半導体チップ１００の裏面が接合されて構成される例であった。

これに対して、実施の形態２に係る光検出器は、１つの半導体チップに、アバランシェフォトダイオードとロジック回路とが形成されて構成される例となっている。

図８は、実施の形態２に係る光検出器１Ａの裏面側から見た平面図である。

図８に示されるように、光検出器１Ａは、画素アレイ１０Ａと、周辺回路２１１Ａ〜２１４Ａとを備える第３半導体チップ３００からなる。

画素アレイ１０Ａは、アバランシェフォトダイオードが形成されるフォトダイオード領域と、トランジスタが形成される回路領域とを有する複数の画素がアレイ状に配置されて構成される。各アバランシェフォトダイオードへは、第３半導体チップ３００の裏面から光子が入射する。各アバランシェフォトダイオードは、光子（例えば、波長領域が赤外線の光子）が入射すると、入射した光子に対応する信号電荷を生成する。言い換えると、画素アレイ１０Ａを構成する各画素のフォトダイオード領域は、第３半導体チップ３００の裏面から入射した光子に対応する信号電荷を生成する。

周辺回路２１１Ａ〜周辺回路２１４Ａは、ロジック回路を含んで構成され、各画素の回路領域と互いに同期して動作することで、各画素のフォトダイオード領域から信号電荷を読み出す。

上記構成により、光検出器１Ａは、例えば、固体撮像素子として機能する。

以下、画素アレイ１０Ａを構成する画素について、及び、画素アレイ１０Ａの周辺の構成について図面を参照しながら説明する。

図９は、裏面側から見た画素アレイ１０Ａの平面図である。図１０は、画素アレイ１０Ａを図９のＸＸ−ＸＸ線において切断した場合の、画素アレイ１０Ａの拡大断面図である。ここで、図９は、図面を見やすくするために、画素アレイ１０から、第１絶縁層２１（図１０参照）と、接続領域１４Ａ（図１０参照）と、注入領域１８Ａ（図１０参照）とが削除された状態における画素アレイ１０Ａの平面図となっている。また、図９は、説明が必要以上に煩雑になってしまうことを避けるために、図９におけるＺ軸方向において、第１電極１３（図９、１０参照）から、第２電極２３（図１０参照）までの範囲の拡大断面図となっている。また、図１０では、実際にはＸＸ−ＸＸ線上に存在しない第１電極１３を、あたかもＸＸ−ＸＸ線上に存在するかの如く図示されている。以下では、画素アレイ１０Ａについて、画素アレイ１０と同様の構成要素については、既に説明済みであるとして同じ符号を振ってその詳細な説明を省略し、画素アレイ１０との相違点を中心に説明する。

図９に示されるように、光検出器１Ａは、画素アレイ１０Ａの平面視で、画素アレイ１０Ａと、その周囲に配置される周辺回路２１１Ａ〜周辺回路２１４Ａとを電気的に分離する第２分離領域６１を備える。第２分離領域６１の、画素アレイ１０Ａの平面に対する垂直方向における深さは、後述の第１分離領域１９Ａの、画素アレイ１０Ａの平面に対する垂直方向における深さよりも浅い。第２分離領域６１は、画素アレイ１０Ａの平面視で、画素アレイ１０Ａを取り囲む。

図９及び図１０に示されるように、画素アレイ１０Ａを構成する各画素１１Ａは、第１半導体層１２と、第２半導体層１５と、第３半導体層１６と、第１絶縁層２１と、第２絶縁層２２と、第１電極１３と、第２電極２３と、接続領域１４Ａと、第１分離領域１９Ａと、注入領域１８Ａと、ウエル４３とを含んで構成される。

また、画素１１Ａには、増倍領域１７が形成される第２半導体層１５及び第３半導体層１６を含み、アバランシェフォトダイオードが形成されるフォトダイオード領域４１と、トランジスタが形成されるウエル４３を含む回路領域４２とが形成される。

なお、図１０では、画素アレイ１０Ａは、画素１１Ａが４行３列のアレイ状に配置されて構成される例について図示されているが、画素アレイ１０Ａは、この通りの構成の例に限定される必要はない。例えば、画素アレイ１０Ａは、画素１１Ａが１０８０行１９２０列のアレイ状に配置された構成であってもよい。

第１分離領域１９Ａは、実施の形態１に係る第１分離領域１９と、その形状が異なる点を除いて同様である。第１分離領域１９Ａは、互いに隣接する画素１１Ａを電気的に分離する。第１分離領域１９Ａは、また、１の画素１１Ａ内において、第１半導体層１２のうちの、画素アレイ１０Ａの平面視で第３半導体層１６に重なる第１領域４４と、画素アレイ１０Ａの平面視でウエル４３に重なる第２領域４５とを電気的に分離する。言い換えると、第１分離領域１９Ａは、１の画素１１Ａ内において、フォトダイオード領域４１と回路領域４２とを電気的に分離する。図９に示されるように、第１分離領域１９Ａは、画素アレイ１０Ａの平面視で、画素１１Ａ間の境界線、及び、フォトダイオード領域４１と回路領域４２との間の境界線に重なる格子の形状をしている。

注入領域１８Ａは、実施の形態１に係る注入領域１８と、その形状が異なる点を除いて同様である。図９には図示されていないが、ここでは、注入領域１８Ａは、画素アレイ１０の平面視で、第１分離領域１９に重なる格子の形状をしている。

ウエル４３は、第１半導体層１２内に形成された、第１面に接する、第１導電型と異なる第２導電型（ここでは、例えば、Ｎ型）のウエルである。接続領域１４の不純物濃度は、例えば、１×１０^１６〜１×１０^１８ｃｍ^−３である。ウエル４３は、例えば、所望の範囲の電圧で加速された第２導電型の不純物（例えば、ヒ素）イオンを、第１半導体層１２の第１面から注入することにより形成される。ウエル４３には、１以上のトランジスタが形成されている。

［２−２．製造方法］
以下、画素アレイ１０Ａの製造方法について、図面を参照しながら説明する。

図１１、図１２、図１３は、画素アレイ１０Ａの製造手順の一例を示す模式図である。

画素アレイ１０を製造する製造装置は、まず、半導体基板３０に対してエピタキシャル成長を行うことで、第１半導体層１２を形成する（ステップＳ２１０）。

次に、製造装置は、所望の範囲の電圧で加速された第１導電型の不純物（例えばボロン）イオンを第１半導体層１２の第１面から、所望の領域に注入することにより、第３半導体層１６を形成し、さらに、所望の範囲の電圧で加速された第２導電型の不純物（例えばヒ素）イオンを第１半導体層１２の第１面から、所望の領域に注入することにより、第２半導体層１５を形成する（ステップＳ２２０）。

次に、製造装置は、所望の範囲の電圧で加速された第１導電型の不純物（例えばボロン）イオンを第１半導体層１２の第１面から、所望の領域に注入することにより、ウエル４３を形成する（ステップＳ２３０）。

次に、製造装置は、第１半導体層１２の所望の位置に、ドライエッチングにより分離溝５１Ａを堀る（ステップＳ２４０）。

次に、製造装置は、第１分離領域１９に分離溝５１Ａが掘られている状態で、所望の範囲の電圧で加速された第１導電型の不純物イオンを、第１半導体層１２の第１面から、所望の領域に注入することにより、注入領域１８Ａと、接続領域１４Ａとを形成する（ステップＳ２５０）。

次に、製造装置は、分離溝５１Ａに、ＣＶＤ法を利用して二酸化ケイ素を埋めることで第１分離領域１９Ａを形成する（ステップＳ２６０）。

次に、製造装置は、ウエル４３にトランジスタを形成する。図１２中には、形成されたトランジスタのゲート５３が図示されている。その後、製造装置は、第１半導体層１２の第１面上に、ＣＶＤ法を利用して第２絶縁層２２を形成する。そして、製造装置は、第２絶縁層２２にドライエッチングを行うことで貫通孔を開け、開けた貫通孔に金属を埋め込むことで、第２電極２３を形成する（ステップＳ２７０）。

次に、製造装置は、第２絶縁層２２上に、支持体として働く半導体基板４００を貼り合わせる（ステップＳ２８０）。

次に、製造装置は、ウエハを反転させ、バックグラインドにより、半導体基板３０を研削し、さらに、ＣＭＰにより、接続領域１４が露出する位置まで、第１半導体層１２を研磨して、第２面を形成する（ステップＳ２９０）。

次に、製造装置は、第１半導体層１２の第２面上に、ＣＶＤ法を利用して第１絶縁層２１を形成する。そして、製造装置は、第１絶縁層２１にドライエッチングを行うことで貫通孔を開け、開けた貫通孔に金属を埋め込むことで、第１電極１３を形成する（ステップＳ３００）。

［２−３．考察］
上記構成の光検出器１Ａによると、フォトダイオード領域４１は、実施の形態１に係る画素１１と同様に機能する。光検出器１Ａでは、実施の形態１に係る光検出器１と同様に、第１電極１３は、アバランシェ増倍によって増倍される信号電荷を生成しない第１分離領域１９Ａの少なくとも一部に、画素アレイ１０Ａの平面視で重なる位置に形成される。従って、光検出器１Ａによると、光検出器１と同様に、光子検出効率を向上することができる。

また、光検出器１Ａによると、第１分離領域１９Ａは、フォトダイオード領域４１と回路領域４２とを電気的に分離する。このため、フォトダイオード領域４１内の第１半導体層１２により発生した信号電荷による、回路領域４２内のトランジスタへの電気的影響を抑制することができる。従って、光検出器１Ａによると、光子検出を行う際の誤動作を抑制することができる。

また、光検出器１Ａによると、第２分離領域６１は、画素アレイ１０Ａと、周辺回路２１１Ａ〜周辺回路２１４Ａとを電気的に分離する。このため、画素アレイ１０Ａ内で生じるノイズによる、周辺回路２１１Ａ〜周辺回路２１４Ａへの進入を抑制することができる。従って、光検出器１Ａによると、光子検出を行う際の誤動作を抑制することができる。

（補足）
以上のように、本出願において開示する技術の例示として、実施の形態１及び実施の形態２について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態又は変形例にも適用可能である。

（１）実施の形態１において、第１分離領域１９は、例えば、二酸化ケイ素からなるとして説明した。しかしながら、第１分離領域１９は、二酸化ケイ素からなる例に限定されない。例えば、第１分離領域１９は、注入領域１８及び接続領域１４との間に絶縁膜で覆われることで、注入領域１８及び接続領域１４と絶縁された、ポリシリコン又は金属からなるとしてもよい。特に、第１分離領域１９が金属からなる場合には、光検出器１の外部から第１半導体層１２に侵入した光子の一部が、第１半導体層１２において光電変換を起こさずに第１半導体層１２を通過して第１分離領域１９へと侵入しようとしても、その光子は、金属からなる第１分離領域１９に反射して、第１半導体層１２へと戻される。このため、その光子は、反射して戻された第１半導体層１２内で光電変換を起こすことができるようになる。従って、第１分離領域１９が金属からなる構成の光検出器１によると、光子検出効率を向上することができる。

本開示に係る光検出器は、光を検出する装置等に広く利用可能である。

１、１Ａ光検出器
１０、１０Ａ画素アレイ
１１、１１Ａ画素
１２第１半導体層
１３第１電極
１４、１４Ａ接続領域
１５第２半導体層
１６第３半導体層
１７増倍領域
１８、１８Ａ注入領域
１９、１９Ａ第１分離領域
２１第１絶縁層
２２第２絶縁層
２３第２電極
４１フォトダイオード領域
４２回路領域
４３ウエル
４４第１領域
４５第２領域
６１第２分離領域
１００第１半導体チップ
２００第２半導体チップ
２１１、２１１Ａ、２１２、２１２Ａ、２１３、２１３Ａ、２１４、２１４Ａ周辺回路
３００第３半導体チップ

Claims

複数の画素がアレイ状に配置された画素アレイを備える光検出器であって、
前記複数の画素のそれぞれは、
第１面及び前記第１面と対面する第２面を有する、第１導電型の第１半導体層と、
前記第１半導体層内に形成された、前記第１面に接する、前記第１導電型と異なる第２導電型の第２半導体層と、
前記第１半導体層内の、前記第２半導体層よりも前記第２面側に形成された、前記第１半導体層よりも不純物濃度の高い前記第１導電型の第３半導体層であって、前記第２半導体層と接合する第３半導体層と、を含み、
前記第２半導体層及び前記第３半導体層は、アバランシェ増倍によって電荷が増倍される増倍領域を形成し、
前記画素アレイは、
互いに隣接する画素を電気的に分離する第１分離領域と、
前記第１半導体層内の、前記画素アレイの平面視で、前記第１分離領域の少なくとも一部に重なる位置に形成された、前記第２面に接する、前記第１半導体層よりも不純物濃度の高い前記第１導電型の接続領域と、
前記画素アレイの平面視で、前記第１分離領域の少なくとも一部に重なる位置に形成された、前記接続領域に接続する第１電極と、を含む
光検出器。
前記複数の画素のそれぞれは、前記第１半導体層内に形成された、前記第１面に接する前記第２導電型のウエルであって、１以上のトランジスタが形成されたウエルを含み、
前記第１分離領域は、さらに、前記複数の画素のそれぞれにおいて、前記第１半導体層のうちの、前記画素アレイの平面視で前記第３半導体層に重なる第１領域と、前記画素アレイの平面視で前記ウエルに重なる第２領域とをも電気的に分離する
請求項１に記載の光検出器。
１以上のトランジスタを有する回路領域と、
前記画素アレイと、前記回路領域とを電気的に分離する第２分離領域と、を備える
請求項１又は２に記載の光検出器。
前記画素アレイの平面に対する垂直方向における前記第２分離領域の深さは、当該垂直方向における前記第１分離領域の深さよりも浅い
請求項３に記載の光検出器。
前記複数の画素のそれぞれは、前記第２半導体層に接続された第２電極を含み、
前記第１電極と前記第２電極とに、互いに異なる電位が印加されることで、前記増倍領域が形成される
請求項１から請求項４のいずれか１項に記載の光検出器。