TW201724488A - 堆疊式單光子雪崩二極體影像感測器 - Google Patents

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Abstract

本揭露係關於一種堆疊式SPAD影像感測器及一相關聯形成方法，該堆疊式SPAD影像感測器具有接合在一起之一CMOS晶片及一成像晶片，用以改良SPAD影像感測器之填充因數。在某些實施例中，該成像晶片具有經放置於一第二基板內之複數個SPAD胞元。該CMOS晶片具有經放置於一第一基板上方之一第一互連結構。該成像晶片具有經放置於該第二基板與該第一互連結構之間的一第二互連結構。該CMOS晶片與該成像晶片係沿著經放置於該第一互連結構與該第二互連結構之間的一界面而接合在一起。

Description

堆疊式單光子雪崩二極體影像感測器
本發明實施例係有關影像感測器及其製造方法。
數位相機及光學成像裝置採用影像感測器。影像感測器將光學影像轉換成可表示為數位影像之數位資料。一影像感測器通常包含一像素感測器陣列，像素感測器係用於將一光學影像轉換成電訊號之單元裝置。像素感測器通常呈現為電荷耦合裝置(CCD)或互補式金屬氧化物半導體(CMOS)裝置。 雪崩光電二極體(APD)係與傳統CMOS裝置相容之固體裝置。當一經反向偏壓p-n接面接收到額外載流子(諸如由入射輻射產生之載流子)時，可觸發一雪崩過程。舉例而言，為偵測具有低強度之輻射，使對p-n接面所加偏壓超過其崩潰電壓，藉此允許一單光子產生之載流子觸發可被偵測到之一雪崩電流。在此模式中操作之影像感測器稱為一單光子雪崩二極體(SPAD)影像感測器或一蓋革模式(Geiger-mode)雪崩光電二極體或G-APD。
根據本案一實施例，一種堆疊式單光子雪崩二極體(SPAD)影像感測器。該堆疊式SPAD影像感測器包括一CMOS積體電路(IC)，該CMOS積體電路包括經放置於一第一基板上方之一第一互連結構，該第一基板具有經放置於其上之CMOS裝置。該堆疊式SPAD影像感測器進一步包括一成像晶片，該成像晶片包括配置於一第二基板之一前表面與CMOS晶片之間的一第二互連結構。複數個單光子雪崩二極體(SPAD)胞元經放置於第二基板之前表面內。CMOS晶片與成像晶片係沿著經放置於第一互連結構與第二互連結構之間的一界面而接合在一起。 根據本案一實施例，一種形成一堆疊式SPAD影像感測器之方法。該方法包括：在一第一基板上方形成一第一互連結構並在一第二基板之一前表面內形成複數個SPAD胞元。該方法進一步包括：在該複數個SPAD胞元之該前表面上方形成一第二互連結構並將該第二互連結構接合至該第一互連結構。 根據本案一實施例，一種形成一堆疊式SPAD影像感測器之方法。該方法包括：在一第一基板內形成複數個主動裝置並在該第一基板上方形成一第一互連結構。該方法進一步包括：在一第二基板之一前表面內形成複數個SPAD胞元並在該第二基板之該前表面上方形成一第二互連結構。該方法進一步包括：接合該第一基板與該第二基板，使得該複數個SPAD胞元透過該第一互連結構及該第二互連結構對應地耦合至該複數個主動裝置。
以下揭露提供諸多不同實施例或實例以用於實施所提供標的物之不同特徵。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅係實例且並不意欲係限制性的。舉例而言，在以下說明中，一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸而形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡潔及清晰目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。 此外，為便於說明，本文中可使用空間相對術語(諸如「下面」、「下方」、「下部」、「上邊」、「上部」及諸如此類)來闡述一個元件或構件與另一(些)元件或構件之關係，如圖中所圖解說明。除圖中所繪示之定向外，空間相對術語亦意欲囊括在使用或操作中之裝置之不同定向。亦可以其他方式使設備定向(旋轉90度或處於其他定向)且可相應地以類似方式解釋本文中所使用之空間相對描述符。一 SPAD (單光子雪崩二極體)影像感測器可偵測具有極低強度之入射輻射(例如，一單光子)。該SPAD影像感測器包含配置成一陣列之複數個SPAD胞元。該等SPAD胞元分別包含一p-n接面、一淬滅電路及一讀取電路。p-n接面在遠超過其崩潰電壓之一反向偏壓下操作。在操作期間，光子產生之載流子移動至p-n接面之一空乏區(亦即，一倍增區)並觸發一雪崩效應，使得可偵測到一訊號電流。淬滅電路用於切斷雪崩效應並重設SPAD胞元。讀取電路接收並傳輸訊號電流。 通常，一SPAD影像感測器經製作於一個基板內。p-n接面及相關聯電路係橫向配置且與CMOS製作製程相容。舉例而言，p-n接面可經配置於自淬滅電路橫向偏移之一位置處。然而，此配置耗用大面積之基板且限制進一步縮放。此外，由於相關聯電路之佔用，此配置導致一小的填充因數，即表徵光電二極體面積對總像素面積之一比率之一參數。 本揭露係關於一種堆疊式SPAD影像感測器及一相關聯形成方法，該堆疊式SPAD影像感測器包括接合在一起之一CMOS晶片及一成像晶片，用以改良SPAD影像感測器之填充因數。在某些實施例中，該成像晶片包括經放置於一第二基板內之複數個SPAD胞元。該CMOS晶片包括經放置於一第一基板上方之一第一互連結構。該成像晶片包括經放置於第二基板與第一互連結構之間的一第二互連結構。該CMOS晶片與該成像晶片係沿著第一互連結構與第二互連結構之間的一界面接合在一起。在某些實施例中，對應淬滅電路及/或讀取電路經配置於CMOS晶片內且透過第一互連結構及第二互連結構耦合至成像晶片之該複數個SPAD胞元。藉此，該複數個SPAD胞元可配置得更加緊湊且填充因數經改良。 圖1圖解說明包含接合在一起之一CMOS (互補式金屬氧化物半導體)晶片及一成像晶片之一堆疊式SPAD影像感測器100之某些實施例之一剖面圖。 堆疊式SPAD影像感測器100包括像素101a至101c之一陣列。堆疊式SPAD影像感測器100包含透過一接合結構124接合在一起之一CMOS晶片102及一成像晶片112。CMOS晶片102具有複數個主動裝置110且成像晶片112具有複數個SPAD胞元120。藉由垂直地且分別在成像晶片112及CMOS晶片102內配置SPAD胞元120及相關聯主動裝置110，可減小像素101a至101c之橫向尺寸且可增大堆疊式SPAD影像感測器100之一填充因數。 在某些實施例中，CMOS晶片102包括經放置於一第一基板104上方之一第一互連結構108。在某些實施例中，第一互連結構108包括經放置於一第一ILD層106內之第一複數個金屬層107。主動裝置110經放置於第一基板104內。成像晶片112包括經放置於第一互連結構108與一第二基板114之間的一第二互連結構118。第二互連結構118包括經放置於一第二ILD層116內之第二複數個金屬層117。 SPAD胞元120經放置於第二基板114內。在某些實施例中，SPAD胞元120經放置於第二基板114的面向第二互連結構118之一前表面內。在某些實施例中，第二基板114輕摻雜有一第一導電類型之摻雜物。該等SPAD胞元120分別包括一第一深井134及與第一導電類型相反之一第二導電類型之一第一重摻雜層138。第一重摻雜層138經放置於第一深井134之一凹槽內。一倍增接面區形成於第二基板114與第一深井134之間的一界面處。在操作期間，使對SPAD胞元120所加反向偏壓超過其崩潰電壓，且入射光子148自第二基板114之一後表面照射堆疊式SPAD影像感測器100以產生載流子。光子產生之載流子移動至倍增接面區並觸發一雪崩電流，該雪崩電流放大由光子產生之訊號使得該等訊號更容易偵測。 在某些實施例中，SPAD胞元120進一步包括第一導電類型之一第二深井136。第二深井136自第二基板114之前表面延伸通過第一深井134。第二深井136經組態為一保護環以防止SPAD胞元120過早發生邊緣崩潰。在某些實施例中，第一導電類型之一第二重摻雜層140經放置於沿著第二基板114之前表面配置之第二深井136之一凹槽內。第二重摻雜層140用作SPAD胞元120之一個電極且可耦合至接地。 第一重摻雜層138用作SPAD胞元120之另一電極且可耦合至第二複數個金屬層117且透過第一複數個金屬層107進一步耦合至第一基板104之主動裝置110。在某些實施例中，主動裝置110包含用以阻止SPAD胞元120之雪崩效應並重設SPAD胞元120之偏壓之主動淬滅電路。主動裝置110亦可包含讀取電路及其他控制或邏輯電路。舉例而言，主動裝置110可包含具有一閘極結構130及源極/汲極區128之一電晶體裝置。第一重摻雜層138可透過一接點插塞126耦合至電晶體之一源極/汲極區128。 在某些實施例中，成像晶片112與CMOS晶片102係藉由一混合接合(包含一金屬至金屬接合及一介電質至介電質接合)接合在一起。金屬至金屬接合(例如一擴散接合)可介於第一複數個金屬層107之一第一頂部金屬層107a與第二複數個金屬層117之一第二頂部金屬層117a之間。介電質至介電質接合可介於第一ILD層106與第二ILD層116之間，使得第一ILD層106及第二ILD層116與彼此直接接觸。第一頂部金屬層107a及第二頂部金屬層117a用作一對接墊且可包含重佈層(RDL)。在某些實施例中，介電質至介電質接合係一個氧化物至氧化物接合 圖2圖解說明一堆疊式SPAD影像感測器之一成像晶片200之某些額外實施例之一剖面圖。圖3圖解說明圖2之成像晶片200之某些實施例之一俯視圖。 如圖2中所展示，成像晶片200包括像素101a至101c，像素101a至101c分別包括經放置於一第二基板114內之SPAD胞元120。在某些實施例中，SPAD胞元120經放置於第二基板114之一前表面202內且分別包括：一第一導電類型之一第一摻雜層132；一第二導電類型之一第一深井134，其環繞第一摻雜層132之一上部表面206；及第二導電類型之一第一重摻雜層138，其經放置於第一深井134之一上部表面208之一凹槽內。一倍增接面150形成於第一摻雜層132與第一深井134之間的一界面處。 在某些實施例中，SPAD胞元120可進一步包括第一導電類型之一第二深井136及第一導電類型之一第二重摻雜層140，第二重摻雜層140經放置於沿著前表面202配置之第二深井136之一凹槽內。第二深井136可在第二基板114內延伸至低於第一深井134之一位置。在某些實施例中，第二深井136可延伸貫穿第二基板114 (例如，延伸至與前表面202相對的第二基板114之一後表面)。 在某些實施例中，第二基板114可具有與具有一較小摻雜濃度之第一摻雜層132相同之一導電類型。舉例而言，第二基板114、第一摻雜層132、第二深井136及第二重摻雜層140可係p型，而第一深井134及第一重摻雜層138可係n型。在某些其他實施例中，第二基板114可具有與第一摻雜層132之導電類型相反之一導電類型，且其與第一摻雜層132係藉由具有與第一摻雜層相同之一摻雜類型之一輕摻雜深井(未展示)分離。舉例而言，第二基板114、第一深井134及第一重摻雜層138可係p型，而第一摻雜層132、第二深井136及第二重摻雜層140可係n型。輕摻雜深井亦係n型，其具有小於第一摻雜層132之摻雜濃度之一摻雜濃度。熟習此項技術者應瞭解，上文及後續內容中論述之半導體層可具有與所提供之實例相反之摻雜類型。 第一深井134之一 剖面圖可係一「H」形狀，其中第一重摻雜層138經放置於一上部凹槽(亦即，第二基板114之前表面內之一凹槽)內且第一摻雜層132經放置於一下部凹槽內。在某些實施例中，第一深井134具有延伸至低於第一摻雜層132之一底部表面之一位置之一底部表面。在某些實施例中，堆疊式SPAD影像感測器100進一步包括經放置於第二基板114之後表面204上方之一高介電係數層144及/或一抗反射塗覆(ARC)層146，高介電係數層144及一抗反射塗層146經組態以促進入射光子148自後表面至SPAD胞元120之傳輸。 一介電層142內之一 第一接點插塞210及一第二接點插塞212分別經放置於第一重摻雜層138及第二重摻雜層140上。在某些實施例中，第一接點插塞210及第二接點插塞212可包括鎢(W)或包括鎢之金屬化合物。第一接點插塞210及第二接點插塞212可分別耦合至一接地及一ILD層116內之複數個金屬層117。 如圖3中所展示，第二深井136及第二重摻雜層140經放置於第一深井134之一周邊區處。第一深井134環繞第一重摻雜層138及第一摻雜層132。在某些實施例中，第二重摻雜層140係一連續層，該連續層提供如圖2及圖3中所展示之像素101a至101c之一共同節點。在其他實施例中，第二重摻雜層140包括用於像素101a至101c之離散環。 圖4圖解說明包含接合在一起之一CMOS晶片及一成像晶片之一堆疊式SPAD影像感測器400之某些額外實施例之一剖面圖。 堆疊式SPAD影像感測器400包括具有複數個CMOS裝置110之一CMOS晶片102及具有複數個SPAD胞元120之一成像晶片112。在某些實施例中，CMOS晶片102包括經放置於一第一基板104上方之一第一互連結構108。第一互連結構108包括經放置於一第一ILD層106內之第一複數個金屬層107。CMOS裝置110經放置於第一基板104內。 成像晶片112包括經放置於第一互連結構108與一第二基板114之間的一第二互連結構118。第二互連結構118包括經放置於一第二ILD層116內之第二複數個金屬層117。在某些實施例中，堆疊式SPAD影像感測器400進一步包括經放置於第二基板114之一後表面上方之一高介電係數層144、一個氮化物層150及/或一抗反射塗覆(ARC)層146。 在某一實施例中，成像晶片112與CMOS晶片102係藉由位於第一ILD層106與第二ILD層116之一界面處之一介電質至介電質接合而接合在一起。一TOV (貫穿氧化物通路)接合結構156經放置於成像晶片112及CMOS晶片102內。在某些實施例中，TOV接合結構156連接第一ILD層106內之一金屬層107b與第二ILD層116內之另一金屬層117b。在某些實施例中，TOV接合結構156延伸貫穿第二基板114以沿著第二基板114之後表面提供一訊號存取點(例如，以一銲料接合或微凸塊方式)。在某些實施例中，TOV接合結構156之一上部表面可由ARC層146內之一上覆開口暴露。在其他實施例中，TOV接合結構156可耦合至沿著第二基板114之後表面放置之一導電重佈層(未展示)。導電重佈層向自TOV接合結構156橫向偏移之一暴露接合區域提供佈線。在某些實施例中，氮化物層150環繞TOV接合結構156，保護TOV結構156之一金屬材料且防止TOV結構156之一金屬材料擴散至鄰近介電質或其他材料中。 在成像晶片112內，TOV接合結構156可由沿著第二基板114內之一溝槽放置之一個氧化物膜154環繞。在某些實施例中，氮化物層150可經配置於位於氧化物膜154與TOV接合結構156之間的位置處之溝槽內。在某些實施例中，氮化物層150亦可覆蓋TOV接合結構156之一上部表面。TOV接合結構156亦可連接至第二複數個金屬層117之某些其他金屬層117c、117d及117e以為TOV接合結構156提供支撐。 圖5至圖11圖解說明展示形成一堆疊式SPAD影像感測器之一方法之剖面圖500至1100之某些實施例，該堆疊式SPAD影像感測器包含接合在一起的一CMOS晶片及一成像晶片。 如圖5之剖面圖500中所展示，提供一第一基板104。在第一基板104內形成複數個主動裝置110。在各種實施例中，第一基板104可包括任何類型之半導體本體(例如，矽/CMOS塊、SiGe、SOI等)，諸如一半導體晶圓或者一晶圓上之一或多個晶粒，以及任何其他類型之半導體及/或形成於半導體上及/或以其他方式與半導體相關聯之磊晶層。在某些實施例中，該複數個主動裝置110可包含藉由在第一基板104上方沉積一閘極結構130且藉由佈植或磊晶生長形成源極/汲極區128而形成之電晶體。 如圖6之剖面圖600中所展示，在第一基板104上方形成一第一互連結構108以形成一CMOS晶片102。在某些實施例中，可藉由在第一基板104之一前表面上方形成一第一ILD層106(其包括一或多層ILD材料)來形成第一互連結構108。隨後蝕刻第一ILD層106以形成通孔及/或金屬溝槽。然後以一導電材料填充通孔及/或金屬溝槽以形成第一複數個金屬層107。在某些實施例中，第一ILD層106可藉由一物理氣相沉積技術(例如，PVD、CVD等)沉積。第一複數個金屬層107可係使用一沉積製程及/或一鍍覆製程(例如，電鍍、無電式電鍍等)形成。 在各種實施例中，第一複數個金屬層107可包括(舉例而言)鎢、銅或鋁銅。在某些實施例中，第一複數個金屬層107之一第一頂部金屬層107a具有與第一ILD層106之一上部表面對準之一上部表面。 如圖7之剖面圖700中所展示，提供一第二基板114。在第二基板114內形成複數個SPAD胞元120。在某些實施例中，第二基板114可係具有一第一導電類型且在一第一摻雜濃度下之一塊狀半導體晶圓。舉例而言，基板可係輕摻雜有一p型摻雜物之一矽晶圓或可輕摻雜有一p型摻雜物。該基板可經實施為一塊狀矽晶圓基板、一個二元化合物基板(例如，GaAs晶圓)、一個三元化合物基板(例如，AlGaAs)或更高階化合物晶圓以及其他。此外，第二基板114亦可包含非半導體材料，諸如絕緣體上矽(SOI)中之氧化物、部分SOI基板、多晶矽、非晶矽或有機材料以及其他。在某些實施例中，第二基板114可包含堆疊或以其他方式黏合在一起之多個晶圓或晶粒。 在某些實施例中，SPAD胞元120係藉由形成一系列摻雜層而形成。舉例而言，SPAD胞元120可藉由形成以下各項來形成：一第一導電類型之一第一摻雜層132；一第二導電類型之一第一深井134，其環繞第一摻雜層132之上部表面及側壁表面；第一導電類型之一第二深井136，其位於第一深井134之一周邊區處；第二導電類型之一第一重摻雜層138，其位於第一深井134之一上部表面之一凹槽內；及第一導電類型之一第二重摻雜層140，其位於第二深井136之一上部表面之一凹槽內。第一重摻雜層138及第二重摻雜層140用作SPAD胞元120之電極。第一深井134分離第一摻雜層132與第一重摻雜層138，且一倍增接面形成於第一摻雜層132與第一深井134之間的一界面處。 第一摻雜層132、第一深井134、第二深井136、第一重摻雜層138及第二重摻雜層140可藉由佈植或磊晶生長分別形成。舉例而言，在某些實施例中，作為一第一選擇性佈植(亦即，一遮蔽式佈植)，將p型摻雜物(例如，硼)佈植至第二基板114之一前表面202中以形成第一摻雜層132。然後對應於第一深井134之位置蝕刻一溝槽且稍後形成第一重摻雜層138，後續接著n型(例如，磷)之第一深井134之一磊晶生長製程。然後執行一第二佈植以針對第二深井136佈植p型摻雜物。隨後形成n型之第一重摻雜層138及p型之第二重摻雜層140。在某些實施例中，可根據包括光阻劑之一圖案化遮蔽層(未展示)選擇性地佈植第二基板114。在某些實施例中，使用相反摻雜物來形成複數個SPAD胞元120。 在某些實施例中，第二基板114可具有與第一摻雜層132相同之一導電類型。而在某些其他實施例中，第二基板114可具有與第一摻雜層之導電類型相反之一導電類型。可使用佈植來形成與第一摻雜層132導電類型相同之一第三深井，該第三深井自第二基板之前表面202到達第二基板114內之一位置，從而環繞且深於第一深井134及第二深井136。第三深井具有小於第一摻雜層132之一摻雜濃度。 如圖8之剖面圖800中所展示，針對第一重摻雜層138及第二重摻雜層140形成接點插塞。在某些實施例中，可藉由在第二基板114之前表面202上方形成一介電層142形成接點插塞。隨後蝕刻介電層142以形成通孔及/或金屬溝槽。然後以一導電材料填充通孔及/或金屬溝槽以形成接點插塞。在某些實施例中，該等接點插塞可包括(舉例而言)鎢、銅或鋁銅。在第二基板114上方形成一第二互連結構118，從而形成一成像晶片112。在某些實施例中，可藉由在介電層142上方形成一第二ILD層116(包括一或多層ILD材料)來形成第二互連結構118。隨後蝕刻第二ILD層116以形成通孔及/或金屬溝槽。然後以一導電材料填充通孔及/或金屬溝槽以形成第二複數個金屬層117。在某些實施例中，第二ILD層116可藉由一物理氣相沉積技術(例如，PVD、CVD等)沉積。第二複數個金屬層117可係使用一沉積製程及/或一鍍覆製程(例如，電鍍、無電式電鍍等)形成。在各種實施例中，第二複數個金屬層117可包括(舉例而言)鎢、銅或鋁銅。在某些實施例中，第二複數個金屬層117之一第二頂部金屬層117a具有與第二ILD層116之一上部表面對準之一上部表面。 如圖9之剖面圖900中所展示，將成像晶片112接合至CMOS晶片102。在某些實施例中，接合製程可形成包含一金屬至金屬接合及一介電質至介電質接合之一混合接合。第一頂部金屬層107a與第二頂部金屬層117a可直接接合在一起。第一ILD層106與第二ILD層116可鄰接於彼此以定義混合接合之一介電質至介電質接合。在某些實施例中，介電質至介電質接合係一個氧化物至氧化物接合。在某些其他實施例中，接合製程可使用配置於第一ILD層106與第二ILD層116之間的一中間接合氧化物層(未展示)。透過接合，複數個SPAD胞元120透過第一互連結構108及第二互連結構118對應地耦合至複數個主動裝置110。 如圖10之剖面圖1000中所展示，減小接合式成像晶片112之一厚度。將第二基板114薄化可允許入射輻射通過第二基板114之一後表面204而到達SPAD胞元120。在某些實施例中，第二基板114可藉由蝕刻第二基板114之後表面204來薄化。在其他實施例中，第二基板114可藉由機械研磨第二基板114之後表面204來薄化。在某些實施例中，可將第二基板114薄化至暴露第二深井136。而在其他實施例中，不暴露第二深井136，如圖10中所展示。 如圖11之剖面圖1100中所展示，在第二基板114之後表面204上方形成一高介電係數層144。可在高介電係數層144上方形成一抗反射塗覆(ARC)層146。在某些實施例中，高介電係數層144及ARC層146可係使用一物理氣相沉積技術來沉積。儘管圖中未展示，但在某些實施例中，可在第二基板114之後表面204上方形成複數個彩色濾光片。在某些實施例中，該複數個彩色濾光片可藉由形成一彩色濾光片層並將該彩色濾光片層圖案化來形成。該彩色濾光片層係由允許具有一特定波長範圍之輻射(例如，光)透射而阻擋規定範圍外之波長之光的一材料形成。此外，在某些實施例中，在彩色濾光片層形成之後將其平坦化。亦可在複數個彩色濾光片上方形成複數個微透鏡。在某些實施例中，可藉由在該複數個彩色濾光片上方沉積(例如，藉由一旋塗方法或一沉積製程)一微透鏡材料形成該複數個微透鏡。在微透鏡材料上邊將具有一彎曲上部表面之一微透鏡模板(未展示)圖案化。在某些實施例中，該微透鏡模板可包括一光阻劑材料，其係使用一分佈式曝光劑量(例如，對於一負型光阻劑而言，在彎曲部之一底部處暴露於較多光且在彎曲部之一頂部處暴露於較少光)經曝光、顯影及烘焙以形成一圓形形狀。然後藉由根據微透鏡模板選擇性地蝕刻微透鏡材料來形成該複數個微透鏡。 圖12圖解說明包含接合在一起之一CMOS晶片及一成像晶片之一堆疊式SPAD影像感測器之一方法1200之某些額外實施例的一流程圖。 雖然本文中將所揭示方法1200圖解說明且闡述為一系列動作或實踐，但將瞭解勿在一限制意義上解釋所圖解說明之此等動作或事件之排序。舉例而言，除本文中所圖解說明及/或所闡述之次序之外，某些動作亦可以不同次序發生及/或與其他動作或事件同時發生。另外，可無需將所有所圖解說明之動作皆用來實施本文中說明之一或多項態樣或實施例。此外，可將本文中所繪示之動作中之一或多者實施為一或多個單獨動作及/或階段。 在1202處，製備一第一基板。在第一基板內形成複數個裝置(舉例而言，包含CMOS電晶體或二極體)。圖5圖解說明對應於某些實施例(對應於動作1202)之一剖面圖。 在1204處，在第一基板上方形成一第一互連結構(包含一第一ILD層內之第一複數個金屬層)以形成一CMOS晶片。圖6圖解說明對應於某些實施例(對應於動作1204)之一剖面圖。 在1206處，製備一第二基板。在第二基板內形成複數個SPAD胞元。在某些實施例中，向第二基板之一前表面中執行一系列佈植製程及/或磊晶生長製程。在某些實施例中，摻雜物物種可包括用於各種摻雜層之一p型摻雜物及一n型摻雜物。圖7圖解說明對應於某些實施例(對應於動作1206)之一剖面圖。 在1208處，形成用於該複數個SPAD胞元之接點。在某些實施例中，該等接點形成於SPAD胞元之重摻雜區上且可包括鎢或銅。在SPAD胞元上方的第二基板之前表面上形成第二複數個互連結構以形成一成像晶片。圖8圖解說明對應於某些實施例(對應於動作1208)之一剖面圖。 在1210處，將CMOS晶片接合至成像晶片。第一複數個金屬層之一第一頂部金屬層與第二複數個金屬層之一第二頂部金屬層可透過一金屬至金屬接合而接合在一起。因此，成像晶片之SPAD胞元透過金屬至金屬接合分別耦合至CMOS晶片之主動裝置。圖9圖解說明對應於某些實施例(對應於動作1210)之一剖面圖。 在1212處，藉由自第二基板之一後表面移除材料來將該第二基板薄化。圖10圖解說明對應於某些實施例(對應於動作1212)之一剖面圖。 在1214處，在第二基板之後表面上方形成一抗反射塗覆(ARC)層。在某些實施例中，可在第二基板之後表面上方形成彩色濾光片及微透鏡。圖11圖解說明對應於某些實施例(對應於動作1214)之一剖面圖。 因此，本揭露係關於一種堆疊式SPAD影像感測器及一相關聯形成方法，該堆疊式SPAD影像感測器包括接合在一起之一CMOS晶片及一成像晶片，用以改良SPAD影像感測器之填充因數。在某些實施例中，對應淬滅電路及/或讀取電路經配置於CMOS晶片內且透過接合耦合至成像晶片之複數個SPAD胞元。藉此，複數個SPAD胞元可配置得更加緊湊且填充因數經改良。 在某些實施例中，本揭露係關於一種堆疊式單光子雪崩二極體(SPAD)影像感測器。該堆疊式SPAD影像感測器包括一CMOS積體電路(IC)，該CMOS積體電路包括經放置於一第一基板上方之一第一互連結構，該第一基板具有經放置於其上之CMOS裝置。該堆疊式SPAD影像感測器進一步包括一成像晶片，該成像晶片包括配置於一第二基板之一前表面與CMOS晶片之間的一第二互連結構。複數個單光子雪崩二極體(SPAD)胞元經放置於第二基板之前表面內。CMOS晶片與成像晶片係沿著經放置於第一互連結構與第二互連結構之間的一界面而接合在一起。 在其他實施例中，本揭露係關於一種形成一堆疊式SPAD影像感測器之方法。該方法包括：在一第一基板上方形成一第一互連結構並在一第二基板之一前表面內形成複數個SPAD胞元。該方法進一步包括：在該複數個SPAD胞元之該前表面上方形成一第二互連結構並將該第二互連結構接合至該第一互連結構。 在其他實施例中，本揭露係關於一種形成一堆疊式SPAD影像感測器之方法。該方法包括：在一第一基板內形成複數個主動裝置並在該第一基板上方形成一第一互連結構。該方法進一步包括：在一第二基板之一前表面內形成複數個SPAD胞元並在該第二基板之該前表面上方形成一第二互連結構。該方法進一步包括：接合該第一基板與該第二基板，使得該複數個SPAD胞元透過該第一互連結構及該第二互連結構對應地耦合至該複數個主動裝置。 前述內容概述數項實施例之特徵，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構之一基礎以實現相同目的及/或達成本文中所引入之實施例之相同優勢。熟習此項技術者亦應意識到，此等等效構造並不脫離本揭露之精神及範疇，且應意識到其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧堆疊式單光子雪崩二極體影像感測器
101a至101c‧‧‧像素
102‧‧‧互補式金屬氧化物半導體晶片
104‧‧‧第一基板
106‧‧‧第一ILD層
107‧‧‧金屬層/第一複數個金屬層
107a‧‧‧第一頂部金屬層
107b‧‧‧金屬層
108‧‧‧第一互連結構
110‧‧‧主動裝置/相關聯主動裝置/互補式金屬氧化物半導體裝置
112‧‧‧成像晶片
114‧‧‧第二基板
116‧‧‧第二ILD層/ILD層
117‧‧‧第二複數個金屬層/金屬層
117a‧‧‧第二頂部金屬層
117b‧‧‧金屬層
117c‧‧‧金屬層
117d‧‧‧金屬層
117e‧‧‧金屬層
118‧‧‧第二互連結構
120‧‧‧單光子雪崩二極體胞元
124‧‧‧接合結構
126‧‧‧接點插塞
128‧‧‧源極/汲極區
130‧‧‧閘極結構
132‧‧‧第一摻雜層
134‧‧‧第一深井
136‧‧‧第二深井
138‧‧‧第一重摻雜層
140‧‧‧第二重摻雜層
142‧‧‧介電層
144‧‧‧高介電係數層
146‧‧‧抗反射塗層
148‧‧‧入射光子
150‧‧‧倍增接面/氮化物層
154‧‧‧氧化物膜
156‧‧‧貫穿氧化物通路接合結構
200‧‧‧成像晶片
202‧‧‧前表面
204‧‧‧後表面
206‧‧‧上部表面
208‧‧‧上部表面
210‧‧‧第一接點插塞
212‧‧‧第二接點插塞
400‧‧‧堆疊式單光子雪崩二極體影像感測器
500‧‧‧剖面圖
600‧‧‧剖面圖
700‧‧‧剖面圖
800‧‧‧剖面圖
900‧‧‧剖面圖
1000‧‧‧剖面圖
1100‧‧‧剖面圖
1200‧‧‧方法
當搭配附圖閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件並非按比例繪製。事實上，為論述之清晰起見，可任意地增大或減小各種構件之尺寸。 圖1圖解說明包含接合在一起之一CMOS晶片及一成像晶片之一堆疊式SPAD影像感測器之某些實施例之一剖面圖。 圖2圖解說明一堆疊式SPAD影像感測器之一成像晶片之某些額外實施例之一剖面圖。 圖3圖解說明圖2之成像晶片之某些實施例之一俯視圖。 圖4圖解說明包含接合在一起之一CMOS晶片及一成像晶片之一堆疊式SPAD影像感測器之某些額外實施例之一剖面圖。 圖5至圖11圖解說明展示形成一堆疊式SPAD影像感測器之一方法之剖面圖之某些實施例，該堆疊式SPAD影像感測器包含接合在一起的一CMOS晶片及一成像晶片。 圖12圖解說明形成一堆疊式SPAD影像感測器之一方法之某些實施例之一流程圖，該堆疊式SPAD影像感測器包含接合在一起的一CMOS晶片及一成像晶片。
100‧‧‧堆疊式單光子雪崩二極體影像感測器
101a至101c‧‧‧像素
102‧‧‧互補式金屬氧化物半導體晶片
104‧‧‧第一基板
106‧‧‧第一ILD層
107‧‧‧金屬層/第一複數個金屬層
107a‧‧‧第一頂部金屬層
108‧‧‧第一互連結構
110‧‧‧主動裝置/相關聯主動裝置/互補式金屬氧化物半導體裝置
112‧‧‧成像晶片
114‧‧‧第二基板
116‧‧‧第二ILD層/ILD層
117‧‧‧第二複數個金屬層/金屬層
117a‧‧‧第二頂部金屬層
118‧‧‧第二互連結構
120‧‧‧單光子雪崩二極體胞元
124‧‧‧接合結構
126‧‧‧接點插塞
128‧‧‧源極/汲極區
130‧‧‧閘極結構
134‧‧‧第一深井
136‧‧‧第二深井
138‧‧‧第一重摻雜層
140‧‧‧第二重摻雜層
148‧‧‧入射光子

Claims (1)

  1. 一種堆疊式單光子雪崩二極體(SPAD)影像感測器，其包括： 一CMOS晶片，其包括經放置於一第一基板上方之一第一互連結構，該第一基板上放置有CMOS裝置；及 一成像晶片，其包括配置於一第二基板之一前表面與該CMOS晶片之間的一第二互連結構，其中複數個單光子雪崩二極體(SPAD)胞元經放置於該第二基板之該前表面內； 其中該CMOS晶片與該成像晶片係沿著經放置於該第一互連結構與該第二互連結構之間的一界面而接合在一起。
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