CN109155324B - 具有集群并行读出的堆叠背照式量子图像传感器 - Google Patents

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Abstract

一些实施例提供了包括3D竖直堆叠的光电传感器阵列和读出电路的量子图像传感器(QIS)。在一些实施例中，成像阵列包括多个单比特或多比特映像点，并且读出电路与成像阵列进行电通信且被配置为针对每个映像点量化与该映像点的电信号相对应的模拟信号，其中所述成像系统被配置为3D竖直集成电路，其中成像阵列竖直堆叠在读出电路上方。成像阵列可以被配置为相对于读出电路的集群阵列，每个集群被配置为具有n×m个映像点的阵列。成像阵列可以包括设置在读出电路层下方的另一图像处理电路层。相邻层可以被实现在单独的衬底上和/或共同衬底中。

Description

具有集群并行读出的堆叠背照式量子图像传感器
相关申请
本申请要求于2016年3月15日提交的美国临时申请No.62/308,861的权益，其通过引用整体并入本文，以用于每个PCT成员国和地区的目的，其中，这样通过引用的并入被许可或以其他方式不被禁止。
技术领域
本公开涉及成像系统，更具体地，涉及一种具有集群并行读出的堆叠背照式量子图像传感器。
背景技术
一般来说，堆叠图像传感器已经使用了数十年。在红外图像传感器中，其中探测器层以凸块结合到读出集成电路(ROIC)的混合传感器已经用于红外成像。最近，已经形成堆叠结构，其中通过使用硅通孔(TSV)将一层(例如，晶片或管芯)与另一层(例如，晶片或管芯)互连，所述硅通孔(TSV)是通过在硅中蚀刻孔并用金属回填而制成的。还使用了其他技术。通常，对于图像传感器，最常在芯片的外围进行连接。然而，还提出了像素并行连接以实现高吞吐量。例如，使用微凸块对4个像素的组进行一次连接。(参见例如Toru Kondo、Yoshiaki Takemoto、Kenji Kobayashi、Mltsuhlro Tsukimura、Naohiro Takazawa、HidekiKato、Shunsuke Suzuki、Jun Aoki、Haruhisa Saito、Yuichi Gomi、Seisuke Matsuda和Yoshitaka Tadaki在于2015年6月在荷兰法尔斯举办的Proc.2015International ImageSensor Workshop中发表的“A 3D stacked CMOS image sensor with 16Mpixel global-shutter mode using 4million interconnections”)。
量子图像传感器(QIS)是在利用缩小像素尺寸的成像中的范式转换。参见例如E.R.Fossum在于2005年6月在日本轻井泽举办的IEEE Workshop on CCDs and Adv.ImageSensors中发表的“What to dowith sub-diffraction limit(SDL)pixels？-a proposalfor a gigapixel digital film sensor(DFS)”，其全部内容通过引入合并于此。QIS的各种实现方式的一些方面包括：使用子衍射极限大小的空间过采样的二进制光电探测器(称为映像点(jot))以高读出速率来对单个光电子计数，将该二进制输出表示为比特立方体(x，y，t)并处理该比特立方体以形成高动态范围图像。图1示出了这种说明性的QIS概念。
QIS可包含几千兆映像点，且速度可超过1000fps，从而产生达几Gb/s或更高的输出数据速率。例如，映像点间距可以是500nm或更小。图1描绘了说明性的QIS图像传感器系统的框图，包括映像点阵列10、行扫描器12、模拟读出电路14(例如，读出放大器和模数转换器(ADC))、数字图像处理电路16和I/O焊盘18(例如，低压差分信令(LVDS)I/O)。映像点阵列10包括M行和N列的映像点。例如，具有16：9纵横比的千兆级映像点QIS可以实现为42000列并排且每列具有24000个映像点。
以商业上可行的高性能方式实现QIS相机应解决若干问题[2]。参见例如E.R.Fossum在于2011年7月在加拿大多伦多举办的Proc.OSATopical Mtg.onComputational Optical Sensing and Imaging中发表的“The quanta image sensor(QIS)：concepts and challenges”，其全部内容通过引入合并于此。传统的图像传感器像素和电路技术无法解决这些挑战。
一个问题是实现具有足够高的转换增益(CG)和足够低的噪声的亚微米间距映像点，以在列读出总线上产生低误码率(BER)信号。SPAD像素实现光子计数，但由于像素内电路，SPAD的间距很大(＞5um)，且SPAD像素的暗电流很高。
另一个问题是实现高速且低功率的读出电路(例如，偏置列、读出放大器(SA)和模数转换器(ADC))以读出巨大的映像点阵列。设计读出电路的最简单方法可能是在映像点阵列的底部用电流源对每列进行偏置，并通过被ADC紧跟的读出放大器来对映像点的输出进行量化。图3中示出了这种方法的简化示意图。这种结构的主要问题是映像点中的源极跟随放大器的带宽有限。例如，在几千兆映像点的QIS相机中，主要归因于行选择(RS)开关，在列上存在寄生电容，其中所述RS开关将所述列连接到例如超过20000个映像点。此外，由于列较长，所以列总线的电阻较高。因此，列总线可以用作低通滤波器，其截止频率不足以允许数千fps的速度。此外，由于存在超过20000个并联工作的SA和ADC，无法方便地使用传统结构，这是因为功耗会很高且产生的片上热量将对整个芯片的性能产生不利影响。
另一问题是传输由读出电路产生的大量原始数据(例如，～Gb/s或更大)以在片外进行处理。
发明内容
例如为了至少解决像素或映像点(jot)中的源极跟随放大器的有限带宽问题，本公开的一些实施例提供了一种堆叠QIS，其包括：第一层，用于实现映射点阵列；以及至少一个附加层，用于实现读出电路，其中所述层竖直堆叠并且至少在直接相邻的层之间具有导电互连。可以使用一个以上的层来实现读出电路。读出电路和图像处理电路可以被实现为单独的层。单独的层可以被实现为单独的衬底和/或形成在共同衬底中/上。
在整个说明书和权利要求书中，除非上下文另有规定，否则以下术语至少具有本文中明确关联的含义。以下确定含义不一定限制术语，而只是提供术语的说明性示例。如本文中所使用的短语“实施例”不一定指代相同的实施例，尽管其可以这样指代。另外，“一”、“一个”和“该”的含义包括复数引用；因此，例如“实施例”不限于单个实施例，而是指一个或多个实施例。类似地，短语“一个实施例”不一定指相同的实施例，并且不限于单个实施例。如本文所使用的，除非上下文另有明确规定，否则术语“或”是包容性的“或”运算符，并且等同于术语“和/或”。除非上下文另有明确规定，否则术语“基于”不是排他性的，并且允许基于未描述的其他因素。
此外，如本文所使用的，除非上下文另有明确规定，否则术语“耦接”是指直接连接或通过一个或多个中间组件间接连接，并且在一些上下文中，也可以表示或包括电耦接(例如，导电耦接、电容耦接和/或电感耦接)。此外，“导电耦接”是指经由一个或多个中间组件耦接，该一个或多个中间组件允许经由传导电流来进行能量转移，该传导电流能够包括直流电流以及交流电流，而“电容耦接”是指通过一个或多个介电介质并且还可能经由一个或多个中间导体来进行静电耦接(例如，经由一系列电容性组件)，所述中间导体允许经由位移电流而不是经由直流电流来进行能量转移。本领域技术人员将进一步理解，元件可以有意地或无意地(例如，寄生地)被进行电容耦接，并且在一些上下文中，被称为电容耦接的元件可以是指有意的电容耦接。此外，本领域技术人员还将理解，在一些上下文中，术语“耦接”可以指通过直接和/或间接连接的操作性耦接。例如，被称为耦接到晶体管的栅极的导体(例如，控制线)可以指导体可操作以控制栅极电势，以便控制晶体管的操作(例如，将晶体管在“开”和“关”状态之间进行切换)，而不管导体是否间接(例如，经由另一晶体管等)和/或直接连接到栅极。
将理解的是，仅仅为了例如在描绘附图中示出的像素和/或电路的截面视图或透视图时便于参考和清楚地说明，关于层、结、掺杂区域或其他结构的诸如“上部”、“顶部”、“下部”、“底部”、“上覆”、“下覆”、“上面”和“下面”等术语是指相对于所描述视图的视角的相对空间位置，并不表示优选的或必需的朝向。就这一点而言，还将理解的是，这样的术语可与关于图像传感器的晶片/衬底的配置为被照射的表面的诸如“正面”或“背面”之类的术语无关。例如，取决于观察角度，即使第一掺杂区域可能被布置为更靠近晶片/衬底的“背面”表面(并且图像传感器可能被配置用于背面照明)，第一掺杂区域也可以被称为覆盖或位于第二掺杂区域的顶部上。因此，应当理解，如所指出的那样，本文使用的诸如“顶部”、“上部”、“底部”、“下部”等术语是相对于引用不同层的仅为了方便和便于参考的惯例，且不对根据本公开的图像传感器或像素的整体设计和/或方位施加任何限制。
就这一点而言，为了便于参考，如本文所使用的，如果两个层、区域或其他结构/元件不包括一个或多个中间层、区域(例如，掺杂区域)或其他结构/元件，则可以将其称为“相邻”。换句话说，在空间上彼此参考(例如，“在...之上”、“在...上方”、“上覆”、“在...之下”、“下覆”等)的两个层、区域或其他结构/元件可以有一个或多个中间层、区域或其他结构/元件；然而，术语“相邻”(或者类似地，“直接”，诸如“直接在...之上”、“直接上覆”等)的使用表示不存在中间层、区域或其他结构/元件。
本领域技术人员将理解，前面的简要描述和关于附图的以下描述是本发明的一些实施例的说明和解释，并且既不是代表性的也不包括本发明范围内的所有主题和实施例，也不旨在限定或表征本发明或者限制可以通过本发明的实施例实现的优点，也不旨在要求本发明必须提供本文中关于一些实施例所描述的优点中的一个或多个。因此，在本文中所提及的并构成本发明的一部分的附图示出了本发明的一些实施例，并且这些附图与详细描述一起用于解释本发明的一些实施例的原理。
附图说明
鉴于结合附图的非限制性的和非排他性的实施例的以下描述，本发明的一些实施例的关于结构和操作两者的方面、特征和优点将被理解并将变得更加清楚，在附图中相同的附图标记表示各个附图中相同或相似的部分，并且在附图中：
图1示意性地描绘了量子图像传感器(QIS)的概念图；
图2描绘了QIS图像传感器系统的说明性框图；
图3描绘了根据本公开的一些实施例的一列映像点的一部分的说明性简化示意图；
图4示意性地描绘了根据本公开的一些实施例的利用多个竖直堆叠的衬底实现的QIS的透视分解图；
图5示意性地描绘了根据本公开的一些实施例的根据一些实施例的利用多个竖直堆叠的衬底实现的QIS的透视分解图；
图6描绘了根据本公开的一些实施例的映像点集群、读出电路和图像处理层的说明性框图；以及
图7示出了根据本公开的一些实施例的与堆叠QIS中的一个映像点集群相对应的时序图。
具体实施方式
在进一步描述根据本公开的一些实施例的堆叠QIS系统之前，参考图3示意性地描绘了与例如可以根据本公开的一些实施例实现的单比特或多比特QIS的列相关联的说明性的简化的读出信号链。为了清楚地说明，仅示出了与相同列总线37相关联的两个相邻映像点(即，Jotm和Jotm+1)，并且还示出了包括说明性通用映像点的元件，其包括光电转换元件PD(例如，光电二极管)、传输门TX、浮动扩散FD(示意性地描绘为电容)、源极跟随器晶体管SF和耦接到电压Vdd的复位开关(例如，晶体管)RST。此外，为了清楚起见，在描绘Jotm和Jotm+1可以独立地选择性地耦接到列总线37(用于读出)时，将行选择开关(例如，晶体管)RSm和RSm+1描绘在Jotm和Jotm+1之外(尽管行选择开关可以被认为是映像点内读出电路的一部分)。如将理解的，在读出每一个映像点(例如，Jotm或Jotm+1)期间，与复位电平相对应的映像点输出信号(例如，来自映像点内源极跟随器放大器SF的输出)和累积的映像点信号通过列总线37耦接到相关双采样电路CDS，导致相应的模拟信号被耦接到模数转换器ADC的输入。ADC 37将输入模拟信号转换为n比特数字信号，其中取决于实现方式(例如，单比特或多比特)，比特宽度(n)可以是一比特或多比特。尽管未示出，但应理解，一些实施例可以包括可编程增益放大器PGA(例如，耦接到CDS输入或被包括作为CDS输入的一部分)。
根据下文中进一步描述的本公开的一些实施例，QIS映像点可以被实现为泵闸(PG)映像点器件，已经证明PG映像点器件具有比读出噪声大得多的高CG，使得光子计数成为可能。参见例如J.Ma和E.R.Fossum的“A pump-gate jot device with high conversiongain for a quanta image sensor”，J.of the Electron Devices Soc.，第73-77页，第2期第3卷，2015年；J.Ma和E.R.Fossum的“Quanta image sensor jot with sub 0.3e-r.m.s.read noise and photon counting capability”，IEEE Electron DeviceLetters，第926-928页，第36(9)卷，2015年9月；以及J.Ma、D.Starkey、A.Rao、K.Odame和E.R.Fossum的“Characterization of quanta image sensor pump-gate jots with deepsub-electron read noise”，IEEE J.Electron Devices Society，第472-480页，第3(6)卷，2015年11月，其中每个参考文件的全部内容通过引用合并于此。另外，根据一些实施例，QIS映像点被配置用于背面照射(BSI)。BSI技术允许设计具有更好性能的像素和映像点。在BSI映像点中，映像点的光电探测器部分被实现在衬底的一侧上，并且所有连接金属被放置在衬底的另一侧上。然而，鉴于本公开，应当理解的是，根据本公开的一些实施例，具有高CG和低读取噪声(例如，足以用于光子计数)的其他亚微米间距光电探测器器件可以用作QIS器件的映像点。
解决列偏置问题的一种方法是使用共享映像点。按照这种方式，对于x方向共享的映像点，存在x个光电探测器、x个TX门、一个复位门、一个源极跟随器和仅一个RS开关。通过使用这种技术，列上的寄生电容减少了x倍。这种方法的缺点在于在设计映像点时，需要低电容浮动扩散(FD)，但是通过将n个TX开关连接到FD，FD上的寄生电容增加，从而减小了映像点的CG。
为了完全解决和克服这种列偏置问题，本公开的实施例提供了堆叠QIS。根据一些实施例，堆叠QIS使用一个以上的衬底来提供QIS，其中衬底被竖直地堆叠，其中不同衬底(例如，相邻衬底)上的电路/组件通过衬底间互连而电连接。在一些堆叠QIS实施例中，可以使用一个以上的衬底来实现读出电路，这些衬底利用互连接合。在各种实施例中，代替将电路/组件设置在不同的竖直堆叠的衬底上，可以将电路/组件实现为共同衬底内的竖直堆叠/集成的层。然而，应该理解的是，使用多个衬底和使用具有多个层的一个或多个单个衬底不是相互排斥的实施例。
在图4和图5中示出了用多个竖直堆叠的衬底实现的QIS的一些实施例。如图所示，QIS系统包括：包括映像点阵列在内的映像点衬底/管芯40、包括读出电路和行扫描器电路45在内的读出电路衬底/管芯42以及包括图像处理电路49在内的图像处理衬底/管芯44。换句话说，在第二衬底42和第三衬底44上分别实现用于读出第一衬底40上的映像点的读出电路和图像处理电路。在这些说明性实施例中，映像点衬底40被配置为背照式(BSI)映像点传感器芯片，其具有面向“上方”的光电探测器层41和面向“下方”的映像点金属化层，用于经由接合互连47与读出衬底42上的读出电路互连。应该理解的是，图4和图5是堆叠QIS的说明性等距分解图，将衬底示出为在空间上分开，以便清楚阐述。也就是说，堆叠QIS形成有竖直堆叠的衬底，所述竖直堆叠的衬底通过导电接合互连47邻接。如图所示，堆叠QIS还可以包括设置在光电探测器层41上的微透镜和滤色器阵列层50。
还注意到的是图4示意性地描绘了堆叠QIS配置有一个接合互连，以将每个相应的映像点集群(在映像点衬底40上)与相应的读出电路(在读出电路衬底42上)互连。类似地，示意性地描绘了堆叠QIS配置有一个接合互连，以将每个相应的读出电路(在读出电路衬底上)与相应的辅助图像处理电路(在图像处理衬底44上)互连。
图5类似地提供了：(i)相应映像点集群和相应读出电路(在读出电路衬底42上)之间的相应单独接合互连，以及(ii)相应读出电路(在读出电路衬底42上)和相应辅助图像处理电路49(在图像处理衬底44上)之间的相应单独接合互连。但是，根据一些备选实施方式，图5中的每个所示的接合互连包括四个相应的接合互连，以将相邻衬底上的相应电路互连。换句话说，作为非限制性示例，图4和图5的说明性实施例具有实质相同的电路布局，但它们是用不同的用于形成接合互连的制作工艺实现的。
QIS相机可以包括十亿或更多的映像点，其被组织为具有M行和N列映像点的阵列。如这里所使用的，一个映像点集群是具有m行和n列映像点的子阵列，其中m和n大于1。仅作为非限制性示例，QIS可以被实现为集群的阵列，其中每个集群是例如4×4、8×8、16×16或32×32的映像点阵列(但是集群不需要是正方形；即，m不一定等于n)。因此，QIS可以包括M×N个映像点阵列，其被组织为P×Q的集群阵列，其中每个集群包括m×n阵列的映像点(因此，M＝(P)(m)；并且N＝(Q)(n))。
仅作为非限制性示例并且为了清楚地说明，在图4和图5中，说明性阵列(可以被认为是包括例如十亿或更多映像点的QIS阵列的一部分)由24(M)行和32(N)列即768个映像点组成。在这个示例中，有24个映像点集群(加粗线；即，4×6阵列的集群)并且每个集群包含被排列为8(m)行和4(n)列的32个映像点。如图所示，滤色器阵列可以设置在映像点上方。根据QIS相机的设计，集群中的映像点可以都在同一个滤色器下方，或者在滤色器阵列下方。在该实施例中，第二衬底是读出电路衬底。如在图4和图5中可以看到的，在每个映像点集群下面存在模拟信号处理(ASP)单元、ADC和主图像处理(IP1)块。通过接合互连将映像点集群连接到下面的读出电路块。在该实施例中，第三衬底是图像处理衬底。该层中的数字电路处理通过接合互连来自第二层的读出电路块的数据，以形成最终图像。在形成最终图像之后，将图像数据通过I/O焊盘发送到芯片外。
根据一些实施例，图6示出了针对堆叠QIS配置的一映像点集群、ASP、ADC和主IP的说明性总体框图和简化示意图。
这里解释了根据一些说明性实施例的QIS系统的信令功能。每个集群中有m×n个映像点，它们被组织成具有m行和n列的阵列。在每个集群中，RS开关一个接一个地接通和关断；即，RS开关被依次接通和关断，且一次只有一个RS开关连接到集群中的列总线。一次只连接一个RS开关。在选择一个映像点期间，复位电平和信号电压电平被存储在相关双采样(CDS)单元上。差分电荷转移放大器(CTA)将CDS中存储的信号放大到大于ADC的输入参考偏移和输入参考噪声的电平。所有集群并行工作。基于整个图像传感器系统的读出结构，ADC可以是单比特或多比特的。如果QIS图像传感器是单比特QIS，则ADC是单比特的，例如，D锁存比较器，而如果QIS相机是多比特QIS，则使用多比特ADC。
在通过ADC对信号进行量化之后，通过图像处理器(IP1)对数字信号进行简单的数字处理，并将输出保存在存储器中。简单的数字处理可以是加法器或数字卷积器。接下来的ADC输出(即，后续映像点的量化输出)与存储在存储器中的值相加或卷积。此过程将继续，直到已读出集群中的所有映像点。此时，所有其他集群存储器和该存储器中存储的值被传送到芯片级图像处理器以进行进一步处理。
在读取一个映像点集群之后，针对下一帧重新进行集群读出。图7中示出了根据一些实施例的简化波形/时序图，其示出了一个映像点集群的功能。通过使用这种方法，集群中的列的带宽宽到足以每秒产生数千帧，同时消耗非常低的功率。
以下进一步描述根据一些实施例的各种堆叠QIS组件的说明性实施方式。
a)集群级BSI映像点层
映像点可以被设计用于共享读出或非共享读出；换句话说，一组映像点可以共享一个复位门、一个SF和一个RS开关。映像点可以是单比特或多比特的。
b)CDS、SA和ADC
模拟信号处理可以以许多不同方式来进行设计。CDS块可以设计成有源或无源电路；然而，无源CDS更适合低功率目的。根据QIS相机的结构(多比特或单比特)，使用不同类型的ADC。无论何种类型的ADC，无论何处需要实现读出放大器或放大器，使用电荷转移放大器来降低功耗。连续时间放大器可用于特定应用的低分辨率QIS相机。对于单比特QIS，可以使用被比较器紧跟的CTA。CTA将信号电平放大为大于比较器的输入参考偏移和噪声。D锁存比较器是用作比较器的低功率候选。
在多比特QIS中，可以使用不同类型的ADC，例如单斜率(SS)和算术ADC(例如，逐次逼近寄存器(SAR)和循环)。在所有这些ADC中，使用了若干比较器和放大器。为降低功率，应使用CTA。在一些实施例中，ADC的比特宽度(n)可以是可编程的。
c)数字内核和存储器
数字内核是一个简单的信号处理块(图4和图5中的IP1以及图6中的数字内核块)，其处理从ADC接收的信号和存储器中的存储信号。基于QIS相机用于形成图像的算法，该块可以是简单的加法器或卷积器。由于存在一个数字内核，并且在QIS相机内的每个集群中实现了存储器，因此它们必须是超低功率的。为此，根据一些实施例，使用次阈值制式的CMOS电路。
基于图像形成算法，数字内核可以对相同颜色的相邻映像点执行功能，其中该功能可以包括相邻集群的映像点。也就是说，该功能遍历S个映像点，其中S可以大于、等于或小于C，其中C是集群中的映像点的数量。
d)芯片级图像处理
芯片级图像处理器可以在芯片上或芯片外实现。为了降低功耗并提高QIS图像传感器的性能，最好将其实现在单独衬底上的芯片上，并通过接合互连将其堆叠到其他层。在处理图像之后，可以使用诸如SPI、I2C、LVDS和相机链接之类的若干接口协议来将图像的数据发送到芯片外。
例如，在纵横比为16∶9且集群大小为32(m)×32(n)的千兆映像点的1000fps的QIS相机中，存在42000(N)列和24000(M)行的映像点以及布置成750行和1313列的984750个集群。
在该系统中，有984750个电流源、CDS、SA、ADC、IP1、256比特存储器和一个芯片级图像处理器。CDS、SA、ADC、IP1和存储器的采样率为1MSa/s。考虑到2W作为整个芯片的功率预算，芯片级图像处理和焊盘框架可消耗0.5W，且其余的1.5W预算为每个集群提供近1.5μW。使用先进的CMOS工艺(诸如45纳米技术节点)以及在模拟域中实现电荷转移电路且在数字域中实现次阈值制式操作使得设计每个集群的块消耗小于1.5μW的功率成为可能。
应该提到的是，通过使用数字内核和存储器，尽管降低了后读出处理的灵活性，但是可以显著降低输出数据速率。在上面的示例中，如果没有在芯片上实现图像处理，则输出数据速率约为1Tb/s；然而，通过在每个集群中使用简单的数字内核，输出数据速率可以降低至例如约8Gb/s。将第3堆叠层(例如，第3衬底)用于芯片级图像处理可以将输出数据速率降低至例如标准数据速率，如在传统相机中一样。
已经针对本发明的一些具体说明实施例示出和描述了本发明，本发明的实施例仅仅是对本发明的一些实施例的一些原理的说明，并不意图是排他性的或以其它方式限制实施例。
例如，鉴于本公开，将理解的是，取决于各种设计考虑和/或约束，例如堆叠技术设计规则(例如，衬底间互连的密度、堆叠的管芯/晶片的最大数量等)，许多替代配置是可能的。例如，可以在堆叠衬底之间以各种方式提供图像传感器电路。作为非限制性示例，ADC可以在堆叠衬底上实现，该堆叠衬底与其上形成读出放大器电路的衬底分离。附加地或备选地，某些典型的像素内读出电路(例如，源极跟随器和读出选择晶体管)可以设置在与其上形成其他像素内(映像点内)电路(例如，光电探测器、传输门、浮动扩散)的衬底分离(并与其上形成ASP电路的衬底分离)的堆叠衬底上，这样可以提供更高的映像点平面密度(更小的映像点间距)。
作为本公开的范围内的变型的另一示例，虽然前述说明性实施例提供了使用一个导电互连将每个映像点集群耦接到相应的读出电路，但是各种实施例可以在各个集群和读出电路之间采用不同数量的互连。例如，在一些实施例中，可以对映像点进行差分读出。在这样的实施例中，可以在读出电路集群中的每个读出单元和其上方的映像点集群之间提供两个导电互连。在各种这样的实现方式中，差分信号可以连接到差分映像点结构(即，每个映像点提供两个输出以用于差分输出)和/或可以连接到两个映像点(例如，两个相邻映像点)的相应单独输出。类似地，不同对的相邻衬底之间的互连数量不必相等。
此外，虽然说明性的堆叠QIS实施例采用3D集成技术，其堆叠单独的衬底(例如，无论是芯片到芯片、芯片到晶片还是晶片到晶片)以将单独制造的器件/电路竖直集成到衬底上，但是各种备选实施例不限于这种3D集成技术，并且可以包括例如单片3D集成技术，其提供电路在不同衬层上的形成和竖直集成。
因此，尽管对本发明的说明性实施例的以上描述以及本发明的各种说明性的修改和特征提供了许多特异性，但是这些使能细节不应被解释为限制本发明的范围，并且本领域技术人员将容易理解，在不脱离本发明的范围并且不降低其伴随的优点的情况下，本发明易于进行许多修改、适应、变化、省略、添加和等效实现。例如，除了处理本身所必需或固有的范围，不暗示本公开(包括附图)中描述的方法或处理的步骤或阶段的特定顺序。在许多情况下，可以改变处理步骤的顺序，并且可以在不改变所述方法的目的、效果或意义的情况下组合、改变或省略各种说明性步骤。类似地，组件的结构和/或功能可以组合成单个组件或分为两个或更多个组件。还应注意，术语和表述被用作描述的术语而非限制的术语。不旨在使用术语或表述来排除所示和所述的特征或其一部分的任何等同物。另外，本发明可以在不必提供本文所描述的一个或多个优点、鉴于本公开所理解出的其它优点和/或可以在本公开的一些实施例中实现的优点的情况下进行实践。因此，意图是本发明不限于所公开的实施例，而是应当根据基于本公开的权利要求来限定，这些权利要求可以在本文中和/或在基于本公开和/或对应于本公开要求优先权的任何专利申请中呈现。

Claims (14)

1.一种成像系统，包括：
成像阵列，包括单比特或多比特的多个映像点，其中每个映像点被配置为响应于光子吸收而产生电信号；以及
读出电路，与所述成像阵列进行电通信并且被配置为针对每个映像点量化与该映像点的电信号相对应的模拟信号，其中所述成像系统被配置为3D竖直集成电路，其中所述成像阵列竖直堆叠在所述读出电路上方，
其中所述成像阵列被配置为多个集群，每个集群包括所述多个映像点的相应组，
所述多个集群中的每个集群电耦接到所述读出电路的相应读出电路块并被配置为由所述相应读出电路块读出，每个读出电路块包括相应的主图像处理器，所述主图像处理器被配置为基于针对给定帧对与从相应集群读出的由所述多个映像点中的每一个生成的电信号相对应的数字信号进行处理来生成与所述相应集群相对应的数字值，
针对所述给定帧与所述相应集群相对应的所述数字值被存储在相应存储器中，以及
所述读出电路和所述成像阵列被实现在单独的衬底上，其中所述单独的衬底通过导电互连而彼此接合。
2.根据权利要求1所述的成像系统，其中所述多个集群中的每个集群被配置为具有n×m个映像点的阵列。
3.根据权利要求2所述的成像系统，其中滤色器阵列层设置在映像点阵列上方，并且其中(i)相应集群中的所有映像点都设置在所述滤色器阵列层的共同滤色器元件下方，或(ii)相应集群中的不同映像点设置在所述滤色器阵列层的两个或更多个不同滤色器元件下方。
4.根据权利要求1所述的成像系统，其中所述多个集群中的每个集群被配置为具有n×m个映像点的阵列，并且其中每个映像点集群由设置在相应集群下方和读出电路衬底中的相应的模拟处理电路和模数转换器ADC读出。
5.根据权利要求1所述的成像系统，其中所述多个映像点被配置用于共享读出或非共享读出。
6.根据权利要求4所述的成像系统，其中所述ADC被配置为以下项中的任何一个：单比特、多比特或可编程比特宽度的分辨率。
7.根据权利要求1所述的成像系统，其中执行电荷转移放大以提供增益。
8.根据权利要求1所述的成像系统，其中所述多个集群中的每个集群被配置为具有n×m个映像点的阵列，以及其中与每个相应集群对应的所述读出电路包括主数字内核和存储器，所述主数字内核被配置为对映像点信号执行数字信号处理，且所述存储器被配置为存储由所述内核进行数字信号处理的结果。
9.根据权利要求8所述的成像系统，其中所述主数字内核在次阈值制式下操作以降低功耗。
10.根据权利要求1所述的成像系统，其中在读出电路衬底上包括用于对所述多个映像点进行扫描输出的电路。
11.根据权利要求1所述的成像系统，还包括与所述读出电路进行电通信并且被竖直堆叠在所述读出电路下方的图像处理电路。
12.根据权利要求11所述的成像系统，其中所述读出电路、所述成像阵列和所述图像处理电路被实现在三个单独的衬底上，其中所述三个单独的衬底通过导电互连而彼此接合。
13.根据权利要求12所述的成像系统，还包括与所述图像处理电路设置在相同衬底上的电路，所述电路用于向芯片外发送与映像点信号相对应的数据。
14.根据权利要求1所述的成像系统，其中所述成像阵列被配置用于背面照射。
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