JP7001274B2 - クラスタ並列読み出しを有する、スタック型の裏面照明型量子イメージセンサ - Google Patents

クラスタ並列読み出しを有する、スタック型の裏面照明型量子イメージセンサ Download PDF

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Description

関連出願
本出願は、２０１６年３月１５日に出願された米国仮出願第６２／３０８，８６１号の利益を主張するものであり、これは、引用による組み入れが許可されている、又は禁止されていない各ＰＣＴ加盟国及び加盟地域のために、その全体が引用により本明細書に組み入れられる。
一般に、スタック型イメージセンサは、数十年にわたって使用されてきた。赤外イメージセンサにおいて、検出器層が読み出し集積回路（ＲＯＩＣ）にバンプ接合された混成型センサが赤外イメージングのために使用されている。より近年、シリコン内に穴をエッチングして金属で埋め戻すことによって作成されたスルー・シリコン・ビア（ＴＳＶ）を用いて１つの層（例えば、ウェハ又はダイ）が別の層（例えば、ウェハ又はダイ）に相互接続される、スタック構造が形成されている。他の技術も用いられている。一般に、イメージセンサの場合、接続部は、チップの周辺部に作られることが最も多い。しかしながら、高スループットのために、ピクセル並列接続部が提案されている。例えば、マイクロバンプを用いて、４ピクセルのグループに対して１つの接続部が作られる。（例えば、非特許文献１参照）。
量子イメージセンサ（ＱＩＳ）は、イメージングにおけるパラダイムシフトであり、ピクセルサイズの縮小を利用する。例えば、その全体が引用により本明細書に組み入れられる非特許文献２を参照のこと。ＱＩＳの種々の実装のいくつかの態様は、ｊｏｔと呼ばれる、回折限界下のサイズの空間的にオーバーサンプリングされる（ｓｐａｔｉａｌｌｙ－ｏｖｅｒｓａｍｐｌｅｄ）バイナリ光検出器を用いて、高い読み出しレートで、個々の光電子を計数することと、このバイナリ出力をビットキューブ（ｘ，ｙ，ｔ）で表すことと、このビットキューブを処理して高ダイナミックレンジのイメージを形成することと、を含む。図１は、このような例示的なＱＩＳの概念を示す。
ＱＩＳは、数ギガｊｏｔを含むことができ、速度は、１０００ｆｐｓを上回ることができ、数Ｇｂ／秒以上の出力データレートをもたらす。ｊｏｔピッチは、例えば５００ｎｍ以下とすることができる。図２は、ｊｏｔアレイ１０、行スキャナ１２、アナログ読み出し回路１４（例えば、センス増幅器及びアナログ－デジタル変換器（ＡＤＣ））、デジタルイメージ処理回路１６、及びＩ／Ｏパッド１８（例えば、低電圧差動信号方式（ＬＶＤＳ）Ｉ／Ｏ）を含む、例示的なＱＩＳイメージセンサシステムのブロック図を示す。ｊｏｔアレイ１０は、Ｍ行及びＮ列のｊｏｔから成る。例えば、アスペクト比１６：９のギガｊｏｔＱＩＳは、並列の４２，０００列で実装することができ、各列は２４，０００ｊｏｔを有する。
ＱＩＳカメラを商業的に実現可能な高性能方式で実現するためには、対処すべきいくつかの課題がある。例えば、その全体が引用により本明細書に組み入れられる非特許文献３を参照のこと。従来のイメージセンサのピクセル及び回路技術は、これらの難題に対処できない。
１つの課題は、列読み出しバス上で低ビット誤り率（ＢＥＲ）信号を生成するのに十分な高変換利得（ＣＧ）及び十分な低ノイズを有する、サブミクロンピッチのｊｏｔを実現することである。ＳＰＡＤピクセルは、光子計数を実現するが、ピクセル内回路に起因して、ＳＰＡＤのピッチは大きく（＞５μｍ）、ＳＰＡＤピクセルの暗電流は高い。
別の課題は、莫大なｊｏｔアレイを読み出すために、高速かつ低電力の読み出し回路（例えば、列のバイアス印加、センス増幅器（ＳＡ）及びアナログ－デジタル変換器（ＡＤＣ））を実装することである。おそらく、読み出し回路を設計する最もシンプルな手法は、各列にｊｏｔアレイの底部において電流源でバイアスをかけ、ｊｏｔの出力をセンス増幅器、次いでＡＤＣによって量子化することである。このような手法の簡略化された模式図を図３に示す。この構造の主な問題は、ｊｏｔ内のソースフォロワ増幅器の制限された帯域幅である。例えば、数ギガｊｏｔのＱＩＳカメラにおいては、主として、列を例えば２０，０００より多くのｊｏｔに接続する行選択（ＲＳ）スイッチに帰する寄生キャパシタンスが列上に存在する。そのうえ、列は長いので、列バスの抵抗は高い。したがって、列バスは、数千ｆｐｓの速度を可能にするには十分な高さではないカットオフ周波数を有する低域フィルタとして作用し得る。また、並列に働く２０，０００を超えるＳＡ及びＡＤＣが存在するので、電力消費が高くなるはずであり、発生するオンチップの熱が全体としてのチップの性能に悪影響を及ぼすので、従来の構造は、好都合に使用されることができない。
さらに別の課題は、オフチップで処理するために読み出し回路によって生成される莫大な量の生データ（例えば、～Ｇｂ／秒以上）を転送することである。
Ｔｏｒｕ Ｋｏｎｄｏ、Ｙｏｓｈｉａｋｉ Ｔａｋｅｍｏｔｏ、Ｋｅｎｊｉ Ｋｏｂａｙａｓｈｉ、Ｍｉｔｓｕｈｉｒｏ Ｔｓｕｋｉｍｕｒａ、Ｎａｏｈｉｒｏ Ｔａｋａｚａｗａ、Ｈｉｄｅｋｉ Ｋａｔｏ、Ｓｈｕｎｓｕｋｅ Ｓｕｚｕｋｉ、Ｊｕｎ Ａｏｋｉ、Ｈａｒｕｈｉｓａ Ｓａｉｔｏ、Ｙｕｉｃｈｉ Ｇｏｍｉ、Ｓｅｉｓｕｋｅ Ｍａｔｓｕｄａ、及びＹｏｓｈｉｔａｋａ Ｔａｄａｋｉ、「Ａ ３Ｄ ｓｔａｃｋｅｄ ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ ｗｉｔｈ １６Ｍｐｉｘｅｌ ｇｌｏｂａｌ－ｓｈｕｔｔｅｒ ｍｏｄｅ ｕｓｉｎｇ ４ ｍｉｌｌｉｏｎ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ」、Ｐｒｏｃ．２０１５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｏｒｋｓｈｏｐ、Ｖａａｌｓ、Ｎｅｔｈｅｒｌａｎｄｓ、２０１５年６月 Ｅ．Ｒ．Ｆｏｓｓｕｍ、「Ｗｈａｔ ｔｏ ｄｏ ｗｉｔｈ ｓｕｂ－ｄｉｆｆｒａｃｔｉｏｎ ｌｉｍｉｔ （ＳＤＬ） ｐｉｘｅｌｓ？ － ａ ｐｒｏｐｏｓａｌ ｆｏｒ ａ ｇｉｇａｐｉｘｅｌ ｄｉｇｉｔａｌ ｆｉｌｍ ｓｅｎｓｏｒ （ＤＦＳ）」、ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ ＣＣＤｓ ａｎｄ Ａｄｖ． Ｉｍａｇｅ Ｓｅｎｓｏｒｓ、Ｋａｒｕｉｚａｗａ、Ｊａｐａｎ、２００５年６月 Ｅ．Ｒ．Ｆｏｓｓｕｍ、「Ｔｈｅ ｑｕａｎｔａ ｉｍａｇｅ ｓｅｎｓｏｒ （ＱＩＳ）： ｃｏｎｃｅｐｔｓ ａｎｄ ｃｈａｌｌｅｎｇｅｓ」、Ｐｒｏｃ． ＯＳＡ Ｔｏｐｉｃａｌ Ｍｔｇ． ｏｎ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｏｐｔｉｃａｌ Ｓｅｎｓｉｎｇ ａｎｄ Ｉｍａｇｉｎｇ、Ｔｏｒｏｎｔｏ、Ｃａｎａｄａ、２０１１年７月 Ｊ．Ｍａ、及びＥ．Ｒ．Ｆｏｓｓｕｍ、「Ａ ｐｕｍｐ－ｇａｔｅ ｊｏｔ ｄｅｖｉｃｅ ｗｉｔｈ ｈｉｇｈ ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ ｆｏｒ ａ ｑｕａｎｔａ ｉｍａｇｅ ｓｅｎｓｏｒ」、Ｊ． ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｓｏｃ．、２０１５年、第３巻、第２号、ｐｐ．７３－７７ Ｊ．Ｍａ及びＥ．Ｒ．Ｆｏｓｓｕｍ、「Ｑｕａｎｔａ ｉｍａｇｅ ｓｅｎｓｏｒ ｊｏｔ ｗｉｔｈ ｓｕｂ ０．３ｅ－ ｒ．ｍ．ｓ． ｒｅａｄ ｎｏｉｓｅ ａｎｄ ｐｈｏｔｏｎ ｃｏｕｎｔｉｎｇ ｃａｐａｂｉｌｉｔｙ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２０１５年９月、第３６巻、第９号、ｐｐ．９２６－９２８ Ｊ．Ｍａ、Ｄ．Ｓｔａｒｋｅｙ、Ａ．Ｒａｏ、Ｋ．Ｏｄａｍｅ、及びＥ．Ｒ．Ｆｏｓｓｕｍ、「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｑｕａｎｔａ ｉｍａｇｅ ｓｅｎｓｏｒ ｐｕｍｐ－ｇａｔｅ ｊｏｔｓ ｗｉｔｈ ｄｅｅｐ ｓｕｂ－ｅｌｅｃｔｒｏｎ ｒｅａｄ ｎｏｉｓｅ」、ＩＥＥＥ Ｊ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｓｏｃｉｅｔｙ、２０１５年１１月、第３巻、第６号、ｐｐ．４７２－４８０
例えば、少なくともピクセル又はｊｏｔ内のソースフォロワ増幅器の制限された帯域幅の課題に対処するために、本開示のいくつかの実施形態は、ｊｏｔアレイを実装する第１の層と、読み出し回路を実装する少なくとも１つの付加的な層とを含み、これらの層が垂直にスタックされ、少なくとも直接隣接した層間に導電性相互接続部を有する、スタック型ＱＩＳを提供する。１つより多くの層を用いて読み出し回路を実装することができる。読み出し回路及びイメージ処理回路は、分離した層として実装することができる。分離した層は、分離した基板として実装することができ、及び／又は、共通の基板内／上に形成することができる。
本説明及び特許請求の範囲の全体を通して、以下の用語は、文脈で特に他の指示がない限り、少なくとも本明細書において明示的に関連する意味を取る。以下で特定される意味は、必ずしも用語を限定するものではなく、その用語についての説明に役立つ実例を与えるものに過ぎない。本明細書で使用される場合、「ある実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」という語句は、同じ実施形態を指すこともあるが、必ずしもそうとは限らない。さらに、「ａ、ａｎ（不定冠詞）」及び「ｔｈｅ（定冠詞）」の意味は、複数形の照応を含み、従って、例えば「ある実施形態」は、単一の実施形態に限定されず、１つ又はそれより多くの実施形態を指す。同様に、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という語句は、必ずしも同じ実施形態を指すものではなく、単一の実施形態に限定されない。本明細書で使用される場合、「又は（ｏｒ）」という用語は、包括的「ｏｒ」演算子であり、文脈で特に他の指示がない限り、「及び／又は」という用語と同等である。「～に基づく（ｂａｓｅｄ ｏｎ）」という用語は、排他的なものではなく、文脈で特に他の指示がない限り、記載していない付加的要因に基づくことができる。
さらに、本明細書で使用される場合、文脈上特に他の指示がない限り、「結合される」という用語は、直接的に接続されること、又は１つ又はそれより多くの中間構成要素を通して間接的に接続されることを指し、文脈によっては、導電的に結合されること、容量的に結合されること、及び／又は誘導的に結合されることなどの電気的に結合されることを示すこと又は含むこともできる。さらに、「導電的に結合される」とは、直流及び交流を含むことができる伝導電流を通じたエネルギー伝達を可能にする１つ又はそれより多くの中間構成要素を介して結合されることを指し、一方、「容量的に結合される」とは、直流電流ではなく変位電流を通じたエネルギー伝達を可能にする１つ又はそれより多くの誘電体媒質を介して、場合によっては１つ又はそれより多くの介在導体を介して（例えば、一連の容量成分を介して）静電的に結合されることを言う。さらに、当業者であれば、要素は意図的に容量的に結合されることも、又は意図せずに（例えば、寄生的に）容量的に結合されることもあり、文脈によっては、容量的に結合されたとされる要素が意図的な容量結合を指すこともできることを理解するであろう。また、当業者であれば、文脈によっては、「結合される」という用語が、直接的及び／又は間接的な接続を介した動作可能な結合を指すことができることも理解するであろう。例えば、導体（例えば、制御線）がトランジスタのゲートに結合されていると言う場合には、この導体がゲートに（例えば、別のトランジスタなどを介して）間接的に及び／又は直接的に、のいずれで接続されているかに関わらず、導体がトランジスタの動作（例えば、「オン」状態と「オフ」状態の間におけるトランジスタの切り換え）を制御するようにゲート電位を制御するように動作可能であることを指すことができる。
層、接合部、ドープ領域、又は他の構造体に関連する「上側（ｕｐｐｅｒ）」、「上部（ｔｏｐ）」、「下側（ｌｏｗｅｒ）」、「底部（ｂｏｔｔｏｍ）」、「上にある（ｏｖｅｒｌｙｉｎｇ）」、「下にある（ｕｎｄｅｒｌｙｉｎｇ）」、「上方（ａｂｏｂｅ）」及び「下方（ｂｅｌｏｗ）」等の用語は、図面に示すピクセル及び／又は回路の断面図又は斜視図を説明することに関して単にする参照を容易にして説明を明確にするために、示される図の視点に関する相対的な空間位置を指すものであり、好ましい又は必要な配向を示すものではないことが理解されるであろう。この点に関し、このような用語が、照明されるように構成されたイメージセンサのウェハ／基板の表面に関する「前面（ｆｒｏｎｔｓｉｄｅ）」又は「裏面（ｂａｃｋｓｉｄｅ）」などの用語とは関連性がないことも理解されるであろう。例えば、見ている視点に応じて、第１のドープ領域は、たとえウェハ／基板の「裏側」の近くに配置されているとしても（また、イメージセンサを裏面照明用に構成できるとしても）、第２のドープ領域の上又は上部に存在すると言うことができる。従って、既述したように、本明細書で使用される場合、「上部」、「上側」、「底部」、「下側」などの用語は、異なる層を参照することに関する単なる便宜上の、参照を容易にするための関連であり、本開示によるイメージセンサ又はピクセルの全体的な設計及び／又は配向に対して別様に制限を加えるものではないことが理解される。
この点で、参照を容易にするために、本明細書で使用される場合、２つの層、領域、又は他の構造体／要素が、１つ又はそれより多くの介在層、領域（例えば、ドープ領域）、又は他の構造体／要素を含まない場合、これらを「隣接している」と言うことができる。言い換えれば、互いに空間的に（例えば、「～の上」、「～の上方」、「～の上にある」、「～の下方」、「～の下にある」など）参照される２つの層、領域、又は他の構造体／要素は、１つ又はそれより多くの介在層、領域、又は他の構造体／要素を有することができる一方で、「隣接する（ａｄｊａｃｅｎｔ）」（又は同様に、「～の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」、「直接～の上にある（ｄｉｒｅｃｔｌｙ ｏｖｅｒｌｙｉｎｇ）」などの「直接的に（ｄｉｒｅｃｔｌｙ）」）という用語の使用は、介在層、領域、又は他の構造体／要素が存在しないことを示す。
当業者であれば、上記の簡単な説明、及び以下の図面に関する説明は、本発明のいくつかの実施形態を示し、説明するためのものであり、本発明の範囲内の全ての主題及び実施形態を代表又は包括するものではなく、本発明を制限するように、若しくは特徴付けるように、又は本発明の実施形態によって達成できる利点を制限するように意図したものでもなく、いくつかの実施形態について本明細書で述べる利点のうちの１つ又はそれより多くを本発明が必然的に提供することを必要とするように意図したものでもないことを理解するであろう。従って、本明細書で参照する、本明細書の一部を構成する添付図面は、本発明のいくつかの実施形態を示すものであり、詳細な説明と共に本発明のいくつかの実施形態の原理を説明する役割を果たす。
様々な図全体を通して同一又は同様の部分を同じ参照番号によって示す添付図面と共に、以下の非限定的かつ非排他的な実施形態の説明を考慮すれば、本発明のいくつかの実施形態の態様、特徴及び利点が、構造及び動作の両方に関して理解され、容易に明らかになるであろう。
量子イメージセンサ（ＱＩＳ）の概念図を模式的に示す。 ＱＩＳイメージセンサシステムの例示的なブロック図を示す。 本開示のいくつかの実施形態による、ｊｏｔの１つの列の一部の例示的な簡略化された模式図を示す。 本開示のいくつかの実施形態による、複数の垂直にスタックされた基板で実装されたＱＩＳの分解斜視図を模式的に示す。 本開示のいくつかの実施形態による、複数の垂直にスタックされた基板で実装されたＱＩＳの分解斜視図を模式的に示す。 本開示のいくつかの実施形態による、ｊｏｔクラスタ、読み出し回路及びイメージ処理層の例示的なブロック図を示す。 本開示のいくつかの実施形態による、スタック型ＱＩＳ内のｊｏｔの１つのクラスタに対応するタイミング図を示す。
本開示のいくつかの実施形態によるスタック型ＱＩＳシステムをさらに説明する前に、図３を参照して、本開示のいくつかの実施形態によって実装することができるような、シングルビット又はマルチビットＱＩＳの列に関連付けられた、例示的な簡略化された読み出し信号チェーンを模式的に示す。説明を分かりやすくするために、同じ列バス３７に関連付けられた２つの隣接ｊｏｔ（すなわち、Ｊｏｔm及びＪｏｔm+1）のみを示すとともに、光変換素子ＰＤ（例えばフォトダイオード）、トランスファゲートＴＸ、浮遊拡散部ＦＤ（模式的にキャパシタンスとして示す）、ソースフォロワトランジスタＳＦ、及び電圧Ｖｄｄに結合されたリセットスイッチ（例えば、トランジスタ）ＲＳＴを含む、例示的な一般的なｊｏｔも示す。また、Ｊｏｔm及びＪｏｔm+1が列バス３７（読み出し用）に独立して選択的に結合することができることを分かりやすく描くために、行選択スイッチ（例えばトランジスタ）ＲＳm及びＲＳm+1は、Ｊｏｔm及びＪｏｔm+1の外部に描かれている（だが、行選択スイッチは、ｊｏｔ内読み出し回路の一部とみなすことができる）。理解されるように、ｊｏｔ（例えばＪｏｔm及びＪｏｔm+1）の各々１つの読み出しの間、リセットレベルに対応するｊｏｔ出力信号（例えば、ｊｏｔ内ソースフォロワ増幅器ＳＦからの出力）及び累積されたｊｏｔ信号は、列バス３７を介して相関ダブルサンプリング回路（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ ｃｉｒｃｕｉｔｒｙ：ＣＤＳ）に結合され、その結果、対応するアナログ信号がアナログ－デジタル変換器ＡＤＣの入力に結合される。ＡＤＣ３７は、入力アナログ信号をｎビットのデジタル信号に変換し、ここでビット幅（ｎ）は、実装に応じて１又は１より大きい場合がある（例えば、シングルビット又はマルチビット）。図示されていないが、いくつかの実施形態は、プログラム可能利得増幅器ＰＧＡ（例えば、ＣＤＳ入力に結合された、又はＣＤＳ入力の一部として含まれる）を含むことができることが理解されるであろう。
さらに後述する本開示のいくつかの実施形態によれば、ＱＩＳｊｏｔは、ポンプゲート（ＰＧ）ｊｏｔデバイスとして実装することができ、これは読み出しノイズより十分に大きい高ＣＧを実証しており、光子計数を可能にする。例えば、各々その全体が引用により本明細書に組み入れられる非特許文献４、非特許文献５及び非特許文献６を参照のこと。加えて、いくつかの実施形態によれば、ＱＩＳｊｏｔは、裏面照明（ＢＳＩ）用に構成される。ＢＳＩ技術は、より優れた性能のピクセル及びｊｏｔを設計することを可能にする。ＢＳＩ型ｊｏｔにおいて、ｊｏｔの光検出器部分は、基板の一方の側に実装され、すべての接続金属は、基板の他方の側に配置される。しかしながら、本開示に鑑みて、本開示のいくつかの実施形態によるＱＩＳデバイス用のｊｏｔとして、高ＣＧ及び低読み出しノイズ（例えば、光子計数に十分な）を有する他のサブミクロンピッチの光検出器デバイスを用いることができることが理解されるであろう。
列バイアス印加の問題に対処する１つの手法は、共有ｊｏｔを使用することである。この方式において、ｘ路共有ｊｏｔ（ｘ－ ｗａｙ－ｓｈａｒｅｄ ｊｏｔ）の場合、ｘ個の光検出器、ｘ個のＴｘゲート、１個のリセットゲート、１個のソースフォロワ及び１個のＲＳスイッチのみが存在する。この技術を用いることにより、列上の寄生キャパシタンスがｘ倍小さくなる。この手法の欠点は、ｊｏｔを設計する際に、低キャパシタンスの浮遊拡散部（ＦＤ）が必要とされるが、ｎ個のＴＸスイッチをＦＤに接続することによって、ＦＤ上の寄生キャパシタンスが増大し、そのためｊｏｔのＣＧが低減することである。
このような列バイアス印加の問題に完全に対処し、これを克服するために、本開示の実施形態は、スタック型ＱＩＳを提供する。いくつかの実施形態によれば、スタック型ＱＩＳは、１つより多くの基板を用いてＱＩＳを提供し、基板は垂直にスタックされ、異なる基板（例えば隣接する基板）上の回路／構成要素は、基板間相互接続部によって電気的に接続される。いくつかのスタック型ＱＩＳの実施形態において、１つより多くの基板を用いて読み出し回路を実装することができ、これらの基板は、相互接続部によって接合される。種々の実施形態において、垂直にスタックされた異なる基板上に回路／構成要素を配置するのではなく、共通基板内に垂直にスタック／集積された層として回路／構成要素を実装することができる。しかしながら、複数の基板を使用することと、複数の層を有する１つ又はそれより多くの単一基板を使用することとは、相互排反的な実施形態ではないことが理解されるであろう。
垂直にスタックされた複数の基板でＱＩＳを実装するいくつかの実施形態を図４及び図５に示す。図示されるように、ＱＩＳシステムは、ｊｏｔのアレイを含むｊｏｔ基板／ダイ４０と、読み出し回路及び行スキャナ回路４５を含む読み出し回路基板／ダイ４２と、イメージ処理回路４９を含むイメージ処理基板／ダイ４４とを含む。換言すれば、第１の基板４０上のｊｏｔを読み出すための読み出し回路及びイメージ処理回路は、それぞれ第２及び第３の基板４２及び４４上に実装される。これらの例示的な実施形態において、ｊｏｔ基板４０は、「上」向きの光検出器層４１と、接合相互接続部４７を介して読み出し基板４２上の読み出し回路と相互接続するための「下」向きのｊｏｔメタライゼーション層とを有する、裏面照明（ＢＳＩ）型ｊｏｔセンサチップとして構成される。図４及び図５は、スタック型ＱＩＳの例示的な分解図であり、説明を分かりやすくするために基板を空間的に分離したものとして示していることが理解されるであろう。すなわち、スタック型ＱＩＳは、導電性接合相互接続部４７によって相接された、垂直にスタックされた基板で形成される。図示されるように、スタック型ＱＩＳは、光検出器層４１上に配置されたマイクロレンズ及びカラーフィルタアレイ層５０を含むこともできる。
図４は、各自それぞれのｊｏｔクラスタ（ｊｏｔ基板４０上）をそれぞれの読み出し回路（読み出し回路基板４２上）に相互接続するために１つの接合相互接続部を有するように構成されたスタック型ＱＩＳを模式的に示すことがさらに注目される。同様に、これは、各自それぞれの読み出し回路（読み出し回路基板上）をそれぞれの二次イメージ処理回路（イメージ処理基板４４上）に相互接続するために１つの接合相互接続部を有するように構成されたスタック型ＱＩＳを模式的に示す。
図５は、同様に、（ｉ）それぞれのｊｏｔクラスタとそれぞれの読み出し回路（読み出し回路基板４２上）との間にそれぞれ個別の接合相互接続部、及び（ｉｉ）それぞれの読み出し回路（読み出し回路基板４２上）とそれぞれの二次イメージ処理回路４９（イメージ処理基板４４上）との間にそれぞれ個別の接合相互接続部を設ける。しかし、いくつかの代替的実装によれば、図５に描かれた各接合相互接続部は、隣接した基板上のそれぞれの回路を相互接続するための４つのそれぞれの接合相互接続部を含む。換言すれば、非限定的な例として、図４及び図５の例示的な実施形態は、本質的に同じ回路レイアウトを有するが、接合相互接続部を形成するための異なる製造プロセスで実装される。
ＱＩＳカメラは、Ｍ行及びＮ列のｊｏｔのアレイとして編成された１０億以上のｊｏｔを含むことができる。本明細書で用いる場合、ｊｏｔのクラスタは、ｍ行及びｎ列のｊｏｔのサブアレイであり、ここでｍ及びｎは１より大きい。単に非限定的な例として、ＱＩＳは、クラスタのアレイとして実装することができ、各クラスタは、例えば、４×４、８×８、１６×１６又は３２×３２アレイのｊｏｔを含む（だが、クラスタは必ずしも正方形である必要はない。すなわちｍが必ずしもｎと等しいとは限らない）。したがって、ＱＩＳは、Ｐ×Ｑアレイのクラスタとして編成された、Ｍ×Ｎアレイのｊｏｔを含むことができ、各クラスタは、ｍ×ｎアレイのｊｏｔを含む（したがって、Ｍ＝（Ｐ）（ｍ）、及びＮ＝（Ｑ）（ｎ））。
単に非限定的な例として、かつ説明を分かりやすくするために、図４及び図５において、例示的なアレイ（これは、例えば１０億又はそれより多くのｊｏｔを含むＱＩＳアレイの一部と考えることができる）は２４（Ｍ）行及び３２（Ｎ）列、並びに７６８個のｊｏｔから成る。この例では、２４個のｊｏｔクラスタ（太線、すなわち４×６アレイのクラスタ）が存在し、各クラスタは、８（ｍ）行及び４（ｎ）列として配置された３２個のｊｏｔを含む。図示されるように、カラーフィルタアレイをｊｏｔの上方に配置することができる。ＱＩＳカメラの設計に応じて、クラスタ内のｊｏｔは、すべてが同じカラーフィルタの下にあってもよく、又はカラーフィルタアレイの下方にあってもよい。この実施形態において、第２の基板は、読み出し回路基板である。図４Ａ及び図４Ｂで見てとれるように、各ｊｏｔクラスタの下方には、アナログ信号処理（ＡＳＰ）ユニット、ＡＤＣ及び一次イメージ処理（ＩＰ１）ブロックがある。ｊｏｔクラスタは、下にある読み出し回路ブロックに接合相互接続部を介して接続される。この実施形態において、第３の基板は、イメージ処理基板である。この層内のデジタル回路は、層２の読み出し回路ブロックから接合相互接続部を介して到来したデータを処理して、最終イメージを形成する。最終イメージを形成した後、イメージデータは、Ｉ／Ｏパッドを介してオフチップに送出される。
いくつかの実施形態によれば、図６は、スタック型ＱＩＳとして構成されたときの、ｊｏｔの１つのクラスタ、ＡＳＰ、ＡＤＣ、及び一次ＩＰの例示的な全ブロック図及び簡略化された模式図を示す。
いくつかの例示的な実施形態によるＱＩＳシステムの信号方式機能をここで説明する。各クラスタ内には、ｍ行及びｎ列のアレイとして編成されたｍ×ｎ個のｊｏｔが存在する。各クラスタ内で、ＲＳスイッチは、１つずつオン・オフし、すなわちＲＳスイッチは逐次的にオン・オフし、あるクラスタ内で一度に列バスに接続するＲＳスイッチは１つだけである。１つのＲＳスイッチのみが一度に接続する。１つのｊｏｔの選択の間に、リセット及び信号電圧レベルが、相関ダブルサンプリング（ＣＤＳ）ユニットに格納される。差動電荷移動増幅器（ＣＴＡ）は、ＡＤＣの入力参照（ｉｎｐｕｔ ｒｅｆｅｒｒｅｄ）オフセット及び入力参照ノイズよりも大きいレベルでＣＤＳに格納された信号を増幅する。すべてのクラスタが並列して働く。ＡＤＣは、イメージセンサシステム全体の読み出し構造に基づいて、シングルビット又はマルチビットとすることができる。ＱＩＳイメージセンサがシングルビットＱＩＳである場合、ＡＤＣは、Ｄラッチ比較器のようにシングルビットであり、ＱＩＳカメラがマルチビットＱＩＳである場合、マルチビットＡＤＣが用いられる。
ＡＤＣによる信号の量子化の後、デジタル信号に対して、イメージプロセッサ（ＩＰ１）によってシンプルなデジタル処理が行われ、出力はメモリ内に保存される。シンプルなデジタルプロセスは、加算器又はデジタルコンボルバとすることができる。その次のｊｏｔの量子化された出力である次のＡＤＣ出力が、メモリ内に格納された値と合計され、又は畳み込みが行われる（ｃｏｎｖｏｌｖｅｄ）。このプロセスは、クラスタ内のすべてのｊｏｔが読み出されるまで続く。この時点で、メモリ内に格納された値、及び他のすべてのクラスタメモリが、さらなる処理のためにチップレベル・イメージプロセッサに転送される。
１つのクラスタのｊｏｔを読んだ後、次のフレームに対してクラスタの読み出しが再び行われる。いくつかの実施形態による１つのクラスタのｊｏｔの機能を示す簡略化された波形／タイミング図を図７に示す。この方法を用いることによって、クラスタ内の列の帯域幅は、極めて低い電力消費でありながら、数千フレーム毎秒を生じるのに十分に広くなる。
以下、いくつかの実施形態による種々のスタック型ＱＩＳの構成要素の例示的な実装をさらに説明する。
ａ）クラスタレベルＢＳＩ型ｊｏｔ層
ｊｏｔは、共有又は非共有読み出し用に設計することができる。換言すれば、ｊｏｔのグループが、１つのリセットゲート、１つのＳＦ及び１つのＲＳスイッチを共有することができる。ｊｏｔは、シングルビット又はマルチビットとすることができる。
ｂ）ＣＤＳ、ＳＡ及びＡＤＣ
アナログ信号処理は、多くの異なる方式で設計することができる。ＣＤＳブロックは、能動回路又は受動回路で設計することができるが、低電力目的には受動ＣＤＳがより適している。ＱＩＳカメラ（マルチビット又はシングルビット）の構造に従って、異なるタイプのＡＤＣが用いられる。しかしながら、ＡＤＣのタイプにかかわらず、センス増幅器又は増幅器の実装が必要とされ、電力消費を削減するために電荷移動増幅器が用いられる。連続時間増幅器は、特定の用途のための低解像度ＱＩＳカメラのために用いることができる。シングルビットＱＩＳの場合、ＣＴＡに続いて比較器を用いることができる。ＣＴＡは、信号レベルを、比較器の入力参照オフセット及びノイズよりも大きくなるように増幅する。Ｄラッチ比較器は、比較器として用いられる低電力候補である。
マルチビットＱＩＳにおいては、シングルスロープ（ＳＳ）型及びアルゴリズム型ＡＤＣ（例えば逐次近似レジスタ（ＳＡＲ）及びサイクリック型など）のような異なるタイプのＡＤＣを用いることができる。これらのＡＤＣのすべてにおいて、いくつかの比較器及び増幅器が用いられる。電力削減目的のためには、ＣＴＡを用いるべきである。いくつかの実施形態において、ＡＤＣのビット幅（ｎ）は、プログラム可能なものとすることができる。
ｃ）デジタルカーネル及びメモリ
デジタルカーネルは、シンプルな信号処理ブロック（図４及び図５におけるＩＰ１、及び図６におけるデジタルカーネルブロック）であり、ＡＤＣから受けた信号と、メモリ内に格納された信号とを処理する。このブロックは、ＱＩＳカメラがイメージを形成するために使用しているアルゴリズムに基づいて、シンプルな加算器又はコンボルバとすることができる。１つのデジタルカーネルが存在し、メモリはＱＩＳカメラ内のクラスタ毎に実装されるので、これらは超低電力でなければならない。この目的のために、いくつかの実施形態によれば閾値下方式のＣＭＯＳ回路が用いられる。
イメージ形成アルゴリズムに基づいて、デジタルカーネルは、同じ色の隣接ｊｏｔ上で機能を実行することができ、この機能は、隣接クラスタのｊｏｔを含むことができる。すなわち、機能は、Ｓ個のｊｏｔにわたり、ここでＳは、クラスタ内のｊｏｔの数をＣとして、Ｃより大きい、Ｃに等しい、又はＣより小さい。
ｄ）チップレベル・イメージ処理
チップレベル・イメージプロセッサは、オンチップ又はオフチップで実装することができる。電力消費を削減し、かつＱＩＳイメージセンサの性能を高めるためには、これを分離した基板上にオンチップで実装し、接合相互接続部で他の層にスタックする方がよい。イメージを処理した後、ＳＰＩ、Ｉ２Ｃ、ＬＶＤＳ及びカメラリンクのようないくつかのインタフェースプロトコルを用いて、イメージのデータをオフチップに送ることができる。
一例として、アスペクト比１６：９の、ギガｊｏｔ、１０００ｆｐｓ、ＱＩＳカメラにおいて、クラスタサイズ３２（ｍ）×３２（ｎ）で、４２，０００列（Ｎ）及び２４，０００（Ｍ）行のｊｏｔ、及び、７５０行及び１３１３列として９８４，７５０個のクラスタが存在する。
このシステム内には、９８４，７５０個の電流源、ＣＤＳ、ＳＡ、ＡＤＣ、ＩＰ１、２５６ビットメモリ、及び１個のチップレベル・イメージプロセッサが存在する。ＣＤＳ、ＳＡ、ＡＤＣ、ＩＰ１及びメモリのサンプリングレートは、１ＭＳａ／秒である。チップ全体に対する電力バジェットとして２Ｗを考えると、チップレベル・イメージ処理及びパッドフレームにおいて消費され得るのは０．５Ｗであり、残りの１．５Ｗバジェットが、１クラスタ当たりほぼ１．５μＷを提供する。４５ｎｍ技術ノードのような先進的なＣＭＯＳプロセスを使用し、アナログドメインにおいて電荷転送回路を実装し、デジタルドメインにおいて閾値下方式の動作を実装することで、各クラスタのためのブロックが消費する電力が１．５μＷ未満になるように設計することができる。
デジタルカーネル及びメモリを使用することにより、読み出し後処理のフレキシビリティは小さくなるが、出力データレートを著しく低減することができることに留意されたい。上記の例において、オンチップで実装されるイメージ処理がない場合には、出力データレートは、約１Ｔｂ／秒であるが、各クラスタ内でシンプルなデジタルカーネルを使用することによって、出力データレートを例えば約８Ｇｂ／秒まで低減することができる。チップレベル・イメージ処理のために第３のスタック層（例えば、第３の基板）を使用すると、出力データレートを、例えば従来のカメラの場合のような標準的なデータレートまで低減することができる。
本発明を、そのいくつかの特定の例示的な実施形態に関して示し及び説明してきたが、その実施形態は、本発明のいくつかの実施形態の原理のうちのいくつかの単なる例示であり、排他的であること、又はそれ以外に実施形態を限定することを意図するものではない。
例えば、本開示に鑑みて、スタッキング技術設計規則（例えば、基板間相互接続の密度、スタックされるダイ／ウェハの最大数、等）のような種々の設計考慮事項及び／又は制約条件に応じて、多くの代替構成が可能であることが理解されるであろう。例えば、イメージセンサ回路は、スタック基板の中で種々の方式で設けることができる。非限定的な例として、ＡＤＣは、センス増幅器回路が形成される基板から分離した、スタック基板上に実装することができる。付加的に又は代替的に、特定の典型的にはピクセル内の読み出し回路（例えば、ソースフォロワ及び読み出し選択トランジスタ）は、他のピクセル内（ｊｏｔ内）回路（例えば、光検出器、トランスファゲート、浮遊拡散部）が形成される基板から分離した（及びＡＳＰ回路が形成される基板から分離した）、スタック基板上に配置することができ、これは、より高いｊｏｔ面積密度（より小さいｊｏｔピッチ）を規定することができる。
本開示の範囲内のバリエーションのさらなる例として、前述の例示的な実施形態は、各ｊｏｔクラスタを１つの導電性相互接続部を用いてそれぞれの読み出し回路に結合することを規定しているが、種々の実施形態は、それぞれのクラスタと読み出し回路との間で異なる数の相互接続部を使用することができる。例えば、いくつかの実施形態において、ｊｏｔは、差動的に読み出すことができる。このような実施形態において、２つの導電性相互接続部を、読み出し回路クラスタ内の各読み出しユニットとその上方のｊｏｔクラスタとの間に設けることができる。このような種々の実装において、差動信号は、差動ｊｏｔ構造（すなわち、各ｊｏｔが差動出力のための２つの出力を提供する）に接続することができ、及び／又は２つのｊｏｔ（例えば、２つの隣接ｊｏｔ）のそれぞれ個別の出力に接続することができる。同様に、隣接した基板の、異なるペア間の相互接続部の数は、必ずしも等しくなくてもよい。
加えて、例示的なスタック型ＱＩＳの実施形態は、分離した基板をスタック（例えば、ダイ－ツー－ダイ、ダイ－ツー－ウェハ、又はウェハ－ツー－ウェハ）して、別個に製造されたデバイス／回路を基板上に集積する３Ｄ集積技術を利用するが、種々の代替的な実施形態は、このような３Ｄ集積技術に限定されず、例えば、分離した段（ｔｉｅｒ）上の回路の形成及び垂直集積を規定する、モノリシック３Ｄ集積技術を含むことができる。
従って、上記の本発明の例示的な実施形態の説明、並びにその様々な例示的な修正及び特徴は多くの特殊性をもたらすが、これらの実施可能な詳細を、本発明の範囲を限定するものとして解釈すべきではなく、当業者であれば、本発明は、この範囲から逸脱することなく、また付随する利点を損なうことなく、多くの修正、適合、変形、省略、追加及び同等の実装が可能であると容易に理解するであろう。例えば、本開示において説明される方法又は工程のステップ又は段階に対しては、工程自体に必要な又は内在する範囲を除き、図面を含めて特定の順序は暗示されていない。多くの場合、工程段階の順序は変更することができ、説明される方法の目的、効果又は重要性を変更することなく、様々な例示的なステップを組み合わせ、変更し、又は省略することができる。同様に、構成要素の構造及び／又は機能を単一の構成要素に組み合わせることも、又は２つ以上の構成要素に分割することもできる。さらに、用語及び表現は、限定的用語ではなく説明的用語として使用されている。これらの用語又は表現を、図示し説明した特徴又はその一部のいずれかの同等物を排除するために使用する意図はない。さらに、本発明は、必ずしも本明細書で説明される、又は本開示に照らして理解される、及び／又はそのいくつかの実施形態において実現できる利点のうちの１つ又はそれより多くをもたらすことなく実施することもできる。従って、本明細書では、及び／又は本開示に対する優先権を主張する、本開示に基づく、及び／又は本開示に対応するあらゆる特許出願では、本開示に基づく特許請求の範囲を提示することができるので、本発明は、開示される実施形態に限定されるものではなく、本開示に基づく特許請求の範囲に従って定められるべきものであることが意図される。
４０：ｊｏｔ基板／ダイ
４１：光検出器層
４２：読み出し回路基板／ダイ
４４：イメージ処理基板／ダイ
４５：行スキャナ回路
４７：接合相互接続部
４９：イメージ処理回路
５０：マイクロレンズ及びカラーフィルタアレイ層

Claims (15)

  1. 複数のシングルビット又はマルチビットｊｏｔを含むイメージングアレイ（４０）であって、各ｊｏｔが光子吸収に応答して電気信号を生成する、イメージングアレイと、
    前記イメージングアレイと電気的に導通し、各ｊｏｔに対して、前記ｊｏｔの前記電気信号に対応するアナログ信号を量子化するように構成された読み出し回路（４２）と、
    を含むイメージングシステムであって、前記イメージングシステムは、前記イメージングアレイが前記読み出し回路の上方に垂直にスタックされた、３Ｄ垂直集積回路として構成され、
    前記イメージングアレイは、複数のクラスタ(C i,j :i = 1, 2, 3 . . . M; j = 1, 2, 3 . . . N)として、構成されており、各クラスタは、それぞれ複数の前記ｊｏｔを含んでおり、
    前記各クラスタは、前記読み出し回路のそれぞれの読み出し回路ブロック（ＡＳＰ、ＡＤＣ、ＩＰ１ (i,j): i = 1, 2, 3 . . . M; j = 1, 2, 3 . . . N)) に電気的に結合され、並列に読み出されるように構成されており、各読み出し回路ブロックは、前記それぞれのクラスタから読み出されるそれぞれの複数の前記ｊｏｔによって生成された前記電気信号に対応するデジタル信号を処理することに基づいて前記それぞれのクラスタに対応するデジタル値を生成するように構成されたそれぞれの一次イメージプロセッサ（ＩＰ１）を含んでおり、前記それぞれのクラスタに対応する前記デジタル値はそれぞれのメモリに格納されることを特徴とする、イメージングシステム。
  2. 前記イメージングアレイは、前記読み出し回路に対して前記クラスタのアレイとして構成されており、各クラスタは、ｎ掛けるｍのｊｏｔのアレイとして構成されており、ｎ掛けるｍはそれぞれ１より大きい数であることを特徴とする、請求項１に記載のイメージングシステム。
  3. カラーフィルタアレイ層が前記ｊｏｔアレイの上に配置され、（ｉ）それぞれのクラスタ内のすべてのｊｏｔが前記カラーフィルタアレイ層の共通カラーフィルタ要素の下方に配置されるか、又は（ｉｉ）それぞれのクラスタ内の異なるｊｏｔが、前記カラーフィルタアレイ層の２つ以上の異なるカラーフィルタ要素の下方に配置されることを特徴とする、請求項２に記載のイメージングシステム。
  4. 前記読み出し回路及び前記イメージングアレイは、導電性相互接続部によって互いに接合された分離した基板上に実装されることを特徴とする、請求項１～請求項３のいずれかに記載のイメージングシステム。
  5. 前記イメージングアレイは、前記読み出し回路に対してクラスタのアレイとして構成され、各クラスタは、ｎ掛けるｍのｊｏｔのアレイとして構成されており、ｎ掛けるｍはそれぞれ１より大きい数であり、そして、ｊｏｔの各クラスタは、前記それぞれの読み出し回路ブロック内に含まれるそれぞれのアナログ処理回路（ＡＳＰ）及びそれぞれのアナログ－デジタル変換器（ＡＤＣ）によって読み出され、前記それぞれの読み出し回路ブロックは、それぞれのクラスタの下に配置され、かつ、前記読み出し回路内にあることを特徴とする、請求項４に記載のイメージングシステム。
  6. 前記ｊｏｔは、共有又は非共有読み出し用に構成されることを特徴とする、請求項１～請求項５のいずれかに記載のイメージングシステム。
  7. ＡＤＣは、シングルビット、マルチビット、又はプログラム可能ビット幅解像度のいずれか１つとして構成されることを特徴とする、請求項１～請求項６のいずれかに記載のイメージングシステム。
  8. 電荷移動増幅器が実装されて利得をもたらすことを特徴とする、請求項１～請求項７のいずれかに記載のイメージングシステム。
  9. 前記読み出し回路及び前記イメージングアレイは、互いに導電性相互接続部によって接合された分離した基板上に実装され、前記イメージングアレイは、前記読み出し回路に対して前記クラスタのアレイとして構成され、各クラスタは、ｎ掛けるｍのｊｏｔのアレイとして構成されており、ｎ掛けるｍはそれぞれ１より大きい数であり、
    それぞれの前記クラスタに対応する前記読み出し回路ブロックは、（ｉ）デジタルカーネルとして構成される前記それぞれの一次イメージプロセッサ（ＩＰ１）及び（ｉｉ）前記それぞれのメモリを含むことを特徴とする、請求項１～請求項８のいずれかに記載のイメージングシステム。
  10. 前記デジタルカーネルは、閾値下方式で動作して、電力消費を削減することを特徴とする、請求項９に記載のイメージングシステム。
  11. 前記読み出し回路及び前記イメージングアレイは、導電性相互接続部によって互いに接合された分離した基板上に実装され、前記読み出し回路上に前記ｊｏｔをスキャンアウトするための回路を含むことを特徴とする、請求項１～請求項１０のいずれかに記載のイメージングシステム。
  12. 前記読み出し回路と電気的に導通する、その下方に垂直にスタックされた、イメージ処理回路をさらに含み、前記それぞれのメモリに格納された前記それぞれのクラスタに対応する前記デジタル値を処理するように構成されることを特徴とする、請求項１に記載のイメージングシステム。
  13. 前記読み出し回路、前記イメージングアレイ、及び前記イメージ処理回路は、導電性相互接続部によって互いに接合された３つの分離した基板上に実装されることを特徴とする、請求項１２に記載のイメージングシステム。
  14. 前記イメージ処理回路は、ｊｏｔ信号に対応するデータを伝送するための回路を含むことを特徴とする、請求項１３に記載のイメージングシステム。
  15. 前記イメージングアレイは、裏面照明用に構成され、前記ｊｏｔピッチは５００ｎｍを超えないことを特徴とする、請求項１～請求項１４のいずれかに記載のイメージングシステム。
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