TWI714921B - 半導體裝置及其製造方法 - Google Patents

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TWI714921B
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李承遠
鄭允瑋
李國政
林彥良
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Abstract

本文揭露了積體電路部件的重分佈層之示例性實施例。本揭露之積體電路部件的重分佈層包括一或多個導電接點陣列，導電接點陣列配置及排列為允許接合波在接合期間將重分佈層之間的空氣移位。此一或多個陣列的配置及排列在接合期間將重分佈層間的不連續性(如氣穴)最小化。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體裝置及其製造方法之製造方法，且特別關於一種重分佈層包括一或多個導電接點陣列的半導體裝置及其製造方法。
半導體生產製程的持續改進已經允許製造商和設計者創造更小且更有力的電子裝置。半導體裝置的生產已從1971年左右達到的十(10)微米(μm)半導體生產製程發展到2012年左右達到的二十二(22)奈米(nm)半導體生產製程。半導體裝置生產製程預計將在2019年前後進一步發展到五(5)nm半導體生產製程。積體電路的部件中之積體電路元件隨著半導體生產製程的每一次進展而變得更小，以允許在半導體基板上生產更多部件。可將複數積體電路部件接合在一起，以形成更有力的電子裝置。然而，封裝積體電路的新挑戰隨著半導體生產製程的每一次進展而被揭示。其中一個這種新挑戰係有關於在接合期間防止在積體電路部件之間形成氣穴(pockets of air)。
本揭露係關於一種製造半導體裝置的方法，包括：提供第一半導體結構，包括第一積體電路部件，第一積體電路部件之每一者包括主動區以及圍繞主動區之周邊區；在第一半導體結構上形成第一重分佈層，第一重分佈層包括介電層及埋設在介電層中之第一導電接點陣列，第一導電接點陣列之每一者係分別設置在周邊區之第一區域上並沿第一方向延伸，其中在第二方向上對準並分別設置在兩個相鄰之第一積體電路部件上之最相鄰之第一導電接點陣列之任兩者彼此分隔第一距離，其中第一距離大於主動區在第二方向上之第一尺 寸，且第二方向與第一方向實質上垂直；提供第二半導體結構；在第二半導體結構上形成第二重分佈層；以及進行接合製程以接合第一重分佈層及第二重分佈層，以形成接合結構。
本揭露亦關於一種製造半導體裝置的方法，包括：提供一半導體結構，包括第一積體電路部件及第二積體電路部件，第一積體電路部件及第二積體電路部件之每一者包括主動區以及圍繞主動區之周邊區；在第一半導體結構上形成第一重分佈層，第一重分佈層包括介電層及埋設在介電層中之第一導電接點之第一陣列及第一導電接點之第二陣列，第一導電接點之第一陣列之每一者係分別設置在第一積體電路部件之周邊區上，第一導電接點之第二陣列之每一者係分別設置在第二積體電路部件之周邊區上，第一導電接點之第一陣列及第一導電接點之第二陣列係沿第一方向延伸，第一積體電路部件在與第一方向實質上垂直之第二方向上與第二積體電路部件最鄰近，其中在第二方向上彼此對準的第一導電接點之第一陣列及第一導電接點之第二陣列在第二方向上彼此分隔第一距離，且第一距離大於主動區在第二方向上之第一尺寸；提供第二半導體結構；在第二半導體結構上形成第二重分佈層；以及進行接合製程以接合第一重分佈層及第二重分佈層，以形成接合結構。
本揭露亦關於一種半導體裝置，包括：第一半導體結構、第一重分佈層、第二半導體結構、以及第二重分佈層。第一半導體結構包括第一積體電路部件，第一積體電路部件之每一者包括主動區及圍繞主動區之周邊區。第一重分佈層設置在第一半導體結構上，第一重分佈層包括介電層及埋設在介電層中之第一導電接點陣列，第一導電接點陣列之每一者分別設置在周邊區之第一區域上並沿第一方向延伸，其中在第二方向上對準並分別設置在兩個相鄰之第一積體電路部件上之最相鄰之第一導電接點陣列之任兩者彼此分隔一距離，其中此距離大於主動區在第二方向上之第一尺寸，且第二方向與第一方向實質 上垂直。第二重分佈層設置在第二半導體結構上，其中第一導電接點陣列之圖案與第二重分佈層中之第二導電接點之圖案實質上相同，且第一半導體結構及第二半導體結構係藉由第一重分佈層及第二重分佈層接合。
100、100.1、100.2、100.n、402.1、402.2、412.1、412.2、412.3、412.r、422.1、424.1、424.2、424.s、422.r、432.1、432.2、432.3、432.r、442.1、442.2、442.3、442.r、452.1、452.2、452.r:積體電路部件
100A:主動區
100B:周邊區
101:半導體基板
102:內連線結構
104、204、300、300.1、300.2、300.r、310、318、318.1、318.r、320、320.1、320.2、320.s、322、322.1、322.2、322.3、322.r、332、332.1、332.r、334、334.1、334.2、334.r、336、338、340:重分佈層
200、400、410、420、430、440、450、460、470:半導體晶圓
202:半導體基板
203:內連線結構
200.1:第一半導體晶圓
200.2:第二半導體晶圓
204.1:第一重分佈層
204.2:第二重分佈層
206.1:第一介電層
206.2:第二介電層
208.1、208.2:導電接點陣列
304.1.1、304.i.k:導電接點
302、312、324:第一導電接點陣列
304、314、326:第二導電接點陣列
302.1、312.1、324.1:第一導電接點的第一陣列
302.2、312.2、324.2:第一導電接點的第二陣列
314.1、326.1:第二導電接點的第一陣列
314.2、326.2:第二導電接點的第二陣列
316:排放路徑(間隔路徑)
328:第三導電接點陣列
328.1:第三導電接點的第一陣列
328.2:第三導電接點的第二陣列
330:第四導電接點陣列
330.1:第四導電接點的第一陣列
330.2:第四導電接點的第二陣列
404.1、404.2、404.r、404.y:切割道
406.1、406.x:切割道
500:操作控制流程
502、504、506、508、510、512:操作
a、b:距離
D1:第一方向
D2:第二方向
DS1:第一距離
DS2:第二距離
DM1:第一尺寸
DM2:第二尺寸
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，多種特徵並未按照比例繪示且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1A圖和第1B圖分別繪示根據本揭露的示例性實施例的包括接合後之積體電路部件的示例性積體電路部件及半導體裝置；第2A圖、第2B圖及第2C圖繪示根據本揭露的示例性實施例的包括示例性積體電路部件的示例性半導體晶圓；第3A圖至第3J圖繪示根據本揭露的示例性實施例的示例性積體電路部件的示例性重分佈層；第4A圖至第4I圖繪示根據本揭露的示例性實施例的示例性半導體晶圓的示例性重分佈層；以及第5圖繪示根據本揭露的示例性實施例的用於生產包括示例性積體電路部件的示例性半導體晶圓的示例性操作的流程圖。
以下公開許多不同的實施方法或是範例來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。舉例來說，在說明書中提到第一特徵部件形成於第二特徵部件之上，其包括第一特徵部件與第二特徵部件是直接接觸的實施例，另外也包括於第一特徵部件與第二特徵部件之間另外有其他特徵的實施例，亦即，第一特徵部件與第二特徵部件並非直接接觸。此外， 在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
本文揭露了形成在積體電路部件上的重分佈層的示例性實施例。本揭露的在積體電路部件上的重分佈層包括一或多個導電接點陣列，上述導電接點陣列被配置和排列為用以允許接合波(bonding wave)在接合期間使重分佈層之間的空氣移位。這種一或多個陣列的配置和排列最小化了接合期間重分佈層之間的不連續性，例如氣穴(即空隙)。
第1A圖和第1B圖分別繪示根據本揭露的示例性實施例的包括接合後之積體電路部件的示例性積體電路部件及半導體裝置。如第1A圖所示，示例性積體電路部件100包括半導體基板101，半導體基板101具有形成在其中的電子電路、以及設置在半導體基板101上的內連線結構102。在一些實施例中，積體電路部件100包括形成電子電路的主動區100A和圍繞主動區100A的周邊區100B。重分佈層104係在積體電路部件100的內連線結構102上以後端線(back-end-of-line，BEOL)製程所製造。當積體電路部件100與其他部件接合時，形成在積體電路部件100的內連線結構102上的重分佈層104可以當作接合層。在第1A圖所示的示例性實施例中，在半導體基板101中形成的電子電路包括位於半導體堆疊內的類比及/或數位電路，上述半導體堆疊具有一或多層導電層(也稱為金屬層)，與一或多層非導電層(亦稱為絕緣層)相互交叉(interdigitated)。然而，相關領域的技術人士將理解電子電路可以包括一或多個機械及/或機電裝置，而不背離本揭露的精神和範圍。
半導體基板101可以由矽或其他半導體材料所製成。或者，半導體基板101可以包括其他元素半導體材料，例如鍺。在一些實施例中，半導體基板101係由化合物半導體製成，例如藍寶石、碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，半導體基板101係由合金半導體製成，例如矽鍺、碳化矽、磷 化鎵砷或磷化鎵銦。在一些實施例中，半導體基板101包括磊晶層。舉例來說，半導體基板101具有覆蓋在塊體半導體上的磊晶層。
半導體基板101還可以包括隔離特徵(未示出)，例如淺溝槽隔離(shallow trench isolation，STI)特徵或矽的局部氧化(local oxidation of silicon，LOCOS)特徵。隔離特徵可以定義和隔離各種半導體元件。半導體基板101還可以包括摻雜區域(未示出)。摻雜區域可摻雜p型摻質(例如硼或BF2)及/或n型摻質(例如磷(P)或砷(As))。摻雜區可以直接形成在半導體基板101上的P型阱結構中、N型阱結構中或雙重阱(duel-well)結構中。
可以在半導體基板101上形成包括上述隔離特徵和半導體元件的電子電路(如電晶體(例如金氧半場效電晶體(metal oxide semiconductor field effect transistors，MOSFET)、互補金氧半(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面型電晶體(bipolar junction transistors，BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效電晶體(p-channel and/or n channel field effect transistors，PFET/NFET)等)、二極體及/或其他合適的元件。可以執行各種製程以形成隔離特徵和半導體元件，例如沉積、蝕刻、佈植、微影、退火及/或其他合適的製程。在一些實施例中，包括隔離特徵和半導體元件的電子電路以前端製程(FEOL)製程在半導體基板101中形成。
在一些實施例中，內連線結構102包括介電層、內埋在介電層中的導電通孔、以及形成在介電層之間的導線，其中不同層的導線係藉由導電通孔而彼此電性連接。此外，內連線結構102電性連接到形成在半導體基板101中的電子電路。在一些實施例中，至少一個密封環和至少一個對準標記係形成在內連線結構102中，其中密封環和對準標記係在積體電路部件100的周邊區100B內形成，密封環圍繞積體電路部件100的主動區100A，並且對準標記係形成在密封環外的區域中。在一些實施例中，多個對準標記圍繞積體電路部件100的角落形 成。上述密封環和對準標記的數量在本揭露中不受限制。
在第1A圖所示的示例性實施例中，重分佈層104表示來自半導體堆疊的一或多層導電層中的導電層之一(即金屬層)，其用於將電子電路電性耦接至其他電子、機械及/或機電裝置。舉例來說，重分佈層104可用於將電子電路電性耦接至一積體電路封裝體，如通孔封裝體(through-hole package)、表面裝配封裝體(surface mount package)、插針網格陣列封裝體(pin grid array package)、扁平封裝體(flat package)、小型輪廓封裝體(a small outline package)、晶片級封裝體(chip-scale package)及/或球狀柵格陣列(ball grid array)。
在另一個例子中，如第1B圖所示，半導體裝置包括第一積體電路部件100.1、第一重分佈層104.1、第二積體電路部件100.2和第二重分佈層104.2，其中第一重分佈層104.1和第二重分佈層104.2位於第一積體電路部件100.1和第二積體電路部件100.2之間。示例性的第一積體電路部件100.1包括在其中形成有第一電子電路的第一半導體基板101.1、以及設置在第一半導體基板101.1上的第一內連線結構102.1。示例性的第二積體電路部件100.2包括其中形成有第二電子電路的第二半導體基板101.2、以及設置在半導體基板101.2上的第二內連線結構102.2。來自與第一電子電路相關聯的第一半導體堆疊中的第一重分佈層104.1可以電性地及/或機械地耦接到來自與第二電子電路相關聯的第二半導體堆疊中的第二重分佈層104.2，以與第一電子電路和第二電子電路電性耦接。在此示例性實施例中，第一重分佈層104.1被配置和排列成電性地及/或機械地耦接到第二重分佈層104.2。在一示例性實施例中，第一重分佈層104.1使用混合接合(hybrid bonding)、直接接合(direct bonding)、表面活化接合(surface activated bonding)、電漿活化接合(plasma activated bonding)、陽極接合(anodic bonding)、共晶接合(eutectic bonding)、熱壓接合(thermo-compression bonding)、反應接合(reactive bonding)、瞬態液相擴散接合(transient liquid phase diffusion bonding)及/或任何其 他習知的接合技術以與第二重分佈層104.2接合，上述習知的接合技術對於相關領域的技術人士來說是顯而易見的，而不偏離本揭露的精神和範圍。在此示例性實施例中，這些前述的接合技術利用接合波來電性地及/或機械地耦接第一重分佈層104.1和第二重分佈層104.2。如隨後將進一步詳細描述的，第一重分佈層104.1和第二重分佈層104.2被配置和排列為在接合第一重分佈層104.1和第二重分佈層104.2時最小化第一重分佈層104.1和第二重分佈層104.2之間的不連續性(例如氣穴)。
第2A圖、第2B圖及第2C圖繪示根據本揭露的示例性實施例的示例性半導體晶圓，上述示例性半導體晶圓包括示例性積體電路部件。參考第2A圖，利用一半導體裝置製造操作，以將多個積體電路部件100.1至100.n製造到半導體晶圓200中。半導體晶圓200包括多個排列成陣列的積體電路部件100.1至100.n。在一些實施例中，半導體晶圓200包括其中形成有電子電路的半導體基板202和設置在半導體基板202上的內連線結構203。在一些實施例中，半導體晶圓200中所包括的積體電路部件100.1至100.n中的每一者包括其中形成有電子電路的主動區100A和圍繞主動區100A的周邊區100B。上述半導體裝置製造操作使用預定順序的感光及/或化學製程操作，以將多個積體電路部件100.1至100.n形成到第一半導體晶圓200中。上述感光及/或化學製程操作的預定順序可包括沉積、去除、圖案化和改質。沉積是用於生長、塗佈或以其他方式將材料轉移到半導體基板上的操作，並且沉積可包括例如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電化學沉積(electrochemical deposition，ECD)及/或分子束磊晶(molecular beam epitaxy，MBE)。去除是從半導體基板去除材料的操作，且去除可包括例如濕蝕刻、乾蝕刻及/或化學機械平坦化(chemical-mechanical planarization，CMP)。圖案化(通常稱為微影)是成形或改變半導體基板的材料，以形成用於電子裝置的類比及/或數位電路的各種幾何 形狀的操作。電性能的改質是(通常藉由離子佈植(ion implantation))改變半導體基板的材料的物理、電性及/或化學性質的操作。在一示例性實施例中，半導體代工廠可以利用上述製造流程來製造用於半導體基板上的電子裝置的類比及/或數位電路。
在第2A圖所示的示例性實施例中，使用被稱為前端生產線製程(front-end-of-line processing)的第一系列生產操作、以及被稱為後端生產線製程(back-end-of-line processing)的第二系列生產操作將積體電路部件100.1至100.n形成到半導體基板202中及/或上。前端生產線製程表示第一系列感光及/或化學製程操作，以將與多個積體電路部件100.1至100.n相應的電子電路形成到半導體基板202上。後端生產線製程代表第二系列感光及/或化學製程操作，以在半導體基板202上形成對應多積體電路部件100.1至100.n的內連線結構203，進而形成半導體晶圓200。在一些示例性實施例中，包括在半導體晶圓200中的積體電路部件100.1至100.n可以彼此相似及/或不同。
如第2A圖所示，半導體基板202是半導體晶圓200的一部分。半導體基板202可以由矽或其他半導體材料製成。另外，半導體基板202可以包括其他元素半導體材料，例如鍺。在一些實施例中，半導體基板202係由化合物半導體製成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，半導體基板202係由合金半導體製成，例如藍寶石、矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，半導體基板202包括磊晶層。舉例來說，半導體基板202具有覆蓋在塊體半導體上的磊晶層。
半導體基板202還可以包括隔離特徵(未示出)，例如淺溝槽隔離(STI)特徵或矽的局部氧化(LOCOS)特徵。隔離特徵可以定義和隔離各種半導體元件。半導體基板202還可以包括摻雜區域(未示出)。摻雜區域可摻雜p型摻質(例如硼或BF2)及/或n型摻質(例如磷(P)或砷(As))。摻雜區可以直接形成在半導體基 板202上的P型阱結構中、N型阱結構中或雙重阱(duel-well)結構中。
在一些實施例中，內連線結構203包括介電層、內埋在介電層中的導電通孔、以及形成在介電層之間的導線，其中不同層的導線係藉由導電通孔而彼此電性連接。
在半導體晶圓200上形成重分佈層204。在一些實施例中，在半導體晶圓200上製造重分佈層204的製程包括：在半導體晶圓200上方形成介電層；對介電層進行圖案化，以在介電層中形成多個開口，進而露出半導體晶圓200的導電墊；在半導體晶圓200上沉積導電材料，使得介電層及被介電層中的開口露出的導電墊被導電材料覆蓋，其中導電材料不僅覆蓋介電層和導電墊，而且還覆蓋開口的側壁表面並完全填充開口；執行研磨製程(例如化學機械研磨製程)以部分地去除導電材料的多餘部分，直到露出介電層206的頂表面，從而在介電層206中形成導電接點陣列208(例如金屬通孔及/或金屬墊)。當執行晶圓級接合製程以將半導體晶圓200與另一晶圓接合時，包括介電層206和導電接點陣列208的重分佈層204可以用作接合層。
如第2B圖所示，提供了互相接合的第一半導體晶圓200.1和第二半導體晶圓200.2。在一些實施例中，提供兩種不同類型的晶圓200.1和200.2。換句話說，包括在第一半導體晶圓200.1中的積體電路部件100.1至100.n和包括在第二半導體晶圓200.2中的積體電路部件100.1至100.n可以具有不同的架構並可執行不同的功能。舉例來說，第一半導體晶圓200.1是包括多個圖像感測器晶片(例如CMOS圖像感測器晶片)的感測器晶片，第二半導體晶圓200.2是包括多個特殊應用積體電路(application-specific integrated circuit，ASIC)單元且對應於圖像感測器晶片的特殊應用積體電路晶圓。包括在感測器晶片中的圖像感測器晶片可為能夠感測來自CMOS圖像感測器後表面的光之背側照明CMOS圖像感測器(back-side illuminated CMOS image sensors，BSI-CIS)，並且重分佈層104.1可以 形成在CMOS圖像感測器的主動表面上(即與CMOS圖像感測器的後表面相對的表面)。在一些其他實施例中，提供了兩個相似或相同的晶圓200.1和200.2。換句話說，包括在第一半導體晶圓200.1中的積體電路部件100.1至100.n和包括在第二半導體晶圓200.2中的積體電路部件100.1至100.n可以具有相同或相似的架構並可執行相同或相似的功能。
在接合第一半導體晶圓200.1和第二半導體晶圓200.2之前，分別在第一半導體晶圓200.1和第二半導體晶圓200.2上形成第一重分佈層204.1和第二重分佈層204.2。用於形成第一重分佈層204.1和第二重分佈層204.2的製程可以與用於形成第2A圖中所示的重分佈層204的製程類似。
在一些實施例中，在第一半導體晶圓200.1上製造第一重分佈層204.1的製程包括：在第一半導體晶圓200.1上形成第一介電層206.1；圖案化第一介電層206.1以在第一介電層206.1中形成多個第一開口，以露出第一半導體晶圓200.1的第一導電墊；在第一半導體晶圓200.1上沉積第一導電材料，使得第一介電層206.1和由第一介電層206.1中的第一開口露出的第一導電墊被第一導電材料覆蓋，其中第一導電材料不僅覆蓋第一介電層206.1和第一導電墊，但也覆蓋第一開口的側壁表面並完全填充第一開口；執行第一研磨製程(例如化學機械研磨製程)以部分地去除第一導電材料的多餘部分，直到露出第一介電層206.1的頂表面，從而在第一介電層206.1中形成多個導電接點陣列208.1(例如金屬通孔及/或金屬墊)。在一些實施例中，在第二半導體晶圓200.1上製造第二重分佈層204.2的製程包括：在第二半導體晶圓200.2上形成第二介電層206.2；圖案化第二介電層206.2以在第二介電層206.2中形成多個第二開口，以露出第二半導體晶圓200.2的第二導電墊；在第二半導體晶圓200.2上沉積第二導電材料，使得第二介電層206.2和由第二開口露出的第二導電墊被第二導電材料覆蓋，其中第二導電材料不僅覆蓋第二介電層206.2及第二導電墊，但也覆蓋第二開口的側壁表面並完全 填充第二開口；執行第二研磨製程(例如化學機械研磨製程)以部分地去除第二導電材料的多餘部分，直到露出第二介電層206.2的頂表面，從而在第二介電層206.2中形成多個導電接點陣列208.2(例如金屬通孔及/或金屬墊)。
在一些實施例中，因為第一和第二介電層206.1和206.2以相對較高的研磨速率研磨，而導電材料在化學機械研磨製程期間以相對較低的研磨速率研磨，所以導電接點陣列208.1從第一介電層206.1的頂表面略微突出，並且導電接點陣列208.2從第二介電層206.2的頂表面略微突出。
如第2B圖和第2C圖所示，在第一和第二重分佈層204.1和204.2形成在第一和第二半導體晶圓200.1和200.2上之後，在其上形成有第一重分佈層204.1的第一半導體晶圓200.1被翻轉到形成在第二半導體晶圓200.2上的第二重分佈層204.2上，使得第一重分佈層204.1的多個導電接點陣列208.1實質上對準於第二重分佈層204.2的多個導電接點陣列208.2。隨後，第一半導體晶圓200.1藉由第一和第二重分佈層204.1和204.2接合到第二半導體晶圓200.2，以形成半導體裝置210。在一些實施例中，在執行接合製程之後，在接合結構(即半導體裝置)210中的第一重分佈層204.1和第二重分佈層204.2之間的接合界面不具有空隙。上述接合可以包括混合接合(hybrid bonding)、直接接合(direct bonding)、表面活化接合(surface activated bonding)、電漿活化接合(plasma activated bonding)、陽極接合(anodic bonding)、共晶接合(eutectic bonding)、熱壓接合(thermo-compression bonding)、反應接合(reactive bonding)、瞬態液相擴散接合(transient liquid phase diffusion bonding)及/或任何其他習知的接合技術，其對於本領域技術人士相關領域是明顯的且不偏離本揭露的精神和範圍。如下文將進一步詳細描述的，形成在第一半導體晶圓200.1上的第一重分佈層204.1和形成在第二半導體晶圓202.2上的第二重分佈層204.2被配置和排列以最小化在第一重分佈層204.1與第二重分佈層204.2之間的不連續性(例如氣穴)。
由於導電接點陣列208.1從第一介電層206.1的頂表面略微突出並且導電接點陣列208.2從第二介電層206.2的頂表面稍微突出，所以在第一和第二半導體晶圓200.1和200.2的第二重分佈層204.1和204.2之間可能會產生氣隙。在將第一和第二半導體晶圓200.1和200.2上的多個導電接點陣列208.1和208.2對準之後，可以執行晶圓到晶圓的混合接合製程，使得第一和第二半導體晶圓200.1和200.2互相物理性和電性連接。在第一和第二半導體晶圓200.1和200.2的混合接合製程期間，將接合波施加到第一和第二半導體晶圓200.1和200.2，以將第一和第二重分佈層204.1和204.2之間的空氣驅離。
應注意的是，如果沒有很好地配置和排列導電接點陣列的佈局，則在混合接合製程期間空氣可能會被困在第一和第二重分佈層204.1和204.2之間。舉例來說，當彼此平行延伸的兩個最相鄰的導電接點陣列排列得太近時，將難以使困在兩個最相鄰的導電接點陣列之間的空氣移位，因此在兩個最相鄰的導電接點陣列之間可能產生空隙。換句話說，空隙可能會在第一和第二重分佈層204.1和204.2之間的接合界面處產生，並且會使裝置的性能變差。在一些示例性實施例中，導電接點陣列被適當地配置和排列，如第4A圖至第4I圖所示，以避免空隙被困在第一和第二重分佈層204.1和204.2之間的接合界面處。
在一些實施例中，第一半導體晶圓200.1和第二半導體晶圓200.2的上述混合接合製程包括在導電接點208.1和208.2之間同時執行金屬對金屬(metal-to-metal)接合以及在第一和第二介電層206.1和206.2之間同時執行介電質-介電質(dielectric-to-dielectric)接合。舉例來說，導電接點208.1和208.2之間的金屬對金屬接合包括通孔對通孔(via-to-via)接合、墊對墊(pad-to-pad)接合或通孔對墊(via-to-pad)接合。
第3A圖至第3J圖繪示根據本揭露的示例性實施例的示例性積體電路部件的示例性重分佈層。如第3A圖繪示的重分佈層300、第3B圖繪示的重分佈 層310、第3C圖繪示的重分佈層318、第3D圖繪示的重分佈層320、第3E圖繪示的重分佈層322，第3F圖繪示的重分佈層332、第3G圖繪示的重分佈層334、第3H圖繪示的重分佈層336、第3I圖繪示的重分佈層338、及第3J圖繪示的重分佈層340，其各自代表積體電路(例如積體電路部件100)的半導體堆疊的一或多層導電層中的其中一層導電層。重分佈層300、重分佈層310、重分佈層318、重分佈層320、重分佈層322、重分佈層332、重分佈層334、重分佈層336、重分佈層338及/或重分佈層340可以用來將積體電路電性耦接到其他電子、機械及/或機電裝置。在第3A圖繪示的示例性實施例中，重分佈層300包括第一導電接點陣列302。如第3A圖所示，第一導電接點陣列302沿著重分佈層300的第一側朝向第一方向D1(例如直角坐標系的x軸)延伸。相關領域的技術人士將理解，第一導電接點陣列302亦可沿著積體電路部件第二側朝向第二方向D2(例如直角坐標系的y軸)延伸，而不偏離本揭露的精神和範圍。在一示例性實施例中，第一導電接點陣列302包括排列成具有i行k列的陣列的導電接點304.1.1至304.i.k。在一些實施例中，導電接點304.1.1至304.i.k的排列間距在約3微米至約5微米的範圍內。導電接點304.1.1至304.i.k可以包括如鎢(W)、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或鉑(Pt)之類的一種或多種導電材料。然而，導電接點304.1.1至304.i.k亦可包括其他相關領域的技術人士將理解的材料，例如矽化物(如矽化鎳(NiSi)、矽化鈉(Na2Si)、矽化鎂(Mg2Si)、矽化鉑(PtSi)、矽化鈦(TiSi2)、矽化鎢(WSi2)或二矽化鉬(MoSi2)，而不偏離本揭露的精神和範圍。
在第3A圖繪示的示例性實施例中，重分佈層300可以使用混合接合、直接接合、表面活化接合、電漿活化接合、陽極接合、共晶接合、熱壓接合、反應接合、瞬態液相擴散接合及/或任何其他習知的接合技術接合到其他電子、機械及/或機電裝置的其他重分佈層，這對於相關領域的技術人士來說是顯而易見的，而不背離本揭露的精神和範圍。在此示例性實施例中，前文所述之 這些接合技術利用接合波將重分佈層300電性連接及/或機械連接到其他電子、機械及/或機電裝置的其他重分佈層。第一導電接點陣列302的配置和排列將這些重分佈層之間的不連續性(例如氣穴)最小化。舉例來說，重分佈層300內的第一導電接點陣列302允許接合波在接合其他電子、機械及/或機電裝置的其他重分佈層期間，將重分佈層300之間的空氣位移到其他電子、機械及/或機電裝置的其他重分佈層。
在第3B圖所示的示例性實施例中，重分佈層310包括第一導電接點陣列312和第二導電接點陣列314。如第3B圖所示，第一導電接點陣列312朝第一方向D1(例如直角坐標系的x軸)延伸，沿著積體電路部件的第一側延伸，而第二導電接點陣列314朝第二方向D2(例如直角坐標系的y軸)，沿積體電路部件的第二側延伸。在一示例性實施例中，第一導電接點陣列312和第二導電接點陣列314包括導電接點，以與第3A圖中所述的第一導電接點陣列302實質類似的方式配置和排列上述導電接點。相關領域的技術人士將理解，第一導電接點陣列312和第二導電接點陣列314亦可具有其他配置和排列，而不偏離本揭露的精神和範圍。舉例來說，如第3C圖所示，第一導電接點陣列312和第二導電接點陣列314可以分別沿著積體電路部件的第一側和第三側，朝第一方向D1延伸。在另一個範例中，如第3D圖所示，第一導電接點陣列312和第二導電接點陣列314可以分別沿著積體電路部件的第二側和第四側，朝第二方向D2延伸。
在第3B圖所示的示例性實施例中，重分佈層310可用與上述重分佈層300實質類似的方式接合到第3B圖中的其他電子、機械及/或機電裝置的其他重分佈層。在上述示例性實施例中，上述接合技術利用接合波以將重分佈層310電性連接及/或機械連接到其他電子、機械及/或機電裝置的其他重分佈層。第一導電接點陣列312和第二導電接點陣列314的配置和排列將這些重分佈層之間的不連續性(例如氣穴)最小化。舉例來說，第一導電接點陣列312和第二導電 接點陣列314的配置和排列允許接合波在重分佈層310與其他電子、機械、及/或機電裝置的重分佈層的接合期間，將這些重分佈層間的空氣移位。
此外，在第3B圖所示的示例性實施例中，重分佈層310包括在第一導電接點陣列312和第二導電接點陣列314之間的間隔或排放路徑316，以允許空氣在接合重分佈層310與其他電子、機械及/或機電裝置的重分佈層期間移位。在一些情況下，如果排放路徑316不存在，即若第一導電接點陣列312與第二導電接點陣列314相交或重疊，則一或多個不連續處可在靠近於重分佈層310內的第一導電接點陣列312與第二導電接點陣列314相交的區域形成。上述相交部分在接合重分佈層310期間捕獲空氣，且其他電子、機械及/或機電裝置的其他重分佈層在上述重分佈層的接合過程中形成一或多個不連續處。
在第3E圖繪示的示例性實施例中，重分佈層322包括第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328和第四導電接點陣列330。如第3E圖所示，第一導電接點陣列324和第三導電接點陣列328朝第一方向D1(例如直角坐標系的x軸)分別沿著積體電路部件的第一側及第三側延伸。第二導電接點陣列326和第四導電接點陣列330朝第二方向D2(例如直角坐標系的y軸)分別沿著積體電路部件的第二側和第四側延伸。在一示例性實施例中，第一導電接點陣列324和第三導電接點陣列328在第一方向D1上的長度小於重分佈層322在第一方向D1上的長度的一半。類似地，在此示例性實施例中，第二導電接點陣列326和第四導電接點陣列330在第二方向D2上的長度小於重分佈層322在第二方向D2上的長度的一半。在另一示例性實施例中，第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328和第四導電接點陣列330包括被以實質類似上述在第3A圖中描述的第一導電接點陣列302的方式配置和排列的導電接點。相關領域技術人士將理解，對於第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328以及第四導電接點陣列330來說，亦可能使用其他不偏離 本揭露的精神和範圍的配置和排列。舉例來說，第一導電接點陣列324和第三導電接點陣列328可以沿著第二方向D2的軸(即如直角坐標系的y軸)進行鏡射，如第3F圖中所示。此外，相關領域的技術人士將理解重分佈層322不需要包括全部的第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328、和第四導電接點陣列330，而不會偏離本揭露的精神和範圍。舉例來說，如第3G圖所示，重分佈層334包括第二導電接點陣列326和第四導電接點陣列330。在另一些範例中，如第3H圖所示，重分佈層336包括沿第一方向D1延伸的第一導電接點陣列324和沿第二方向D2延伸的第二導電接點陣列326。在又一些範例中，如第3I圖所示，重分佈層338包括沿第一方向D1延伸的第一導電接點陣列324和沿第一方向D1延伸的第三導電接點陣列328。在又一些範例中，如第3J圖所示，重分佈層340包括沿第一方向D1延伸的第一導電接點陣列324和沿第二方向D2延伸的第四導電接點陣列330。
此外，相關領域的技術人士將進一步理解如第3A圖中所示的重分佈層300、如第3B圖中所示的重分佈層310、如第3E圖中所示的重分佈層322、如第3F圖所示的重分佈層332、如第3G圖中所示的重分佈層334、如第3H圖所示的重分佈層336、如第3I圖所示的重分佈層338及/或如第3J圖所示的重分佈層340可例如以順時針或逆時針方式旋轉90度、180度及/或270度，以形成額外的示例性重分佈層，而不偏離本揭露的精神和範圍。
第4A圖至第4I圖繪示根據本揭露的示例性實施例的具有示例性重分佈層的示例性半導體晶圓。如第4A圖所示的半導體晶圓400、如第4B圖所示的半導體晶圓410、如第4C圖所示的半導體晶圓420、如第4D圖所示的半導體晶圓430、如第4E圖所示的半導體晶圓440、如第4F圖所示的半導體晶圓450、如第4G圖所示的半導體晶圓460、如第4H圖所示的半導體晶圓470、及如第4I圖所示的半導體晶圓480各自包括多個積體電路部件，例如積體電路部件100.1至100.n， 如上述第2A圖所述。上述多個積體電路部件100.1至100.n被包括多個重分佈圖案300.1至300.r的重分佈層覆蓋，並且多個重分佈圖案300.1至300.r在佈局上相同。每個重分佈圖案300.1、300.2、......或300.r可具有相同的佈局，例如第3A圖所示的重分佈層300、第3B圖所示的重分佈層310、第3E圖所示的重分佈層322、第3F圖所示的重分佈層332、第3G圖所示的重分佈層334、第3H圖所示的重分佈層336、第3I圖所示的重分佈層338、第3J圖所示的重分佈層340。
在第4A圖所示的示例性實施例中，半導體晶圓400包括積體電路部件402.1至402.r。如第4A圖所示，積體電路部件402.1至402.r分別被重分佈層的重分佈圖案300.1至300.r覆蓋，重分佈圖案300.1至300.r之每一者都與重分佈層300相同，如上述第3A圖所述。在第4A圖所示的示例性實施例中，第一導電接點陣列302與主動區100A分開或間隔距離a。舉例來說，距離a係介於約60微米至約70微米，例如為約65微米。類似地，第一導電接點陣列302與對應的重分佈圖案310.1至310.r的周圍或邊緣分開或間隔距離b。舉例來說，距離b係介於約60微米至約70微米，例如大約65微米(μm)。在一示例性實施例中，半導體晶圓400包括與切割道404.1至404.y相交的切割道404.1至404.y及/或切割道406.1至406.x。在此示例性實施例中，可沿切割道404.1至404.y及/或切割道406.1至406.x單粒化半導體晶圓400，以將半導體晶圓400分離成多個單粒化的積體電路部件402.1至402.r。在第4A圖所示的示例性實施例中，對應重分佈圖案300.1至300.r其中一者的第一導電接點陣列302中的最多一者在半導體晶圓400中任意位置與任意切割道404.1至404.y鄰接。舉例來說，如第4A圖所示，對應於積體電路部件402.2的重分佈圖案300.2的第一導電接點陣列302係沿著積體電路部件402.1和積體電路部件402.2間的切割道404.1。重分佈圖案300.1至300.r的這種配置和排列在接合這些重分佈層期間有利於接合半導體晶圓400和其他電子、機械及/或機電裝置的其他重分佈層時的空氣移位。
如第4A圖所示，任何兩個最相鄰的第一導電接點陣列302(例如第一導電接點的第一陣列302.1和第一導電接點的第二陣列302.2)在第二方向D2上彼此對準並且分別設置在兩個相鄰的第一積體電路部件(例如積體電路部件402.1和402.2)上方並彼此分開第一距離DS1，第一距離DS1大於主動區100A在第二方向D2上的第一尺寸DM1。
如第4A圖所示，第一積體電路部件402.1在與第一方向D1實質垂直的第二方向D2上最鄰近第二積體電路部件402.2。第一導電接點的第一陣列302.1設置在第一積體電路部件402.1的周邊區域100B上，而第一導電接點的第二陣列302.2設置在第二積體電路部件402.2的周邊區域100B上。第一導電接點的第一及第二陣列302.1和302.2沿第一方向D1延伸並且在第二方向D2上彼此實質上對準。此外，第一導電接點的第一及第二陣列302.1和302.2在第二方向D2上彼此隔開第一距離DS1。
如第4A圖所示，在一些實施例中，第一導電接點302.1的第一陣列和第一導電接點302.2的第二陣列在第二方向D2上實質上彼此對準，並且在第一導電接點的第一陣列302.1和第二導電接點的第二陣列302.2之間沒有排列其他導電接點陣列。
在一些其他實施例中，重分佈圖案300.1至300.r中的每一者更包括埋設在介電層中的虛置(dummy)圖案DP(例如虛置金屬圖案)，其中虛置圖案DP是電性浮動(electrically floating)的，並且排列在最接近的兩個第一導電接點陣列302間。舉例來說，虛置圖案DP包括至少一個虛置金屬墊或排列成陣列的多個虛置金屬通孔。虛置圖案DP與第一導電接點陣列302分開，以確保空氣不被困在虛置圖案DP和第一導電接點陣列302之間。舉例來說，虛置圖案DP埋設在重分佈圖案300.1至300.r的介電層中，並位於積體電路部件402.1至402.r的主動區100A及/或周邊區100B上方。應注意的是，由於負載效應，重分佈圖案300.1至300.r 的金屬比率(metal ratio)可能影響用於製造第一導電接點302陣列的化學機械研磨製程的製程窗口和良率。當重分佈圖案300.1至300.r的金屬比率低的時候，第一導電接點陣列302的厚度均勻性可能受到負載效應的影響。因此，虛置圖案DP可以改善用於製造第一導電接點陣列302的化學機械研磨製程的製程窗口和良率。
在第4B圖所示的示例性實施例中，上述半導體晶圓410包括積體電路部件412.1至412.r。如第4B圖所示，上述積體電路部件402.1至412.r包括重分佈圖案310.1至310.r，上述重分佈圖案310.1至310.r中的每一者與上述第3B圖所述的重分佈層310相同。在第4B圖所示的示例性實施例中，第一導電接點陣列312和第二導電接點陣列314與主動區100A分開或隔開距離a。舉例來說，距離a係介於約60微米至約70微米間，例如為約65微米。類似地，上述第一導電接點陣列312和第二導電接點陣列314與對應的重分佈圖案310.1至310.r的周圍或邊緣分開或間隔距離b。舉例來說，距離b係介於約60微米至約70微米間，例如為約65微米。在一示例性實施例中，半導體晶圓410包括切割道的水平行404.1至404.y及切割道的垂直列406.1至406.x，如上述第4A圖中所述。在第4B圖所示的示例性實施例中，對應上述重分佈圖案310.1至310.r中一者的第一導電接點陣列312的最多一者在半導體晶圓410中的任意位置鄰接切割道的水平行404.1至404.y，且對應重分佈圖案310.1至310.r中一者的第二導電接點陣列314中的最多一者鄰接位在半導體晶圓410中的任何位置的切割道的垂直列406.1至406.x。舉例來說，如第4B圖所示，對應於設置在積體電路部件412.2上方的重分佈圖案310.2的第一導電接點陣列312係沿著積體電路部件412.1與積體電路部件412.2之間的切割道的水平行404.1。在另一範例中，如第4B圖所示，對應於設置在積體電路部件412.1上方的重分佈圖案310.1的第二導電接點陣列314係沿著積體電路部件412.1與積體電路部件412.3之間的切割道的垂直行406.1。重分佈圖案310.1至310.r的這種配置 和排列在接合這些重分佈層期間有利於接合半導體晶圓410和其他電子、機械及/或機電裝置的其他重分佈層時的空氣移位。
如第4B圖所示，任何兩個最相鄰的第一導電接點陣列312(例如第一導電接點的第一陣列312.1和第一導電接點的第二陣列312.2)在第二方向D2上彼此對準並且分別設置在兩個相鄰的積體電路部件(例如積體電路部件412.1和412.2)的上方，並彼此分隔第一距離DS1，並且第一距離DS1大於主動區100A在第二方向D2上的第一尺寸DM1。此外，任何兩個最相鄰的第二導電接點陣列314(例如第二導電接點的第一陣列314.1和第二導電接點的第二陣列314.2)在第一方向D1上彼此對準並分別設置在兩個相鄰的積體電路部件(例如積體電路部件412.1和412.3)之上，且彼此分開第二距離DS2，並且第二距離DS2大於主動區100A在第一方向D1的第二尺寸DM2。
如第4B圖所示，第一積體電路部件412.1在第二方向D2上最鄰近第二積體電路部件412.2。第一導電接點的第一陣列312.1設置在第一積體電路部件412.1的周邊區100B上，而第一導電接點的第二陣列312.2設置在第二積體電路部件412.2的周邊區100B上。第一導電接點的第一及第二陣列312.1和312.2沿第一方向D1延伸並且在第二方向D2上實質上彼此對準。此外，第一導電接點的第一及第二陣列312.1和312.2在第二方向D2上彼此分開第二距離DS1。
在一些實施例中，第一導電接點的第一陣列312.1和第一導電接點的第二陣列312.2在第二方向D2上實質上彼此對準，並且在第一導電接點的第一陣列312.1和第一導電接點的第二陣列312.2間沒有排列其他的導電接點陣列。
如第4B圖所示，第一積體電路部件412.1在第一方向D1上最鄰近第三積體電路部件412.3。第二導電接點的第一陣列314.1設置在第一積體電路部件412.1的周邊區100B上，而第二導電接點的第二陣列314.2設置在第三積體電路部件412.3的周邊區100B上。第二導電接點的第一及第二陣列314.1和314.2沿第二 方向D2延伸，並且在第一方向D1上實質上彼此對準。此外，第二導電接點的第一和第二陣列314.1和314.2在第一方向D1上彼此分開第二距離DS2。
在一些實施例中，第二導電接點的第一陣列314.1和第二導電接點的第二陣列314.2在第一方向D1上實質上彼此對準，並且在第二導電接點的第一陣列314.1及第二導電接點的第二陣列314.2間無設置其他導電接點陣列。
在一些其他實施例中，重分佈圖案310.1至310.r中的每一者更包括埋設在介電層中的虛置圖案(如第4A圖中所示的虛置金屬圖案)，其中虛置圖案是電性浮動的，並且在第一導電接點陣列312及/或314之間排列有虛置圖案。舉例來說，虛置圖案包括至少一個虛置金屬墊或排列成陣列的多個虛置金屬通孔。虛置圖案與第一導電接點陣列312及/或314分開，以確保空氣不被困在虛置圖案與第一導電接點陣列312及/或314之間。舉例來說，虛置圖案係埋設在重分佈圖案310.1至310.r的介電層中，並且位於積體電路部件412.1至412.r的主動區100A及/或周邊區100B的上方。應注意的是，由於負載效應，重分佈圖案310.1至310.r的金屬比率可能影響用於製造第一導電接點陣列312和314的化學機械研磨製程的製程窗口和良率。當重分佈圖案310.1至310.r的金屬比率是低的時候，第一導電接點陣列312和314的厚度均勻性可能受到負載效應的影響。因此，虛置圖案可改善用於製造第一導電接點陣列312和314的化學機械研磨製程的製程窗口和良率。
在第4C圖所示的示例性實施例中，半導體晶圓420包括與積體電路部件424.1至424.s相互交叉的積體電路部件422.1至422.r。如第4C圖所示，積體電路部件422.1至422.r分別被重分佈圖案318.1至318.r覆蓋，重分佈圖案318.1至318.r中的每一者與第3C圖所示的重分佈層318相同。積體電路部件424.1至424.s分別被重分佈圖案320.1至320.s覆蓋，重分佈圖案320.1至320.s中的每一者與重分佈層320相同，如第3D圖中所述。重分佈圖案318.1至318.r和重分佈圖案320.1至 320.s被配置和排列為用以優化半導體晶圓420與其他機械及/或機電裝置的重分佈層之間的接合過程中空氣的位移，如第4C圖所示。在第4C圖所示的示例性實施例中，重分佈圖案318.1至318.r的第一導電接點陣列312係沿著重分佈圖案318.1至318.r的第一側(例如頂側)，並且重分佈圖案318.1至318.r的第二導電接點陣列314沿著重分佈圖案318.1至318.r的第三側(例如底側)。同樣在第4C圖所示的示例性實施例中，重分佈圖案320.1至320.s的第一導電接點陣列312沿著重分佈圖案320.1至320.s的第二側(例如右側)，且重分佈圖案320.1至320.s的第二導電接點陣列314沿著重分佈圖案320.1至320.s的第四側(例如左側)。
在一示例性實施例中，上述半導體晶圓420包括切割道的水平行404.1至404.y及/或切割道的垂直列406.1至406.x，如上述第4A圖所述。在第4C圖所示的一示例性實施例中，對應於上述重分佈圖案318.1至318.r中一者的第一導電接點陣列312及/或第二導電接點陣列314中的最多一者鄰接上述半導體晶圓410中任何位置的切割道的水平行404.1至404.y，且對應於上述重分佈圖案320.1到320.s中一者的第一導電接點陣列312及/或第二導電接點陣列314中的最多一者鄰接上述半導體晶圓420中任何位置的切割道的垂直列406.1至406.x。舉例來說，如第4C圖所示，對應於積體電路部件422.1上的重分佈圖案318.1的第二導電接點陣列314係沿著上述積體電路部件422.1與積體電路部件424.1之間的切割道的水平行404.1。在另一範例中，如第4C圖所示，對應於積體電路部件424.2上的重分佈圖案320.1的第一導電接點陣列312係沿著上述積體電路部件422.1與積體電路部件424.2之間的切割道的垂直行406.1。上述重分佈圖案320.1至320.r的這種配置和排列在接合這些重分佈層期間有利於接合上述半導體晶圓420和其他電子、機械及/或機電裝置的其他重分佈層時的空氣移位。此外，上述虛置圖案(如第4A圖所示的虛置金屬圖案)可以應用於如第4C圖所示的實施例中。
如第4D圖所示，半導體晶圓430包括重分佈圖案322.1至322.r，重 分佈圖案322.1至322.r中的每一者與上述第3E圖所述的重分佈層322相同。在第4D圖所示的示例性實施例中，第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328、和第四導電接點陣列330從主動區100A分開或隔開距離a。舉例來說，距離a係介於約60微米至約70微米，例如約65微米。類似地，第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328和第四導電接點陣列330與相應的重分佈圖案322.1至322.r的周圍或邊緣分開或隔開距離b。舉例來說，距離b係介於約60微米至約70微米，例如約65微米。
在一示例性實施例中，上述半導體晶圓430包括切割道的水平行404.1至404.y及/或切割道的垂直列406.1至406.x，如上述第4A圖所述。在第4D圖所示的示例性實施例中，對應於重分佈圖案322.1至322.r中一者的第一導電接點陣列324和第三導電接點陣列328中的最多一者鄰接位在半導體晶圓430內的任何位置的切割道的水平行404.1至404.y，且對應於重分佈圖案322.1至322.r之一者的第二導電接點陣列326和第四導電接點陣列330中的最多一者鄰接位在上述半導體晶圓430內的任何位置的切割道的垂直列406.1至406.x。舉例來說，如第4D圖所示，對應於積體電路部件432.1的重分佈圖案322.1的第三導電接點陣列328沿著積體電路部件432.1和積體電路部件432.2之間的切割道的水平行404.1的第一部分，且對應於積體電路部件432.2的重分佈圖案322.2的第一導電接點陣列324沿著積體電路部件432.1和積體電路部件432.2之間的切割道的水平行404.1的第二部分。在另一個範例中，如第4D圖所示，對應於積體電路部件432.1的重分佈圖案322.1的第二導電接點陣列326係沿著上述積體電路部件432.1以及積體電路部件432.3間的切割道的垂直列406.1的第一部分，且對應於上述積體電路部件432.3的重分佈圖案322.3的第四導電接點陣列330係沿著積體電路部件432.1和積體電路部件432.3之間的切割道的垂直列406.1的第二部分。上述重分佈圖案322.1至322.r的這種配置和排列在接合這些重分佈層期間有利於接合半導體晶圓430 和其他電子、機械及/或機電裝置的其他重分佈層時的空氣移位。
如第4D圖所示，任何兩個最相鄰的第一導電接點陣列324(例如第一導電接點的第一陣列324.1和第一導電接點的第二陣列324.2)在第二方向D2上彼此對準並且分別設置在兩個相鄰的上方積體電路部件上方(例如積體電路部件432.1和432.2)，並彼此分開第一距離DS1，並且第一距離DS1大於主動區100A在第二方向D2上的第一尺寸DM1。任何兩個最相鄰的第二導電接點陣列326(例如第二導電接點的第一陣列326.1和第二導電接點的第二陣列326.2)在第一方向D1上彼此對準並分別設置在兩個相鄰的積體電路部件上(例如積體電路部件432.1和432.3)，並彼此分開第二距離DS2，並且第二距離DS2大於主動區100A在第一方向D1上的第二尺寸DM2。任意兩個最相鄰的第三導電接點陣列328(例如第三導電接點的第一陣列328.1和第三導電接點的第二陣列328.2)在第二方向D2上彼此對準並分別設置在兩個相鄰的積體電路部件上(例如積體電路部件432.1和432.2)，並彼此分開第一距離DS1，並且第一距離DS1大於主動區100A在第二方向D2上的第一尺寸DM1。此外，任何兩個最相鄰的第四導電接點陣列330(例如第四導電接點的第一陣列330.1和第四導電接點的第二陣列330.2)在第一方向D1上彼此對準並且分別設置在兩個相鄰的積體電路部件上(例如積體電路部件432.1和432.3)，並彼此分開第二距離DS2，並且第二距離DS2大於主動區100A在第一方向D1上的第二尺寸DM2。
如第4D圖所示，第一積體電路部件432.1在第二方向D2上最鄰近第二積體電路部件432.2。第一導電接點的第一陣列324.1設置在第一積體電路部件432.1的周邊區100B上，而第一導電接點的第二陣列324.2設置在第二積體電路部件432.2的周邊區100B上。第一導電接點的第一和第二陣列324.1和324.2沿第一方向D1延伸並且在第二方向D2上實質上彼此對準。第一導電接點的第一和第二陣列324.1及324.2在第二方向D2上彼此分開第二距離DS1。類似地，第三導電接 點的第一陣列328.1設置在第一積體電路部件432.1的周邊區100B上，而第三導電接點的第二陣列328.2設置在第二積體電路部件432.2的周邊區100B上。第三導電接點的第一和第二陣列328.1和328.2沿第一方向D1延伸並且在第二方向D2上實質上彼此對準。第三導電接點的第一和第二陣列328.1和328.2在第二方向D2上彼此隔開第二距離DS1。此外，在第二方向D2上，第一導電接點的第一和第二陣列324.1和324.2不與第三導電接點的第一和第二陣列328.1和328.2對準。
如第4D圖所示，第一積體電路部件432.1在第一方向D1上最鄰近第三積體電路部件432.3。第二導電接點的第一陣列326.1設置在第一積體電路部件432.1的周邊區100B上，而第二導電接點的第二陣列326.2設置在第三積體電路部件432.3的周邊區100B上。第二導電接點的第一和第二陣列326.1和326.2沿第二方向D2延伸並且在第一方向D1上實質上彼此對準。此外，第二導電接點的第一和第二陣列326.1和326.2在第一方向D1上彼此分開第二距離DS2。類似地，第四導電接點的第一陣列330.1設置在第一積體電路部件432.1的周邊區100B上，而第四導電接點的第二陣列330.2設置在第三積體電路部件432.3的周邊區100B上。第四導電接點的第一和第二陣列330.1和330.2沿第二方向D2延伸，並且在第一方向D1上實質上彼此對準。第四導電接點的第一和第二陣列330.1和330.2在第一方向D1上彼此分開第二距離DS2。此外，第二導電接點的第一和第二陣列326.1和326.2在第一方向D1上不與第四導電接點的第一和第二陣列330.1和330.2對準。
在一些實施例中，第一導電接點的第一陣列324.1和第一導電接點的第二陣列324.2在第二方向D2上實質上彼此對準，並且在第一導電接點陣列的第一陣列324.1和第一導電接點的第二陣列324.2之間沒有排列其他導電接點陣列。在一些實施例中，第二導電接點的第一陣列326.1和第二導電接點的第二陣列326.2在第一方向D1上實質上彼此對準，並且在第二導電接點的第一陣列326.1和第二導電接點的第二陣列326.2之間沒有設置其他導電接點陣列。在一些實施 例中，第三導電接點的第一陣列328.1和第三導電接點的第二陣列328.2在第二方向D2上實質上彼此對準，並且在第三導電接點的第一陣列328.1及第三導電接點的第二陣列328.2之間沒有排列其他導電接點陣列。類似地，第四導電接點的第一陣列330.1和第四導電接點的第二陣列330.2在第一方向D1上實質上彼此對準，並且在第四導電接點的第一陣列330.1和第四導電接點的第二陣列330.2之間沒有設置其他導電接點陣列。
在一些其他實施例中，重分佈圖案322.1至322.r中的每一者更包括埋設在介電層中的虛置圖案(如第4A圖中所示的虛置金屬圖案)，其中虛置圖案是電性浮動的，並且排列在第一導電接點陣列324、326、328及/或330之間。虛置圖案與第一導電接點陣列324、326、328及/或330分開，以確保空氣不會困在虛置圖案及第一導電接點陣列324、326、328及/或330之間。舉例來說，虛置圖案埋設在重分佈圖案322.1到322.r的介電層中並且位於積體電路部件432.1至432.r的主動區100A及/或周邊區100B上方。應注意的是，由於負載效應，重分佈圖案322.1至322.r的金屬比率可能會影響用於製造第一導電接點陣列324、326、328和330的化學機械研磨製程的製程窗口和良率。當重分佈圖案322.1至322.r的金屬比率是低的時候，第一導電接點陣列324、326、328和330的厚度均勻性可能會受到負載效應的影響。因此，虛置圖案可以改善用於製造第一導電接點陣列324、326、328和330的化學機械研磨製程的製程窗口和良率。
如第4E圖所示，半導體晶圓440包括重分佈圖案332.1至332.r，重分佈圖案332.1至332.r中的每一者與重分佈層332相同，如上述第3F圖所述。在第4E圖所示的示例性實施例中，第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328、和第四導電接點陣列330從半導體堆疊中的主動區100A分開或隔開距離a。舉例來說，距離a係介於約60微米至約70微米間，例如為約65微米。類似地，第一導電接點陣列324、第二導電接點陣列326、第三導電接點 陣列328和第四導電接點陣列330與相應的重分佈圖案332.1至332.r的周圍或邊緣分開或隔開距離b。舉例來說，距離b係介於約60微米至約70微米間，例如為約65微米。除了第一導電接點陣列324和第三導電接點陣列328的位置以外，半導體晶圓440中的第一導電接點陣列324、第二導電接點陣列326、第三導電接點陣列328和第四導電接點陣列330的排列類似於半導體晶圓430中的排列。
在一示例性實施例中，上述半導體晶圓440包括切割道的水平行404.1至404.y及/或切割道的垂直列406.1至406.x，如上述第4A圖所述。在第4E圖所示的示例性實施例中，對應於上述重分佈圖案332.1至332.r中一者的第一導電接點陣列324和第三導電接點陣列328中的最多一者鄰接位在半導體晶圓440內的任何位置的切割道的水平行404.1至404.y，在且對應於重分佈圖案332.1至332.r之一者的第二導電接點陣列326和第四導電接點陣列330中的最多一者鄰接位在半導體晶圓440內的任何位置的切割道的垂直列406.1至406.x。舉例來說，如第4E圖所示，對應於積體電路部件442.1的重分佈圖案332.1的第三導電接點陣列328沿著積體電路部件442.1和積體電路部件442.2之間的切割道的水平行404.1的第一部分，且對應於上述積體電路部件442.2的重分佈圖案332.2的第一導電接點陣列324係沿著上述積體電路部件442.1和積體電路部件442.2之間的切割道的水平行404.1的第二部分。在另一個範例中，如第4E圖所示，對應於積體電路部件442.1的重分佈圖案332.1的第二導電接點陣列326係沿著積體電路部件442.1以及積體電路部件442.3之間的切割道的垂直列406.1的第一部分，且對應於積體電路部件442.3的重分佈圖案332.3的第四導電接點陣列330係沿著積體電路部件442.1和積體電路部件442.3之間的切割道的垂直列406.1的第二部分。重分佈圖案332.1至332.r的這種配置和排列在接合這些重分佈層期間有利於接合半導體晶圓440和其他電子、機械及/或機電裝置的其他重分佈層時的空氣移位。
如第4F圖所示，半導體晶圓450包括重分佈圖案334.1至334.r，重 分佈圖案334.1至334.r中的每一者與如上述第3G圖所述的重分佈層334相同。在第4F圖所示的示例性實施例中第二導電接點陣列326和第四導電接點陣列330從半導體堆疊中的主動區100A分開或隔開距離a。舉例來說，距離a係介於約60微米至約70微米，例如為約65微米。類似地，第二導電接點陣列326和第四導電接點陣列330與相應的重分佈圖案334.1至334.r的周圍或邊緣分開或隔開距離b。舉例來說，距離b係介於約60微米至約70微米，例如為約65微米。半導體晶圓450中的第二導電接點陣列326和第四導電接點陣列330的排列與半導體晶圓430中的排列相同，並且因此省略了半導體晶圓450中的第二導電接點陣列326和第四導電接點陣列330的詳細描述。
在一示例性實施例中，上述半導體晶圓450包括切割道的水平行404.1至404.y及/或切割道的垂直列406.1至406.x，如上述第4A圖所述。在第4F圖所示的示例性實施例中，對應於重分佈圖案334.1至334.r中一者的第二導電接點陣列326和第四導電接點陣列330中的最多一者鄰接位在半導體晶圓450內的任何位置的切割道406.1至406.x。舉例來說，如第4F圖所示，對應於積體電路部件452.1的重分佈圖案334.1的第二導電接點陣列326係沿著積體電路部件452.1和積體電路部件452.2之間的切割道的垂直列406.1的第一部分，且對應於積體電路部件452.2的重分佈圖案334.3的第四導電接點陣列330係沿著積體電路部件452.1和積體電路部件452.2之間的切割道的垂直列406.1的第二部分。重分佈圖案334.1至334.r的這種配置和排列在接合這些重分佈層期間有利於接合半導體晶圓450和其他電子、機械及/或機電裝置的其他重分佈層時的空氣移位。
如第4G圖所示，半導體晶圓460包括重分佈圖案336.1至336.r。在第4G圖所示的示例性實施例中，第一導電接點陣列324和第二導電接點陣列326與半導體堆疊內的主動區100A分開或間隔開距離a。舉例來說，距離a的範圍為約60微米至約70微米，例如為約65微米。類似地，第一導電接點陣列324和第二 導電接點陣列326與其對應的重分佈圖案336.1至336.r的周邊或邊緣分開或間隔開距離b。舉例來說，距離b的範圍為約60微米至約70微米，例如約65微米。半導體晶圓450中的第一導電接點324和第二導電接點陣列326的排列與半導體晶圓430中的排列相同，並且因此省略了半導體晶圓450中的第一導電接點陣列324和第二導電接點陣列326的詳細描述。
如第4H圖中所示，半導體晶圓470包括重分佈圖案338.1至338.r。在第4H圖所示的示例性實施例中，第一導電接點陣列324和第三導電接點陣列328與半導體堆疊內的主動區100A分開或間隔開距離a。舉例來說，距離a的範圍為約60微米至約70微米，例如約65微米。類似地，第一導電接點陣列324和第三導電接點陣列328與相應的重分佈圖案338.1至338.r的周邊或邊緣分開或間隔開距離b。舉例來說，距離b的範圍為約60微米至約70微米，例如約65微米。半導體晶圓450中的第一導電接點陣列324和第三導電接點陣列328的排列與半導體晶圓430中相同，並且因此省略了半導體晶圓450中第一導電接點陣列324和第三導電陣列328的詳細描述。
如第4I圖所示，半導體晶圓480包括重分佈圖案340.1至340.r。在第4I圖所示的示例性實施例中，第一導電接點陣列324和第四導電接點陣列340與半導體堆疊內的主動區100A分開或間隔開距離a。舉例來說，距離a的範圍為約60微米至約70微米，例如約65微米。類似地，第一導電接點陣列324和第四導電接點陣列330與對應的重分佈圖案340.1至340.r的周邊或邊緣分開或間隔開距離b。舉例來說，距離b的範圍為約60微米至約70微米，例如約65微米。半導體晶圓450中的第一導電接點324和第四導電接點陣列340的排列與半導體晶圓430中的排列相同，並且因此省略了半導體晶圓450中的第一導電接點陣列324和第四導電接點陣列340的詳細描述。
此外，上述虛置圖案(如第4A圖所示的虛置金屬圖案)可以應用於 如第4E圖、第4F圖、第4G圖、第4H圖、第4I圖、及第4J圖所示的實施例中。
第5圖繪示根據本揭露的一示例性實施例的用於生產包括示例性積體電路部件的示例性半導體晶圓的示例性操作的流程圖。本揭露不限於此操作描述。反之，對相關領域的通常技術人士而言來說顯而易見的是，其他的操作控制流程亦在本揭露的範圍和精神內。以下討論描述了用於製造半導體晶圓(例如半導體晶圓200)的示例性操作控制流程500。
在操作502中，示例性操作控制流程500生產第一半導體晶圓。舉例來說，示例性操作控制流程500使用第一預定順序的感光及/或化學製程操作以將多個積體電路部件(如積體電路部件100.1至100.n)形成到半導體基板(如半導體基板202)上，進而形成第一半導體晶圓。上述感光及/或化學製程操作的第一預定順序可包括沉積、去除、圖案化和改質。沉積是用於生長、塗佈或以其他方式將材料轉移到半導體基板上的操作，並且沉積可包括例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、電化學沉積(ECD)及/或分子束磊晶(MBE)。去除是從半導體基板去除材料的操作，且去除可包括例如濕蝕刻、乾蝕刻及/或化學機械平坦化(CMP)。圖案化(通常稱為微影)是成形或改變半導體基板的材料，以形成用於電子裝置的類比及/或數位電路的各種幾何形狀的操作。電性能的改質是(通常藉由離子佈植)改變半導體基板的材料的物理、電性及/或化學性質的操作。
在操作504中，示例性操作控制流程500生產第二半導體晶圓。示例性操作控制流程500使用第二預定順序的感光及/或化學製程操作以形成多個積體電路部件(如積體電路部件100.1至100.n)到半導體基板(如半導體基板202)上以形成第二半導體晶圓。第二預定順序的感光及/或化學製程操作可包括在上述操作502中所述的沉積、去除、圖案化和改質。
在操作506中，示例性操作控制流程500清潔來自操作502的第一半 導體晶圓，並且清潔來自操作504的第二半導體晶圓。示例性操作控制流程500去除來自操作502的第一半導體晶圓的第一重分佈層的雜質、和去除來自操作504的第二半導體晶圓的第二重分佈層的雜質。示例性操作控制流程500可以利用乾式清潔(例如電漿處理、紫外線清潔及/或臭氧清潔及/或濕化學清潔程序)以去除雜質。
在操作508中，示例性操作控制流程500將來自操作502的第一半導體晶圓與來自操作504的第二半導體晶圓對準。示例性操作控制流程500將來自操作502的第一半導體晶圓的第一重分佈層與來自操作504的第二半導體晶圓的第二重分佈層進行接合。在一示例性實施例中，來自操作502的第一半導體晶圓的第一重分佈層與來自操作502的第二半導體晶圓的第二重分佈層鏡射或實質上鏡射以允許接合。
在操作510中，示例性操作控制流程500將來自操作502的第一半導體晶圓和來自操作504的第二半導體晶圓接合。示例性操作控制流程500使用混合接合、直接接合、表面活化接合、電漿活化接合、陽極接合、共晶接合、熱壓接合、反應接合、瞬態液相擴散接合及/或任何其他公知的接合技術，這對於相關領域的技術人士是顯而易見的，而不偏離本揭露的精神和範圍，以將來自操作502的第一半導體晶圓與來自操作504的第二半導體晶圓接合。
在操作512，在執行接合製程(即操作510)之後，示例性操作控制流程500對接合後的第一和第二半導體晶圓(即如第2C圖所示的接合結構210)執行分割製程以形成單粒化之半導體裝置。
上述詳細描述並揭露一積體電路。上述積體電路包括電子電路以及重分佈層。電子電路位在半導體堆疊中，上述半導體堆疊具有導電層，上述導電層與位在半導體基板上之非導電層相互交叉。上述重分佈層位在半導體堆疊之導電層之其中一者中，上述重分佈層包括第一導電接點陣列，第一導電接 點陣列朝重分佈層之第一方向延伸。上述積體電路部件沿著切割道與位在半導體基板上之積體電路分隔。第二積體電路在半導體基板上排列，以沿著第一切割道與積體電路鄰接，第二積體電路包括第二電子電路以及第二導電接點陣列，第二導電接點陣列朝第一方向延伸。第一導電接點陣列及第二導電接點陣列中最多一者係沿著第一切割道位在電子電路及第二電子電路間。
上述詳細描述亦揭露一半導體晶圓。上述半導體晶圓包括半導體基板以及積體電路部件。積體電路部件位在半導體基板上，包括重分佈層，重分佈層具有第一導電接點陣列及第二導電接點陣列。第一方向係沿著積體電路部件中與第一導電接點陣列對應之積體電路的第一側，第二導電接點陣列在第二方向上延伸，第二方向係沿著積體電路部件中與第二導電接點陣列對應之積體電路部件的第二側。
上述詳細描述亦揭露一種生產積體電路的方法。上述方法包括製造第一半導體晶圓，第一半導體晶圓包括第一積體電路部件，第一積體電路部件係在第一半導體堆疊中形成，第一半導體堆疊具有第一導電層，在半導體基板上第一導電層與第一非導電層相互交叉；製造第二半導體晶圓，第二半導體晶圓包括位在半導體基板上之第二積體電路及第二重分佈層；以及接合第一重分佈層及第二重分佈層以形成積體電路。第一積體電路部件包括第一重分佈層，第一重分佈層位在半導體堆疊之第一導電層中，第一重分佈層之每一者包括對應第一導電接點陣列之一者、以及對應第二導電接點陣列之一者。第一方向係沿著積體電路中與第一導電接點陣列對應之積體電路部件的第一側，第二導電接點陣列在第二方向上延伸，第二方向係沿著積體電路部件中與第二導電接點陣列對應之積體電路部件的第二側。
本揭露係關於一種製造半導體裝置的方法，包括：提供第一半導體結構，包括第一積體電路部件，第一積體電路部件之每一者包括主動區以及 圍繞主動區之周邊區；在第一半導體結構上形成第一重分佈層，第一重分佈層包括介電層及埋設在介電層中之第一導電接點陣列，第一導電接點陣列之每一者係分別設置在周邊區之第一區域上並沿第一方向延伸，其中在第二方向上對準並分別設置在兩個相鄰之第一積體電路部件上之最相鄰之第一導電接點陣列之任兩者彼此分隔第一距離，其中第一距離大於主動區在第二方向上之第一尺寸，且第二方向與第一方向實質上垂直；提供第二半導體結構；在第二半導體結構上形成第二重分佈層；以及進行接合製程以接合第一重分佈層及第二重分佈層，以形成接合結構。
本揭露亦關於一種製造半導體裝置的方法，包括：提供一半導體結構，包括第一積體電路部件及第二積體電路部件，第一積體電路部件及第二積體電路部件之每一者包括主動區以及圍繞主動區之周邊區；在第一半導體結構上形成第一重分佈層，第一重分佈層包括介電層及埋設在介電層中之第一導電接點之第一陣列及第一導電接點之第二陣列，第一導電接點之第一陣列之每一者係分別設置在第一積體電路部件之周邊區上，第一導電接點之第二陣列之每一者係分別設置在第二積體電路部件之周邊區上，第一導電接點之第一陣列及第一導電接點之第二陣列係沿第一方向延伸，第一積體電路部件在與第一方向實質上垂直之第二方向上與第二積體電路部件最鄰近，其中在第二方向上彼此對準的第一導電接點之第一陣列及第一導電接點之第二陣列在第二方向上彼此分隔第一距離，且第一距離大於主動區在第二方向上之第一尺寸；提供第二半導體結構；在第二半導體結構上形成第二重分佈層；以及進行接合製程以接合第一重分佈層及第二重分佈層，以形成接合結構。
本揭露亦關於一種半導體裝置，包括：第一半導體結構、第一重分佈層、第二半導體結構、以及第二重分佈層。第一半導體結構包括第一積體電路部件，第一積體電路部件之每一者包括主動區及圍繞主動區之周邊區。第 一重分佈層設置在第一半導體結構上，第一重分佈層包括介電層及埋設在介電層中之第一導電接點陣列，第一導電接點陣列之每一者分別設置在周邊區之第一區域上並沿第一方向延伸，其中在第二方向上對準並分別設置在兩個相鄰之第一積體電路部件上之最相鄰之第一導電接點陣列之任兩者彼此分隔一距離，其中此距離大於主動區在第二方向上之第一尺寸，且第二方向與第一方向實質上垂直。第二重分佈層設置在第二半導體結構上，其中第一導電接點陣列之圖案與第二重分佈層中之第二導電接點之圖案實質上相同，且第一半導體結構及第二半導體結構係藉由第一重分佈層及第二重分佈層接合。
如本揭露一些實施例所述之製造半導體裝置的方法，其中第一重分佈層更包括埋設在介電層中之第二導電接點陣列，第二導電接點陣列中之每一者係分別設置在周邊區之第二區域上且沿第二方向延伸，其中任兩個在第一方向上對準並分別設置在不同之第一積體電路部件上之最相鄰之第二導電接點陣列彼此分隔第二距離，其中第二距離大於主動區在第一方向上之第二尺寸。
如本揭露一些實施例所述之製造半導體裝置的方法，其中第一重分佈層更包括埋設在介電層中之第三導電接點陣列，第三導電接點陣列中之每一者係分別設置在周邊區之第三區域上且沿第一方向延伸，其中任兩個在第二方向上對準並分別設置在不同之第一積體電路部件上之最相鄰之第三導電接點陣列彼此分隔第三距離，其中第三距離大於主動區之第一尺寸。
如本揭露一些實施例所述之製造半導體裝置的方法，其中第一重分佈層更包括埋設在介電層中之第四導電接點陣列，第四導電接點陣列中之每一者係分別設置在周邊區之第四區域上且沿第二方向延伸，其中任兩個在第一方向上對準並分別設置在不同之第一積體電路部件上之最相鄰之第四導電接點陣列彼此分隔第四距離，其中第四距離大於主動區在第一方向上之第二尺寸。
如本揭露一些實施例所述之製造半導體裝置的方法，更包括：在 進行接合製程之後，在接合結構上進行分割製程以形成單粒化之半導體裝置。
如本揭露一些實施例所述之製造半導體裝置的方法，其中在接合製程時對第一半導體結構及第二半導體結構施加接合波以驅離第一重分佈層及第二重分佈層間之空氣。
如本揭露一些實施例所述之製造半導體裝置的方法，其中在進行接合製程後，接合結構中之第一重分佈層及第二重分佈層間之一接合界面不具有空隙。
如本揭露一些實施例所述之製造半導體裝置的方法，其中第一重分佈層更包括：埋設在介電層中之第二導電接點之第一陣列；以及埋設在介電層中之第二導電接點之第二陣列，其中第二導電接點之第一陣列係設置在第一積體電路部件之周邊區上，第二導電接點之第二陣列係設置在第二積體電路部件之周邊區上，第二導電接點之第一陣列及第二導電接點之第二陣列沿第二方向延伸，在第一方向上彼此對準之第二導電接點之第一陣列及第二導電接點之第二陣列彼此分隔第二距離，且第二距離大於主動區在第一方向上之第二尺寸。
如本揭露一些實施例所述之製造半導體裝置的方法，其中第一重分佈層更包括：埋設在介電層中之第三導電接點之第一陣列；以及埋設在介電層中之第三導電接點之第二陣列，其中第三導電接點之第一陣列係設置在第一積體電路部件之周邊區上，第三導電接點之第二陣列係設置在第二積體電路部件之周邊區上，第三導電接點之第一陣列及第二導電接點之第二陣列沿第一方向延伸，在第二方向上對準之第三導電接點之第一陣列及第三導電接點之第二陣列彼此分隔第三距離，且第三距離大於第一尺寸。
如本揭露一些實施例所述之製造半導體裝置的方法，其中第一重分佈層更包括：埋設在介電層中之第四導電接點之第一陣列；以及埋設在介電 層中之第四導電接點之第二陣列，其中第四導電接點之第一陣列係設置在第一積體電路部件之周邊區上，第四導電接點之第二陣列係設置在第二積體電路部件之周邊區上，第四導電接點之第一陣列及第四導電接點之第二陣列沿第二方向延伸，在第一方向上對準之第四導電接點之第一陣列及第四導電接點之第二陣列彼此分隔第四距離，且第四距離大於主動區第一方向上之第二尺寸。
如本揭露一些實施例所述之半導體裝置，其中第一半導體結構包括第一半導體基板及設置在第一半導體基板上之第一內連線結構，且第一導電接點陣列電性連接至第一內連線結構。
如本揭露一些實施例所述之半導體裝置，其中在第一重分佈層及第二重分佈層間之一接合界面不具有空隙。
如本揭露一些實施例所述之半導體裝置，其中第一積體電路部件係排列成陣列，第二半導體結構包括排列成陣列之第二積體電路部件，且第一積體電路部件之每一者係分別接合到第二積體電路部件之一者。
如本揭露一些實施例所述之半導體裝置，其中第一導電接點陣列之每一者係排列成多行及多列。
如本揭露一些實施例所述之半導體裝置，其中第一導電接點陣列之每一者之排列間距係介於約3微米至約5微米間。
100A‧‧‧主動區
100B‧‧‧周邊區
302.1‧‧‧第一導電接點的第一陣列
302.2‧‧‧第一導電接點的第二陣列
302.n‧‧‧第一導電接點的第n陣列
310‧‧‧重分佈層
300.1、300.2、300.r‧‧‧重分佈層
302‧‧‧第一導電接點陣列
400‧‧‧半導體晶圓
402.1、402.2、402.r‧‧‧積體電路
404.1、404.y‧‧‧切割道的水平行
406.1、406.x‧‧‧切割道的垂直列
a、b‧‧‧距離
DM1‧‧‧第一尺寸
DS1‧‧‧第一距離

Claims (10)

  1. 一種製造半導體裝置的方法，包括：提供一第一半導體結構，包括複數個第一積體電路部件，該等第一積體電路部件之每一者包括一主動區以及圍繞該主動區之一周邊區；在該第一半導體結構上形成一第一重分佈層，該第一重分佈層包括一介電層及埋設在該介電層中之複數個第一導電接點陣列以及複數個第三導電接點陣列，該等第一導電接點陣列之每一者係分別設置在該周邊區之一第一區域上並沿一第一方向延伸，該等第三導電接點陣列中之每一者係分別設置在該周邊區之一第三區域上且沿該第一方向延伸，其中任兩個在一第二方向上對準並分別設置在兩個相鄰之第一積體電路部件上之最相鄰之第一導電接點陣列彼此分隔一第一距離，其中該第一距離大於該主動區在該第二方向上之一第一尺寸，且該第二方向與該第一方向實質上垂直，且在相鄰兩個該等主動區之間的該等第一導電接點陣列與該等第三導電接點陣列在該第二方向上不重疊；提供一第二半導體結構；在該第二半導體結構上形成一第二重分佈層；以及進行一接合製程以接合該第一重分佈層及該第二重分佈層，以形成一接合結構。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該第一重分佈層更包括埋設在該介電層中之複數個第二導電接點陣列，該等第二導電接點陣列中之每一者係分別設置在該周邊區之一第二區域上且沿該第二方向延伸，其中任兩個在該第一方向上對準並分別設置在不同之第一積體電路部件上之最相鄰之第二導電接點陣列彼此分隔一第二距離，其中該第二距離大於該主動區在該第一方向上之一第二尺寸。
  3. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中任兩 個在該第二方向上對準並分別設置在不同之第一積體電路部件上之最相鄰之第三導電接點陣列彼此分隔一第三距離，其中該第三距離大於該主動區之該第一尺寸。
  4. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該第一重分佈層更包括埋設在該介電層中之複數個第四導電接點陣列，該等第四導電接點陣列中之每一者係分別設置在該周邊區之一第四區域上且沿該第二方向延伸，其中任兩個在該第一方向上對準並分別設置在不同之第一積體電路部件上之最相鄰之第四導電接點陣列彼此分隔一第四距離，其中該第四距離大於該主動區在該第一方向上之一第二尺寸。
  5. 如申請專利範圍第1項所述之製造半導體裝置的方法，更包括：在進行該接合製程之後，在該接合結構上進行一分割製程以形成單粒化之半導體裝置。
  6. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中在該接合製程時對該第一半導體結構及該第二半導體結構施加一接合波以驅離該第一重分佈層及該第二重分佈層間之空氣。
  7. 如申請專利範圍第6項所述之製造半導體裝置的方法，其中在進行該接合製程後，該接合結構中之該第一重分佈層及該第二重分佈層間之一接合界面不具有空隙。
  8. 一種製造半導體裝置的方法，包括：提供一第一半導體結構，包括一第一積體電路部件及一第二積體電路部件，該第一積體電路部件及該第二積體電路部件之每一者包括一主動區以及圍繞該主動區之一周邊區；在該第一半導體結構上形成一第一重分佈層，該第一重分佈層包括一介電層及埋設在該介電層中之第一導電接點之一第一陣列及第一導電接點之一第二 陣列以及位在該等第一導電接點之該第一陣列以及該等第一導電接點之該第二陣列之間的一切割道，該等第一導電接點之該第一陣列係設置在該第一積體電路部件之該周邊區上，該等第一導電接點之該第二陣列係設置在該第二積體電路部件之該周邊區上，該等第一導電接點之該第一陣列及該等第一導電接點之該第二陣列係沿一第一方向延伸，該第一積體電路部件在與該第一方向實質上垂直之一第二方向上與該第二積體電路部件最鄰近，其中在該第二方向上彼此對準的該等第一導電接點之該第一陣列及該等第一導電接點之該第二陣列在該第二方向上彼此分隔一第一距離，且該第一距離大於該主動區在該第二方向上之一第一尺寸，且在該第一方向上，相鄰的兩個該等第一積體電路部件之該等主動區間的該等第一導電接點之該第一陣列未與該等主動區間的該等第一導電接點之該第二陣列重疊，且該等第一導電接點之該第一陣列、該等第一導電接點之該第二陣列之間、以及該切割道在相同的方向上延伸；提供一第二半導體結構；在該第二半導體結構上形成一第二重分佈層；以及進行一接合製程以接合該第一重分佈層及該第二重分佈層，以形成一接合結構。
  9. 一種半導體裝置，包括：一第一半導體結構，包括複數個第一積體電路部件，該等第一積體電路部件之每一者包括一主動區及圍繞該主動區之一周邊區；一第一重分佈層，設置在該第一半導體結構上，該第一重分佈層包括一介電層及埋設在該介電層中之複數個第一導電接點陣列以及一切割道，該等第一導電接點陣列之每一者分別設置在該周邊區之一第一區域上並沿一第一方向延伸，其中任兩個在一第二方向上對準並分別設置在兩個相鄰之第一積體電路部件上之最相鄰之第一導電接點陣列彼此分隔一距離，其中該距離大於該主動區 在該第二方向上之一第一尺寸，且該第二方向與該第一方向實質上垂直；一第二半導體結構；以及一第二重分佈層，設置在該第二半導體結構上，其中該等第一導電接點陣列之一圖案與該第二重分佈層中之第二導電接點之一圖案實質上相同，且該第一半導體結構及該第二半導體結構係藉由該第一重分佈層及該第二重分佈層接合，且在該第一方向上，相鄰的兩個該等第一積體電路部件之該等主動區間的該等第一導電接點陣列之一者未與該等主動區間的該等第一導電接點陣列之另一者重疊並被該切割道分隔，且該兩個第一導電接點陣列與該切割道在相同方向上延伸。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一半導體結構包括一第一半導體基板及設置在該第一半導體基板上之一第一內連線結構，且該等第一導電接點陣列電性連接至該第一內連線結構。
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