KR20130113032A - 반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지 - Google Patents

반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지 Download PDF

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KR20130113032A
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이강원
이규제
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Abstract

반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 칩은, 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체와, 상기 트렌치에 형성된 액티브층과, 상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층을 포함하는 반도체 기판; 상기 액티브층 상에 형성되는 반도체 소자;및 상기 기판 몸체의 주변 영역을 관통하는 관통 전극; 을 포함한다.

Description

반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR CHIP HAVING THE SAME AND STACKED SEMICONDUCTOR PACKAGE}
본 발명은 게터링(gettering) 특성을 향상시키기에 적합한 반도체 기판, 이를 갖는 반도체 칩 및 적층 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키지 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔으며, 최근 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 칩 적층에 대한 다양한 기술이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 적층 기술에 의하면 메모리 소자의 경우에는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖도록 할 수 있다. 또한, 적층 반도체 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖는다. 때문에, 적층 반도체 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
적층 반도체 패키지의 일 예로, 최근 반도체 칩에 관통 전극(through electorde)를 형성해서 상, 하부 반도체 칩들간 물리적 및 전기적인 연결을 이루도록 한 적층 반도체 패키지가 제안되었다.
그러나, 관통 전극으로 사용되는 물질, 예컨데 구리가 반도체 칩으로 확산되어 결정 결함을 유발하게 되며, 이에 따라 반도체 칩에 형성된 반도체 소자에 누설 전류가 발생되고 문턱전압이 쉬프트되어 리프레시 특성이 저하되는 문제점이 있었다.
이러한 문제점을 해결하고자 관통 전극과 반도체 칩 사이에 형성되는 절연막(SiO2)의 두께를 증가시키어 반도체 칩으로 확산되는 구리가 절연막에서 게터링(gettering)되도록 하는 방안이 제안된 바 있다. 그러나, 관통 전극으로부터 확산되는 구리를 절연막만으로 게터링하기에는 역부족인 실정이다
본 발명의 목적은 게터링 특성을 향상시키기에 적합한 반도체 기판을 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 기판을 갖는 반도체 칩을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 반도체 칩을 갖는 적층 반도체 패키지를 제공하는데 있다.
본 발명의 일 견지에 따른 반도체 기판은, 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체; 상기 트렌치에 형성된 액티브층;및 상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층;을 포함한다.
상기 액티브층은 단결정 실리콘으로 구성될 수 있고, 상기 게터링층은 폴리실리콘으로 구성될 수 있다.
본 발명의 다른 견지에 따른 반도체 칩은, 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체와, 상기 트렌치에 형성된 액티브층과, 상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층을 포함하는 반도체 기판; 상기 액티브층 상에 형성되는 반도체 소자;및 상기 기판 몸체의 주변 영역을 관통하는 관통 전극; 을 포함한다.
상기 액티브층은 단결정 실리콘으로 구성될 수 있고, 상기 게터링층은 폴리실리콘으로 구성될 수 있다.
상기 반도체 소자는 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 기판 몸체의 일면 및 액티브층 상에 형성되는 회로 패턴을 더 포함하며, 상기 회로 패턴은, 상기 기판 몸체의 일면 및 액티브층과 마주하는 상기 회로 패턴의 제1 면과 대향하는 제2면에 형성되고 상기 관통 전극과 전기적으로 연결되는 본딩 패드; 상기 반도체 소자와 상기 본딩 패드를 전기적으로 연결하는 배선층들;및 상기 반도체 소자와 상기 배선층들 사이, 상기 배선층들 사이, 상기 배선층들과 상기 본딩 패드 사이를 분리하는 절연막을 포함할 수 있다.
상기 회로 패턴은 상기 관통 전극에 의해 관통되며 상기 관통 전극은 상기 본딩 패드와 직접 연결될 수 있다. 이와 달리, 상기 회로 패턴은 상기 관통 전극에 의해 관통되지 않고, 상기 관통 전극과 상기 본딩 패드를 전기적으로 연결하는 추가 배선층을 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 적층 반도체 패키지는, 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체, 상기 트렌치에 형성된 액티브층, 상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층을 포함하는 반도체 기판과, 상기 액티브층 상에 형성되는 반도체 소자와, 상기 기판 몸체의 주변 영역을 관통하는 관통 전극을 각각 포함하며, 상기 각각의 관통 전극들이 전기적으로 연결되도록 적층되는 복수개의 반도체 칩들;및 상기 적층되는 반도체 칩들의 관통 전극들을 전기적으로 연결하는 전도성 연결 부재;를 포함한다.
상기 각 반도체 칩들의 상기 액티브층은 단결정 실리콘으로 구성될 수 있고, 상기 각 반도체 칩들의 상기 게터링층은 폴리실리콘으로 구성될 수 있다.
상기 각 반도체 칩들의 상기 반도체 소자는 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 각각의 반도체 칩들은 상기 기판 몸체의 일면 및 액티브층 상에 형성되는 회로 패턴을 더 포함하며, 상기 회로 패턴은, 상기 기판 몸체의 일면 및 액티브층과 마주하는 상기 회로 패턴의 제1 면과 대향하는 제2면에 형성되고 상기 관통 전극과 전기적으로 연결되는 본딩 패드; 상기 반도체 소자와 상기 본딩 패드를 전기적으로 연결하는 배선층들;및 상기 반도체 소자와 상기 배선층들 사이, 상기 배선층들 사이, 상기 배선층들과 상기 본딩 패드 사이를 분리하는 절연막을 포함할 수 있다. 상기 회로 패턴은 상기 관통 전극에 의해 관통되며 상기 관통 전극은 상기 본딩 패드와 직접 연결될 수 있다.
상기 회로 패턴은 상기 관통 전극에 의해 관통되지 않으며 상기 관통 전극과 상기 본딩 패드를 전기적으로 연결하는 추가 배선층을 더 포함할 수 있다.
상기 적층 반도체 패키지는, 상기 적층되는 반도체 칩들 중 최하부 반도체 칩 상에 상기 최하부 반도체 칩의 관통 전극을 노출하도록 형성되는 제1 절연층; 상기 제1 절연층 상에 형성되며 상기 제1 절연층에 의해 노출된 관통 전극과 전기적으로 연결되는 재배선; 및 상기 재배선을 포함하는 상기 제1 절연층 상에 형성되며 상기 재배선의 일부를 노출하는 제2 절연층을 더 포함할 수 있다.
이와 달리, 상기 적층 반도체 패키지는, 상기 반도체 칩들을 지지하며 상기 적층되는 반도체 칩들 중 최하부 반도체 칩의 상기 관통 전극과 전기적으로 연결되는 접속 전극을 갖는 구조체를 더 포함할 수도 있다. 상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 포함할 수 있다.
본 발명에 따르면, 관통 전극에서 액티브층으로 확산되는 금속이 액티브층을 감싸도록 형성된 폴리실리콘으로 이루어진 게터링층에 의해 효과적으로 게터링되므로 게터링 특성이 향상된다. 그 결과, 반도체 소자의 누설 전류 및 문턱 전압 쉬프트가 방지되고 리프레시 특성이 향상되어 제품의 신뢰성 및 성능이 향상된다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 기판을 도시한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명에 따른 반도체 칩을 구비한 전자 장치를 도시한 사시도이다.
도 6은 본 발명에 따른 반도체 칩을 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도이고, 도 2는 도 1에 도시된 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(10)은 반도체 기판(100), 관통 전극(200) 및 반도체 소자(300)를 포함한다. 그 외에, 회로 패턴(400)을 더 포함할 수 있다.
도 2를 참조하면, 반도체 기판(100)은 기판 몸체(110), 액티브층(120) 및 게터링층(130)을 포함한다.
기판 몸체(110)는 소자 영역(Device Region, DR) 및 주변 영역(Peripheral Region, PR)으로 구획되며, 일면(111), 일면(111)과 대향하는 타면(112) 및 일면(112)의 소자 영역(DR)에 형성된 트렌치(113)를 포함한다.
액티브층(120)은 트렌치(113) 내에 형성되며, 단결정 실리콘으로 구성된다.
게터링층(130)은 트렌치(113)에 의해 형성된 기판 몸체(110)의 내부면과 액티브층(120) 사이에 형성된다. 게터링층(130)은 폴리실리콘으로 구성된다.
상기 반도체 기판(100)은 웨이퍼 상에 제조된 것일 수도 있고, 웨이퍼 상에서 제조된 후에 개별화된 것일 수도 있다.
도 1을 다시 참조하면, 관통 전극(200)은 기판 몸체(110)의 주변 영역(PR)을 관통한다. 관통 전극(200)으로 사용되는 물질로는 구리, 알루미늄, 알루미늄 합금, SnAg, Au 등으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도시하지 않았지만, 관통 전극(200)과 기판 몸체(110) 사이에는 절연막이 형성되어 있다. 절연막은 산화막, 질화막 및 유기막으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.
반도체 소자(300)는 액티브층(120) 상에 형성된다. 반도체 소자(300)는, 예컨데 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
회로 패턴(400)은 기판 몸체(110)의 일면(111) 및 액티브층(120) 상에 형성되며, 제1 면(410), 제2 면(420), 본딩 패드(430), 배선층(440)들, 절연막(450)을 포함한다.
제1 면(410)은 기판 몸체(110)의 일면(111) 및 액티브층(120)과 마주하고, 제2 면(420)은 제1 면(410)과 대향하고, 본딩 패드(430)는 제2 면(420)에 형성되고 관통 전극(200)과 전기적으로 연결된다.
배선층(440)들은 반도체 소자(300)와 본딩 패드(430)를 전기적으로 연결하고, 절연막(450)은 반도체 소자(300)와 배선층(440)들 사이, 배선층(440)들 사이 및 배선층(440)들과 본딩 패드(430) 사이를 분리한다.
본 실시예에서, 회로 패턴(400)은 관통 전극(200)에 의해 관통되며 관통 전극(200)은 본딩 패드(430)와 직접 연결된다. 이와 달리, 도면으로 도시하지 않았지만 회로 패턴(400)은 관통 전극(200)에 의해 관통되지 않을 수도 있으며, 이 경우 회로 패턴(400)은 관통 전극(200)과 본딩 패드(430)를 전기적으로 연결하는 추가 배선층(미도시)을 더 포함할 수 있다.
이하, 전술한 반도체 칩을 갖는 적층 반도체 패키지를 설명하면 다음과 같다.
도 3은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 게터링층(130)에 의해 둘러싸인 액티브층(120)이 마련된 반도체 기판(100), 관통 전극(200) 및 반도체 소자(300)를 각각 구비하는 복수개의 반도체 칩(10)들이 마련된 후, 각각의 관통 전극(200)들이 전기적으로 연결되도록 복수개의 반도체 칩(10)들이 수직하게 적층된다.
적층되는 반도체 칩(10)의 관통 전극(200)들 사이에는 전도성 연결 부재(20)가 형성되어 상, 하 반도체 칩(10)의 관통 전극(200)들을 전기적으로 연결하고, 적층되는 반도체 칩(10)들 사이에는 접착 부재(30)가 형성되어 상, 하 반도체 칩(10)들을 부착한다.
상기 전도성 연결 부재(20)는 구리(Cu), 주석(Sn), 은(Ag) 중 한가지 이상을 포함하는 금속으로 형성될 수 있고, 상기 접착 부재(30)는 비전도성 필름(Non-Conductive Film, NCF), 비전도성 페이스트(Non-Conductive Paste, NCP), 이방성 도전 필름(Anistropic Conductive Film, ACF), 이방성 도전 페이스트(Anistropic Conductive Paste, ACP) 및 폴리머(polymer) 중 한가지 이상을 포함할 수 있다.
그리고, 적층된 반도체 칩(10)들 중 최하부 반도체 칩(10)의 하부면에는 관통 전극(200)을 노출하는 제1 절연층(40)이 형성되고, 제1 절연층(40) 상에는 최하부 반도체 칩(10)의 관통 전극(200)과 전기적으로 연결되는 재배선(50)이 형성된다. 그리고, 재배선(50)을 포함한 제1 절연층(40) 상에는 재배선(50)의 일부를 노출시키는 제2 절연층(60)이 형성되고, 제2 절연층(60)에 의해 노출된 재배선(50)에는 외부접속단자(70)가 장착된다.
도 4는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4를 참조하면, 게터링층(130)에 의해 둘러싸인 액티브층(120)이 마련된 반도체 기판(100), 관통 전극(200) 및 반도체 소자(300)를 각각 구비하는 복수개의 반도체 칩(10)들이 마련된 후, 각각의 관통 전극(200)들이 전기적으로 연결되도록 복수개의 반도체 칩(10)들이 수직하게 적층된다.
적층되는 반도체 칩(10)의 관통 전극(200)들 사이에는 전도성 연결 부재(20)가 형성되어 상, 하 반도체 칩(10)의 관통 전극(200)들을 전기적으로 연결하고, 적층되는 반도체 칩(10)들 사이에는 접착 부재(30)가 형성되어 상, 하 반도체 칩(10)들을 부착한다.
상기 전도성 연결 부재(20)는 구리, 주석, 은 중 한가지 이상을 포함하는 금속으로 형성될 수 있고, 상기 접착 부재(30)는 비전도성 필름(NCF), 비전도성 페이스트(NCP), 이방성 도전 필름(ACF), 이방성 도전 페이스트(ACP) 및 폴리머 중 한가지 이상을 포함할 수 있다.
그리고, 적층된 반도체 칩(10)들 중 최하부 반도체 칩(10)의 관통 전극(200)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되도록 구조체(80) 상에 실장된다. 본 실시예에서, 구조체(80)는 인쇄회로기판(Printed Circuit Board, PCB)으로 이루어진다.
최하부 반도체 칩(10)의 관통 전극(200)과 구조체(80)의 접속 전극(82)은 전도성 연결 부재(90)에 의하여 전기적으로 연결되고, 최하부 반도체 칩(10)과 구조체(80) 사이에는 접착 부재(92)가 형성되어 최하부 반도체 칩(10)과 구조체(80)를 부착한다.
전도성 연결 부재(90)는 구리, 주석, 은 중 한가지 이상을 포함하는 금속으로 형성될 수 있고, 접착 부재(92)는 비전도성 필름(NCF), 비전도성 페이스트(NCP), 이방성 도전 필름(ACF), 이방성 도전 페이스트(ACP) 및 폴리머 중 어느 하나를 포함할 수 있다.
그리고, 적층된 반도체 칩(10)들을 포함한 구조체(80) 상면은 몰드부(94)에 의해 밀봉된다. 여기서, 미설명된 도면부호 84는 볼랜드를, 86은 외부접속단자로 사용되는 솔더볼을 나타낸다.
도 4를 통해 설명된 실시예에서는 구조체(80)가 인쇄회로기판(PCB)인 경우만을 도시 및 설명하였으나, 구조체(80)는 반도체 패키지(semiconductor package) 또는 인터포저(interposer)일 수도 있다.
상술한 반도체 칩은 다양한 전자 장치에 적용될 수 있다.
도 5는 본 발명에 따른 반도체 칩을 구비한 전자 장치를 도시한 사시도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 칩은 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예에 따른 반도체 칩은 우수한 게터링 특성을 가지므로, 전자 장치(1000)의 성능 및 신뢰성 개선에 유리하다. 전자 장치는 도 5에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 6은 본 발명에 따른 반도체 칩을 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 6을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 칩을 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따르면, 관통 전극에서 액티브층으로 확산되는 금속이 액티브층을 감싸도록 형성된 폴리실리콘으로 이루어진 게터링층에 의해 효과적으로 게터링되므로 게터링 특성이 향상된다. 그 결과, 반도체 소자의 누설 전류 및 문턱 전압 쉬프트가 방지되고 리프레시 특성이 향상되어 제품의 신뢰성 및 성능이 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 기판
110 : 기판 몸체
120: 액티브층
130 : 게터링층
200 : 관통 전극
300 : 반도체 소자

Claims (20)

  1. 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체;
    상기 트렌치에 형성된 액티브층;및
    상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층;
    을 포함하는 반도체 기판.
  2. 제1 항에 있어서, 상기 액티브층은 단결정 실리콘으로 구성된 것을 특징으로 하는 반도체 기판.
  3. 제1 항에 있어서, 상기 게터링층은 폴리실리콘으로 구성된 것을 특징으로 하는 반도체 기판.
  4. 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체와, 상기 트렌치에 형성된 액티브층과, 상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층을 포함하는 반도체 기판;
    상기 액티브층 상에 형성되는 반도체 소자;및
    상기 기판 몸체의 주변 영역을 관통하는 관통 전극;
    을 포함하는 반도체 칩.
  5. 제 4항에 있어서, 상기 액티브층은 단결정 실리콘으로 구성된 것을 특징으로 하는 반도체 칩.
  6. 제4 항에 있어서, 상기 게터링층은 폴리실리콘으로 구성된 것을 특징으로 하는 반도체 칩.
  7. 제 4항에 있어서, 상기 반도체 소자는 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 4항에 있어서, 상기 기판 몸체의 일면 및 액티브층 상에 형성되는 회로 패턴을 더 포함하며,
    상기 회로 패턴은,
    상기 기판 몸체의 일면 및 액티브층과 마주하는 상기 회로 패턴의 제1 면과 대향하는 제2면에 형성되고 상기 관통 전극과 전기적으로 연결되는 본딩 패드;
    상기 반도체 소자와 상기 본딩 패드를 전기적으로 연결하는 배선층들;및
    상기 반도체 소자와 상기 배선층들 사이, 상기 배선층들 사이, 상기 배선층들과 상기 본딩 패드 사이를 분리하는 절연막을 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제 8항에 있어서, 상기 회로 패턴은 상기 관통 전극에 의해 관통되며 상기 관통 전극은 상기 본딩 패드와 직접 연결되는 것을 특징으로 하는 반도체 칩.
  10. 제 8항에 있어서, 상기 회로 패턴은 상기 관통 전극에 의해 관통되지 않고, 상기 관통 전극과 상기 본딩 패드를 전기적으로 연결하는 추가 배선층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  11. 소자 영역 및 상기 소자 영역 바깥쪽의 주변 영역으로 구획되며 일면, 상기 일면과 대향하는 타면 및 상기 일면의 소자 영역에 형성된 트렌치를 갖는 기판 몸체, 상기 트렌치에 형성된 액티브층, 상기 트렌치에 의해 형성된 상기 기판 몸체의 내부면과 상기 액티브층 사이에 형성된 게터링층을 포함하는 반도체 기판과, 상기 액티브층 상에 형성되는 반도체 소자와, 상기 기판 몸체의 주변 영역을 관통하는 관통 전극을 각각 포함하며, 상기 각각의 관통 전극들이 전기적으로 연결되도록 적층되는 복수개의 반도체 칩들;및
    상기 적층되는 반도체 칩들의 관통 전극들을 전기적으로 연결하는 전도성 연결 부재;
    를 포함하는 적층 반도체 패키지.
  12. 제 11항에 있어서, 상기 각 반도체 칩들의 상기 액티브층은 단결정 실리콘으로 구성된 것을 특징으로 하는 적층 반도체 패키지.
  13. 제 11항에 있어서, 상기 각 반도체 칩들의 상기 게터링층은 폴리실리콘으로 구성된 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 11항에 있어서, 상기 각 반도체 칩들의 상기 반도체 소자는 이미지 센서, 메모리 반도체, 시스템 반도체, 수동 소자, 능동 소자 및 센서 반도체로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 11항에 있어서, 상기 각각의 반도체 칩들은 상기 기판 몸체의 일면 및 액티브층 상에 형성되는 회로 패턴을 더 포함하며,
    상기 회로 패턴은,
    상기 기판 몸체의 일면 및 액티브층과 마주하는 상기 회로 패턴의 제1 면과 대향하는 제2면에 형성되고 상기 관통 전극과 전기적으로 연결되는 본딩 패드;
    상기 반도체 소자와 상기 본딩 패드를 전기적으로 연결하는 배선층들;및
    상기 반도체 소자와 상기 배선층들 사이, 상기 배선층들 사이, 상기 배선층들과 상기 본딩 패드 사이를 분리하는 절연막을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 15항에 있어서, 상기 회로 패턴은 상기 관통 전극에 의해 관통되며 상기 관통 전극은 상기 본딩 패드와 직접 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 15항에 있어서, 상기 회로 패턴은 상기 관통 전극에 의해 관통되지 않으며 상기 관통 전극과 상기 본딩 패드를 전기적으로 연결하는 추가 배선층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제 11항에 있어서, 상기 적층되는 반도체 칩들 중 최하부 반도체 칩 상에 상기 최하부 반도체 칩의 관통 전극을 노출하도록 형성되는 제1 절연층;
    상기 제1 절연층 상에 형성되며 상기 제1 절연층에 의해 노출된 관통 전극과 전기적으로 연결되는 재배선; 및
    상기 재배선을 포함하는 상기 제1 절연층 상에 형성되며 상기 재배선의 일부를 노출하는 제2 절연층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제 11항에 있어서, 상기 반도체 칩들을 지지하며 상기 적층되는 반도체 칩들 중 최하부 반도체 칩의 상기 관통 전극과 전기적으로 연결되는 접속 전극을 갖는 구조체를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제 19항에 있어서, 상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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