KR101880155B1 - 적층 반도체 패키지 - Google Patents

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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는 기판, 상기 기판을 관통하는 관통 전극 및 상기 기판과 상기 관통 전극 사이에 형성되며 적어도 하나의 에어갭을 구비하는 유전율 감소구조를 갖는 절연막을 각각 포함하며, 상기 각각의 관통 전극들이 연결되도록 적층된 다수의 반도체 칩들과, 상기 적층된 반도체 칩들의 관통 전극들을 연결하는 연결 부재를 포함하며, 상기 반도체 칩들 중 최하부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막이 가장 높은 유전율을 갖고 상부 반도체 칩으로 갈수록 유전율 감소구조를 갖는 절연막의 유전율이 감소되어 최상부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막이 가장 낮은 유전율을 가질 수 있다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 적층 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
적층 반도체 패키지의 일 예로 관통 전극을 이용한 구조가 제안되었다. 관통 전극을 이용한 적층 반도체 패키지는 전기적인 연결이 관통 전극을 통하여 이루어지므로 반도체 장치의 동작 속도를 향상시킬 수 있고 소형화가 가능한 장점을 갖는다.
그러나, 반도체 칩과 관통 전극간 기생 캐패시턴스로 인하여 신호 전달 속도가 떨어지고 적층된 반도체 칩들간 동작 속도 차이가 커지고 파워 노이즈가 증가되는 등 전기적 특성이 취약한 문제점이 있었다.
본 발명의 목적은, 반도체 칩과 관통 전극간 기생 캐패시턴스를 줄이고, 적층된 반도체 칩들간 동작 속도 차이 및 파워 노이즈를 감소시키기에 적합한 적합한 적층 반도체 패키지를 제공하는데 있다.
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본 발명의 일 견지에 따른 적층 반도체 패키지는, 기판, 상기 기판을 관통하는 관통 전극 및 상기 기판과 상기 관통 전극 사이에 형성되며 유전율 감소구조를 갖는 절연막을 각각 포함하며, 상기 각각의 관통 전극들이 연결되도록 적층되는 다수의 반도체 칩들과, 상기 적층되는 반도체 칩들의 관통 전극들을 연결하는 연결 부재를 포함한다.
상기 적층되는 다수의 반도체 칩들 중 최하부 반도체 칩 상에 상기 관통 전극을 노출하도록 형성되는 제1 절연층과, 상기 제1 절연층 상에 형성되며 상기 노출된 관통 전극과 전기적으로 연결되는 재배선과, 상기 재배선을 포함하는 상기 제1 절연층 상에 형성되며 상기 재배선의 일부를 노출하는 제2 절연층을 더 포함할 수 있다. 그 외에, 상기 제2 절연층에 의해 노출된 상기 재배선 상에 장착되는 외부접속단자를 더 포함할 수 있다.
이와 달리, 상기 반도체 칩들을 지지하며 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 상기 관통 전극과 전기적으로 연결되는 접속 전극을 갖는 구조체를 더 포함할 수도 있다. 상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 포함할 수 있다.
상기 반도체 칩들 중 최하부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막이 가장 높은 유전율을 갖고, 상부 칩으로 갈수록 유전율 감소구조를 갖는 절연막의 유전율이 감소되어, 최상부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막이 가장 낮은 유전율을 가질 수 있다.
상기 반도체 칩들은 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩 및 상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩으로 구성되며, 상기 제1 반도체 칩의 절연막은 다수의 에어 갭이 포함된 다공성 절연막과 에어 갭을 포함하지 않는 에어 갭 프리 절연막의 이중막 구조이고, 상기 제2 반도체 칩의 절연막은 다수의 에어 갭이 포함된 다공성 절연막의 단일막 구조이고, 상기 제3 반도체 칩의 절연막은 중심부에 에어 갭이 형성된 중공형 절연막의 단일막 구조를 가질 수 있다.
상기 다공성 절연막은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, HSSQ(hydro silsesquioxane) 및 MSSQ(methyl silsesquioxane) 중 어느 하나를 포함할 수 있다.
상기 중공형 절연막은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드(polyimide), BCB 및 패릴린(parylene)으로부터 선택된 어느 하나를 포함할 수 있다.
상기 에어 갭 프리 절연막은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드(polyimide), BCB 및 패릴린(parylene)으로부터 선택된 어느 하나를 포함할 수 있다.
상기 반도체 칩들 중 최하부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막 내의 에어 갭의 비중이 가장 낮고, 상부 반도체 칩으로 갈수록 유전율 감소구조를 갖는 절연막 내의 에어갭 비중이 점차 증가되어, 최상부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막 내의 에어 갭의 비중이 가장 높을 수 있다.
본 발명에 따르면, 반도체 칩과 관통 전극간 기생 캐패시턴스가 감소되므로 신호 전달 속도가 향상되고, 적층된 반도체 칩들간 동작 속도 차이 및 파워 노이즈가 감소되는 등 제품의 전기적 특성이 향상되는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 칩을 구비한 전자 장치를 도시한 사시도이다.
도 12는 본 발명에 따른 반도체 칩을 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 의한 반도체 칩(10A)은 기판(100), 관통 전극(200) 및 유전율 감소구조를 갖는 절연막(300)을 포함한다.
기판(100)은 일면(110), 타면(120) 및 회로부(130)를 포함한다.
일면(110)은 타면(120)과 대향하고, 회로부(130)는 일면(110)에 형성된다. 회로부(130)는, 예를 들어 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함한다.
관통 전극(200)은 기판(100)의 일면(110) 및 타면(120)을 관통한다. 관통 전극(200)은 평면상에서 보았을 때, 원형의 형상을 가질 수 있다. 이와 다르게, 관통 전극(200)은 타원형, 사각형, 오각형 등의 다양한 형상을 가질 수 있다. 관통 전극(200)의 재료로는 구리 또는 텅스텐이 사용될 수 있다.
상기 절연막(300)은 기판(100)과 관통 전극(200) 사이에 형성된다. 본 실시예에서, 절연막(300)은 중심부에 에어 갭(A)이 형성된 중공형 절연막(310)으로 형성된다.
중공형 절연막(310)은 실리콘산화막(silicon oxide layer), 실리콘질화막(silicon nitride layer), 실리콘산화질화막(silicon oxi-nitride layer), 폴리이미드(polyimide), BCB(benzocyclobutene) 및 패릴린(parylene)으로부터 선택된 어느 하나를 포함할 수 있다.
중공형 절연막(310)은 관통 전극(200) 주변에 관통 전극(200)을 둘러싸는 도넛 형태의 홀을 형성하고, 홀이 완전히 채워지지 않은 상태에서 홀 입구가 막히도록 스텝 커버리지(step coverage) 특성이 좋지 않은 증착 방식, 예컨데 PE-CVD(Plasama-Enhanced Chemical Vapor Deposition) 방식을 이용하여 절연막을 증착하여 형성할 수 있다.
상기 에어 갭(A)의 유전율은 1.0으로, 절연막으로 많이 사용되는 실리콘산화막의 유전율(3.9)의 1/4 정도에 불과하다. 따라서, 중공형 절연막(310)의 유전율은 실리콘산화막의 유전율(3.9)보다는 낮고 에어 갭(A)의 유전율인 1.0보다는 높으며, 에어 갭(A)이 차지하는 비율(%)이 높아질수록 중공형 절연막(310)의 유전율은 낮아지게 된다.
도 2는 본 발명의 제2 실시예에 따른 반도체 칩을 나타낸 단면도이다.
본 발명의 제2 실시예에 따른 반도체 칩(10B)은, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 칩(10A)에서 유전율 감소구조를 갖는 절연막(300)의 형태가 변경된 구성을 갖는다. 따라서, 유전율 감소구조를 갖는 절연막(300)을 제외하면 제1 실시예에 따른 반도체 칩(10A)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 본 실시예에서 유전율 감소구조를 갖는 절연막(300)은 내부에 다수의 에어 갭(A)이 포함된 다공성 절연막(320)으로 형성된다.
다공성 절연막(320)은 실리콘산화막(silicon oxide layer), 실리콘질화막(silicon nitride layer), 실리콘산화질화막(silicon oxi-nitride layer), HSSQ(hydro silsesquioxane) 및 MSSQ(methyl silsesquioxane) 중 어느 하나를 포함할 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 칩을 나타낸 단면도이다.
본 발명의 제3 실시예에 따른 반도체 칩(10D)은, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 칩(10A)에서 유전율 감소구조를 갖는 절연막(300)의 형태가 변경된 구성을 갖는다. 따라서, 유전율 감소구조를 갖는 절연막(300)을 제외하면 제1 실시예에 따른 반도체 칩(10A)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 실시예에서 유전율 감소구조를 갖는 절연막(300)은 내부에 다수의 에어 갭(A)이 포함된 다공성 절연막(320)과 에어 갭을 포함하지 않는 에어 갭 프리 절연막(330)의 이중막 구조를 갖는다.
다공성 절연막(320)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, HSSQ 및 MSSQ 중 어느 하나를 포함할 수 있고, 에어 갭 프리 절연막(330)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드, BCB 및 패릴린으로부터 선택된 어느 하나를 포함할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 칩을 나타낸 단면도이다.
본 발명의 제4 실시예에 따른 반도체 칩(10C)은, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 칩(10A)에서 유전율 감소구조를 갖는 절연막(300)의 형태가 변경된 구성을 갖는다. 따라서, 유전율 감소구조를 갖는 절연막(300)을 제외하면 제1 실시예에 따른 반도체 칩(10A)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 본 실시예에서 유전율 감소구조를 갖는 절연막(300)은 중심부에 에어 갭(A)이 형성된 중공형 절연막(310)과 에어 갭을 포함하지 않는 에어 갭 프리 절연막(330)의 이중막 구조를 갖는다.
중공형 절연막(310) 및 에어 갭 프리 절연막(330)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드, BCB 및 패릴린으로부터 선택된 어느 하나를 포함할 수 있다.
도 5는 본 발명의 제5 실시예에 따른 반도체 칩을 나타낸 단면도이다.
본 발명의 제5 실시예에 따른 반도체 칩(10E)은, 앞서 도 1을 통해 설명된 제1 실시예에 따른 반도체 칩(10A)에서 유전율 감소구조를 갖는 절연막(300)의 형태가 변경된 구성을 갖는다. 따라서, 유전율 감소구조를 갖는 절연막(300)을 제외하면 제1 실시예에 따른 반도체 칩(10A)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 본 실시예에서 유전율 감소구조를 갖는 절연막(300)은 중심부에 에어 갭(A)이 형성된 중공형 절연막(310)과 내부에 다수의 에어 갭(A)이 포함된 다공성 절연막(320)의 이중막 구조를 갖는다.
에어 갭 프리 절연막(330)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드, BCB 및 패릴린으로부터 선택된 어느 하나를 포함할 수 있고, 다공성 절연막(320)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막,HSSQ 및 MSSQ 중 어느 하나를 포함할 수 있다.
이하, 전술한 반도체 칩을 갖는 적층 반도체 패키지를 설명하면 다음과 같다.
도 6은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6을 참조하면, 관통 전극(200) 및 유전율 감소구조를 갖는 절연막(300)이 구비된 반도체 칩(10A)이 마련된 후, 반도체 칩(10A)의 관통 전극(200) 상에 다른 반도체 칩(10A)의 관통 전극(200)이 연결 부재(20)를 매개로 연결된다. 이러한 방식으로 복수개, 예컨데 3개의 반도체 칩(10A)들이 적층된다. 적층되는 반도체 칩(10A)들 사이에는 접착 부재(30)가 형성되어 상, 하 반도체 칩(10A)들을 부착한다. 연결 부재(20)는 솔더(solder)를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트(Non-Conductive Paste)를 포함할 수 있다.
그리고, 적층된 반도체 칩(10A)들 중 최하부에 위치하는 최하부 반도체 칩(10A)의 하부면에는 관통 전극(200)을 노출하는 제1 절연층(40)이 형성되고, 제1 절연층(40) 상에는 최하부 반도체 패키지(10A)의 관통 전극(300)과 전기적으로 연결되는 재배선(50)이 형성된다. 그리고, 재배선(50)을 포함한 제1 절연층(40) 상에는 재배선(50)의 일부를 노출시키는 제2 절연층(60)이 형성되고, 제2 절연층(60)에 의해 노출된 재배선(50)에는 외부접속단자(70)가 장착된다.
도 7은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7을 참조하면, 관통 전극(200) 및 유전율 감소구조를 갖는 절연막(300)이 구비된 반도체 칩(10A)이 마련된 후, 반도체 칩(10A)의 관통 전극(200)과 다른 반도체 칩(10A)의 관통 전극(200)이 연결 부재(20)를 매개로 연결된다. 이러한 방식으로 복수개, 예컨데 3개의 반도체 칩(10A)들이 적층된다. 적층되는 반도체 칩(10A)들 사이에는 접착 부재(30)가 형성된다. 연결 부재(20)는 솔더를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트를 포함할 수 있다.
그리고, 적층된 반도체 칩(10A)들 중 최하부에 위치하는 최하부 반도체 칩(10A)의 관통 전극(300)이 구조체(80)의 접속 전극(82)과 전기적으로 연결되도록 구조체(80) 상에 실장된다. 본 실시예에서, 구조체(80)는 인쇄회로기판(Printed Circuit Board, PCB)으로 구성된다.
최하부 반도체 칩(10A)의 관통 전극(300)과 구조체(80)의 접속 전극(82)은 연결 부재(90)에 의하여 전기적으로 연결된다. 조인트부의 신뢰성을 향상시키기 위하여 최하부 반도체 칩(10A)과 구조체(80) 사이에는 언더필 부재(92)가 충진된다.
그리고, 적층된 반도체 패키지(10A)들을 포함한 구조체(80) 상면은 몰드부(94)에 의해 밀봉된다. 여기서, 미설명된 도면부호 84는 볼랜드를, 86은 외부접속단자로 사용되는 솔더볼을 나타낸다.
도 7을 통해 설명된 제2 실시예에서는 구조체(80)가 인쇄회로기판(PCB)인 경우를 나타내었으나, 구조체(80)는 반도체 패키지(semiconductor package) 또는 인터포저(interposer)일 수도 있다. 이러한 형태의 적층 반도체 패키지는 도 8 및 도 9를 참조로 하는 이하의 설명을 통해 보다 명백해질 것이다.
도 8은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제3 실시예에 따른 적층 반도체 패키지는, 앞서 도 7을 통해 설명된 제2 실시예에 따른 적층 반도체 패키지에서 구조체(80)가 인쇄회로기판 대신에 반도체 패키지로 변경된 구성을 갖는다. 따라서, 구조체(80)을 제외하면 제2 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는 바, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 8을 참조하면, 관통 전극(200) 및 유전율 감소구조를 갖는 절연막(300)이 구비된 반도체 칩(10A)이 마련된 후, 반도체 칩(10A)의 관통 전극(200)과 다른 반도체 칩(10A)의 관통 전극(200)이 연결 부재(20)를 매개로 연결된다. 이러한 방식으로 복수개, 예컨데 3개의 반도체 칩(10A)들이 적층된다. 적층되는 반도체 칩(10A)들 사이에는 접착 부재(30)가 형성된다. 연결 부재(20)는 솔더를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트를 포함할 수 있다.
그리고, 적층된 반도체 칩(10A)들 중 최하부에 위치하는 최하부 반도체 칩(10A)의 관통 전극(300)이 구조체(80)의 접속 전극(411)과 전기적으로 연결되도록 구조체(80) 상에 실장된다. 본 실시예에서, 구조체(80)는 반도체 패키지로 구성된다.
상기 반도체 패키지는, 상면에 접속 전극(411)을 구비하고 하면에 볼랜드(412)를 구비하는 기판(410)과, 접속 전극(411) 안쪽 기판(410) 상면 상에 실장된 제1 반도체 칩(420)을 포함한다. 제1 반도체 칩(420)은 기판(410)과 와이어(430)를 이용하여 전기적으로 연결되고 몰드부(440)에 의해 고정된다. 미설명된 도면부호 450은 기판(410)의 볼랜드(412)에 장착되는 외부접속단자를 나타낸다.
그리고, 적층된 반도체 칩(10A)들 중 최하부에 위치하는 최하부 반도체 칩(10A)의 관통 전극(300)이 구조체(80)의 접속 전극(411)은 연결부재(500)를 매개로 전기적으로 연결된다. 본 실시예에서, 연결부재(500)는 솔더볼로 형성된다. 이와 달리, 연결부재(500)는 리드선으로 형성될 수도 있다.
도 9는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제4 실시예에 따른 적층 반도체 패키지는, 앞서 도 7을 통해 설명된 제2 실시예에 따른 적층 반도체 패키지에서 구조체(80)가 인쇄회로기판 대신에 인터포저로 변경된 구성을 갖는다. 따라서, 구조체(80)을 제외하면 제2 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는 바, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 9를 참조하면, 관통 전극(200) 및 유전율 감소구조를 갖는 절연막(300)이 구비된 반도체 칩(10A)이 마련된 후, 반도체 칩(10A)의 관통 전극(200)과 다른 반도체 칩(10A)의 관통 전극(200)이 연결 부재(20)를 매개로 연결된다. 이러한 방식으로 복수개, 예컨데 3개의 반도체 칩(10A)들이 적층된다. 적층되는 반도체 칩(10A)들 사이에는 접착 부재(30)가 형성된다. 연결 부재(20)는 솔더를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트를 포함할 수 있다.
그리고, 적층된 반도체 칩(10A)들 중 최하부에 위치하는 최하부 반도체 칩(10A)의 관통 전극(300)이 구조체(80)의 접속 전극(620)과 전기적으로 연결되도록 구조체(80) 상에 실장된다. 본 실시예에서, 구조체(80)는 인터포저로 구성된다.
상기 인터포저는 인터포저 몸체(610) 및 인터포저 몸체(610)의 상면에서 하면을 연결하는 접속 전극(620)을 포함한다.
그리고, 적층된 반도체 칩(10A)들 중 최하부에 위치하는 최하부 반도체 칩(10A)의 관통 전극(300)이 구조체(80)의 접속 전극(620)에 연결부재(630)를 매개로 전기적으로 연결된다.
도시하지 않았지만, 적층된 반도체 칩(10A)들은 인터포저에 실장된 후에, 인터포저를 매개로 다른 반도체 구조물, 예를 들어, 반도체 패키지, 메인 보드 등에 실장된다.
비록 도 6 내지 도 9을 참조로 하여 설명된 실시예들에서는, 도 1에 도시된 반도체 칩(10A)을 다수개 적층하여 적층 반도체 패키지를 구성한 경우만을 도시 및 설명하였으나, 본 발명은 이에 한정되지 않으며 도 1에 도시된 반도체 칩(10A) 대신에 도 2 내지 도 5에 도시된 반도체 칩들(10B,10C,10D,10E) 중 어느 하나의 반도체 칩을 다수개 적층하여 적층 반도체 패키지를 구성할 수도 있고, 도 1 내지 도 5에 도시된 반도체 칩들 중(10B,10C,10D,10E)에서 적어도 2종류 이상의 반도체 칩을 적층하여 적층 반도체 패키지를 구성할 수도 있다.
도 10은 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제5 실시예에 따른 적층 반도체 패키지는, 앞서 도 6을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지와 달리, 적층되는 반도체 칩들이 각기 다른 형태의 유전율 감소구조를 갖는 절연막(300)을 갖는다. 따라서, 유전율 감소구조를 갖는 절연막(300)을 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 가지므로, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 10을 참조하면, 본 실시예에서는 적층 반도체 패키지는 제1 내지 제3 반도체 칩(10A,10B,10C)을 포함한다. 그 외에, 제1,제2절연층(40,60), 재배선(50) 및 외부접속단자(70)을 더 포함한다.
제1 내지 제3 반도체 칩(10A, 10B,10C)은 각각 기판(100), 관통 전극(200) 및 유전율 감소구조를 갖는 절연막(300)을 포함한다.
제3 반도체 칩(10C)의 관통 전극(200) 상에 제2 반도체 칩(10B)의 관통 전극(200)이 연결되도록 제3 반도체 칩(10C) 상에 제2 반도체 칩(10B)이 적층되고, 제2 반도체 칩(10B)의 관통 전극(200) 상에 제1 반도체 칩(10A)의 관통 전극(200)이 연결되도록 제2 반도체 칩(10B) 상에 제1 반도체 칩(10A)이 적층된다.
제1 반도체 칩(10A)의 관통 전극(200)과 제2 반도체 칩(10B)의 관통 전극(200) 사이 및 제2 반도체 칩(10B)의 관통 전극(200)과 제3 반도체 칩(10C)의 관통 전극(200)사이는 연결부재(20)를 매개로 전기적으로 연결되어 있다. 적층되는 제1, 제2, 제3반도체 칩(10A, 10B, 10C)들 사이에는 접착 부재(30)가 형성되어 상, 하 반도체 칩들(10A,10B,10C)을 부착한다. 연결 부재(20)는 솔더를 포함할 수 있고, 접착 부재(30)는 비전도성 페이스트를 포함할 수 있다.
본 실시예에서, 최하부에 위치한 제3 반도체 칩(10C)의 유전율 감소구조를 갖는 절연막(300)이 가장 높은 유전율을 갖고, 상부 칩으로 갈수록 유전율 감소구조를 갖는 절연막(300)의 유전율이 낮아져, 최상부에 위치한 제1 반도체 칩(10A)의 유전율 감소구조를 갖는 절연막(300)이 가장 낮은 유전율을 갖는다.
예컨데, 제3 반도체 칩(10C)의 유전율 감소구조를 갖는 절연막(300)은 다수의 에어 갭(A)이 포함된 다공성 절연막(320)과 에어 갭을 포함하지 않는 에어 갭 프리 절연막(330)의 이중막 구조이고, 제2 반도체 칩(10B)의 유전율 감소구조를 갖는 절연막(300)은 다수의 에어 갭(A)이 포함된 다공성 절연막(320)의 단일막 구조이고, 제1 반도체 칩(10A)의 유전율 감소구조를 갖는 절연막(300)은 중심부에 에어 갭(A)이 형성된 중공형 절연막(310)의 단일막 구조이다.
그리고, 제3 반도체 칩(10C) 하부면에는 관통 전극(200)을 노출하는 제1 절연층(40)이 형성되고, 제1 절연층(40) 상에는 제3 반도체 패키지(10A)의 관통 전극(300)과 전기적으로 연결되는 재배선(50)이 형성된다. 그리고, 재배선(50)을 포함한 제1 절연층(40) 상에는 재배선(50)의 일부를 노출시키는 제2 절연층(60)이 형성되고, 제2 절연층(60)에 의해 노출된 재배선(50)에는 외부접속단자(70)가 장착된다.
본 실시예에서와 같이, 하부 칩에서 상부 칩으로 갈수록 유전율 감소구조를 갖는 절연막(300)의 유전율이 점차 감소되도록 구성하면 하부 칩에서 상부 칩으로 갈수록 반도체 칩(100)과 관통 전극(200)간 기생 캐패시턴스가 점차적으로 감소되게 되므로, 상, 하부 반도체 칩들간 동작 속도 차이가 더 감소되고 파워 노이즈 감소 효과가 더욱 향상된다.
상술한 적층 반도체 패키지는 다양한 패키지 모듈에 적용될 수 있다.
도 11은 본 발명의 실시예에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 적층 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 적층 반도체 패키지는 신뢰성 측면에서 우수하므로, 전자 장치(1000)의 불량 개선에 유리하다. 전자 장치는 도 11에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 12는 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 적층 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 칩
200 : 관통 전극
300 : 절연막

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  14. 기판, 상기 기판을 관통하는 관통 전극 및 상기 기판과 상기 관통 전극 사이에 형성되며 적어도 하나의 에어갭을 구비하는 유전율 감소구조를 갖는 절연막을 각각 포함하며, 상기 각각의 관통 전극들이 연결되도록 적층된 다수의 반도체 칩들; 및
    상기 적층된 반도체 칩들의 관통 전극들을 연결하는 연결 부재를 포함하며,
    상기 반도체 칩들 중 최하부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막이 가장 높은 유전율을 갖고 상부 반도체 칩으로 갈수록 유전율 감소구조를 갖는 절연막의 유전율이 감소되어 최상부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막이 가장 낮은 유전율을 갖고,
    상기 반도체 칩들 중 최하부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막 내의 에어 갭의 비중이 가장 낮고, 상부 반도체 칩으로 갈수록 유전율 감소구조를 갖는 절연막 내의 에어갭 비중이 점차 증가되어, 최상부에 위치한 반도체 칩의 유전율 감소구조를 갖는 절연막 내의 에어 갭의 비중이 가장 높은 것을 특징으로 하는 적층 반도체 패키지.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서, 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩 상에 상기 관통 전극을 노출하도록 형성되는 제1 절연층;
    상기 제1 절연층 상에 형성되며 상기 노출된 관통 전극과 전기적으로 연결되는 재배선; 및
    상기 재배선을 포함하는 상기 제1 절연층 상에 형성되며 상기 재배선의 일부를 노출하는 제2 절연층을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제 15항에 있어서,
    상기 제2 절연층에 의해 노출된 상기 재배선 상에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서, 상기 반도체 칩들을 지지하며 상기 적층된 다수의 반도체 칩들 중 최하부 반도체 칩의 상기 관통 전극과 전기적으로 연결되는 접속 전극을 갖는 구조체를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제 17항에 있어서, 상기 구조체는 인쇄회로기판, 인터포저 및 반도체 패키지 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 삭제
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서, 상기 반도체 칩들은 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩 및 상기 제2 반도체 칩 상에 적층되는 제3 반도체 칩으로 구성되며,
    상기 제1 반도체 칩의 절연막은 다수의 에어 갭이 포함된 다공성 절연막과 에어 갭을 포함하지 않는 에어 갭 프리 절연막의 이중막 구조이고, 상기 제2 반도체 칩의 절연막은 다수의 에어 갭이 포함된 다공성 절연막의 단일막 구조이고, 상기 제3 반도체 칩의 절연막은 중심부에 에어 갭이 형성된 중공형 절연막의 단일막 구조를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  21. [청구항 21은(는) 설정등록료 납부시 포기되었습니다.]
    제20 항에 있어서, 상기 다공성 절연막은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, HSSQ(hydro silsesquioxane) 및 MSSQ(methyl silsesquioxane) 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  22. [청구항 22은(는) 설정등록료 납부시 포기되었습니다.]
    제 20항에 있어서, 상기 중공형 절연막은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드(polyimide), BCB 및 패릴린(parylene)으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  23. [청구항 23은(는) 설정등록료 납부시 포기되었습니다.]
    제 20항에 있어서, 상기 에어 갭 프리 절연막은 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 폴리이미드(polyimide), BCB 및 패릴린(parylene)으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.



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