CN116169120A - 扇出型叠层封装体、其制备方法及设备 - Google Patents

扇出型叠层封装体、其制备方法及设备 Download PDF

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Abstract

本公开涉及扇出型叠层封装体、其制备方法及设备，该扇出型叠层封装体包括：至少两个预封装体；每个预封装体至少包括芯片、第一重布线层和第一连接体；预封装体叠层互连，相邻两个预封装体其中一个预封装体的第一连接体与另一个预封装体的第一重布线层电连接；第一重布线层位于芯片的有源面一侧，第一连接体与芯片位于第一重布线层的同一侧；在第一预设方向上，第一连接体位于芯片的至少一侧；预封装体包括一个第一预封装体和至少一个第二预封装体；第一预封装体位于扇出型叠层封装体的最外侧；在第一预设方向上，第一预封装体的长度大于第二预封装体的长度。由此，缩短了电互连的长度，具有较高的电性能，且不需穿孔和连接基板，有利于降低成本。

Description

扇出型叠层封装体、其制备方法及设备
技术领域
本公开涉及半导体技术领域，尤其涉及扇出型叠层封装体、其制备方法及设备。
背景技术
在逻辑电路和存储器集成领域，封装体叠层(Package on Package，PoP)已经成为业界的首选，主要用于制造高端便携式设备和智能手机使用的先进移动通讯平台。低功率内存存储器封装由多个存储器芯片堆叠，通过引线键合(Wire Bonding，WB)作为互连，主要应用于智能手机中封装体叠层的上层，或者直接焊在手提电脑的主机板上。
相关技术中，低功率内存存储技术是第五代低功耗双数据速率内存标准(LowPower Double Data Rate 5X，LPDDR5X)，其最大内存速度为8.5Gbps；未来的第六代低功耗双数据速率内存标准(Low Power Double Data Rate 6X，LPDDR6X)，预计最大内存速度为17.0Gbps，在这个17.0Gbps内存高速运算速度下，由于信号完整性(Signal Integrity，SI)和电源完整性(Power Integrity，PI)的考虑，以引线键合(Wire Bonding，WB)作为内存堆叠的互连是不可持续的，由于金属引线较长且直径小，其阻抗也较高，导致电性能较差，信号容易失真且传输耗时长；硅通孔技术(Through-Silicon-Via，TSV)通过垂直互连减小互连长度，减小信号延迟，具有良好的电性能，降低电容/电感，实现芯片间的低功耗和高速通讯，具有更大的空间效率和更高的互连密度，但工艺成本较高。
同样在计算机服务器领域，随着计算能力的提升，对存储器容量的需求也越来越高，第四/五代双倍数据率同步动态随机存取存储器(Double Data Rate Fourth/FifthGeneration Synchronous Dynamic Random Access Memory，DDR4/5SDRAM)堆叠是解决存储器容量需求的路径，现有两种方案：一是DDR4/5内存存储器封装由多个存储器芯片堆叠，通过引线键合作为互连；二是DDR4/5内存存储器封装由多个存储器芯片堆叠，通过硅通孔技术作为互连。这两种方案有也存在上述同样的术问题，即引线键合有电性能较差，硅通孔有工艺成本高的技术问题。
发明内容
为了解决上述技术问题或者至少部分地解决上述技术问题，本公开提供了一种扇出型叠层封装体、其制备方法及设备。
第一方面，本公开提供了一种扇出型叠层封装体，包括：至少两个预封装体；每个所述预封装体至少包括芯片、第一重布线层和第一连接体；
所述至少两个预封装体叠层互连，相邻两个所述预封装体中一个所述预封装体的有源面和另一个所述预封装体的无源面相对，其中一个所述预封装体的第一连接体与另一个所述预封装体的第一重布线层电连接；
其中，在叠层互连方向上，所述第一重布线层位于所述芯片的有源面一侧，所述第一连接体与所述芯片位于所述第一重布线层的同一侧；在第一预设方向上，所述第一连接体位于芯片的至少一侧，所述第一连接体通过所述第一重布线层与所述芯片电连接；
所述预封装体包括一个第一预封装体和至少一个第二预封装体；所述第一预封装体位于所述扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向上，所述第一预封装体的长度大于第二预封装体的长度，所述第一预设方向为垂直于叠层互连方向的任一方向。
可选地，所述预封装体还包括：预封装层，所述预封装层包覆所述芯片和所述第一连接体；所述第一连接体包括第一导体柱；
所述第一导体柱填充并贯穿所述预封装层，连接该所述预封装体的第一重布线层。
可选地所述第二预封装体的第一连接体还包括金属凸块；
所述金属凸块与所述第一导体柱电连接，并暴露在所述预封装层的表面外侧；所述金属凸块与相邻的预封装体的第一重布线层电连接。
可选地，所述第一预封装体还包括第二重布线层和第二连接体；
所述第二重布线层位于所述芯片和所述第一导体柱背离所述第一重布线层的一侧，所述第二连接体位于所述第二重布线层背离所述芯片和所述第一导体柱的一侧，所述第二重布线层与所述第一导体柱和所述第二连接体电连接，所述第二连接体用于外连其他元器件。
可选地，所述第二连接体设置为第二导体柱和焊球中的至少一种。
可选地，所述扇出型叠层封装体还包括：封装层，
所述封装层位于所述第一预封装体朝向所述第二预封装体的一侧，所述封装层包覆所述第一预封装体朝向所述第二预封装体的表面以及所述第二预封装体。
可选地，所述预封装体还包括：键合焊盘；
所述键合焊盘位于所述芯片的有源面一侧，所述键合焊盘分布在所述芯片靠近所述第一连接体的区域，所述键合焊盘通过所述第一重布线层与所述第一连接体电连接。
可选地，所述芯片包括存储芯片、计算芯片、通信芯片、感知芯片和能源芯片中的至少一种。
可选地，相邻两个所述预封装体中第一连接体的设置位置一致。
第二方面，本公开还提供了一种扇出型叠层封装体的制备方法，包括：
形成至少两个预封装体；所述预封装体包括芯片、第一重布线层和第一连接体；
将所述预封装体叠层互连，相邻两个所述预封装体中一个所述预封装体的有源面和另一个所述预封装体的无源面相对，其中一个所述预封装体的第一连接体与另一个所述预封装体的第一重布线层电连接；
其中，在叠层互连方向上，所述第一重布线层位于所述芯片的有源面一侧，所述第一连接体与所述芯片位于所述第一重布线层的同一侧；在第一预设方向上，所述第一连接体位于芯片的至少一侧，所述第一连接体通过所述第一重布线层与所述芯片电连接；
所述预封装体包括一个第一预封装体和至少一个第二预封装体；所述第一预封装体位于所述扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向上，所述第一预封装体的长度大于第二预封装体的长度，所述第一预设方向为垂直于叠层互连方向的任一方向。
可选地，形成所述预封装体，包括：
提供第一载板；
在所述第一载板的一侧形成第一导体柱；
提供至少一个芯片；
将所述芯片的有源面与所述第一载板贴附；所述芯片和所述第一导体柱位于所述第一载板的同一侧；
形成预封装层，所述预封装层包覆所述芯片、所述第一导体柱以及所述第一载板朝向所述芯片和所述第一导体柱的表面，所述第一导体柱填充并贯穿所述预封装层；
提供第二载板并将所述第二载板贴附在所述预封装层背离所述第一载板的一侧；
移除所述第一载板，在所述芯片和所述第一导体柱背离所述第二载板的一侧形成第一重布线层，所述第一重布线层与所述芯片和所述第一导体柱电连接。
可选地，形成第二预封装体，还包括：
提供第三载板并将所述第三载板贴附在所述第一重布线层背离所芯片和所述第一导体柱的一侧；
移除所述第二载板，在所述第一导体柱背离所述第三载板的一侧形成金属凸块，所述金属凸块与所述第一导体柱电连接，并暴露在所述预封装层的表面外侧。
可选地，所述将所述预封装体叠层互连之后，所述制备方法还包括：
形成封装层于所述第一预封装体朝向所述第二预封装体的一侧；所述封装层包覆所述第一预封装体朝向所述第二预封装体的表面以及所述第二预封装体。
可选地，所述制备方法还包括：
移除所述第一预封装体背离所述第二预封装体一侧的第二载板；
在所述芯片和所述第一导体柱背离所述第一重布线层的一侧形成第二重布线层；
在所述第二重布线层背离所述芯片和所述第一导体柱的一侧形成第二连接体；
其中，所述第二重布线层与所述第一连接体和所述第二连接体电连接，所述第二连接体用于外连其他元器件。
第三方面，本公开还提供了一种电子设备，包括：上述任一种扇出型叠层封装体。
本公开提供的技术方案与现有技术相比具有如下优点：
本公开提供的扇出型叠层封装体、其制备方法及设备，该扇出型叠层封装体包括：至少两个预封装体；每个预封装体包括芯片、第一重布线层和第一连接体；预封装体叠层互连，相邻两个预封装体中一个预封装体的有源面和另一个预封装体的无源面相对，其中一个预封装体的第一连接体与另一个预封装体的第一重布线层电连接；其中，在叠层互连方向上，第一重布线层位于芯片的有源面一侧，第一连接体与芯片位于第一重布线层的同一侧；在第一预设方向上，第一连接体位于芯片的至少一侧，第一连接体通过第一重布线层与芯片电连接；预封装体包括一个第一预封装体和至少一个第二预封装体；第一预封装体位于扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向上，第一预封装体的长度大于第二预封装体的长度，第一预设方向为垂直于叠层互连方向的任一方向。由此，通过第一连接体和第一重布线层实现芯片的叠层互连，缩短了电互连的长度，具有较高的电性能，连接可靠性和信号传输速度得到改善，且不需穿孔和连接基板，有利于降低成本。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的一种扇出型叠层封装体的结构示意图；
图2为本公开实施例提供的另一种扇出型叠层封装体的结构示意图；
图3为本公开实施例提供的一种第二预封装体的结构示意图；
图4为本公开实施例提供的一种第一预封装体的结构示意图；
图5为本公开实施例提供的另一种第二预封装体的结构示意图；
图6为本公开实施例提供的又一种第二预封装体的结构示意图；
图7为本公开实施例提供的又一种第二预封装体的结构示意图；
图8为本公开实施例提供的另一种第一预封装体的结构示意图；
图9为本公开实施例提供的又一种第二预封装体的结构示意图；
图10为本公开实施例提供的又一种第二预封装体的结构示意图；
图11为本公开实施例提供的又一种第二预封装体的结构示意图；
图12为本公开实施例提供的又一种第二预封装体的结构示意图；
图13为本公开实施例提供的一种扇出型叠层封装体的制备方法的流程示意图；
图14为本公开实施例提供的“形成预封装体”的一种细化流程示意图；
图15为“形成预封装体”各步骤对应的结构示意图；
图16为本公开实施例提供的“形成第二预封装体”的一种细化流程示意图；
图17为“形成第二预封装体”各步骤对应的结构示意图；
图18为本公开实施例提供的另一种扇出型叠层封装体的制备方法的流程示意图；
图19为图18示出的扇出型叠层封装体的制备方法中，S403～S406对应的结构示意图。
具体实施方式
为了能够更清楚地理解本公开的上述目的、特征和优点，下面将对本公开的方案进行进一步描述。需要说明的是，在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本公开，但本公开还可以采用其他不同于在此描述的方式来实施；显然，说明书中的实施例只是本公开的一部分实施例，而不是全部的实施例。
针对背景技术部分提出的问题，本公开实施例提供了扇出型叠层封装体、其制备方法及设备，该扇出型叠层封装体包括：至少两个预封装体；每个预封装体包括芯片、第一重布线层和第一连接体；预封装体叠层互连，相邻两个预封装体中一个预封装体的有源面和另一个预封装体的无源面相对，其中一个预封装体的第一连接体与另一个预封装体的第一重布线层电连接；其中，在叠层互连方向上，第一重布线层位于芯片的有源面一侧，第一连接体与芯片位于第一重布线层的同一侧；在第一预设方向上，第一连接体位于芯片的至少一侧，第一连接体通过第一重布线层与芯片电连接；预封装体包括一个第一预封装体和至少一个第二预封装体；第一预封装体位于扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向上，第一预封装体的长度大于第二预封装体的长度，第一预设方向为垂直于叠层互连方向的任一方向。由此，通过第一连接体和第一重布线层实现芯片的叠层互连，缩短了电互连的长度，具有较高的电性能，连接可靠性和信号传输速度得到改善，且不需穿孔和连接基板，有利于降低成本。
下面结合图1-图19，对本公开实施例提供的扇出型叠层封装体、其制备方法及设备进行示例性说明。
本公开实施例提供了一种叠层封装体，如图1-2所示，图1为本公开实施例提供的一种叠层封装体的结构示意图，图2为本公开实施例提供的另一种叠层封装体的结构示意图。参照图1-2，该扇出型叠层封装体100包括：至少两个预封装体10；每个预封装体10至少包括芯片11、第一重布线层12和第一连接体13；至少两个预封装体10叠层互连，相邻两个预封装体10中一个预封装体10的有源面和另一个预封装体10的无源面相对，其中一个预封装体10的第一连接体13与另一个预封装体10的第一重布线层12电连接；其中，在叠层互连方向上，第一重布线层12位于芯片11的有源面一侧，第一连接体13与芯片11位于第一重布线层12的同一侧；在第一预设方向X上，第一连接体13位于芯片11的至少一侧，第一连接体13通过第一重布线层12与芯片11电连接；预封装体10包括一个第一预封装体和至少一个第二预封装体；第一预封装体位于扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向X上，第一预封装体的长度大于第二预封装体的长度，第一预设方向X为垂直于叠层互连方向的任一方向。
其中，芯片11包括但不限于存储芯片、计算芯片、感知芯片、通信芯片、感知芯片和能源芯片，例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片或双倍速率动态随机存储器(Double Data Rate Dynamic Random Access Memory，DDR DRAM)。
第一重布线层12为金属薄膜层，可利用电镀或沉积工艺制备；金属材料可选用铜、铝、银、金、钛中的至少一种。第一连接体13在叠层互连方向的高度等于或大于芯片11的高度，如此设置，使得位于上层的预封装体10的第一连接体13能够与位于下层的预封装体10的第一重布线层12接触，保证连接可靠。第一连接体13可设置金属材料形成的金属柱或金属块，比如铜柱、铝柱和银柱等，也可以是其他导电材料形成的柱状体，在此不限定。第一连接体13与第一重布线层12可设置为相同材料，二者也可以设置为不同材料，在此也不限定。
其中，第一预封装体为位于该扇出型叠层封装体100中最底层的一个预封装体，剩余的其他预封装体为第二预封装体；如图1-2所示，第一预设方向X垂直与叠层互连方向，第一预封装体的长度大于第二预封装体的长度；如此设置，在对该扇出型叠层封装体进行整体封装时，可以第一预封装体朝向第二预封装体的一侧作为衬底，为封装层提供支撑作用，而不需要连接基板。通过在第一预封装体背离第二预封装体的一侧形成第二重布线层15和第二连接体13，可将该扇出型叠层封装体100与其他元器件电连接。
示例性地，如图1所示，该扇出型叠层封装体100包括四个叠层互连的预封装体10，其中，位于该扇出型叠层封装体100最底层的一个预封装体10为第一预封装体，剩余其他预封装体10为第二预封装体；每个预封装体10包括两个芯片11、第一重布线层12和第一连接体13；在叠层互连方向上，芯片11的有源面与第一重布线层12电连接，在第一预设方向X上，第一连接体13位于芯片11的一侧，第一连接体13与芯片11通过第一重布线层12实现电连接；第一连接体13在两个芯片11之间的区域分布。在叠层互连方向上，相邻的两个预封装体10中位于上层的预封装体10的第一连接体13与位于其下层的预封装体10的第一重布线层12电连接，预封装体10中芯片11的朝向第一重布线层12的一侧为有源面，背离重布线层的一侧为无源面，则位于上层的预封装体10的无源面与位于下层的预封装体10的有源面相对；通过第一连接体13和第一重布线层12实现芯片的叠层互连，缩短了电互连的长度；在第一预设方向X上，第一预封装体的长度大于第二预封装体的长度，可以第一预封装体作为衬底，在第一预封装体朝向第二预封装体的一侧形成封装层，而不需要连接基板，有利于降低成本。
示例性地，如图2所示，该扇出型叠层封装体100包括四个叠层互连的预封装体10，其中，位于该扇出型叠层封装体100最底层的一个预封装体10为第一预封装体，剩余其他预封装体10为第二预封装体；每个预封装体10包括一个芯片11、第一重布线层12和第一连接体13；在叠层互连方向上，芯片11的有源面与第一重布线层12电连接，在第一预设方向X上，第一连接体13位于芯片11的两侧，第一连接体13与芯片11通过第一重布线层12实现电连接；第一连接体13分布在芯片11的两侧区域。在叠层互连方向上，相邻的两个预封装体10中位于上层的预封装体10的第一连接体13与位于下层的预封装体10的第一重布线层12电连接，预封装体10中芯片11的朝向第一重布线层12的一侧为有源面，背离重布线层的一侧为无源面，则位于上层的预封装体10的无源面与位于下层的预封装体10的有源面相对；通过第一连接体13和第一重布线层12实现芯片的叠层互连，缩短了电互连的长度；在第一预设方向X上，第一预封装体的长度大于第二预封装体的长度，可以第一预封装体作为衬底，在第一预封装体朝向第二预封装体的一侧形成封装层，而不需要连接基板，有利于降低成本。
其中，位于上层的预封装体10的第一连接体13与位于其下层的预封装体10的第一重布线层12电连接，可采用本领域技术人员可知的所有金属连接工艺进行连接，如压力焊、电弧焊、氩弧焊、气体保护电弧焊以及激光焊，在此不作限定。
需要说明的是，图1-2仅示例性地示出了该叠层封装体100包括四个预封装体10，图1中每个预封装体10包括两个芯片11以及第一连接体13在两个芯片11之间的区域分布；图2中每个预封装体10包括一个芯片11以及第一连接体13在芯片11两侧分布，但以上内容均不构成对本公开实施例提供的叠层封装体的限定。在其他实施方式中，可根据叠层封装体的需求设置预封装体10的数量、每个预封装体10中芯片11的数量以及第一连接体13的分布区域，在此不限定。
示例性地，如图3-4所示，图3为本公开实施例提供的一种第二预封装体的结构示意图，图4为本公开实施例提供的一种第一预封装体的结构示意图；其中，第一预设方向X和第二预设方向Y均垂直于叠层互连方向。参照图3-4，在第一预设方向X和第二预设方向Y上，第一预封装体的长度大于第二预封装体的长度；如此设置，在对该扇出型叠层封装体进行整体封装时，可以第一预封装体朝向第二预封装体的一侧作为衬底，为封装层提供支撑作用，而不需要连接基板。在垂直于叠层互连的任一方向上，第一预封装体的长度等于封装层的长度；例如，第一预封装体在第一预设方向X上的长度为14mm，在第二预设方向Y上的长度为12.4mm。
能够理解的是，图4仅示例性地示出了第一预封装体的尺寸为14mm×12.4mm，但并不构成对本公开实施例的限。在其他实施方式中，跟根据删除性叠层封装体的需求设置第一预封装层的尺寸，例如针对单个DDR4 DRAM芯片，第一预封装体的尺寸为7.5mm×11mm，针对单个DDR5 DRAM芯片，第一预封装体的尺寸为9mm×11mm，在此不限定。
本公开实施例提供了一种扇出型叠层封装体100，包括：至少两个预封装体10；每个预封装体10包括芯片11、第一重布线层12和第一连接体13；预封装体10叠层互连，相邻两个预封装体10中一个预封装体10的有源面和另一个预封装体10的无源面相对，其中一个预封装体10的第一连接体13与另一个预封装体10的第一重布线层12电连接；其中，在叠层互连方向上，第一重布线层12位于芯片11的有源面一侧，第一连接体13与芯片11位于第一重布线层12的同一侧；在第一预设方向上，第一连接体13位于芯片11的至少一侧，第一连接体13通过第一重布线层12与芯片11电连接；预封装体10包括一个第一预封装体和至少一个第二预封装体；第一预封装体位于扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向X上，第一预封装体的长度大于第二预封装体的长度，第一预设方向X为垂直于叠层互连方向的任一方向。由此，通过第一连接体13和第一重布线层12实现芯片的叠层互连，缩短了电互连的长度，具有较高的电性能，连接可靠性和信号传输速度得到改善，且不需穿孔和连接基板，有利于降低成本。
在一些实施例中，如图1-2和图5-6所示，图5为本公开实施例提供的另一种第二预封装体的结构示意图，图6为本公开实施例提供的又一种第二预封装体的结构示意图。参照图1-2和图5-6，该预封装体还包括：预封装层14，预封装层14包覆芯片11和第一连接体13；第一连接体13包括第一导体柱131；第一导体柱131填充并贯穿预封装层14，连接该预封装体的第一重布线层12。
其中，预封装层14可设置为树脂层，材料可以环氧树脂(Epoxy MoldingCompound，EMC)、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酯等中的一种或多种的组合。预封装层14包覆芯片11和第一连接体13以及第一重布线层12朝向芯片11和第一连接体13的表面，并填充芯片11和第一连接体13之间的空隙；第一重布线层12背离芯片11和第一连接体13的表面在预封装层14的表面裸露，第一重布线层12背离芯片11和第一连接体13的表面可与预封装层14的表面齐平或凸出。
其中，第一连接体13的第一导体柱131位于预封装层14中，并贯穿预封装层14，第一导体柱131的一端与该预封装体的第一重布线层连接。
在一些实施例中，如图5-6所示，第二预封装体的第一连接体13还包括金属凸块132；金属凸块132与第一导体柱131电连接，并暴露在预封装层14的表面外侧；金属凸块132与相邻的预封装体的第一重布线层12电连接。
其中，金属凸块132与第一导体柱131背离第一重布线层12的一端电连接，且在预封装层14背离第一重布线层12一侧的表面凸出，与相邻的预封装体10的第一重布线层12电连接。第一导体柱131和金属凸块132可选用相同的金属材料，也可以选用不同的金属材料，在此不限定。
示例性地，如图1-2所示，按照自上而下的顺序，第二预封装体适用于第1～3个预封装体，即扇出型叠层封装体中最底层预封装体以外的预封装体；在第一预设方向X上，金属凸块132的长度大于第一导体柱131的长度，如此设置，增大了金属凸块132与相邻预封装体的第一重布线层12的接触面积，提高了连接可靠性，同时也降低了连接工艺难度；其中，第一预设方向X为垂直于叠层互连方向的任一方向。
在一些实施例中，第一连接体13还包括焊接块，焊接块位于金属凸块132背离第一导体柱131的一端，成帽状凸点，焊接块选用材质导电金属，例如锡。
在一些实施例中，如图1-2所示，第一预封装体还包括第二重布线层15和第二连接体16；第二重布线层15位于芯片11和第一导体柱131背离第一重布线层12的一侧，第二连接体16位于第二重布线层15背离芯片11和第一导体柱131的一侧，第二重布线层15与第一导体柱131和第二连接体16电连接，第二连接体16用于外连其他元器件。
其中，第一预封装体是指在叠层互连方向上，位于扇出型叠层封装体最底部的预封装体10，剩余的其他预封装体10为第二预封装体，第二预封装体均在第一预封装体的上方叠层；第一预封装体背离第二预封装体的一侧依次设置第二重布线层15和第二连接体16，第二连接体16用于外连其他元器件，例如基板、印制电路板(Printed Circuit Boards，PCB)或处理器，处理器可以为中央处理单元(Central Processing Unit，CPU)或者具有数据处理能力和/或指令执行能力的其他形式的处理单元。
由于第一预封装体的底部不再叠层连接其他预封装体10，因此，第一预封装体的第一连接体13仅包括贯穿预封装层14的第一导体柱131，不再设置金属凸块132；在第一预封装体背离第一重布线层12的一侧形成第二重布线层15，第一连接体13与第二重布线层15电连接，第二重布线层15与第二连接体16电连接，通过第一连接体13、第二重布线层15和第二连接体16，实现了该叠层封装体100中的所有预封装体10与底座(如基板、PCB或CPU)的互连。
第二重布线层15为金属薄膜层，可利用电镀或沉积工艺制备；金属材料可选用铜、铝、银、金、钛中的至少一种。
第二连接体16设置为柱状、块状或球状，其材料为导电材料，包括金属材料(如铜、铝、银、金、钛中的至少一种)和导电非金属材料。第二连接体16的数量和排布需根据外连元器件灵活设置，在此不限定。
在一些实施例中，第二连接体设置为第二导体柱和焊球中的至少一种。
示例性地，如图1所示，第二连接体13设置为焊球，焊球间距为0.4mm；焊球实际数量为496个。
示例性地，如图2所示，第二连接体设置为焊球，焊球间距为0.8mm；对于DDR4 DRAM芯片，焊球实际数量为78个；对于DDR5 DRAM芯片，焊球实际数量为82个。
能够理解的是，图1-2仅示例性地示出了第二连接体16设置为焊球，但并不构成对本公开实施例提供的扇出型叠层封装体的限定。在其他实施方式中，还可以将第二连接体16设置为本领域技术人员可知的其他形式，如柱状或块状；第二连接体的数量还需根据出型叠层封装体的需求设置，在此不限定。
在一些实施例中，如图1-2所示，扇出型叠层封装体100还包括：封装层20，封装层20位于第一预封装体朝向第二预封装体的一侧，封装层20包覆第一预封装体朝向第二预封装体的表面以及第二预封装体。
其中，封装层20可选用半固化片，对全部的第二预封装体以及第一预封装体朝向第二预封装体的表面进行包覆，半固化片包括环氧树脂、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酯等中的一种或多种的组合。封装层20还可选用液态或者粉末环氧树脂等材料，不仅包覆全部的第二预封装体以及第一预封装体朝向第二预封装体的表面，还填充满所有预封装体之间的间隙。
如此设置，对该扇出型叠层封装体100进行封装保护，避免外部因素(如液体、金属)对其造成的破坏，同时固定全部的预封装体，避免预封装体移动导致连接电路断开。
在一些实施例中，如图7-11所示，该预封装体还包括：键合焊盘17；键合焊盘17位于芯片11的有源面一侧，键合焊盘17分布在芯片11靠近第一连接体13的区域，键合焊盘17通过第一重布线层12与第一连接体13电连接。
现有技术中键合焊盘17通常设置在芯片11的边缘位置(如图3或4所示)，若将其应用于本公开，缩短了预封装层之间的垂直互连长度；但由于键合焊盘17的排布方向与第一连接体13的整体排布方向垂直，存在第一重布线层12长度较长的问题，可通过调整键合焊盘17的分布位置进一步优化方案。本公开实施例根据第一连接体13的分布位置设置键合焊盘17的分布位置，使键合焊盘17分布在芯片11靠近第一连接体13的区域，以缩短第一重布线层12的长度，即缩短电互连长度，减小电容和电感，进一步提高电性能。
示例性地，如图7-8所示，第一连接体13分布在两个芯片11之间的空隙；键合焊盘17位于芯片的中间区域，沿两个芯片11平行方向排布；如此设置，缩短了第一重布线层12的长度。
示例性地，如图9所示，第一连接体13分布在两个芯片11之间的空隙；键合焊盘17位于芯片的中间区域，自内向外沿两个芯片11平行方向逐渐向第一连接体靠近，逐渐缩短第一重布线层12的长度。
示例性地，如图10所示，第一连接体13分布在两个芯片11之间的空隙；键合焊盘17位于芯片的中间区域，整体沿两个芯片11平行方向排布，键合焊盘17并未对齐，同样也缩短了第一重布线层12的长度。
示例性地，如图11所示，第一连接体13分布在芯片11外侧；键合焊盘17位于芯片的中间区域，沿两个芯片11平行方向排布；如此设置，缩短了第一重布线层12的长度。
以图7-11示出的预封装体为例，每个预封装体包括两个32位的动态随机存取器(DRAM)，芯片11有源面上设置的键合焊盘17的数量、第一重布线层12的数量以及第一连接体13(即第一导体柱131)的数量均相等，大约需要设置400个；第一导体柱131的直径大于或等于25μm，间距大于或等于40μm；第一重布线层12的最小线宽/线距为5μm。
能够理解的是，图7-11仅示例性地示出了键合焊盘17在芯片11有源面一侧的分布位置和键合焊盘17的数量为8个，但并不构成对本公开实施例提供的叠层封装体的限定。在其他实施方式中，可以根据叠层封装体的需求灵活设置键合焊盘的分布位置和数量，在此不限定。
示例性地，如图12所示，为本公开实施例提供的又一种第二预封装体的结构示意图。参照图12，该第二预封装体包括一个芯片11，第一连接体13位于芯片11相对的两个侧边；在芯片11有源面的一侧设置了16个键合焊盘17，键合焊盘17以两列沿着平行于该侧边的方向排布；键合焊盘17和第一连接体13通过第一重布线层12实现电连接。该芯片11为个双倍速率动态随机存储器(DDR DRAM)，芯片11有源面上设置的键合焊盘17的数量、第一重布线层12的数量以及第一连接体13(即第一导体柱131)的数量均相等，叠层封装体中最底层的预封装体大约需要设置400个，非最底层的预封装体大约需要设置100个；第一导体柱131的直径大于或等于25μm，间距大于或等于40μm；第一重布线层12的最小线宽/线距为5μm。
在一些实施例中，芯片包括存储芯片、计算芯片、通信芯片、感知芯片和能源芯片中的至少一种。
示例性地，如图7-11所示，预封装体中的芯片11为两个动态随机存取器(DRAM)；如图12所示，预封装体中的芯片11为一个双倍速率动态随机存储器(DDR DRAM)；本公开实施例对于封装的芯片类型、数量以及容量等不作限定，适用于本技术领域所有的芯片。
在一些实施例中，如图1-2所示，相邻两个预封装体中第一连接体的设置位置一致。
示例性地，如图1-2所示，在叠层互连方向上，相邻两个预封装体10的第一连接体13的设置位置一致，均设置在两个芯片11之间的空隙，如此设置，两个预封装体10通过各自的第一重布线层12和二者之间的第一连接体13即可实现互连；与相邻两个预封装体10中第一连接体13的设置位置不一致的方案相比，有利于进一步缩短第一重布线层12的长度，从而提高了电性能。
在上述实施方式的基础上，本公开实施例还提供了一种扇出型叠层封装体的制备方法，用于制备上述任一种扇出型叠层封装体，具有对应的有益效果，为避免重复描述，在此不再赘述。
图13为本公开实施例提供的一种扇出型叠层封装体的制备方法的流程示意图。参照图13，该扇出型叠层封装体的制备方法包括：
S101、形成至少两个预封装体。
其中，结合图1-2，每个预封装体10包括芯片11、第一重布线层12和第一连接体13；在叠层互连方向上，第一重布线层12位于芯片11的有源面一侧，第一连接体13与芯片11位于第一重布线层12的同一侧；在第一预设方向X上，第一连接体13位于芯片11的至少一侧，第一连接体13与第一重布线层12电连接。
其中，芯片11包括但不限于存储芯片、计算芯片、感知芯片、通信芯片、感知芯片和能源芯片。通过电镀或沉积工艺制备第一重布线层12，第一重布线层12的材料可选用铜、铝、银、金、钛中的至少一种。第一连接体13可设置为金属材料形成的金属柱或金属块，比如铜柱、铝柱和银柱等，也可以是其他导电材料形成的柱状体。第一连接体13与第一重布线层12可设置为相同材料，二者也可以设置为不同材料。
S102、将预封装体叠层互连。
其中，结合图1-2，相邻两个预封装体10中一个预封装体10的有源面和另一个预封装体10的无源面相对，其中一个预封装体10的第一连接体13与另一个预封装体10的第一重布线层12电连接；预封装体10包括一个第一预封装体和至少一个第二预封装体；第一预封装体位于扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向X上，第一预封装体的长度大于第二预封装体的长度，第一预设方向X为垂直于叠层互连方向的任一方向。如此设置，在对该扇出型叠层封装体进行整体封装时，可以第一预封装体朝向第二预封装体的一侧作为衬底，为封装层提供支撑作用，而不需要连接基板；在垂直于叠层互连的任一方向上，第一预封装体的长度等于封装层的长度。
在一些实施例中，如图14-15所示，图14为本公开实施例提供的“形成预封装体”的一种细化流程示意图，图15为“形成预封装体”各步骤对应的结构示意图。参照图14和15，“形成预封装体”包括：
S201、提供第一载板。
S202、在第一载板的一侧形成第一导体柱。
其中，可采用电镀工艺来制备第一导体柱131，还可以采用本领域技术人员可知的所有工艺来制备，在此不限定。第一导体柱131可选用铜、铝、银、金、钛中的至少一种。
示例性地，利用电镀工艺制备第一导体柱，具体为：在第一载板的一侧面上依次沉积光热转换层(Light To Heat Conversion Release Coating(LTHC)Ink)、聚合物层(如聚酰亚胺)、晶种层(包括铜和钛中的至少一种)和光刻胶层，在光刻胶层上方放置用于图案化光刻胶层的第一掩模层，以形成贯穿光刻胶层盲孔，利用电镀工艺在盲孔内形成第一导体柱，最终去除光刻胶层，然后用刻蚀的方法去除残留的晶种层。
S203、提供至少一个芯片。
其中，图15仅示例性地示出了两个芯片11，芯片类型为动态随机存取器(DRAM)，但并不构成对本公开实施例提供的叠层封装体的制备方法的限定。在其他实施方式中，可根据需求灵活设置芯片的数量和类型，在此不限定。
S204、将芯片的有源面与第一载板贴附。
其中，具体地，利用粘合剂将芯片11贴附在第一载板上，芯片11的有源面与第一载板相对；芯片11和第一导体柱131位于第一载板的同一侧。
S205、形成预封装层。
具体地，利用绝缘材料(如环氧树脂)对芯片11和第一导体柱131进行塑封，形成预封装层14；预封装层14包覆芯片11、第一导体柱131以及第一载板朝向芯片11和所述第一导体柱131的表面；然后通过研磨对预封装层14进行减薄处理，直至第一导体柱131在预封装层14背离第一载板一侧的表面裸露；如此，使得第一导体柱131填充并贯穿预封装层14。
S206、提供第二载板并将第二载板贴附在预封装层背离第一载板的一侧。
S207、移除第一载板，在芯片和第一导体柱背离第二载板的一侧形成第一重布线层。
其中，第一重布线层12与芯片和第一导体柱131电连接，即第一导体柱131通过第一重布线层12与芯片11电连接。
具体地，移除第一载板时，同时将制备第一导体柱131时在第一载板上沉积的光热转换层和聚合物层以及贴附芯片11时使用的粘合剂一同去除。移除第一载板后，将预封装体上下翻转，利用电镀或沉积工艺在芯片11有源面的一侧形成第一重布线层12，第一重布线层12与芯片11的键合焊盘和第一导体柱131电连接。
在一些实施例中，如图16-17所示，图16为本公开实施例提供的“形成第二预封装体”的一种细化流程示意图，图17为“形成第二预封装体”各步骤对应的结构示意图。参照图16和17，“形成第二预封装体”包括：
S308、提供第三载板并将第三载板贴附在第一重布线层背离芯片和第一导体柱的一侧。
具体地，将第三载板贴附在第一重布线层12所在的一侧。
S309、移除第二载板，在第一导体柱背离第三载板的一侧形成金属凸块。
其中，金属凸块132与第一导体柱131电连接，并暴露在预封装层14的表面外侧。
具体地，移除第二载板后，利用电镀工艺在第一导体柱131背离第一重布线层12的一端形成金属凸块132；金属凸块132可选用铜、铝、银、金、钛中的至少一种。优选地，第一导体柱131和金属凸块132均选用铜。在金属凸块132背离第一导体柱131的一端形成帽状焊料块，焊料块选用焊锡。
利用本实施例方法形成的预封装体适用于扇出型叠层封装体中最底层预封装体以外的预封装体；结合图1-2，形成的预封装体为扇出型叠层封装体中位于顶层和中间层的三个预封装体。
在一些实施例中，如图18-19所示，18为本公开实施例提供的另一种扇出型叠层封装体的制备方法的流程示意图，图19为图18示出的扇出型叠层封装体的制备方法中，S403～S406对应的结构示意图。参照图18-19，将预封装体叠层互连之后，该制备方法还包括：
S403、形成封装层于第一预封装体朝向第二预封装体的一侧。
其中，封装层20包覆第一预封装体朝向第二预封装体的表面以及第二预封装体。封装层20可选用半固化片，对全部的第二预封装体以及第一预封装体朝向第二预封装体的表面进行包覆，半固化片包括环氧树脂、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酯等中的一种或多种的组合。封装层20还可选用液态或者粉末环氧树脂等材料，不仅包覆全部的第一预封装体以及第一预封装体朝向第二预封装体的表面，还填充满所有预封装体之间的间隙。
在一些实施例中，如图18-19所示，该制备方法还包括：
S404、移除第一预封装体背离第二预封装体一侧的第二载板。
S405、在芯片和第一导体柱背离第一重布线层的一侧形成第二重布线层。
具体地，移除第二载板后，利用电镀或沉积工艺在预封装体背离第一重布线层12的一侧形成第二重布线层15，第二重布线层15与该预封装体的第一导体柱131电连接；第二重布线层15可选用铜、铝、银、金、钛中的至少一种。
S406、在第二重布线层背离芯片和第一导体柱的一侧形成第二连接体。
其中，第二重布线层15与第一连接体13和第二连接体16电连接，第二连接体16用于外连其他元器件。
具体地，利用电镀工艺制备第二连接体16，第二连接体16可设置为柱状、块状或球状中的一种，例如，图18中第二连接体16设置为焊球；第二连接体16选用导电材料，包括金属材料(如铜、铝、银、金、钛中的至少一种)和导电非金属材料。第二连接体16的数量和排布需根据外连元器件灵活设置，在此不限定。
在上述实施方式的基础上，本公开实施例还提供了一种电子设备。该电子设备包括：上述任一种扇出型叠层封装体，具有对应的有益效果，为避免重复描述，在此不再限定。
其中，该电子设备包括但不限于便携式设备(如手提电脑)、移动通讯设备(如智能手机和平板)和计算机服务器。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本公开的具体实施方式，使本领域技术人员能够理解或实现本公开。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本公开的精神或范围的情况下，在其它实施例中实现。因此，本公开将不会被限制于本文所述的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (15)

1.一种扇出型叠层封装体，其特征在于，包括：至少两个预封装体；每个所述预封装体至少包括芯片、第一重布线层和第一连接体；
所述至少两个预封装体叠层互连，相邻两个所述预封装体中一个所述预封装体的有源面和另一个所述预封装体的无源面相对，其中一个所述预封装体的第一连接体与另一个所述预封装体的第一重布线层电连接；
其中，在叠层互连方向上，所述第一重布线层位于所述芯片的有源面一侧，所述第一连接体与所述芯片位于所述第一重布线层的同一侧；在第一预设方向上，所述第一连接体位于芯片的至少一侧，所述第一连接体通过所述第一重布线层与所述芯片电连接；
所述预封装体包括一个第一预封装体和至少一个第二预封装体；所述第一预封装体位于所述扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向上，所述第一预封装体的长度大于第二预封装体的长度，所述第一预设方向为垂直于叠层互连方向的任一方向。
2.根据权利要求1所述的扇出型叠层封装体，其特征在于，所述预封装体还包括：预封装层，所述预封装层包覆所述芯片和所述第一连接体；所述第一连接体包括第一导体柱；
所述第一导体柱填充并贯穿所述预封装层，连接该所述预封装体的第一重布线层。
3.根据权利要求2所述的扇出型叠层封装体，其特征在于，所述第二预封装体的第一连接体还包括金属凸块；
所述金属凸块与所述第一导体柱电连接，并暴露在所述预封装层的表面外侧；所述金属凸块与相邻的预封装体的第一重布线层电连接。
4.根据权利要求2所述的扇出型叠层封装体，其特征在于，所述第一预封装体还包括第二重布线层和第二连接体；
所述第二重布线层位于所述芯片和所述第一导体柱背离所述第一重布线层的一侧，所述第二连接体位于所述第二重布线层背离所述芯片和所述第一导体柱的一侧，所述第二重布线层与所述第一导体柱和所述第二连接体电连接，所述第二连接体用于外连其他元器件。
5.根据权利要求4所述的扇出型叠层封装体，其特征在于，所述第二连接体设置为第二导体柱和焊球中的至少一种。
6.根据权利要求1所述的扇出型叠层封装体，其特征在于，还包括：封装层，
所述封装层位于所述第一预封装体朝向所述第二预封装体的一侧，所述封装层包覆所述第一预封装体朝向所述第二预封装体的表面以及所述第二预封装体。
7.根据权利要求1-6任一项所述的扇出型叠层封装体，其特征在于，所述预封装体还包括：键合焊盘；
所述键合焊盘位于所述芯片的有源面一侧，所述键合焊盘分布在所述芯片靠近所述第一连接体的区域，所述键合焊盘通过所述第一重布线层与所述第一连接体电连接。
8.根据权利要求1所述的扇出型叠层封装体，其特征在于，所述芯片包括存储芯片、计算芯片、通信芯片、感知芯片和能源芯片中的至少一种。
9.根据权利要求1所述的扇出型叠层封装体，其特征在于，相邻两个所述预封装体中第一连接体的设置位置一致。
10.一种扇出型叠层封装体的制备方法，其特征在于，包括：
形成至少两个预封装体；所述预封装体至少包括芯片、第一重布线层和第一连接体；
将所述预封装体叠层互连，相邻两个所述预封装体中一个所述预封装体的有源面和另一个所述预封装体的无源面相对，其中一个所述预封装体的第一连接体与另一个所述预封装体的第一重布线层电连接；
其中，在叠层互连方向上，所述第一重布线层位于所述芯片的有源面一侧，所述第一连接体与所述芯片位于所述第一重布线层的同一侧；在第一预设方向上，所述第一连接体位于芯片的至少一侧，所述第一连接体通过所述第一重布线层与所述芯片电连接；
所述预封装体包括一个第一预封装体和至少一个第二预封装体；所述第一预封装体位于所述扇出型叠层封装体的最外侧，用于与其他元器件电连接；在第一预设方向上，所述第一预封装体的长度大于第二预封装体的长度，所述第一预设方向为垂直于叠层互连方向的任一方向。
11.根据权利要求10所述的制备方法，其特征在于，形成所述预封装体，包括：
提供第一载板；
在所述第一载板的一侧形成第一导体柱；
提供至少一个芯片；
将所述芯片的有源面与所述第一载板贴附；所述芯片和所述第一导体柱位于所述第一载板的同一侧；
形成预封装层，所述预封装层包覆所述芯片、所述第一导体柱以及所述第一载板朝向所述芯片和所述第一导体柱的表面，所述第一导体柱填充并贯穿所述预封装层；
提供第二载板并将所述第二载板贴附在所述预封装层背离所述第一载板的一侧；
移除所述第一载板，在所述芯片和所述第一导体柱背离所述第二载板的一侧形成第一重布线层，所述第一重布线层与所述芯片和所述第一导体柱电连接。
12.根据权利要求11所述的制备方法，其特征在于，形成第二预封装体，还包括：
提供第三载板并将所述第三载板贴附在所述第一重布线层背离所芯片和所述第一导体柱的一侧；
移除所述第二载板，在所述第一导体柱背离所述第三载板的一侧形成金属凸块，所述金属凸块与所述第一导体柱电连接，并暴露在所述预封装层的表面外侧。
13.根据权利要求12所述的制备方法，其特征在于，所述将所述预封装体叠层互连之后，所述制备方法还包括：
形成封装层于所述第一预封装体朝向所述第二预封装体的一侧；所述封装层包覆所述第一预封装体朝向所述第二预封装体的表面以及所述第二预封装体。
14.根据权利要求13所述的制备方法，其特征在于，还包括：
移除所述第一预封装体背离所述第二预封装体一侧的第二载板；
在所述芯片和所述第一导体柱背离所述第一重布线层的一侧形成第二重布线层；
在所述第二重布线层背离所述芯片和所述第一导体柱的一侧形成第二连接体；
其中，所述第二重布线层与所述第一连接体和所述第二连接体电连接，所述第二连接体用于外连其他元器件。
15.一种电子设备，其特征在于，包括：如权利要求1-9任一项所述的扇出型叠层封装体。
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