KR20100110613A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20100110613A
KR20100110613A KR1020090029043A KR20090029043A KR20100110613A KR 20100110613 A KR20100110613 A KR 20100110613A KR 1020090029043 A KR1020090029043 A KR 1020090029043A KR 20090029043 A KR20090029043 A KR 20090029043A KR 20100110613 A KR20100110613 A KR 20100110613A
Authority
KR
South Korea
Prior art keywords
pad
electrode
via hole
opening
substrate
Prior art date
Application number
KR1020090029043A
Other languages
English (en)
Inventor
장동현
이인영
김남석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090029043A priority Critical patent/KR20100110613A/ko
Priority to US12/728,683 priority patent/US8324733B2/en
Priority to CN201010160042A priority patent/CN101859716A/zh
Priority to JP2010085898A priority patent/JP2010245536A/ja
Publication of KR20100110613A publication Critical patent/KR20100110613A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/145—Material
    • H01L2224/14505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/175—Material
    • H01L2224/17505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 패드가 포함된 기판의 일부를 제거하여 비아홀을 형성하고, 상기 기판 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 상기 패드의 일부들을 노출시키는 복수개의 개구를 포함하는 개구부를 형성하고, 상기 비아홀을 채우며 상기 복수개의 개구 중 어느 하나를 통해 상기 패드와 전기적으로 연결되는 관통전극을 형성하고, 그리고 상기 복수개의 개구 중 다른 하나를 통해 상기 패드의 일부를 개방하는 것을 포함할 수 있다.
반도체, 관통전극, 패시베이션, 패키징

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
전자 제품의 소형, 경량화, 고속화 및 고용량화 추세가 진전됨에 따라 전자 제품에 사용되는 반도체 패키지의 발전 방향도 변화되고 있다. 이러한 변화의 기본 방향은 전자 제품의 발전 방향에 부응하기 위한 것이다. 최근 개발이 활발하게 이루어지는 반도체 패키지는 반도체 칩들을 적층하여 다수의 반도체 칩을 하나의 반도체 장치 내에 포함하는 기술이다.
반도체 패키징 기술은 반도체 패키지가 차지하는 면적을 현저하게 축소시키고, 메모리의 고용량화에 적합하고, 시스템 인 패키지(SIP: System In Package)와 같이 여러 반도체 패키지의 기능을 하나로 통합시키는데 적합하다.
반도체 칩을 적층하는 방법으로는 반도체 칩 위에 별도로 재배선 공정을 실행하여 반도체 칩의 상부 구조를 변경하거나, 혹은 반도체 칩에 관통전극을 형성하는 방법이 있다. 후자의 관통전극을 이용한 반도체 패키징은 반도체 제품의 향상된 성능(high performance), 높은 밀도(high density), 낮은 프로파일(low profile) 등의 장점이 있다.
본 발명의 목적은 관통전극을 포함하는 반도체 장치 및 그 제조방법을 제공함에 있다. 본 발명의 다른 목적은 관통전극 형성에 따른 공정 원가 상승을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 및 그 제조방법은 패드를 개방시키는 개구부를 형성하므로써 개구부를 통해 테스트 장비의 탐침을 접속시킬 수 있을 뿐만 아니라 솔더볼이나 본딩 와이어를 접속시킬 수 있도록 하여 패드를 다목적으로 활용할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 및 그 제조방법은 별도의 포토 공정없이 솔더를 관통전극과 자기정렬적으로 형성하므로써 공정을 단순화시킬 수 있는 것을 다른 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치 및 그 제조방법은 관통전극 비아홀 공정 이후에 패시베이션 공정을 진행하여 비아홀 절연막 공정을 생략할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 장치의 제조방법은, 패드가 포함된 기판의 일부를 제거하여 비아홀을 형성하고; 상기 기판 상에 절연막을 형성하고; 상기 절연막의 일부를 제거하여 상기 패드의 일부를 노출시키는 복수개의 개구를 포함하는 개구부를 형성하고; 상기 비아홀을 채우며 상기 복수개의 개구 중 어느 하나를 통해 상기 패드와 전기적으로 연결되는 관통전극을 형성하고; 그리고 상기 복수개의 개구 중 다른 하나를 통해 상기 패드의 일부를 개방하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 비아홀을 형성한 이후에 상기 기판 상에 상기 비아홀의 내벽 및 상기 패드를 덮는 패시베이션막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은, 상기 비아홀을 형성하기 이전에 상기 기판 상에 상기 패드를 덮는 패시베이션막을 형성하고; 그리고 상기 기판 상에 상기 비아홀의 내벽 및 상기 패시베이션막을 덮는 비아홀 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 개구부를 형성하는 것은, 상기 패드의 제1 일부를 노출시켜 상기 관통전극을 상기 제1 일부와 접속시키는 제1 개구를 형성하고; 그리고 상기 패드의 제2 일부를 노출시키는 제2 개구를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 개구를 통해 노출된 상기 제2 일부에 탐침을 접속시켜 전기적 테스트를 수행하는 것을 더 포함할 수 있다. 상기 제2 개구를 통해 노출된 상기 제2 일부에 접속단자를 접속시키는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 관통전극을 형성하는 것은, 상기 기판 상에 상기 비아홀 및 상기 제1 개구를 오픈시키는 마스크를 형성하고; 그리고 상기 마스크를 이용한 전기도금으로 상기 비아홀을 채우며 상기 제1 개구를 통해 노출된 상기 제1 일부와 접속되는 전도성 물질을 도금하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 마스크를 이용하여 상기 관통전극 상에 솔더를 자기정렬적으로 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은, 상기 패드가 형성되지 않은 제1 영역과, 상기 패드가 형성된 제2 영역을 포함하는 기판을 제공하고; 그리고 상기 기판의 제1 영역을 일부 제거하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은, 상기 패드가 형성되지 않은 제1 영역과 상기 패드가 형성된 제2 영역을 포함하는 기판을 제공하고; 그리고 상기 패드의 일부 및 상기 기판의 제2 영역을 일부 제거하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 장치는, 패드가 배치된 전면과 그 반대면인 배면을 포함하는 기판과; 상기 기판을 수직 관통하는 비아홀과; 상기 비아홀을 채우며, 상단부는 상기 전면 위로 돌출되고 하단부는 상기 배면을 통해 노출된 관통전극과; 그리고 상기 관통전극을 상기 기판으로부터 절연시키며, 상기 패드의 일부를 상기 관통전극과 접속시키며 상기 패드의 다른 일부를 노출시키는 개구부를 포함하는 절연막을 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 개구부는, 상기 패드 중에서 상기 관통전 극과 인접된 제1 일부를 노출시키고 상기 노출된 제1 일부에 상기 관통전극이 접속되는 경로를 제공하는 제1 개구와; 그리고 상기 패드 중에서 상기 관통전극과 이격된 제2 일부를 노출시키고 상기 노출된 제2 일부에 외부 단자가 접속되는 경로를 제공하는 제2 개구를 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 패드는, 상기 관통전극과 접속되는 제1 일부를 포함하는 관통전극 패드와; 그리고 상기 관통전극 패드로부터 연장되고 상기 외부 단자가 접속되는 제2 일부를 포함하는 본딩 패드를 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 절연막은, 상기 패드를 덮는 패시베이션막과; 그리고 상기 패시베이션막 및 상기 비아홀 내벽을 덮는 비아홀 절연막을 포함할 수 있다. 또는 상기 절연막은 상기 패드 및 상기 비아홀 내벽을 덮는 패시베이션막을 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 관통전극의 상단부에 배치되어 상기 관통전극과 자기정렬적인 솔더를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 장치는, 제1 관통전극과 상기 제1 관통전극과 접속되고 일부가 노출된 제1 패드를 포함하는 제1 반도체 칩과; 그리고 상기 제1 반도체 칩 상에 적층되고, 제2 관통전극과 상기 제2 관통전극과 접속되고 일부가 노출된 제2 패드를 포함하는 제2 반도체 칩을 포함하고, 상기 제1 및 제2 관통전극이 접속되어 상기 제1 및 제2 반도체 칩이 전기적으로 연결된 것일 수 있다.
본 변형 실시예의 장치에 있어서, 상기 제1 및 제2 패드를 전기적으로 연결 시키는 접속 단자를 더 포함할 수 있다.
본 변형 실시예의 장치에 있어서, 상기 제2 반도체 칩 상에 적층된 제3 반도체 칩을 더 포함하고, 상기 제2 및 제3 반도체 칩은 상기 제2 패드에 접속된 접속 단자와 상기 제2 관통전극 중 적어도 어느 하나로써 전기적으로 연결된 것일 수 있다.
본 변형 실시예의 장치에 있어서, 상기 제1 반도체 칩이 실장되는 인쇄회로기판을 더 포함하고, 상기 제1 반도체 칩과 상기 인쇄회로기판은, 상기 제1 관통전극과 상기 제1 패드에 접속된 접속 단자 중 적어도 어느 하나를 통해 서로 전기적으로 연결된 것일 수 있다.
본 발명에 의하면, 패드를 공정 중에서는 테스트 패드로 활용하고 반도체 칩을 제조한 이후에는 본딩 패드 및/또는 재배선 패드로 사용할 수 있다. 아울러 패드를 다목적으로 활용할 수 있기 때문에 특히 패키징시 전기적 연결의 용이성을 구현할 수 있다. 또한 관통전극과 동일한 크기의 솔더를 별도의 포토 공정없이 자기정렬적으로 형성할 수 있어서 솔더 공정을 생략할 수 있고, 관통전극 비아홀 공정 이후에 패시베이션 공정을 진행하므로써 비아홀 절연막을 별도로 형성할 필요가 없어 공정 단순화를 이루고 공정 원가를 줄일 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 장치 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(공정 흐름의 일례)
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정 순서도이다.
도 1을 참조하면, 기판을 제공할 수 있다(S100). 기판에는 집적회로가 포함될 수 있다. 기판은 웨이퍼 단위의 반도체 기판을 포함할 수 있다. 기판의 전면에는 집적회로와 전기적으로 연결된 패드가 포함될 수 있다.
기판에 패시베이션막을 형성하고(S110), 그 이후에 관통전극 비아홀을 형성할 수 있다(S120). 패시베이션막은 기판의 전면을 보호하는 막으로서 절연 물질로로 형성할 수 있다. 관통전극 비아홀은 패드가 형성된 영역 혹은 패드가 형성되지 않은 영역의 기판을 제거하여 형성할 수 있다.
기판의 전면 상에 비아홀 절연막을 형성할 수 있다(S130). 비아홀 절연막은 기판의 전면 및 비아홀의 내벽을 덮도록 절연 물질을 증착하여 형성할 수 있다. 비아홀 절연막 공정(S130)은 비아홀 절연막과 패시베이션막을 일부 제거하여 패드 일부를 개방시키는 개구부를 형성하는 것을 포함할 수 있다. 개구부는 관통전극이 패 드와 전기적으로 연결될 수 있도록 패드의 일부를 개방시키는 제1 개구와, 패드에 탐침이 접촉될 수 있도록 패드의 다른 일부를 개방시키는 제2 개구를 포함할 수 있다. 일례로 개구부는 비아홀 절연막 형성한 이후에 패시베이션막과 비아홀 절연막을 연속적으로 패터닝하여 형성할 수 있다. 다른 예로 개구부는 패시베이션막을 형성한 이후에 패시베이션막을 패터닝하고, 비아홀 절연막을 형성한 이후에 비아홀 절연막을 패터닝하여 형성할 수 있다.
비아홀을 전도성 물질로 매립하여 관통전극을 형성할 수 있다(S140). 관통전극을 형성하는 비아 필링 공정(S140)은 포토 공정으로 비아홀 내벽에 씨드를 형성하고 이 씨드를 이용한 전기도금 공정을 이용하거나 혹은 금속 증착 공정을 이용할 수 있다. 관통전극은 제1 개구를 통해 패드와 전기적으로 연결될 수 있다.
선택적으로 관통전극 중에서 기판의 전면 바깥으로 노출된 상단부 상에 솔더를 형성하는 것을 더 포함할 수 있다(S150). 솔더는 관통전극과 자기정렬적으로 형성할 수 있다.
관통전극이 형성된 웨이퍼 단위의 반도체 장치에 대한 전기적 검사, 가령 EDS(Electric Die Sorting) 테스트로써 반도체 장치의 불량 여부를 검사할 수 있다(S160). EDS 테스트는 프로브 카드를 포함하는 테스트 장비를 이용할 수 있다. 일례로, 테스트 장비의 탐침을 제2 개구를 통해 노출된 패드에 접촉시켜 전기적 검사를 수행할 수 있다.
기판의 배면을 연마하고(S170), 그 이후에 웨이퍼 단위의 반도체 장치를 칩 단위의 낱개로 분리하는 쏘잉 공정을 진행할 수 있다(S180). 배면 연마 공정(S170) 에 의해 관통전극의 하단부가 노출될 수 있다. 쏘잉 공정(S180)에 의해 낱개로 분리된 칩 단위의 반도체 장치, 즉 반도체 칩이 구현될 수 있다. 상기 일련의 공정을 통해 구현된 반도체 칩을 복수개 적층하여 멀티칩 패키지를 구현할 수 있다.
이하에선 도 1에 도시된 공정 흐름의 일례를 구현할 수 있는 반도체 장치의 제조방법을 설명한다.
(제1 실시예)
도 2a 내지 2j는 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도이다.
도 2a를 참조하면, 기판(102)을 제공할 수 있다. 기판(102)은 웨이퍼 단위의 반도체 기판일 수 있다. 본 발명의 실시예에 의하면 기판(102)은 실리콘 웨이퍼일 수 있다. 본 실시예에서는 편의상 웨이퍼 단위의 기판(102) 중 일부를 도시하였다. 기판(102) 내에는 집적회로(103)가 형성되어 있을 수 있다. 집적회로(103)는 메모리 회로 혹은 비메모리 회로 혹은 이들이 조합된 것 등을 포함할 수 있다.
기판(102)은 활성면인 전면(102f)과 비활성면인 배면(102b)을 포함할 수 있다. 기판(102)의 전면(102f)에는 집적회로(103)와 전기적으로 연결된 입출력 패드(108)가 형성되어 있을 수 있다. 패드(108)는 전도성 물질, 가령 구리(Cu)나 알루미늄(Al) 혹은 이들의 합금과 같은 금속을 증착하여 형성할 수 있다.
기판(102)은 관통전극이 형성될 제1 영역(104)과, 패드(108)가 형성된 제2 영역(106)으로 구분될 수 있다. 이들 영역(104,106)은 기판(102)의 전영역에 걸쳐 규칙적 혹은 불규칙적으로 분포되어 있을 수 있다. 제1 영역(104)은 스크라이브 레인(scribe lane)에 상당하는 위치에 있거나 혹은 이에 인접할 수 있다.
도 2b를 참조하면, 기판(102) 상에 패시베이션막(110)을 형성할 수 있다. 패시베이션막(110)은 제1 영역(104) 및 제2 영역(106)에 걸쳐 기판(102)의 전면(102f) 상에 절연성 물질, 예를 들어 실리콘옥사이드와 같은 산화물, 실리콘나이트라이드와 같은 질화물, 파릴렌(parylene)과 같은 폴리머, 혹은 이들의 조합막 등을 패드(108)를 덮도록 증착하여 형성할 수 있다. 일례로 화학기상증착 공정 혹은 원자층증착 공정으로 실리콘옥사이드 혹은 실리콘나이트라이드를 대체로 균일한 두께로 증착하여 패시베이션막(110)을 형성할 수 있다.
도 2c를 참조하면, 기판(102)에 관통전극 비아홀(120)을 형성할 수 있다. 비아홀(120)은 건식 식각, 습식 식각, 레이저 드릴링, 혹은 기계적 드릴링을 이용하여 기판(102)의 제1 영역(104) 일부를 제거하여 형성할 수 있다. 비아홀(120)의 바닥은 기판(102)의 배면(102b)에 미치지 못하거나 혹은 배면(102b)까지 확장될 수 있다. 본 발명의 실시예에 의하면 비아홀(120)은 레이저 드릴링으로 형성할 수 있다. 레이저 드릴링은 식각 공정에서와 같은 마스크 제작이나 포토 공정 등이 필요없고, 레이저의 펄스 내지는 강도를 적절히 조절함으로 비아홀(120)의 깊이나 폭(직경)을 비교적 용이하게 설정할 수 있다. 비아홀(120)은 그 측벽이 수직할 수 있고 혹은 경사질 수 있다. 이에 따라 비아홀(120)은 상하부 개구 면적이 대체로 동일한 원기둥 형태일 수 있고, 이와 다르게 상부에서 하부로 내려갈수록 그 개구 면적이 점진적으로 작아지는 이른바 테이퍼(taper) 형태일 수 있다. 비아홀(120)이 배면(102b)까지 확장된 경우 도 2h에서 설명할 관통전극(140)의 하단부를 노출시키는 연마 내지는 식각 공정을 생략할 수 있다.
도 2d를 참조하면, 기판(102) 상에 비아홀 절연막(130)을 형성할 수 있다. 비아홀 절연막(130)은 제1 영역(104) 및 제2 영역(106)에 걸쳐 기판(102)의 전면(102f) 상에 형성할 수 있다. 비아홀 절연막(130)은 패시베이션막(110)의 재질과 동일하거나 유사한 것을 증착 공정으로 형성할 수 있다. 예를 들어 비아홀 절연막(130)은 실리콘옥사이드, 실리콘나이트라이드, 혹은 이들의 조합막을 화학기상증착 공정 혹은 원자층증착 공정으로 대체로 균일한 두께로 증착하여 형성할 수 있다.
비아홀 절연막(120)은 기판(102)의 전면(102f)은 물론 비아홀(120)의 내벽을 덮을 수 있다. 비아홀 절연막(120)은 관통전극(도 2f의 140)을 기판(102)으로부터 전기적으로 절연시키거나 혹은 누설전류를 방지할 수 있다. 아울러 비아홀 절연막(120)은 관통전극(도 2f의 140)과 집적회로(도 2a의 103)와의 전기적 절연을 위한 것일 수 있다.
도 2e를 참조하면, 패드(108)의 일부를 노출시키는 개구부(135)를 형성할 수 있다. 일례로 비아홀 절연막(130)과 패시베이션막(110)을 연속적으로 패터닝하여 패드(108)의 일부를 노출시키는 제1 개구(135a)와, 패드(108)의 다른 일부를 노출시키는 제2 개구(135b)를 포함하는 개구부(135)를 형성할 수 있다. 제1 개구(135a)는 도 2f에서 후술한 관통전극(140)과 인접할 수 있다. 가령 제1 개구(135a)는 관통전극(140)의 아래에 상당하는 위치에 형성될 수 있다. 이와 달리, 제2 개구(135b)는 관통전극(140)과 이격될 수 있다.
패드(108)는 제2 개구(135b)를 통해 반도체 전기적 테스트 장비의 탐침(도 2g의 160)이 접촉되는 테스트 단자 역할을 할 수 있다. 또한 패드(108)는 제1 개구(135a)를 통해 후술한 관통전극(도 2f의 140)과 전기적으로 접촉될 수 있다. 아울러 패드(108)는 본딩 패드 및/또는 재배선 패드 역할을 겸할 수 있다. 이에 대해선 도 3a 내지 3c를 참조하여 후술한다.
개구부(135)는 상술한 바와 같이 1 단계 패터닝 공정을 통해 형성할 수 있고, 이와 다르게 2 단계 패터닝 공정을 통해 형성할 수 있다. 2 단계 패터닝 공정의 일례로서 패시베이션막(110)을 형성한 후 이를 패터닝하고, 비아홀 절연막(130)을 형성한 후 이를 패터닝하여 개구부(135)를 형성할 수 있다.
도 2f를 참조하면, 비아홀(120)을 채우는 관통전극(140)을 형성할 수 있다. 관통전극(140)은 제1 개구(135a)를 통해 패드(108)와 전기적으로 연결될 수 있다. 관통전극(140)은 멀티칩 패키지를 구현하는 경우 복수개의 반도체 칩 간에 연결 단자로 사용될 수 있도록 기판(102)의 전면(102f) 바깥으로 돌출되도록 형성하는 것이 바람직하다. 관통전극(140)은 구리, 알루미늄, 타이타늄, 니켈, 혹은 이들의 합금과 같은 금속을 비롯한 전도성 물질을 증착하거나 전기도금하여 형성할 수 있다.
일례로 기판(102) 상에 금속막을 증착한 후 이를 패터닝하여 씨드를 형성하고, 씨드를 이용한 전기도금으로 비아홀(120)을 금속으로 채워 관통전극(140)을 형성할 수 있다. 다른 예로서 기판(102) 상에 금속막을 증착한 후 이를 패터닝하여 관통전극(140)을 형성할 수 있다. 또 다른 예로서 기판(102) 상에 비아홀(120)과 제1 개구(135a)를 오픈시키는 마스크(145)를 형성하고 이 마스크(145)를 이용한 전기도금, 무전해도금, 혹은 증착으로 관통전극(140)을 형성할 수 있다. 본 발명의 실시예에 의하면 마스크(145)를 형성하고 이를 이용한 전기도금이나 증착으로 관통전극(140)을 형성할 수 있다.
관통전극(140)과 전기적으로 연결되는 솔더(150)를 더 형성할 수 있다. 예를 들어 관통전극(140) 중에서 기판(102)의 전면(102f) 바깥으로 돌출된 상단부에 솔더(150)를 형성할 수 있다. 솔더(150)는 증착 혹은 도금으로 형성할 수 있다. 솔더(150)를 형성하는 경우 반도체 칩들을 수직 적층하는 경우 솔더볼이나 솔더범프를 형성하는 공정을 생략할 수 있다. 솔더(150)는 관통전극(140) 형성시 사용된 마스크(145)를 이용하여 형성할 수 있거나 혹은 별도의 포토 공정으로 형성할 수 있다.
본 발명의 실시예에 의하면 관통전극(140) 형성에 사용된 마스크(145)를 제거하지 아니하고 솔더(150) 형성시 그 마스크(145)를 이용할 수 있다. 이에 따르면 관통전극(140)과 솔더(150)를 동일한 마스크(145)를 이용하여 자기정렬적으로 형성할 수 있다. 이러한 본 발명의 실시예는 공정 측면에서는 솔더(150) 형성시 별도의 포토 공정을 생략할 수 있어서 포토 공정 스텝을 감소시킬 수 있고, 구조 측면에서는 관통전극(140)과 솔더(150)는 대체로 동일한 크기(직경)를 가지게 될 것이고 설령 다른 크기를 가지더라도 그 차이는 매우 미미할 것이다.
일반적으로 별도의 포토 공정으로 솔더(150)를 형성하게 되면 솔더(150)는 관통전극(140)에 비해 작은 크기를 가지게 될 것이고 이에 따라 접촉 신뢰성이나 접촉 저항과 같은 문제점이 대두될 수 있다. 그러나 본 발명의 실시예에 의하면 대체로 같은 크기의 관통전극(140)과 솔더(150)가 구현될 수 있으므로 접촉 신뢰성을 높이고 접촉 저항을 낮출 수 있게 된다. 별도의 포토 공정으로 솔더(150)를 관통전극(140)과 대체로 동일한 크기로 형성한다 하더라도 이는 본 발명의 실시예에 비해 포토 공정 스텝 수가 더 추가되는 것이다.
도 2g를 참조하면, 마스크(145)를 제거하면 웨이퍼 단위의 반도체 장치(1)가 구현될 수 있다. 프로버 시스템과 같은 테스트 장비를 이용하여 반도체 장치(1)의 불량 여부를 판별하는 전기적 테스트(예: EDS 테스트)를 진행할 수 있다. 예를 들어 EDS 테스트 장비의 탐침(160)을 제2 개구(135b)를 통해 노출된 패드(108)에 접촉시켜 반도체 장치(1)가 정상적으로 동작하는지를 검사할 수 있다. 반도체 장치(1)에 대한 전기적 테스트 결과 양호한 것으로 판정되면 이하와 같은 배면 연마 공정을 진행할 수 있다.
도 2h를 참조하면, 기판(102)의 배면(102b)에 대한 연마 공정을 진행할 수 있다. 상기 배면 연마 공정(backside grinding)은 최소한 관통전극(140)의 하단부가 노출될 수 있는 제2 배면(102g)까지 진행할 수 있다. 배면 연마 공정시 비아홀 절연막(130) 중에서 관통전극(140) 하단부에 형성된 일부도 같이 연마될 수 있다. 다른 예로 기판(102)의 배면(102b)에 대한 식각 공정을 통해 관통전극(140)의 하단부를 노출시킬 수 있다. 또 다른 예로 관통전극(140)의 하단부는 제2 배면(102g)으로부터 돌출될 수 있다. 관통전극(140)은 대체로 원기둥 형태일 수 있고 혹은 아래로 내려갈수록 그 단면적이 점점 좁아지는 이른바 테이퍼(taper) 형태일 수 있다.
도 2i를 참조하면, 상기 배면 연마 공정에 의하면 기판(102)을 수직 관통하는 관통전극(140)을 포함하는 웨이퍼 단위의 반도체 장치(10)가 구현될 수 있다. 이어서 쏘잉 공정(sawing)을 통해 웨이퍼 단위의 반도체 장치(10)를 칩 단위의 낱개로 분리할 수 있다.
도 2j를 참조하면, 상기 쏘잉 공정에 의하면 칩 단위로 분리된 기판(102s)을 수직 관통하는 관통전극(140)을 포함하는 칩 단위의 반도체 장치, 즉 반도체 칩(100)이 구현될 수 있다. 반도체 칩(100)은 관통전극(140)과 패드(108)를 포함하는 전기적 연결부(170)를 포함할 수 있다. 전기적 연결부(170)는 반도체 칩(100)을 다른 반도체 칩과 전기적으로 연결시키는 외부 접촉 단자로 활용될 수 있다. 패드(108)는 반도체 칩(100)의 에지에 관통전극(140)은 반도체 칩(100)의 센터에 더 근접될 수 있고, 또는 그 반대일 수 있다. 전기적 연결부(170)는 반도체 칩(100)의 에지 부분에 한정 배치될 수 있거나 혹은 반도체 칩(100)의 전체에 걸쳐 규칙적으로 혹은 불규칙적으로 배치될 수 있다.
도 3a 내지 3c는 도 2j의 일부를 도시한 것으로서, 도 3a는 전기적 연결부의 평면도이고 도 3b 및 3c는 전기적 연결부의 단면도이다.
도 3a 내지 3c를 참조하면, 전기적 연결부(170)는 관통전극(140)과 패드(108)가 제1 개구(135a)를 통해 서로 전기적으로 연결되어 구성될 수 있다. 패드(108)는 도 2g를 참조하여 이미 언급한 바와 같이 제2 개구(135b)를 통해 탐침(160)과 접촉될 수 있다. 아울러 패드(108)는 도 3b에 도시된 바와 같이 제2 개구(135b)를 통해 본딩 와이어(190)와 전기적으로 연결될 수 있고, 혹은 도 3c에 도 시된 바와 같이 솔더범프 내지 솔더볼(195)과 전기적으로 연결될 수 있다. 즉 패드(108)는 반도체 칩(100)의 제조 공정 중에서는 이른바 테스트 패드 역할을 하고 반도체 칩(100)이 완성된 후에는 이른바 본딩 패드로서의 역할을 할 수 있다. 개구(135a,135b)는 도 3a에 도시된 바와 같이 원형이거나 혹은 이와 다른 형태 가령 타원형, 장방형과 같이 여러 다양한 형태일 수 있다.
패드(108)는 재배선 패드로서의 역할을 할 수 있다. 예를 들어 반도체 칩(100)과 다른 반도체 칩, 가령 반도체 칩(100)과 종류가 다르거나 크기가 다른 반도체 칩이 수직 적층되어 멀티칩 패키지를 구성하는 경우, 반도체 칩(100)의 관통전극(140)과 다른 반도체 칩의 관통전극 혹은 본딩 패드와 전기적 연결이 곤란한 경우가 있을 수 있다. 이러한 경우 솔더볼(195)이나 본딩 와이어(190)를 제2 개구(135b)를 통해 패드(108)에 접촉시키므로써 전기적 연결의 곤란성 문제를 해결할 수 있다.
(제2 실시예)
도 4a 내지 4j는 본 발명의 제2 실시예에 따른 반도체 칩의 제조방법을 나타내는 단면도이다. 제2 실시예는 제1 실시예와 동일 유사하므로 이하에선 동일한 점에 대해서는 간략히 설명하거나 생략하고, 상이한 점에 대해서는 상세히 설명하기로 한다.
도 4a를 참조하면, 집적회로(203)를 포함하며 전면(202f)과 배면(202b)을 갖는 웨이퍼 단위의 반도체 기판(202)을 제공할 수 있다. 기판(202)의 전면(202f) 에는 집적회로(203)와 전기적으로 연결된 전도성 물질로 구성된 패드(208)가 형성되어 있을 수 있다. 패드(208)는 기판(202)의 전면(202f) 상에 복수개 형성될 수 있다. 도 4a의 패드(208)는 도 2a의 패드(108)와 동일 크기일 수 있고 혹은 다른 크기일 수 있다. 본 명세서에서는 도 4a에 도시된 패드(208)를 도 2a에 도시된 패드(108)에 비해 더 크게 도시하였으나, 이는 편의상 스케일이 다르게 도시한 것에 지나지 않는다는 것에 유의하여야 할 것이다. 패드(108)와 패드(208)는 동일 크기 및 동일 위치일 수 있으며, 이러한 예가 도 11g에 도시되어 있다. 도 11g에서 패드(308)는 도 2a의 패드(108)에 상당하고, 패드(408)는 도 4a의 패드(208)에 상당한다.
도 4b를 참조하면, 기판(202)의 전면(202f) 상에 패드(208)를 덮는 패시베이션막(210)을 형성할 수 있다. 패시베이션막(210)은 산화막, 질화막, 폴리머, 혹은 이들의 조합막 등과 같은 절연성 물질을 물리기상증착 공정 또는 화학기상증착 공정으로 증착하여 형성할 수 있다.
도 4c를 참조하면, 기판(202)의 일부를 제거하여 관통전극 비아홀(220)을 형성할 수 있다. 비아홀(220) 형성은 레이저 드릴링 공정을 채택하여 수행할 수 있다. 본 실시예에서는 제1 실시예와 다르게 비아홀(220)이 패드(208)를 관통하여 형성될 수 있다. 상술한 제1 실시예는 기판의 스크라이브 레인 혹은 이에 인접한 영역에 관통전극을 형성하는 것이다. 이 경우 스크라이브 레인의 크기가 관통전극을 형성할 수 있을 정도로 충분히 커야한다는 제약이 있을 수 있다. 그런데 매 웨이퍼당 반도체 칩 수를 늘리기 위해서 스크라이브 레인 크기를 줄이는 경우 관통전극을 형성하는 것이 곤란해질 수 있다. 특히, 패드가 반도체 칩의 중앙부에 위치할 경우 관통전극을 스크라이브 레인에 형성하기가 매우 곤란해질 수 있다. 이러한 문제를 해결하기 위해 기판 중 패드가 형성된 영역에 패드를 관통하는 이른바 패드 직하형 관통전극을 형성할 수 있다. 본 발명의 실시예에서는 패드 직하형 관통전극을 형성하기 위해 패드(208)를 관통하는 비아홀(220)을 형성할 수 있다. 비아홀(220)은 패드(208)를 관통하면서 기판(202)의 배면(202b)에 미치지 못하거나 혹은 배면(202b)까지 확장될 수 있다. 비아홀(220)이 배면(202b)까지 확장된 경우 도 4h에서 설명할 관통전극(240)의 하단부를 노출시키는 연마 내지는 식각 공정을 생략할 수 있다.
도 4d를 참조하면, 기판(202)의 전면(202f) 상에 비아홀 절연막(230)을 형성할 수 있다. 이에 따라 비아홀 절연막(230)은 패시베이션막(210)을 덮으며 또한 비아홀(230) 내벽을 덮을 수 있다. 비아홀 절연막(230)은 패시베이션막(210)과 동일 유사한 물질, 가령 실리콘옥사이드 혹은 실리콘나이트라이드 혹은 이들의 조합막을 증착하여 형성할 수 있다.
도 4e를 참조하면, 비아홀 절연막(230)과 패시베이션막(210)을 연속적으로 패터닝하여 패드(208)의 일부를 노출시키는 제1 개구(235a)와, 패드(208)의 다른 일부를 노출시키는 제2 개구(235b)를 포함하는 개구부(235)를 형성할 수 있다. 다른 예로 패시베이션막(210)을 형성한 후 이를 패터닝하고, 비아홀 절연막(230)을 형성한 후 이를 패터닝하는 2 단계 패터닝 공정으로써 개구부(235)를 형성할 수 있다. 또 다른 예로 개구부(235) 형성시 비아홀(220) 상부 영역에 형성되어 있는 패 시베이션막(210)과 비아홀 절연막(230)이 제거될 수 있다. 따라서 비아홀(220) 주위의 패드(208)의 상면 일부 및 측벽이 노출될 수 있다. 이러한 경우, 도 4f에서 후술할 관통전극(240)은 패드(208)의 노출된 상부 및 측벽과 직접 접촉하여 형성될 수 있다.
도 5a에 도시된 바와 같이 제1 개구(235a)는 평면상 고리 형태로 형성될 수 있고, 제2 개구(235b)는 평면상 원형으로 형성될 수 있다. 제2 개구(235b)는 전기적 테스트 장비의 탐침(도 4g의 260)이 패드(208)와 접촉될 수 있도록 패드(208)를 개방시킬 수 있다. 또한 제2 개구(235b)를 통해 노출된 패드(208)에는 본딩 와이어 혹은 솔더볼 등과 같은 단자가 접속될 수 있다. 제1 개구(235a)는 관통전극(도 4f의 240)이 패드(208)와 접촉될 수 있도록 패드(208)를 개방시킬 수 있다. 이에 따라 패드(208)는 도 5a에 도시된 바와 같이 본딩 패드(208b)와 관통전극 패드(208a)로 구분될 수 있다. 아울러 패드(208)는 재배선 패드 역할을 할 수 있다.
도 4f를 참조하면, 비아홀(220)을 채우는 관통전극(240)을 형성할 수 있다. 관통전극(240)은 제1 개구(235a)를 통해 패드(208)와 전기적으로 연결될 수 있다. 관통전극(240)은 마스크(245)를 이용한 전기도금 공정으로 금속을 도금시켜 형성될 수 있다. 이 마스크(245)를 이용한 전기도금 공정으로 관통전극(240)과 자기정렬된 솔더(250)를 더 형성할 수 있다.
도 4g를 참조하면, 마스크(245)를 제거하면 웨이퍼 단위의 반도체 장치(2)가 구현될 수 있다. 반도체 장치(2)에 대한 전기적 검사, 가령 EDS 테스트 장비의 탐침(260)을 제2 개구(235b)를 통해 노출된 패드(208)에 접촉시켜 반도체 장치(2)가 정상적으로 동작하는지를 검사할 수 있다. 즉 패드(208)는 이른바 테스트 패드 역할을 할 수 있다.
도 4h를 참조하면, 반도체 패키지(2)에 대한 배면 연마 공정을 진행할 수 있다. 상기 배면 연마 공정(backside grinding)은 적어도 관통전극(240)의 하단부가 노출될 수 있는 제2 배면(202g)까지 진행할 수 있다. 다른 예로서 관통전극(240)의 하단부는 제2 배면(202g)으로부터 돌출될 수 있다. 관통전극(240)은 원기둥 형태 혹은 테이퍼된 기둥 형상일 수 있다.
도 4i를 참조하면, 상기 배면 연마 공정에 의하면 기판(202)을 수직 관통하는 관통전극(240)을 포함하는 웨이퍼 단위의 반도체 장치(20)가 구현될 수 있다. 이어서 쏘잉 공정(sawing)을 통해 웨이퍼 단위의 반도체 장치(20)를 칩 단위의 낱개로 분리할 수 있다.
도 4j를 참조하면, 상기 쏘잉 공정에 의하면 칩 단위로 분리된 기판(202s)에 전기적 연결부(270)가 형성된 반도체 칩(200)이 구현될 수 있다. 전기적 연결부(270)는 관통전극(240)과 패드(208)를 포함하며, 반도체 칩(200)의 에지에 한정되거나 혹은 반도체 칩(200) 전체에 걸쳐 형성되어 있을 수 있다. 관통전극(240)은 반도체 칩(200)의 센터쪽으로 배치되고, 패드(208)는 반도체 칩(200)의 에지쪽으로 배치될 수 있어서 제2 개구부(235b)가 반도체 패키지(200)의 에지를 점유할 수 있다. 이와 반대로 제2 개구부(235b)가 반도체 칩(200)의 센터쪽으로 치우쳐 배치될 수 있고, 관통전극(240)이 반도체 칩(200)의 에지를 점유할 수 있다.
도 5a 내지 5c는 도 4j의 일부를 도시한 것으로서, 도 5a는 전기적 연결부의 평면도이고 도 5b 및 5c는 전기적 연결부의 단면도이다.
도 5a 내지 5c를 참조하면, 패드(208)는 제2 개구(235b)를 통해 도 5b에 도시된 바와 같이 본딩 와이어(290)와 전기적으로 연결될 수 있고, 혹은 도 5c에 도시된 바와 같이 솔더볼(295)과 전기적으로 연결될 수 있다. 본 발명의 실시예에 의하면 패드(208)는 제2 개구(235b)를 통해 본딩 와이어(290) 혹은 솔더볼(295)과 전기적으로 연결되는 본딩 패드(208b)와, 제1 개구(235a)를 통해 관통전극(240)과 전기적으로 연결되는 관통전극 전용 패드(208a)로 구분될 수 있다. 패드(208)는 재배선 패드로서의 역할을 할 수 있다. 예를 들어 멀티칩 패키지를 구현하는 경우 본딩 패드(208)와 연결된 본딩 와이어(290) 혹은 솔더볼(295)로써 상하 반도체 칩 사이의 전기적 연결을 가능하게 할 수 있다.
(공정 흐름의 다른 예)
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정 순서도이다.
도 6을 참조하면, 기판을 제공할 수 있다(S200). 기판에는 집적회로가 포함된 웨이퍼 단위의 반도체 기판을 포함할 수 있다. 기판의 전면에는 집적회로와 전기적으로 연결된 입출력 패드가 포함될 수 있다.
기판에 관통전극 비아홀을 형성하고(S210), 그 이후에 패시베이션막을 형성할 수 있다(S220). 도 1을 참조하여 설명한 예는 패시베이션 공정(S110) 이후에 관통전극 비아홀 공정(S120)을 진행하는 것이지만, 본 실시예는 관통전극 비아홀 공 정(S210) 이후에 패시베이션 공정(S220)을 진행하는 것이다. 도 1의 예는 비아홀 절연을 위해 비아홀 절연막 공정(S130)을 따로이 진행하여야 하지만, 본 실시예에서는 패시베이션막이 비아홀 절연막 기능을 할 수 있으므로 비아홀 절연막 공정을 생략할 수 있으며, 막질의 연속성을 가질 수 있다. 이러한 공정 스텝 변화 및 구조 변화를 통해 공정 단순화를 이룩할 수 있을 뿐만 아니라 및 공정 원가를 낮출 수 있을 것이다.
패시베이션 공정(S220)은 패시베이션막을 패터닝하여 패드 일부를 개방시키는 개구부를 형성하는 것을 포함할 수 있다. 개구부는 관통전극이 패드와 전기적으로 연결될 수 있도록 패드의 일부를 개방시키는 제1 개구와, 탐침이 접촉될 수 있도록 패드의 다른 일부를 개방시키는 제2 개구를 포함할 수 있다.
비아홀을 전도성 물질로 매립하여 관통전극을 형성할 수 있다(S230). 관통전극 형성을 위한 비아홀 필링 공정(S230)은 마스크를 이용한 전기도금, 무전해도금 혹은 증착으로 형성할 수 있다. 관통전극은 제1 개구를 통해 패드와 전기적으로 연결될 수 있다.
선택적으로 관통전극의 상단부 상에 솔더를 형성하는 것을 더 포함할 수 있다(S240). 솔더는 관통전극 형성시 사용된 마스크를 이용하여 관통전극과 자기정렬적으로 형성할 수 있다.
관통전극이 형성된 웨이퍼 단위의 반도체 장치에 대한 전기적 검사, 가령 EDS 테스트로써 반도체 장치의 불량 여부를 검사할 수 있다(S250). EDS 테스트는 프로브 카드를 포함하는 테스트 장비를 이용할 수 있다. 일례로, 테스트 장비의 탐 침을 제2 개구를 통해 노출된 패드에 접촉시켜 전기적 검사를 수행할 수 있다.
기판의 배면을 연마하여 관통전극의 하단부를 노출시킬 수 있다(S260). 그 이후에 웨이퍼 상태의 반도체 장치를 칩 단위로 반도체 장치, 즉 반도체 칩으로 분리하는 쏘잉 공정을 진행할 수 있다(S270).
이하에선 도 6에 도시된 공정 흐름의 다른 예를 구현할 수 있는 반도체 장치의 제조방법을 설명한다.
(제3 실시예)
도 7a 내지 7i는 본 발명의 제3 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도이다. 제3 실시예는 제1 실시예와 동일 유사하므로 이하에선 동일한 점에 대해서는 간략히 설명하거나 생략하고, 상이한 점에 대해서는 상세히 설명하기로 한다.
도 7a를 참조하면, 집적회로(303)가 포함된 기판(302)을 제공할 수 있다. 기판(302)은 패드(308)가 형성된 전면(302f)과 그 반대면인 배면(302b)을 가지는 웨이퍼 단위의 실리콘 웨이퍼일 수 있다. 기판(302)은 관통전극이 형성될 제1 영역(304)과, 패드(308)가 형성된 제2 영역(306)으로 구분될 수 있다. 제1 영역(304)은 스크라이브 레인 혹은 이에 인접한 영역일 수 있다.
도 7b를 참조하면, 기판(302)에 관통전극 비아홀(320)을 형성할 수 있다. 예를 들어 비아홀(320)은 식각 공정 혹은 바람직하게는 레이저 드릴링 공정을 이용하여 기판(302)의 제1 영역(304) 일부를 제거하여 형성할 수 있다. 비아홀(320)은 배면(302b)까지 확장될 수 있고 혹은 이에 미치지 않을 수 있다. 비아홀(320)이 배면(302b)까지 확장된 경우 도 7g에서 설명되어질 관통전극(340)의 하단부를 노출시키는 연마 내지는 식각 공정을 생략할 수 있다
도 7c를 참조하면, 기판(302) 상에 패시베이션막(310)을 형성할 수 있다. 패시베이션막(310)은 제1 영역(304) 및 제2 영역(306)에 걸쳐 기판(302)의 전면(302f) 상에 절연성 물질을 증착하여 비아홀(320)의 내벽을 덮으며 또한 패드(308)를 덮도록 형성할 수 있다.
본 발명의 실시예에 의하면 제1 실시예와 다르게 관통전극 비아홀(320)을 형성한 후 패시베이션막(310)을 형성하는 것이다. 이에 따라 패시베이션막(310)은 기판(302)의 전면(302f) 뿐만 아니라 비아홀(320)의 내벽을 덮을 수 있기 때문에 비아홀 절연막을 형성할 필요성이 없어질 수 있다. 그 결과 비아홀 절연막 형성을 위한 절연성 물질의 증착 공정과, 패터닝을 위한 포토 공정 및 식각 공정 등을 생략할 수 있다.
도 7d를 참조하면, 패드(308)의 일부를 노출시키는 개구부(335)를 형성할 수 있다. 일례로 패시베이션막(310)을 패터닝하여 패드(308)의 일부를 노출시키는 제1 개구(335a)와, 패드(308)의 다른 일부를 노출시키는 제2 개구(335b)를 포함하는 개구부(335)를 형성할 수 있다.
도 7e를 참조하면, 비아홀(320)을 채우는 관통전극(340)을 형성할 수 있다. 예컨대 관통전극(340)은 기판(302) 상에 비아홀(320)과 제1 개구(335a)를 오픈시키는 마스크(345)를 형성하고 이 마스크(345)를 이용한 전기도금 공정으로 금속을 도 금시켜 관통전극(340)을 형성할 수 있다. 관통전극(340)은 제1 개구(335a)를 통해 패드(308)와 전기적으로 연결될 수 있다.
관통전극(340)과 전기적으로 연결되는 솔더(350)를 더 형성할 수 있다. 예컨대 별도의 포토 공정에 의하지 아니하고 관통전극(340) 형성에 사용된 마스크(345)를 이용하는 도금 공정으로 솔더(350)를 관통전극(340)과 자기정렬적으로 형성할 수 있다.
도 7f를 참조하면, 마스크(345)를 제거하면 웨이퍼 단위의 반도체 장치(3)가 구현될 수 있다. 탐침(360)을 제2 개구(335b)를 통해 노출된 패드(308)에 접촉시켜 반도체 장치(3)에 대한 EDS 테스트를 진행할 수 있다.
도 7g를 참조하면, 적어도 제2 배면(302g)까지 기판(302)의 배면(302b)을 연마할 수 있다. 이때 관통전극(340)의 하단부가 노출될 수 있다. 다른 예로서 관통전극(340)의 하단부는 제2 배면(302g)으로부터 돌출될 수 있다. 관통전극(340)은 테이퍼된 기둥 형상일 수 있다.
도 7h를 참조하면, 상기 배면 연마 공정에 의하면 기판(302)을 수직 관통하는 관통전극(340)을 포함하는 웨이퍼 단위의 반도체 장치(30)가 구현될 수 있다. 이어서 쏘잉 공정을 통해 웨이퍼 단위의 반도체 장치(30)를 낱개, 즉 칩 단위로 분리할 수 있다.
도 7i를 참조하면, 상기 쏘잉 공정에 의하면 칩 단위로 분리된 기판(302s)을 수직 관통하는 관통전극(340)을 포함하는 반도체 칩(300)이 구현될 수 있다. 반도체 칩(300)은 관통전극(340)과 패드(308)를 포함하는 전기적 연결부(370)를 포함할 수 있다.
도 8a 내지 8c는 도 7i의 일부를 도시한 것으로서, 도 8a는 전기적 연결부의 평면도이고 도 8b 및 8c는 전기적 연결부의 단면도이다.
도 8a 내지 8c를 참조하면, 패드(308)는 도 8b에 도시된 바와 같이 제2 개구(335b)를 통해 본딩 와이어(390)와 전기적으로 연결될 수 있고, 혹은 도 8c에 도시된 바와 같이 솔더볼(395)과 전기적으로 연결될 수 있다. 이에 따라 패드(308)는 본딩 패드 및/또는 재배선 패드 역할을 할 수 있다.
(제4 실시예)
도 9a 내지 9i는 본 발명의 제4 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도이다. 제4 실시예는 제1 또는 제3 실시예와 동일 유사하므로 이하에선 동일한 점에 대해서는 간략히 설명하거나 생략하고, 상이한 점에 대해서는 상세히 설명하기로 한다.
도 9a를 참조하면, 집적회로(403)를 포함하며 전면(402f)과 그 반대면인 배면(402b)을 갖는 웨이퍼 단위의 반도체 기판(402)을 제공할 수 있다. 기판(402)의 전면(402f)에는 집적회로(403)와 전기적으로 연결된 패드(408)가 형성되어 있을 수 있다.
도 9b를 참조하면, 기판(402)에 관통전극 비아홀(420)을 형성할 수 있다. 비아홀(420)은 기판(202)의 일부를 식각 공정 혹은 바람직하게는 레이저 드릴링 공정으로 제거하므로써 형성될 수 있다. 본 실시예에 의하면 패드 직하형 관통전극을 형성하기 위한 비아홀(420)은 패드(408)의 일부를 관통하므로써 형성될 수 있다. 즉 비아홀(420)은 기판(202) 중에서 패드(408)가 형성된 영역에 형성될 수 있다. 비아홀(420)은 배면(402b)까지 확장되거나 혹은 이에 미치지 않을 수 있다. 비아홀(420)이 배면(402b)까지 확장된 경우 도 9g에서 설명되어질 관통전극(440)의 하단부를 노출시키는 연마 내지는 식각 공정을 생략할 수 있다.
도 9c를 참조하면, 기판(402) 상에 절연성 물질을 증착하여 패시베이션막(410)을 형성할 수 있다. 패시베이션막(410)은 기판(402)의 전면(402f) 뿐만 아니라 비아홀(420)의 내벽을 덮을 수 있다. 이에 따라 비아홀 절연막을 형성할 필요가 없으므로 비아홀 절연막을 형성하기 위한 제반 공정 등을 생략할 수 있다.
도 9d를 참조하면, 패드(408)의 일부를 노출시키는 개구부(435)를 형성할 수 있다. 일례로 패시베이션막(410)을 패터닝하여 패드(408)의 일부를 노출시키는 제1 개구(435a)와, 패드(408)의 다른 일부를 노출시키는 제2 개구(435b)를 포함하는 개구부(435)를 형성할 수 있다. 제1 개구(435a)는 비아홀(430)의 주변을 둘러싸는 고리 형태로 형성될 수 있다. 다른 예로 개구부(435) 형성시 비아홀(420) 상부 영역에 형성되어 있는 패시베이션막(410)이 제거될 수 있다. 따라서 비아홀(420) 주위의 패드(408)의 상면 일부 및 측벽이 노출될 수 있다. 이러한 경우, 도 9e에서 후술할 관통전극(440)은 패드(408)의 노출된 상부 및 측벽과 직접 접촉하여 형성될 수 있다.
도 9e를 참조하면, 마스크(445)를 이용한 전기도금 공정으로 비아홀(420)을 채우는 금속을 도금시켜 관통전극(440)을 형성할 수 있다. 관통전극(440)은 제1 개 구(435a)를 통해 패드(408)와 전기적으로 연결될 수 있다. 관통전극(440)의 상단부에 솔더(450)를 더 형성할 수 있다. 일례로 별도의 포토 공정을 진행하지 아니하고, 관통전극(440) 형성에 사용된 마스크(445)를 이용하는 전기도금 공정을 채택하여 솔더(450)를 형성할 수 있다.
도 9f를 참조하면, 마스크(445)를 제거하면 웨이퍼 단위의 반도체 장치(4)가 구현될 수 있다. 탐침(460)을 제2 개구(435b)를 통해 패드(408)에 접촉시켜 반도체 장치(4)에 대한 EDS 테스트를 진행할 수 있다.
도 9g를 참조하면, 기판(402)의 배면(402b)에 대한 연마 공정을 진행할 수 있다. 상기 배면 연마 공정은 제2 배면(402g)까지 진행하여 관통전극(440)의 하단부가 노출될 수 있는 정도까지 진행할 수 있다. 관통전극(440)의 하단부는 제2 배면(402g)으로부터 돌출될 수 있다. 관통전극(440)은 테이퍼된 기둥 형상일 수 있다.
도 9h를 참조하면, 상기 배면 연마 공정에 의하면 기판(402)을 수직 관통하는 관통전극(440)을 포함하는 웨이퍼 단위의 반도체 장치(40)가 구현될 수 있다. 이어서 쏘잉 공정을 통해 웨이퍼 단위의 반도체 장치(40)를 낱개, 즉 칩 단위로 분리할 수 있다.
도 9i를 참조하면, 상기 쏘잉 공정에 의하면 칩 단위로 분리된 기판(402s)을 수직 관통하는 관통전극(440)을 포함하는 반도체 칩(400)이 구현될 수 있다. 반도체 칩(400)은 관통전극(440)과 패드(408)를 구비하는 전기적 연결부(470)를 포함할 수 있다.
도 10a 내지 10c는 도 9i의 일부를 도시한 것으로서, 도 10a는 전기적 연결부의 평면도이고 도 10b 및 10c는 전기적 연결부의 단면도이다.
도 10a 내지 10c를 참조하면, 패드(408)는 제2 개구(435b)를 통해 본딩 와이어(490)와 전기적으로 연결될 수 있고(도 10b), 혹은 솔더범프 내지 솔더볼(495)과 전기적으로 연결될 수 있다(도 10c). 전기적 연결부(470)는 제1 개구(435a)를 통해 관통전극(440)과 전기적으로 연결된 관통전극 전용 패드(408a)와, 제2 개구(435b)를 통해 본딩 와이어(490) 혹은 솔더볼(495)이 본딩되는 본딩 패드(408b)로 구분 가능하다(도 10a). 패드(408)는 후술한 멀티칩 패키지 구성에 있어서 본딩 패드 및/또는 재배선 패드 역할을 할 수 있다.
(반도체 패키지의 예)
이하에선 제4 실시예의 반도체 칩들(400)이 수직 적층된 반도체 패키지에 대해 설명한다. 반도체 패키지를 구성하는 반도체 칩은 제4 실시예의 반도체 칩(400)에 한정되지 아니하며 제1 내지 제3 실시예의 반도체 칩(100-300)으로 반도체 패키지를 구현할 수 있음에 유의하여야 할 것이다.
도 11a 내지 11i는 본 발명의 실시예에 따른 반도체 칩들이 적층된 반도체 패키지를 도시한 단면도로서, 도 11a 내지 11c는 동종의 반도체 칩들이 적층된 것이고 도 11d 내지 11f는 이종의 반도체 칩들이 적층된 것이고, 도 11g 내지 11i는 반도체 칩들의 관통전극들이 서로 수직적으로 엇갈린 것이다.
본 명세서에서 '동종'은 반도체 칩의 구조가 동일하거나 유사한 것을 의미하 고, '이종'은 반도체 칩의 구조가 비유사한 것을 의미할 수 있다. 반도체 칩이 메모리 칩인지 혹은 비메모리 칩인지는 불문한다. 반도체 칩의 크기가 동일하거나 다른 것도 역시 불문한다.
도 11a를 참조하면, 제1 실시예의 반도체 패키지(1001)는 동종의 제1 내지 제3 반도체 칩(400a,400b,400c)이 수직 적층된 멀티칩 패키지를 포함할 수 있다. 제1 내지 제3 반도체 칩(400a-400c)은 제4 실시예의 반도체 칩(400)으로서 편의상 구분한 것에 지나지 않는다. 반도체 패키지(1001)는 제1 내지 제3 반도체 칩(400a-400c)이 실장되는 인쇄회로기판(1100)을 더 포함할 수 있다. 반도체 칩들(400a-400c)은 전면(402f)이 인쇄회로기판(1100)을 향하고 배면(402g)이 그 반대쪽을 향하는 상태, 이른바 플립(flip)된 상태로 인쇄회로기판(1100) 상에 수직 적층될 수 있다. 반도체 칩들(400a-400c)은 관통전극(440)을 통해 서로 전기적으로 연결될 수 있다. 그리고 제1 반도체 칩(400a)은 관통전극(440)을 통해 인쇄회로기판(1100)과 전기적으로 연결될 수 있다. 이에 따라 모든 반도체 칩들(400a-400c)이 인쇄회로기판(1100)과 전기적으로 연결될 수 있다.
제1 반도체 칩(400a)과 인쇄회로기판(1100)을 전기적으로 연결시키는 솔더볼(495)이 더 포함될 수 있다. 제1 반도체 칩(400a)과 인쇄회로기판(1100)과의 전기적 연결시 관통전극(440)의 갯수가 부족한 경우가 있을 수 있다. 이 경우 그 부족한 갯수만큼 제1 반도체 칩(400a)의 패드(408)와 접속되는 솔더볼(495)을 더 마련할 수 있다. 예컨대 제1 반도체 칩(400a)과 인쇄회로기판(1100)의 전기적 연결은 M 개(예: 4)의 관통전극(440)이 필요하지만, 실제로는 M 개보다 작은 N 개(예: 2) 의 관통전극(440)이 있는 경우 M-N 개(예: 2)의 솔더볼(495)로써 완전한 전기적 연결을 구현할 수 있다.
도 11b를 참조하면, 제2 실시예의 반도체 패키지(1002)는 제1 실시예의 반도체 패키지(1001)와는 다르게 동종의 반도체 칩들(400a-400c)의 배면(402g)이 인쇄회로기판(1100)을 향하고 전면(402f)이 그 반대쪽을 향하는 상태로 수직 적층된 것을 포함할 수 있다. 제1 반도체 칩(400a)의 배면(402g)과 인쇄회로기판(1100) 사이에는 절연성 접착막(1110)이 개재될 수 있다. 반도체 칩들(400a-400c)과 인쇄회로기판(1100)과의 전기적 연결은 제1 반도체 칩(400a)과 인쇄회로기판(1100)을 전기적으로 연결하는 본딩 와이어(490)를 통해 구현될 수 있다. 예컨대 일단은 인쇄회로기판(1100)과 접속되고 타단은 제2 개구(435b)에 의해 노출된 패드(408)와 접속된 본딩 와이어(490)를 통해 상기 전기적 연결이 이루어질 수 있다. 제2 반도체 칩(400b)의 패드(408)와 인쇄회로기판(1100)을 전기적으로 연결하는 제2 본딩 와이어(491) 및/또는 제3 반도체 칩(400c)의 패드(408)와 인쇄회로기판(1100)을 전기적으로 연결하는 제3 본딩 와이어(492)가 더 포함될 수 있다. 이와 같이 패드(408)는 본딩 와이어(490-492)가 접속되는 본딩 패드 역할을 할 수 있다.
본딩 와이어(490-492)와 관통전극(440)은 서로 다른 기능을 가지도록 설계될 수 있다. 예를 들어 본딩 와이어(490-492)는 빠른 전달 속도의 필요성이 상대적으로 작은 배선, 가령 파워를 전달하는 배선으로 사용될 수 있다. 이와 다르게 관통전극(440)은 빠른 전달 속도의 필요성이 상대적으로 큰 배선, 가령 집적회로 동작 신호을 전달하는 배선으로 사용될 수 있다. 다른 예로 관통전극(440)만으로는 반도체 칩들(400a-400c)과 인쇄회로기판(1100) 사이의 완전한 전기적 연결, 혹은 반도체 칩들(400a-400c)간의 완전한 전기적 연결이 곤란한 경우 본딩 와이어(490-492)가 완전한 전기적 연결을 구현할 수 있다. 또 다른 예로 제1 반도체 칩(400a)의 관통전극(440)의 돌출된 하단부를 이용하거나, 혹은 관통전극(440)의 하단부에 접속되는 솔더볼이나 솔더범프를 이용하여 제1 반도체 칩(400a)과 인쇄회로기판(1100)을 직접 전기적으로 연결시킬 수 있다. 제1 내지 제3 반도체 칩(400a-400c)은 그들의 각 관통전극(440)의 돌출된 하단부를 이용하여 상호 전기적으로 연결될 수 있다.
도 11c를 참조하면, 제3 실시예의 반도체 패키지(1003)는 인쇄회로기판(1100) 상에 동종의 복수개의 반도체 칩(400a-400c)이 수직 적층된 것을 포함할 수 있다. 제2 실시예의 반도체 패키지(1002)와 동일 유사하게 반도체 칩들(400a-400c)과 인쇄회로기판(1100)과의 전기적 연결은 제1 반도체 칩(400a)과 인쇄회로기판(1100)을 전기적으로 연결하는 본딩 와이어(490)를 통해 구현될 수 있다. 예컨대 일단은 인쇄회로기판(1100)과 접속되고 타단은 제2 개구(435b)에 의해 노출된 패드(408)와 접속된 본딩 와이어(490)를 통해 상기 전기적 연결이 이루어질 수 있다.
제2 실시예의 반도체 패키지(1002)와 다르게 반도체 칩(400a-400c)은 서로 다른 형태로 적층된 것일 수 있다. 일례로 제1 및 제2 반도체 칩(400a, 400b)은 제1 반도체 칩(400a)의 전면(402f)과 제2 반도체 칩(400b)의 배면(402g)이 대면하는 이른바 프론트-백 형태로 적층되고, 제2 및 제3 반도체 칩(400b,400c)은 제2 반도체 칩(400b)의 전면(402f)과 제3 반도체 칩(400c)의 전면(402f)이 대면하는 이른바 프론트-프론트 형태로 적층된 것일 수 있다. 제2 반도체 칩(400b)과 제3 반도체 칩(400c)은 프론트-프론트 형태로 적층되어 있기 때문에 제2 반도체 칩(400b)과 제3 반도체 칩(400c) 사이의 전기적 연결은 솔더볼(495)을 통해서도 구현될 수 있다. 가령 제2 반도체 칩(400b)의 패드(408) 및 제3 반도체 칩(400c)의 패드(408)에 공통으로 접속되는 솔더볼(495)을 통해서 제2 반도체 칩(400b)과 제3 반도체 칩(400c) 간의 전기적 연결이 구현될 수 있다.
도 11d를 참조하면, 제4 실시예의 반도체 패키지(1004)는 인쇄회로기판(1100) 상에 동종의 제1 및 제2 반도체 칩(400a,400b)이 프론트-백 형태로 적층된 것과 제2 반도체 칩(400b) 상에 가령 크기가 다른 이종 반도체 칩(500)이 프론트-백 형태로 적층된 것을 포함할 수 있다. 이종 반도체 칩(500)의 전면(500f)에는 본딩 패드(510)가 형성되어 있을 수 있다. 동종의 제1 및 제2 반도체 칩(400a,400b)의 적층 형태 및 전기적 연결 구조는 제3 실시예의 반도체 패키지(1003)의 적층 형태 및 전기적 연결 구조 동일하거나 유사할 수 있다. 가령 제1 및 제2 반도체 칩들(400a,400b)과 인쇄회로기판(1100)과의 전기적 연결은 제1 반도체 칩(400a)과 인쇄회로기판(1100)을 전기적으로 연결하는 본딩 와이어(490)를 통해 구현될 수 있다. 제2 반도체 칩(400b)과 이종 반도체 칩(500) 간의 전기적 연결은 제2 개구(435b)에 의해 노출된 제2 반도체 칩(400b)의 패드(408)에 접속된 본딩 와이어(491)가 이종 반도체 칩(500)의 본딩 패드(510)에 접속되므로써 실현될 수 있다. 이종 반도체 칩(500)의 배면(500b)에는 관통전극(440)과의 절연을 위한 절연성 접착막(1120)이 더 형성되어 있을 수 있다.제2 반도체 칩(400b)의 패드(408)는 본딩 와이어(491)가 접속되는 본딩 패드 역할을 할 수 있고 아울러 이종 반도체 칩(500)의 본딩 패드(510)와의 전기적 연결을 위한 재배선 패드 역할을 할 수 있다.
도 11e를 참조하면, 제5 실시예의 반도체 패키지(1005)는 인쇄회로기판(1100) 상에 동종의 제1 및 제2 반도체 칩(400a,400b)이 프론트-백 형태로 적층된 것과 제2 반도체 칩(400b)과 이종 반도체 칩(500)이 프론트-프론트 형태로 적층된 것을 포함할 수 있다. 이종 반도체 칩(500)의 패드(510)는 제2 반도체 칩(400b)의 관통전극(440)과 접속될 수 있다. 제1 반도체 칩(400a)은 본딩 와이어(490)를 통해 인쇄회로기판(1100)과 전기적으로 연결될 수 있다. 제2 반도체 칩(400b)과 인쇄회로기판(1100) 간을 전기적으로 연결시키는 제2 본딩 와이어(491)가 더 포함될 수 있다.
도 11f를 참조하면, 제6 실시예의 반도체 패키지(1006)는 제5 실시예의 반도체 패키지(1005)와 동일 유사한 적층 형태를 포함할 수 있다. 제5 실시예의 반도체 패키지(1005)와는 다르게 이종 반도체 칩(500)의 본딩 패드(510)와 제2 반도체 칩(400b)의 관통전극(440)이 상하 정렬되지 않을 수 있다. 이러한 경우 제2 개구(435b)에 의해 노출된 제2 반도체 칩(400b)의 패드(408)에 접속된 솔더볼(495)이 이종 반도체 칩(500)의 본딩 패드(510)와 접속하는 것을 통해 이종 반도체 칩(500)과의 전기적 연결을 실현할 수 있다. 이와 같이 제2 반도체 칩(400b)의 패드(408)는 재배선 패드 역할을 할 수 있다.
도 11g를 참조하면, 제7 실시예의 반도체 패키지(1007)는 제1 실시예의 반 도체 패키지(1001)와 동일 유사한 적층 형태를 포함할 수 있다. 일례로 인쇄회로기판(1100) 상에 관통전극(440)을 통해 상호 전기적으로 연결된 제1 및 제2 반도체 칩(400a,400b)이 플립된 상태로 수직 적층되어 제공될 수 있다. 제1 반도체 칩(400a)과 인쇄회로기판(1100)의 전기적 연결은 관통전극(440) 및/또는 솔더볼(495)에 의해 구현될 수 있다. 제2 반도체 칩(400b) 상에는 도 7i에 도시된 제3 실시예의 반도체 칩(300)이 프론트-백 형태로 적층되어 제공될 수 있다. 다른 예로 반도체 칩들(300-400b)은 인쇄회로기판(1100) 상에 제2 실시예의 반도체 패키지(1002)와 대체로 동일 유사한 형태로 적층될 수 있다.
제2 반도체 칩(400b)과 반도체 칩(300)이 대체로 동일 크기이고, 제2 반도체 칩(400b)의 패드(408)와 반도체 칩(300)의 패드(308)가 대체로 동일 크기 및 동일 위치에 있다고 가정하기로 한다. 이러한 경우 제2 반도체 칩(400b)의 관통전극(440)은 이른바 패드 직하형이고 반도체 칩(300)의 관통전극(340)은 패드 직하형이 아니므로, 관통전극(340)과 관통전극(440)은 서로 수직적으로 엇갈려 직접 접속되지 않을 수 있다. 따라서, 관통전극(340)과 관통전극(440) 사이에 도전체(392)를 개재하여 이를 통해 서로 전기적으로 연결될 수 있다. 도전체(392)는 솔더 혹은 금속일 수 있다. 다른 예로, 관통전극(340)의 상단부가 관통전극(440)의 하단부까지 연장된 경우 이들 관통전극(340,440)은 서로 직접 접속될 수 있다.
도 11h를 참조하면, 제8 실시예의 반도체 패키지(1008)는 제7 실시예의 반도체 패키지(1007)와 대체로 동일 유사하게 인쇄회로기판(1100) 상에 반도체 칩들(300-400b)이 인쇄회로기판(1100) 상에 수직 적층될 수 있다. 제7 실시예의 반도 체 패키지(1007)와 다르게 반도체 칩(300)은 관통전극(340) 대신에 제2 개구(335b)를 통해 노출된 패드(308)에 접속된 솔더볼(395)을 통해 제2 반도체 칩(400b)의 전기적으로 연결될 수 있다. 이러한 예는 반도체 칩(300)의 제2 개구(335b)가 제2 반도체 칩(400b)의 관통전극(440)과 대체로 수직 정렬되어 있는 경우에 유용할 것이다.
도 11i를 참조하면, 제9 실시예의 반도체 패키지(1009)는 인쇄회로기판(1100) 상에 반도체 칩들(300-400b)이 제2 실시예의 반도체 패키지(1002)와 대체로 동일 유사한 형태로 적층될 수 있다. 일례로 인쇄회로기판(1100) 상에 절연성 접착막(1110)의 개재하에 제1 반도체 칩(400a)이 실장되고, 제1 반도체 칩(400a)은 제2 개구(435b)에 의해 노출된 패드(408)에 접속된 본딩 와이어(490)를 통해 인쇄회로기판(1100)과 전기적으로 연결될 수 있다. 다른 예로 제1 반도체 칩(400a)은 관통전극(440)의 돌출된 하단부 혹은 솔더볼이나 솔더범프를 통해 인쇄회로기판(1100)과 전기적으로 연결될 수 있다. 제1 반도체 칩(400a) 상에 제2 반도체 칩(400b)이 수직 적층되고, 제1 및 제2 반도체 칩(400a,400b)은 관통전극들(440)을 통해 서로 전기적으로 연결될 수 있다. 제2 반도체 칩(400b) 상에 반도체 칩(300)이 수직 적층될 수 있고, 반도체 칩(300)의 관통전극(340)과 제2 반도체 칩(400b)의 관통전극(440)이 수직적으로 엇갈려 있어 서로 직접적으로 접속되지 않을 수 있다. 이러한 경우 반도체 칩(300)의 제2 개구(335b)를 통해 노출된 패드(308)와 제2 반도체 칩(400b)의 제2 개구(435b)를 통해 노출된 패드(408)를 잇는 본딩 와이어(390)를 통해 반도체 칩(300)과 제2 반도체 칩(400b)은 서로 전기적으로 연결될 수 있다. 반도체 칩(300)과 제2 반도체 칩(400b) 사이에 언더필링막(1130)이 형성되어 서로 물리적으로 접촉되는 것을 방지하고 의도적이지 않은 전기적 연결이나 쇼트를 방지할 수 있다.
(응용예)
도 12a는 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 12a를 참조하면, 상술한 본 발명의 다양한 실시예에 따른 반도체 장치 가령 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 12b는 본 발명의 다양한 실시예에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 12b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 장치를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스 템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 12a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명에 따른 반도체 장치는 다양한 형태의 패키징될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 장치 및 이를 제조하는 반도체 산업에 응용될 수 있다. 또한, 본 발명은 반도체 장치를 이용하는 전자 기기를 제조하는 제조업에 널리 활용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정 흐름도.
도 2a 내지 2j는 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도.
도 3a는 도 2j에 도시된 전기적 연결부를 도시한 평면도.
도 3b 및 3c는 도 2j에 도시된 전기적 연결부를 도시한 단면도.
도 4a 내지 4j는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도.
도 5a는 도 4j에 도시된 전기적 연결부를 도시한 평면도.
도 5b 및 5c는 도 4j에 도시된 전기적 연결부를 도시한 단면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정 흐름도.
도 7a 내지 7i는 본 발명의 제3 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도.
도 8a는 도 7i에 도시된 전기적 연결부를 도시한 평면도.
도 8b 및 8c는 도 7i에 도시된 전기적 연결부를 도시한 단면도.
도 9a 내지 9i는 본 발명의 제4 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도.
도 10a는 도 9i에 도시된 전기적 연결부를 도시한 평면도.
도 10b 및 10c는 도 9i에 도시된 전기적 연결부를 도시한 단면도.
도 11a 내지 11i는 본 발명의 실시예에 따른 반도체 장치들이 적층된 멀티칩 패키지를 도시한 단면도.
도 12a는 본 발명의 실시예에 따른 반도체 장치를 응용한 메모리 카드를 도시한 블록도.
도 12b는 본 발명의 다양한 실시예에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도.

Claims (20)

  1. 패드가 포함된 기판의 일부를 제거하여 비아홀을 형성하고;
    상기 기판 상에 절연막을 형성하고;
    상기 절연막의 일부를 제거하여 상기 패드의 일부들을 노출시키는 복수개의 개구를 포함하는 개구부를 형성하고;
    상기 비아홀을 채우며 상기 복수개의 개구 중 어느 하나를 통해 상기 패드와 전기적으로 연결되는 관통전극을 형성하고; 그리고
    상기 복수개의 개구 중 다른 하나를 통해 상기 패드의 일부를 개방하는 것을;
    포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 비아홀을 형성한 이후에, 상기 기판 상에 상기 비아홀의 내벽 및 상기 패드를 덮는 패시베이션막을 형성하는 것을;
    포함하는 반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 비아홀을 형성하기 이전에, 상기 기판 상에 상기 패드를 덮는 패시베이션막을 형성하고; 그리고
    상기 기판 상에 상기 비아홀의 내벽 및 상기 패시베이션막을 덮는 비아홀 절연막을 형성하는 것을;
    포함하는 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 개구부를 형성하는 것은:
    상기 패드의 제1 일부를 노출시켜 상기 관통전극을 상기 제1 일부와 접속시키는 제1 개구를 형성하고; 그리고
    상기 패드의 제2 일부를 노출시키는 제2 개구를 형성하는 것을;
    포함하는 반도체 장치의 제조방법.
  5. 제4항에 있어서,
    상기 제2 개구를 통해 노출된 상기 제2 일부에 탐침을 접속시켜 전기적 테스트를 수행하는 것을 더 포함하는 반도체 장치의 제조방법.
  6. 제4항에 있어서,
    상기 제2 개구를 통해 노출된 상기 제2 일부에 접속단자를 접속시키는 것을 더 포함하는 반도체 장치의 제조방법.
  7. 제4항에 있어서,
    상기 관통전극을 형성하는 것은:
    상기 기판 상에 상기 비아홀 및 상기 제1 개구를 오픈시키는 마스크를 형성하고; 그리고
    상기 마스크를 이용한 전기도금으로 상기 비아홀을 채우며 상기 제1 개구를 통해 노출된 상기 제1 일부와 접속되는 전도성 물질을 도금하는 것을;
    포함하는 반도체 장치의 제조방법.
  8. 제7항에 있어서,
    상기 마스크를 이용하여 상기 관통전극 상에 솔더를 자기정렬적으로 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
  9. 제1항에 있어서,
    상기 비아홀을 형성하는 것은:
    상기 패드가 형성되지 않은 제1 영역과, 상기 패드가 형성된 제2 영역을 포함하는 기판을 제공하고; 그리고
    상기 기판의 제1 영역을 일부 제거하는 것을;
    포함하는 반도체 장치의 제조방법.
  10. 제1항에 있어서,
    상기 비아홀을 형성하는 것은:
    상기 패드가 형성되지 않은 제1 영역과, 상기 패드가 형성된 제2 영역을 포함하는 기판을 제공하고; 그리고
    상기 패드의 일부 및 상기 기판의 제2 영역을 일부 제거하는 것을;
    포함하는 반도체 장치의 제조방법.
  11. 패드가 배치된 전면과 그 반대면인 배면을 포함하는 기판과;
    상기 기판을 수직 관통하는 비아홀과;
    상기 비아홀을 채우며, 상단부는 상기 전면 위로 돌출되고 하단부는 상기 배면을 통해 노출된 관통전극과; 그리고
    상기 관통전극을 상기 기판으로부터 절연시키며, 상기 패드의 일부를 상기 관통전극에 접속시키고 상기 패드의 다른 일부를 노출시키는 개구부를 포함하는 절연막을;
    포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 개구부는:
    상기 패드 중에서 상기 관통전극과 인접된 제1 일부를 노출시키고, 상기 노출된 제1 일부에 상기 관통전극의 일부가 확장되어 접속되는 경로를 제공하는 제1 개구와; 그리고
    상기 패드 중에서 상기 관통전극과 이격된 제2 일부를 노출시키고, 상기 노출된 제2 일부에 외부 단자가 접속되는 경로를 제공하는 제2 개구를;
    포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 패드는:
    상기 관통전극과 접속되는 제1 일부를 포함하는 관통전극 패드와; 그리고
    상기 관통전극 패드로부터 연장되고, 상기 외부 단자가 접속되는 제2 일부를 포함하는 본딩 패드를;
    포함하는 반도체 장치.
  14. 제11항에 있어서,
    상기 절연막은:
    상기 패드를 덮는 패시베이션막과; 그리고
    상기 패시베이션막 및 상기 비아홀 내벽을 덮는 비아홀 절연막을;
    포함하는 반도체 장치.
  15. 제11항에 있어서,
    상기 절연막은:
    상기 패드 및 상기 비아홀 내벽을 덮는 패시베이션막을;
    포함하는 반도체 장치.
  16. 제11항에 있어서,
    상기 관통전극의 상단부에 배치되어 상기 관통전극과 자기정렬적인 솔더를 더 포함하는 반도체 장치.
  17. 제1 관통전극과 상기 제1 관통전극과 접속되고 일부가 노출된 제1 패드를 포함하는 제1 반도체 칩과; 그리고
    상기 제1 반도체 칩 상에 적층되고, 제2 관통전극과 상기 제2 관통전극과 접속되고 일부가 노출된 제2 패드를 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 및 제2 관통전극이 접속되어 상기 제1 및 제2 반도체 칩이 전기적으로 연결된 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 패드를 전기적으로 연결시키는 접속 단자를 더 포함하는 반도체 장치.
  19. 제17항에 있어서,
    상기 제2 반도체 칩 상에 적층된 제3 반도체 칩을 더 포함하고,
    상기 제2 및 제3 반도체 칩은 상기 제2 패드에 접속된 접속 단자와 상기 제2 관통전극 중 적어도 어느 하나로써 전기적으로 연결된 반도체 장치.
  20. 제17항에 있어서,
    상기 제1 반도체 칩이 실장되는 인쇄회로기판을 더 포함하고,
    상기 제1 반도체 칩과 상기 인쇄회로기판은, 상기 제1 관통전극과 상기 제1 패드에 접속된 접속 단자 중 적어도 어느 하나를 통해 서로 전기적으로 연결된 반도체 장치.
KR1020090029043A 2009-04-03 2009-04-03 반도체 장치 및 그 제조방법 KR20100110613A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020090029043A KR20100110613A (ko) 2009-04-03 2009-04-03 반도체 장치 및 그 제조방법
US12/728,683 US8324733B2 (en) 2009-04-03 2010-03-22 Semiconductor device comprising a through electrode and a pad connected to the through electrode and having an exposed portion and method for fabricating the same
CN201010160042A CN101859716A (zh) 2009-04-03 2010-04-01 半导体装置及其制造方法以及包括该半导体装置的系统
JP2010085898A JP2010245536A (ja) 2009-04-03 2010-04-02 半導体装置、及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090029043A KR20100110613A (ko) 2009-04-03 2009-04-03 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20100110613A true KR20100110613A (ko) 2010-10-13

Family

ID=42825498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090029043A KR20100110613A (ko) 2009-04-03 2009-04-03 반도체 장치 및 그 제조방법

Country Status (4)

Country Link
US (1) US8324733B2 (ko)
JP (1) JP2010245536A (ko)
KR (1) KR20100110613A (ko)
CN (1) CN101859716A (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585216B1 (ko) * 2009-10-28 2016-01-13 삼성전자주식회사 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 그 제조방법
KR101142339B1 (ko) * 2010-06-17 2012-05-17 에스케이하이닉스 주식회사 반도체 칩
KR101709635B1 (ko) * 2010-10-14 2017-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
GB201108425D0 (en) * 2011-05-19 2011-07-06 Zarlink Semiconductor Inc Integrated circuit package
US8829684B2 (en) 2011-05-19 2014-09-09 Microsemi Semiconductor Limited Integrated circuit package
US20120319293A1 (en) * 2011-06-17 2012-12-20 Bok Eng Cheah Microelectronic device, stacked die package and computing system containing same, method of manufacturing a multi-channel communication pathway in same, and method of enabling electrical communication between components of a stacked-die package
JP5972537B2 (ja) * 2011-07-27 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8487421B2 (en) 2011-08-01 2013-07-16 Tessera, Inc. Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
TW201308453A (zh) * 2011-08-15 2013-02-16 Ind Tech Res Inst 晶片封裝製程與晶片封裝結構
US8710670B2 (en) * 2011-12-14 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with coupling features and method of manufacture thereof
KR101880155B1 (ko) * 2011-12-22 2018-07-19 에스케이하이닉스 주식회사 적층 반도체 패키지
US8957518B2 (en) * 2012-01-04 2015-02-17 Mediatek Inc. Molded interposer package and method for fabricating the same
KR20130130524A (ko) * 2012-05-22 2013-12-02 삼성전자주식회사 비아 패드를 갖는 반도체 소자
JP2014107308A (ja) * 2012-11-22 2014-06-09 Toshiba Corp 半導体装置及びその製造方法
CN103869109B (zh) * 2012-12-12 2017-10-10 华邦电子股份有限公司 探针卡及其焊接方法
JP5967713B2 (ja) * 2012-12-13 2016-08-10 国立研究開発法人産業技術総合研究所 積層型ｌｓｉチップの絶縁膜の検査方法及び積層型ｌｓｉチップの製造方法
CN103412164B (zh) * 2013-07-16 2015-12-23 上海交通大学 基于弹性基底和背面引线的微机电系统探针卡和制备方法
JP2015173253A (ja) * 2014-02-20 2015-10-01 株式会社テラプローブ 半導体装置の製造方法
US10056352B2 (en) * 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
TWI584431B (zh) * 2015-01-21 2017-05-21 尼克森微電子股份有限公司 超薄半導體元件封裝結構的製造方法
JP2017152648A (ja) * 2016-02-26 2017-08-31 東芝メモリ株式会社 半導体装置
JP6930486B2 (ja) * 2018-04-18 2021-09-01 日本電信電話株式会社 検査用構造および検査方法
CN108565223A (zh) * 2018-05-17 2018-09-21 上海华虹宏力半导体制造有限公司 芯片的电路管脚结构及测试方法
KR20200103468A (ko) * 2019-02-25 2020-09-02 삼성전자주식회사 반도체 칩의 연결구조체 제조 방법 및 반도체 패키지 제조 방법
US11621214B2 (en) 2020-05-27 2023-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method for manufacturing the same
DE102020128994A1 (de) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Package und Verfahren zur Herstellung desselben

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786562B2 (en) * 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
JP2002090422A (ja) * 2000-09-13 2002-03-27 Toshiba Corp 半導体装置及びその製造方法
JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
CN100339918C (zh) * 2001-07-17 2007-09-26 松下电器产业株式会社 固体电解电容器的制造方法
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP3972846B2 (ja) * 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP2005093980A (ja) 2003-09-16 2005-04-07 Irvine Sensors Corp 積み重ねが可能な層、ミニスタック、および積層型電子モジュール
JP2005150437A (ja) * 2003-11-17 2005-06-09 Seiko Epson Corp 中間チップモジュール、半導体装置、回路基板、及び電子機器
JP4845368B2 (ja) 2004-10-28 2011-12-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
TWI303864B (en) 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
JP4908899B2 (ja) * 2006-04-07 2012-04-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
KR100837269B1 (ko) * 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
TWI367557B (en) * 2006-08-11 2012-07-01 Sanyo Electric Co Semiconductor device and manufaturing method thereof
US7397127B2 (en) * 2006-10-06 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding and probing pad structures
JP5111878B2 (ja) * 2007-01-31 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008218442A (ja) * 2007-02-28 2008-09-18 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
KR100845006B1 (ko) * 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
KR100843240B1 (ko) * 2007-03-23 2008-07-03 삼성전자주식회사 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법
US20080246144A1 (en) * 2007-04-03 2008-10-09 Ping-Chang Wu Method for fabricating contact pads
KR100874924B1 (ko) * 2007-05-15 2008-12-19 삼성전자주식회사 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지
KR101336569B1 (ko) * 2007-05-22 2013-12-03 삼성전자주식회사 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법
KR100909969B1 (ko) * 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
KR100881199B1 (ko) * 2007-07-02 2009-02-05 삼성전자주식회사 관통전극을 구비하는 반도체 장치 및 이를 제조하는 방법
KR20090034081A (ko) * 2007-10-02 2009-04-07 삼성전자주식회사 적층형 반도체 패키지 장치 및 이의 제작 방법
JP5289832B2 (ja) * 2008-06-17 2013-09-11 新光電気工業株式会社 半導体装置および半導体装置の製造方法
KR20100042021A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법

Also Published As

Publication number Publication date
CN101859716A (zh) 2010-10-13
US20100252935A1 (en) 2010-10-07
US8324733B2 (en) 2012-12-04
JP2010245536A (ja) 2010-10-28

Similar Documents

Publication Publication Date Title
KR20100110613A (ko) 반도체 장치 및 그 제조방법
US9209166B2 (en) Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
US6982487B2 (en) Wafer level package and multi-package stack
US7605019B2 (en) Semiconductor device with stacked chips and method for manufacturing thereof
JP3845403B2 (ja) 半導体デバイス
US20050248011A1 (en) Flip chip semiconductor package for testing bump and method of fabricating the same
KR20100099573A (ko) 반도체 장치 및 그 제조방법
US8643164B2 (en) Package-on-package technology for fan-out wafer-level packaging
EP3547364B1 (en) Semiconductor chip and semiconductor package including the same
US20220157702A1 (en) Semiconductor package
KR101037827B1 (ko) 반도체 패키지
US20110309358A1 (en) Semiconductor chip with fine pitch leads for normal testing of same
KR101013556B1 (ko) 스택 패키지의 제조방법
US20220352061A1 (en) Semiconductor package
KR20230041250A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
US20240079285A1 (en) Semiconductor package and method of fabricating the same
US20240030185A1 (en) Semiconductor package
KR20240031841A (ko) 반도체 패키지 및 이의 제조 방법
KR20240016022A (ko) 반도체 패키지
KR20240031825A (ko) 반도체 패키지 및 그 제조 방법
KR20240023276A (ko) 반도체 패키지
KR20230058257A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
KR20230052733A (ko) 반도체 패키지
KR20090014001A (ko) 반도체 소자의 제조 방법 및 멀티 칩 패키지의 제조 방법
KR20120034473A (ko) 반도체 패키지의 형성 방법 및 그에 의해 형성된 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application