JP3845403B2 - 半導体デバイス - Google Patents

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Description

半導体デバイス及びマイクロ電子機械システムパッケージ及びこれを作る方法は、高性能のバイアと称される導通用通路又はパターンを使用して複数の半導体チップスケール基体を垂直に梱包し、同時に電気的に相互接続することを含む。
従来の梱包技術は、エポキシで集積回路（ＩＣ）スタックを形成し、これに続いて、この形成物の側部を機械的にラッピングして、スタックのこれらの側部に沿ってスタック内のＩＣ間の相互接続を形成する準備を行うことを必要とする。従来の技術は結合パッドをスタックの縁部の外部に来るようにするためにリードフレームの形成及び取り付けを必要とする。
いくつかの従来の技術はスタックの側部に沿った信号及びパワートレースのために導電性のパッドを使用する。特に手作業を含むこの技術は高価である。
従来の垂直梱包技術はかなり避けたい又は抵抗を受ける組立て自動化及び正規のウエファー製造環境への組み込みを有する。従って、このような従来技術の製品は極めて高価であり、質／一貫性が疑わしく、メモリーチップの場合は、次世代チップにより能力が頻繁に追い越されてしまう。新たなパーソナル電子器具は消費者により要求される機能性の一層大なる配列を可能にするために常にメモリーを必要とする。これらについてのいくつかの例は、携帯電話、カメラ、パーソナルデジタル補助物及びこれらの集合を含む新たな未来の器具である。今は、メモリーチップの梱包密度は、デバイスがもはやその有効な挙動を行わないほどに小さく作られる当業界で既知のその限界に達している。
本発明の半導体デバイス及びマイクロ電子機械システムパッケージは基体を備えた半導体ダイスを有し、基体は基体の前面に形成された集積回路を具備する。金属結合パッドは基体の前面上に位置し、集積回路に電気的に接続される。はんだ隆起部は金属結合パッド上に位置する。導電性のバイアは金属結合パッドに電気的に接続され、基体を通って金属結合パッドから基体の裏面へ延びる。はんだ隆起部及びバイア穴は基体の面に垂直な軸線に沿って互いに整合する。例示的な実施の形態においては、基体の裏面のバイア穴の開口の寸法ははんだ隆起部上のメニスカスの直径程度である。
複数の半導体ダイス又は同様に構成された半導体チップスケール基体はスタックとして相互に重ねられ、スタックの１つの基体の金属結合パッドはスタックの隣接する基体のバイア穴に対向して位置し、１つの基体の金属結合パッド上のはんだ隆起部は隣接する基体のバイアにはんだ付けされる。１つの基体上のはんだ隆起部の、基体とは逆側の端部は、隣接する基体のバイア穴内で延びる。再流れはんだ付け中の表面張力ははんだ付け中に基体を微細に整合させるのに有効である。本発明の複数の半導体チップスケール基体を作る方法によれば、チップスケール基体は半導体ウエファーであり、積み重ね及び再流れはんだ付け後に、はんだ付けされたウエファーは複数の半導体ダイスのスタックを形成するようにダイス加工される。本発明は既存のウエファー処理及び自動化組立て設備を使用して完全に自動化できる垂直相互接続／梱包を可能にし、従って、技術状態での生産性、一貫性、良質化及び低価格を達成する。
以下に本発明の例示的な実施の形態を図示し、説明するが、これは単なる図示及び例示であり、本発明はこれに限定されない。
以下の詳細な説明において、同様の符号及び記号は異なる図面における同一の又は対応する又は類似の素子を示すものとして使用することができる。更に、以下の詳細な説明において、例示的な寸法／モデル／値／範囲が与えられるが、本発明はこれらに限定されない。周知のパワー接続及び他の周知の素子は、図示及び説明を簡略化し、本発明を不明瞭にしないために、図には示さなかった。
ここで図面を参照すると、本発明に係る半導体デバイス１は絶縁基体３を備えた半導体ダイス２を有し、基体はその前面に形成された集積回路４を具備する。金属結合パッド５は基体の前面上に位置し、集積回路に電気的に接続される。パシベーション（不動態物）７は金属結合パッドのまわりで基体の前面の上方に設けられる。導電性のバイア１０は金属結合パッドに電気的に接続され、基体を通って金属結合パッドから基体の裏面８へ延び、そこで、バイアの形はバイア穴１０の側壁６を含む。
例示的な実施の形態においては、基体の裏面のバイア穴の開口Ｗ1 の寸法は金属結合パッド上のはんだ隆起部１２のメニスカス１１の直径ｄ1 程度である。はんだ隆起部及びバイア穴は基体の面Ｂ−Ｂに垂直な軸線Ａ−Ａに沿って互いに整合する。例示的な実施の形態において、直径ｄ1 は１００μｍであるが、これよりも小さく又は大きくすることができる。
バイア１０は金属結合パッドから基体を通って延び、基体の面Ｂ−Ｂ（１００の面）に対して５４．７°の角度αでの側壁を備えた逆ピラミッドの形状を有する。この角度は当技術状態で既知のような及び後述するような基体材料の異方性エッチングのための特徴であるが、この角度に限定されない。一層急峻な傾斜側壁はこの環境においては約５のアスペクト比を与え、１０μｍないし２０μｍの寸法のはんだ隆起部を可能にする。半導体ダイスは、例えば、ダイナミックランダム・アクセス・メモリー（ＤＲＡＭ）集積回路チップとすることができる。
例示的な実施の形態においては、絶縁基体３はＳｉＯ2 で作られるが、これに限定されず、サファイアの如き他の材料を使用することができる。バイア１０のための開口は、ケイ素の面（１００）であるか又は基体材料のための特徴であるような基体の面Ｂ−Ｂに関して５４．７°の角度αで開口の側壁を特徴的に削る異方性エッチングを使用して、絶縁基体の裏面に形成される。続いて、バイア１０の如き穴の導電性側壁を形成するために、誘電化及び金属化が穴のまわりで／穴を通して行われる。導電性のバイア１０は、金属結合パッド５に電気的に接続されたその端部で、閉じられ、基体を通って、開口の側壁６に沿って、基体の裏面での又はその近傍の位置へ延びる。バイアの形成後、ボール結合機により又はウエファーレベルでの化学蒸気蒸着若しくは電気メッキにより又は当業界で既知の他の手段により、はんだ隆起部１２が基体の前面上の金属結合パッドに施される。これらの工程は正規のウエファー処理中に単一のウエファーの複数の位置で遂行することができ、次いで、ウエファーは図２に示すような複数の半導体ダイスを形成するために普通の鋸及びダイス加工を受ける。代わりに、ダイス加工前に、半導体ウエファーは図３、４を参照して後に説明するように積み重ね、結合することができる。はんだ隆起部１２はＰｂＳｎ合金であるが、他の金属合金を使用することができる。「はんだ隆起部」という用語は、例えばマイクロ電気機械システムパッケージにおいて基体を互いに又はキャリヤに又は他の基体に結合するために加熱時に再流れできる金属合金を指すために使用される。
図示の実施の形態に係る半導体デバイスは互いに積み重ねられる複数の半導体ダイスを有し、スタックの１つのダイスの金属結合パッドはスタックの隣接するダイスのバイア穴に対向して位置する。積み重ねられた基体は１つの基体のはんだ隆起部を他の隣接する基体のバイアに結合するように再流れはんだ付けされる。再流れはんだ付け中、はんだ隆起部の表面張力はバイア穴の側壁６と相互作用し、隣接する基体を互いに整合させる。
図４における半導体デバイスはマイクロ電気機械システムパッケージの一部とすることができ、この場合、図３におけるスタックは裏返され、再流れはんだ付け中にパッケージのキャリヤ１４にフリップ・チップ結合される。パッケージの付加的な素子（図示せず）は基体３と積み重ねることができ、または、さもなければ、パッケージへの組み込みのためにキャリヤ１４上に位置することができる。
本発明の複数の半導体チップスケール基体のスタックを作る方法の工程の１つの手順はウエファー３の前面上に金属結合パッド５を備えた集積回路４を最初に完成させる工程を含む。次いで、パシベーション７をパッド５のまわりで前面上に施す。ここで、ウエファーは前面で支持ウエファーに一時的に結合され、次いで、基体３の裏面が１００μｍにラッピング加工される。次いで、裏面側からパターン異方性エッチングを遂行し、ウエファーの裏面に穴１０を削り形成する。裏面パターンの整合は技術状態において既知である。次いで、バイア１０に誘電体及び裏面金属が施され、ウエファーの裏面が場の清掃のためにラッピング加工される。施された誘電体の一部は金属を施す前にバイア１０の中心で除去され、バイア１０内の施された金属が金属結合パッド５の裏面と電気的に接触するのを許容する。絶縁基体の使用はバイア内での付着誘電体の使用を排除する。次に、支持ウエファーを取り外し、はんだ隆起部が上述のように基体の前面上の金属結合パッド５に施される。次に、絶縁チャック上で隆起部が損傷しないように所謂「膜」プローブを用いてウエファーがプローブ試験され、ダイス加工され、分類される。次に、半導体ダイスが図３に示すように積み重ねられ、図４に示すパッケージを形成するように、単一の操作でキャリヤに及び互いに組立てフリップ・チップ装着される。
ウエファーを通る電気的なバイア１０を生じさせ、その上にはんだ／合金隆起部を形成し、これらをすべてが従来の技術である通常のウエファー処理自動化ダイス組立て機械の環境内で行うので、、垂直に梱包し同時にＤＲＡＭチップの如き複数のダイスを電気的に相互接続する手段は、従来既知の垂直梱包よりも一層経済的なものとなる。その上、向上した電気信号伝播性能のための最小の隆起部及びバイア寸法を達成するためにダイス薄肉化を行う間、垂直なスタックの高さは物理的な最小値の近傍に維持される。従って、例えば、９個のＤＲＡＭ集積回路の垂直スタックは１．２５ｍｍ以下となる。更に、本発明では、信号相互接続Ｘ−Ｙの寸法性は１００μｍ程度の規模とすることができ、ダイスの縁部のまわりで配線されないので、電気的な性能は最大となる。合金隆起部及びバイアによるダイス間接触はまた、ダイス間のエポキシを含む接着剤を使用する従来技術に比べて、熱伝達のの観点から、一層有利である。
１つの例示的な実施の形態を参照して本発明を説明したが、当業者なら、本発明の原理の範囲内で多くの他の修正及び実施の形態を工夫できることを理解すべきである。特に、本発明の要旨を逸脱することなく、上述の開示、図面及び特許請求の範囲の記載内で、本件の組み合わせ構成の素子部品及び（又は）配列における妥当な変形及び修正が可能である。素子部品及び（又は）配列における変形及び修正に加えて、別の使用も当業者にとって明白であろう。
本発明の例示的な実施の形態に係る半導体デバイスを形成するために準備されているウエファーの一部を示す、半導体ウエファーの面に垂直な方向での概略断面図である。 はんだ隆起部が付加された図１の半導体ウエファーの概略断面図である。 図１、２に示すように準備され、本発明に係る半導体デバイスを形成するためにはんだ付けによる結合の準備のために互いに積み重ねられたいくつかの半導体ウエファーの概略断面図である。 例示的な半導体デバイスを含む本発明に係るマイクロ電気機械システムパッケージの一部として、半導体ウエファーを相互に及びキャリヤに結合するために、裏返されて、再流れはんだ付けによりフリップ・チップ装着された図３の半導体ウエファーのスタックの概略断面図である。
符号の説明
１ 半導体デバイス
２ 半導体ダイス
３ 基体
４ 集積回路
５ 金属結合パッド
６ 側壁
１０ バイア
１１ メニスカス
１２ はんだ隆起部
１４ キャリヤ

Claims (10)

  1. 半導体デバイスにおいて、
    前面上に形成された集積回路を備えた基体を有する半導体ダイスと；
    その前面上で上記基体の上に位置し、上記集積回路に電気的に接続された金属結合パッドと；
    上記金属結合パッド上のはんだ隆起部と；
    上記金属結合パッドに電気的に接続された電気的に導電性のバイアであって、上記基体を通って、当該金属結合パッドから、上記バイアがバイア穴の側壁を形成するように当該基体の裏面まで延びるバイアと；
    を有することを特徴とする半導体デバイス。
  2. 上記基体の裏面のバイア穴の開口の寸法がはんだ隆起部上のメニスカスの直径の程度であることを特徴とする請求項１に記載の半導体デバイス。
  3. 上記はんだ隆起部及びバイア穴が上記基体の面に垂直な軸線に沿って互いに整合していることを特徴とする請求項１又は２に記載の半導体デバイス。
  4. 上記半導体ダイスがダイナミックランダム・アクセス・メモリー集積回路チップであることを特徴とする請求項１ないし３のいずれかに記載の半導体デバイス。
  5. 上記半導体ダイスの前面が上記金属結合パッドのまわりで不動態化されることを特徴とする請求項１ないし４のいずれかに記載の半導体デバイス。
  6. 上記金属結合パッドから上記基体を通って延びる上記バイアが逆ピラミッドの形をしていることを特徴とする請求項１ないし５のいずれかに記載の半導体デバイス。
  7. 上記バイア穴の側壁が上記基体の異方性エッチング特性面である当該基体の面に対してある角度で延びることを特徴とする請求項１ないし６のいずれかに記載の半導体デバイス。
  8. 複数の上記半導体ダイスがスタックとして互いに重ねられ、上記スタックの１つのダイスの金属結合パッドが当該スタックの隣接するダイスのバイア穴に対向して位置し、１つのダイスの金属結合パッド上のはんだ隆起部が隣接するバイアにはんだ付けされることを特徴とする請求項１ないし７のいずれかに記載の半導体デバイス。
  9. 上記隣接するダイスの基体の裏面のバイア穴の開口の寸法が１つのダイスの金属結合パッド上のはんだ隆起部のメニスカスの直径程度であり、上記１つのダイス上のはんだ隆起部の、基体とは逆側の端部が、隣接するダイスのバイア穴内へ延びることを特徴とする請求項８に記載の半導体デバイス。
  10. 重ねられた上記半導体ダイスの底部の半導体ダイスが、上記重ねられた半導体ダイスの底部の半導体ダイスの金属結合パッド及びその上のはんだ隆起部により、キャリヤにフリップ・チップ装着されることを特徴とする請求項８又は９のいずれかに記載の半導体デバイス。
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