DE60314969T2 - Hochleistungskontaktlöcher für vertikale Packung integrierter Schaltungen - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. TECHNISCHES GEBIET
  • Beschrieben wird ein Halbleiterbauelement und ein mikroelektromechanisches System-Paket, sowie ein Verfahren zum vertikalen Stapeln und gleichzeitigen elektrischen Verbinden einer Vielzahl von halbleitenden Chip-Scale-Substraten unter Nutzung von Hochleistungskontaktlöchern.
  • 2. DISKUSSION DES STANDES DER TECHNIK
  • Die bekannten Techniken zum vertikalen Packen von ICs erfordern das Erstellen eines Stapels von integrierten Schaltkreisen (IC) mit Epoxidharz und anschließenden mechanischen Materialabtrag (Läppen) an den Seiten des Gebildes, um ein elektrisches Verbinden der ICs entlang dieser Stapelseiten vorzubereiten. Bekannte Techniken machen die Herstellung und das Anbringen eines leitenden Rahmens an jedem IC-Plättchen des Stapels erforderlich, um die Verbindungskontakte an die Außenseiten des IC-Stapels zu führen. Einige der bekannten Techniken verwenden leitende Epoxidharze zur Signal- und Stromversorgungsleitung entlang der Seitenflächen des Stapels. Diese Technik, die überwiegend aus Handarbeit besteht ist teuer.
  • Bisherige Techniken zum vertikalen Packen haben sich weitgehend ihrer Automatisierung und ihrem Einsatz im Rahmen der Wafer-Herstellung entzogen bzw. widersetzt. Produkte dieser bekannten Techniken sind daher sehr teuer, in ihrer Qualität/Konsistenz anfällig und werden im Falle von Speicherchips, häufig hinsichtlich ihrer Speicherkapazität durch neue Generationen von Speicherchips überholt. Neue personengebundene elektronische Anwendungen erfordern immer mehr Speicherplatz, um die vom Konsumenten geforderte immer größere Bandbreite an Funktionalität bereitzustellen. Einige Beispiele hierzu sind Mobiltelefone, Kameras, persönliche digitale Assistenten und neue, zukünftige Anwendungen, die diese drei Elemente in sich vereinigen. Dabei wird die Packungsdichte von Speicherchips nach dem Stand der Technik dort ihre Grenze erreichen, wo die Bauteile so klein gemacht werden, dass sie kein brauchbares Verhalten mehr zeigen.
  • In WO 96/13062 A wird eine Vorrichtung und ein Verfahren zur Herstellung eines gestapelten Wafer-Arrays offenbart. Jeder Wafer verfügt über Durchgangslöcher, die teilweise oder vollständig mit einem elektrisch leitenden Material beschichtet sind und über die zwei in einem Waferstapel nebeneinander angeordnete Wafer elektrisch miteinander verbunden sind. Das leitende Material beschichtet jedes Durchgangsloch, füllt es aber nicht aus, sodass die elektrische Verbindung über ein Minimum an elektrischer Kapazität verfügt.
  • Die US 5,229,647 offenbart einen high-density-Datenspeicher, bei dem gestapelte Wafer verwendet werden, was als nächst kommender Stand der Technik angesehen wird. Der Stapel aus einer Vielzahl von Halbleiterplättchen weist Löthöcker auf, die einen elektrischen Kontakt zwischen metallisch beschichteten Kontaktlöchern eines Plättchens und metallischen Kontaktplatten eines benachbarten Plättchens herstellen. Die Löthöcker werden in den metallisierten Kontaktlöchern durch vollständiges Ausfüllen der metallisierten Kontaktlöcher ausgebildet. Mechanische Verbindungen zwischen den Löthöckern und den metallischen Kontaktplatten eines anderen Wafers werden vorzugsweise vermieden, sodass Bruchstellen durch unterschiedliche abschließende Materialausdehnungen verhindert werden. So haben die Löthöcker exakt die Form, die der Innenkontur der Kontaktlöcher entspricht.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Halbleiterbauelement und ein mikro-elektromechanisches System-Paket der Erfindung umfassen ein Halbleiterplättchen mit einem Substrat und einem auf der Oberseite des Substrats aufgebrachten integrierten Schaltkreis. Aufliegend auf der Substrat-Oberseite ist eine metallische Kontaktplatte vorgesehen, die mit dem integrierten Schaltkreis elektrisch verbunden ist. Auf der metallischen Kontaktplatte ist ein Löthöcker angeordnet. Ein elektrisch leitendes Kontaktloch ist mit der metallischen Kontaktplatte elektrisch verbunden und erstreckt sich durch das Substrat von der metallischen Kontaktplatte bis zur Rückseite des Substrats. Der Löthöcker und das Kontaktloch sind fluchtend entlang einer Achse angeordnet, die senkrecht auf der Substratebene steht. Im Ausführungsbeispiel entspricht die Größe der Öffnung des Kontaktloches auf der Rückseite des Substrates dem Durchmesser des Meniskus des Löthöckers.
  • Eine Vielzahl der Halbleiterplättchen oder gleichartig konstruierter halbleitender Chip-Scale-Substrate werden derart übereinander gestapelt, dass die metallische Kontaktplatte eines Substrates dem Kontaktloch eines im Stapel benachbarten Substrates gegenüberliegend angeordnet ist, und der Löthöcker auf der metallischen Kontaktplatte eines Substrats mit dem Kontaktloch eines benachbarten Substrates verlötet ist. Das äußere Ende des Löthöckers auf einem Substrat erstreckt sich dabei in die Öffnung des Kontaktloches des benachbarten Substrates. Während des Aufschmelzlötens entstehende Oberflächenspannungskräfte bewirken ein genaues Ausrichten des Substrates während des Lötvorganges. Entsprechend dem Verfahren den Stapel aus einer Vielzahl von Chip-Scale-Substraten erfindungsgemäß aufzubauen, sind die Chip-Scale-Substrate Halbleiterwafer, wobei nach dem Stapeln und Aufschmelzlöten die verlöteten Wafer zerteilt werden, sodass eine Vielzahl von gestapelten Halbleiterplättchen entsteht. Die Erfindung ermöglicht ein vertikales Verbinden/Stapeln, welches vollständig automatisierbar ist, wobei bestehende Waferberarbeitungs- und automatisierte Montageapparaturen benutzt, und so state-of-the-art-Reproduzierbarkeit, -Konsistenz, -Qualität sowie geringe Kosten erzielt werden können.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine schematisierte Querschnittsansicht senkrecht zu einer Ebene eines Halbleiterwafers und zeigt einen Teil des Wafers, der bereits derart bearbeitet ist, dass daraus ein erfindungsgemäßes Halbleiterbauelement gefertigt werden kann.
  • 2 zeigt eine schematisierte Querschnittsansicht des Halbleiterwafers von 1, bei dem ein Löthöcker hinzugefügt wurde.
  • 3 zeigt eine schematisierte Querschnittsansicht von mehreren Halbleiterwafern, die zur Vorbereitung der Verbindung der einzelnen Wafer zu einem erfindungsgemäßen Halbleiterbauelement durch Aufschmelzlöten, jeweils wie in 1 und 2 gezeigt, ausgeführt und einzeln übereinander gestapelt sind.
  • 4 zeigt eine schematisierte Querschnittsansicht des Stapels von Halbleiterwafern gemäß 3, der um 180° gedreht und als Flip-Chip-Verbindung auf einem Träger angebracht ist, wobei die Halbleiterwafer miteinander und mit dem Träger, als Teil des erfindungsgemäßen mikro-elektromechanischen System-Pakets, das das Halbleiterbauelement des gezeigten Ausführungsbeispiels umfasst, durch Aufschmelzlöten verbunden wurden.
  • Das Vorstehende sowie ein besseres Verständnis der vorliegenden Erfindung werden durch die folgende Beschreibung eines Ausführungsbeispiels und der Ansprüche ersichtlich, wenn diese in Zusammenhang mit den Zeichnungen gelesen werden; wobei alles zusammen einen Teil der Offenbarung der Erfindung bildet. Obwohl das Vorstehende und die folgende schriftliche und bildliche Offenbarung darauf fokussiert ist ein Ausführungsbeispiel der Erfindung zu offenbaren, soll klar zum Ausdruck kommen, dass diese Offenbarung zwar durch Darstellung von Beispielen erfolgt, aber die Erfindung nicht auf diese begrenzt ist.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • In der nachfolgenden detaillierten Beschreibung, können gleiche Bezugszeichen und Beschriftungen benutzt sein, um identische, korrespondierende, oder ähnliche Komponenten in verschiedenen Darstellungen der Figuren zu bezeichnen. Weiterhin können in der folgenden detaillierten Beschreibung beispielhafte Größenangaben, Modellangaben, Wert- und Bereichsangaben gemacht sein, obwohl die vorliegende Erfindung nicht dadurch begrenzt ist. Allgemein bekannte Anschlüsse zur Energieversorgung und andere allgemein bekannte Elemente werden in den Darstellungen der Figuren zur Vereinfachung der Darstellung und der Diskussion bzw. um die Erfindung nicht zu verschleiern, nicht gezeigt.
  • Bezugnehmend auf die Darstellungen, besteht ein Halbleiterbauelement 1 aus Halbleiterplättchen 2 mit einem isolierenden Substrat 3 und einem auf der Substratoberfläche aufgebrachten integrierten Schaltkreis 4. Aufliegend auf der Substrat-Oberseite ist eine metallische Kontaktplatte 5 vorgesehen, die mit dem integrierten Schaltkreis elektrisch verbunden ist. Um den metallischen Kontaktbereich ist auf der Oberseite des Substrates eine Passivierung 7 vorgesehen. Ein elektrisch leitendes Kontaktloch 10 ist mit der metallischen Kontaktplatte elektrisch verbunden und erstreckt sich durch das Substrat von der metallischen Kontaktplatte bis zur Rückseite 8 des Substrats, wobei das Kontaktloch Seitenwände 6 aufweist.
  • Im Ausführungsbeispiel ist die Öffnung w1 des Kontaktloches in der Rückseite des Substrates von der Größenordnung des Durchmessers d1 eines Meniskus 11 des Löthöckers 12 auf der metallischen Kontaktplatte. Der Löthöcker und das Kontaktloch sind fluchtend entlang einer Achse A-A, die senkrecht auf der Substratebene B-B steht, angeordnet. Der Durchmesser d1 beträgt im Ausführungsbeispiel 100 μm, er kann aber kleiner oder größer sein.
  • Das sich von der metallischen Kontaktplatte durch das Substrat erstreckende Kontaktloch 10 hat die Form einer umgedrehten Pyramide deren Seitenflächen mit der (100)-Ebene des Substrates B-B einen Winkel α von 54.7° einschließen. Dieser Winkel ist charakteristisch für anisotropes Ätzen des Substratmaterials, wie dies aus dem Stand der Technik hervorgeht und nachfolgend diskutiert wird, allerdings ist der Winkel nicht auf diesen Wert beschränkt. Steiler geneigte Seitenflächen würden in diesem Zusammenhang Aspektverhältnisse von ungefähr 5 ergeben und Löthöcker von 10-20 μm Größe zulassen. Das Halbleiterplättchen kann bspw. ein Dynamic Random Access Memory (DRAM) integrierter Chip sein.
  • Im Ausführungsbeispiel besteht das Substrat 3 aus SiO2, allerdings ist dies nicht beschränkend, da auch andere Materialien wie Saphir genutzt werden können. Die Öffnung des Kontaktloches 10 wird in die Rückseite des isolierenden Substrates durch anisotropes Ätzen eingebracht, wobei die Seitenwände der dabei entstehenden Öffnung in charakteristischer Weise einen Winkel von 54.7° mit der Substratebene B-B einschließen, welches in Silikon die (100)-Ebene sein würde, oder wie es charakteristisch für Substratmaterialien ist. Anschließend erfolgt eine Dielektrisierung und Metallisierung um und durch das Kontaktloch hindurch, um elektrisch leitende Seitenflächen des Kontaktloches 10 zu erzeugen. Das elektrisch leitende Kontaktloch 10 ist verschlossen, an einem Ende elektrisch leitend mit der metallischen Kontaktplatte 5 verbunden und erstreckt sich durch das Substrat entlang der Seitenwände 6 der Öffnung zu einer Position an oder nahe der Rückseite des Substrates. Nachdem Herstellen des Kontaktloches wird der Löthöcker 12 auf die metallische Kontaktplatte auf der Oberseite des Substrates durch eine Ball-Bonder-Maschine, oder durch chemische Gasphasenabscheidung, oder durch Galvanisierung der Wafer, oder durch andere im Stand der Technik bekannte Mittel aufgebracht. Diese Schritte können an einer Vielzahl von Stellen eines einzelnen Wafers während der gewöhnlichen Waferbearbeitung ausgeführt werden, anschließend wird der Wafer mittels eines gewöhnlichen Säge- und Zerteilungsvorganges in eine Vielzahl von Halbleiterplättchen zerteilt, wie in 2 gezeigt. Alternativ können die halbleitenden Wafer gestapelt und miteinander verbunden werden, wie nachfolgend in Bezug auf 3 und 4 beschrieben, bevor die Wafer geteilt werden. Der Löthöcker 12 besteht aus einer PbSn-Legierung, jedoch können andere Metalle verwendet werden. Der Ausdruck „Löthöcker" wird verwendet, um Metalllegierungen zu kennzeichnen, die bei Erwärmung zerfließen können und so die Substrate miteinander oder mit einem Träger oder anderen Substrat in einem mikro-elektromechanischen System-Paket verbinden.
  • Das Halbleiterbauelement des illustrierten Anwendungsbeispiels besteht aus einer Vielzahl von übereinander gestapelten Halbleiterplättchen bei dem die metallische Kontaktplatte eines Halbleiterplättchens dem Kontaktloch des im Stapel benachbarten Plättchens gegenüberliegend angeordnet ist. Die gestapelten Substrate werden aufschmelzverlötet, um die Löthöcker eines Substrates mit dem Kontaktloch des benachbarten Substrates zu verbinden. Während des Aufschmelzlötens wirken Oberflächenspannungskräfte des Löthöckers mit den Seitenflächen 6 des Kontaktloches derart zusammen, das benachbarte Substrate zueinander ausgerichtet werden.
  • Das Halbleiterbauelement von 4 kann ein Teil eines mikroelektromechanischen System-Paketes sein, bei dem der Stapel von 3 invertiert und als Flip-Chip-Verbindung auf dem Träger 14 des System-Pakets mittels Aufschmelzlöten aufgebracht wird. Weitere, nicht gezeigte Komponenten können zur Integration in das Paket mit den Substraten 3 gestapelt oder in anderer Weise auf dem Träger 14 angeordnet sein.
  • Eine Abfolge von Verfahrensschritten zur Herstellung eines Stapels aus einer Vielzahl von halbleitenden Chip-scale-Substraten der vorliegenden Erfindung umfasst zunächst das Fertigstellen des intergrierten Schaltkreises 4 mit der metallischen Kontaktplatte 5 auf der Oberseite des Wafers 3. Eine Passivierung 7 wird anschließend auf die Oberseite um die metallische Kontaktplatte 5 herum aufgebracht, wonach der Wafer zeitweise an seiner Oberseite mit einem Unterstützungswafer verbunden wird und die Rückseite des Substrats 3 dann auf 100 μm abgetragen wird. Gerichtetes anisotropes Ätzen wird dann an der Rückseite ausgeführt, um Kontaktlöcher 10 in die Rückseite des Wafers zu schneiden. Die Ausrichtung der Rückseite ist im Stand der Technik bekannt. Ein Dielektrikum und das Rückseiten-Metall des Kontaktlochs 10 werden nun aufgebracht anschließemd wird die Rückseite des Wafers abgetragen, um den Bereich zu säubern. Ein Teil des aufgebrachten Dielektrikums wird aus dem Zentrum des Kontaktloches entfernt bevor das Metall aufgebracht wird, um zu erlauben, dass das aufgebrachte Metall in dem Kontaktloch 10 mit der Rückseite der metallischen Kontaktplatte 5 eine elektrische Verbindung eingeht. Die Verwendung eines isolierenden Substrats vermeidet das Aufbringen eines Dielektrikums in das Kontaktloch. Der Unterstützungswafer wird dann entfernt und die Löthöcker 12 werden auf die metallischen Kontaktplatten auf der Oberseite des Substrates aufgebracht. Der Wafer wird nun mittels so genannter „Membran"-Fühler geprüft, um die Löthöcker auf einem isolierenden Untergrund nicht zu verletzen. Die Halbleiterplättchen 2 werden dann wie in 3 gezeigt gestapelt, die Anordnung als Flip-Chip-Verbindung auf eine Träger aufgebracht und einzeln in einem einzigen Aufschmelzlötvorgang zu einem Paket verbunden, wie in 4 gezeigt.
  • Das Erzeugen von elektrischen Kontaktlöchern 10 in den Wafern und das Aufbringen von Löt-/Legierungshöcker darauf, führt im Kontext mit einer regulären Waferbearbeitung mit derzeit bekannten automatisierten Herstellungsvorrichtungen, zu Mitteln zum vertikalen Stapeln und gleichzeitigen elektrischen Verbinden einer Vielzahl von Plättchen, wie bspw. DRAM-Chips, die ökonomischer sind als heute bekannte Systeme zum vertikalen Stapeln. Darüber hinaus wird durch das Verdünnen der Plättchen, um eine verbesserte Ausbreitungscharakteristik elektrischer Signale durch eine minimale Löthöcker- und Kontaktlochgröße zu erreichen, die Stapelhöhe nahe dem physikalischen Minimum gehalten. So ist bspw. ein Stapel bestehend aus neun DRAM-Chips weniger als 1.25 mm hoch. Zusätzlich ist die elektrische Leistungsfähigkeit maximiert, da bei der vorliegenden Erfindung die x-y-Dimensionen der Signalverbindungen in der Größenordnung von ungefähr 100 μm liegen und die Signalverbindungen nicht um die Kanten des Plättchens geführt werden. Die Verbindung der Plättchen untereinander durch Löthöcker und Kontaktlöcher ist zudem verglichen mit früheren Techniken, die Klebemittel einschließlich Epoxidharz zwischen Plättchen eingesetzt haben, auch vorteilhafter vom Standpunkt der Wärmeleitung.
  • Obwohl die vorliegende Erfindung anhand eines Ausführungsbeispiels beschrieben wurde, soll klar zum Ausdruck gebracht werden, dass von Fachleuten eine Vielzahl anderer Modifikationen und Ausführungsbeispiele erdacht werden kann, die in den Geltungsbereich der Grundsätze dieser Erfindung fallen. Insbesondere werden im Rahmen der vorstehenden Offenbarung sinnvolle Variationen und Modifikationen bei Komponenten und/oder Anordnungen von Gegenstandskombinationen umfasst. Zusätzlich zu Variationen und Modifikationen bei Komponenten und/oder Anordnungen sind dem Fachmann auch alternative Nutzungen ersichtlich.

Claims (7)

  1. Halbleiterbauelement (1) umfassend: – eine Vielzahl übereinander gestapelter Halbleiterplättchen (2), die ein Substrat (3) mit einem auf dessen Oberseite angeordneten integrierten Schaltkreis (4) aufweisen, – eine auf der Oberseite des Substrates (3) aufliegende und mit dem integrierten Schaltkreis (4) elektrisch verbundene metallische Kontaktplatte (5), – einen auf der metallischen Kontaktplatte (5) angeordneten Löthöcker (12) auf jedem Substrat (3), – ein mit der metallischen Kontaktplatte (5) verbundenes und sich durch das Substrat (3) von der Kontaktplatte (5) bis zur Rückseite (8) des Substrates (3) erstreckendes elektrisch leitendes Kontaktloch (10), wobei das Kontaktloch (10) eine auf Seitenwände (6) des Kontaktlochs (10) aufgebrachte Metallschicht aufweist, die Vielzahl der Halbleiterplättchen (2) derart übereinander gestapelt ist, dass die Kontaktplatte (5) eines Halbleiterplättchens (2) gegenüberliegend zu einem Kontaktloch (10) eines benachbarten Halbleiterplättchens angeordnet ist, und der auf der Kontaktplatte (5) angeordnete Löthöcker (12) eines Halbleiterplättchens sich in das Kontaktloch des benachbarten Halbleiterplättchens erstreckt, dadurch gekennzeichnet, dass der Löthöcker (12) eine äußere Begrenzung in Form eines Meniskus (11) aufweist, dass die Öffnung des Kontaktloches (10) auf der Rückseite (8) des Substrates (3) der Größenordnung entspricht, die der Durchmesser des Meniskus (11) des Löthöckers (12) aufweist, dass der Meniskus (11) des auf der Kontaktplatte (5) aufgebrachten Löthöckers (12) sich in das Kontaktloch (10) eines benachbarten Halbleiterplättchens erstreckt, und dass das Kontaktloch (10) und der Löthöcker (12) mittels Aufschmelzlöten derart verlötet sind, dass während des Aufschmelzlötens Oberflächenspannungskräfte zur Ausrichtung des Substrates wirksam werden können.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Löthöcker (12) und das Kontaktloch (10) entlang einer auf einer Ebene des Substrates (3) senkrecht stehenden Achse fluchtend ausgerichtet sind.
  3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Vielzahl von Halbleiterplättchen (2) einen Dynamic Random Access Memory IC-Chip darstellen.
  4. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Oberseite jedes Halbleiterplättchens (2) um die Kontaktplatte (5) und den Löthöcker passiviert ist.
  5. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das sich von der metallischen Kontaktplatte (5) durch das Substrat (3) erstreckende Kontaktloch (10) die Form einer Pyramide aufweist, wobei die Pyramidenspitze nahe der Kontaktplatte (5) und die Pyramidenbasis auf der gegenüberliegenden Seite des Substrates (3) angeordnet sind.
  6. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass sich die Seitenwände (6) des Kontaktloches (10) in einen Winkel zu einer Ebene des Substrates (3) erstrecken, der für ein anisotropes Ätzen des Substrates charakteristisch ist.
  7. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Unterste der übereinander gestapelten Halbleiterplättchen (2) mittels Flip-Chip-Verbindung über die Kontaktplatte (5) und den Löthöcker (12) des untersten Halbleiterplättchens (2) auf einen Träger angebracht ist.
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