DE102013103351B4 - Elektronikmodul - Google Patents

Elektronikmodul Download PDF

Info

Publication number
DE102013103351B4
DE102013103351B4 DE102013103351.2A DE102013103351A DE102013103351B4 DE 102013103351 B4 DE102013103351 B4 DE 102013103351B4 DE 102013103351 A DE102013103351 A DE 102013103351A DE 102013103351 B4 DE102013103351 B4 DE 102013103351B4
Authority
DE
Germany
Prior art keywords
semiconductor chip
carrier
contact element
electrical contact
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013103351.2A
Other languages
English (en)
Other versions
DE102013103351A1 (de
Inventor
Stefan Landau
Joachim Mahler
Khalil Hosseini
Ivan Nikitin
Thomas Wowra
Lukas Ossowski
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013103351A1 publication Critical patent/DE102013103351A1/de
Application granted granted Critical
Publication of DE102013103351B4 publication Critical patent/DE102013103351B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73269—Layer and TAB connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Abstract

Elektronikmodul, das Folgendes umfasst:einen ersten Träger und einen zweiten Träger;einen ersten Halbleiterchip, wobei der erste Halbleiterchip eine erste Hauptfläche umfasst, die dem ersten und zweiten Träger zugewandt ist, wobei der erste Halbleiterchip ferner ein erstes elektrisches Kontaktelement und ein zweites elektrisches Kontaktelement umfasst, welche auf der ersten Hauptfläche angeordnet sind, wobei der erste Halbleiterchip so auf dem ersten und zweiten Träger angeordnet ist, dass das erste elektrische Kontaktelement mit dem ersten Träger verbunden ist und das zweite elektrische Kontaktelement mit dem zweiten Träger verbunden ist;einen über dem ersten Halbleiterchip angeordneten zweiten Halbleiterchip; undeine Materialschicht, die den zweiten Halbleiterchip an den Träger klebt und den ersten Halbleiterchip kapselt.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft ein Elektronikmodul und ein Verfahren zum Herstellen eines Elektronikmoduls.
  • ALLGEMEINER STAND DER TECHNIK
  • Auf dem Gebiet des Halbleiterchip-Packaging tritt sehr häufig das Problem auf, dass zwei oder mehr Chips auf einem Träger montiert werden müssen, um ein Halbleiterchip-Package herzustellen. Die Halbleiterchips können unterschiedliche Funktionen, Größen und Eigenschaften aufweisen. Insbesondere kann einer der Halbleiterchips aus einem Leistungshalbleiterchip bestehen und der andere der Halbleiterchips kann aus einem integrierten Logikschaltungschip (IC-Chip) bestehen, wobei beide Chips beispielsweise Teil eines Leistungswandlers oder einer Stromversorgungsschaltung sind. Die Halbleiterchips können prinzipiell Seite an Seite auf einem Trägerchip angeordnet sein, was eine spezielle Prozedur erfordert und zu einem Package mit einem relativ großen Basisbereich führt. Auf dem Gebiet der Elektronikbauelemente besteht jedoch ein allgemeines Ziel darin, sie mit kleinen Gesamtgrößenabmessungen herzustellen, insbesondere mit einem kleinen Basisbereich. Die US 6946323 B1 zeigt ein Elektronikmodul mit einem Träger, einem auf dem Träger angeordneten ersten Halbleiterchip, eine den ersten Halbleiterchip kapselnde Materialschicht und einen auf dieser Materialschicht angeordneten zweiten Halbleiterchip. Ein derartiges Elektronikmodul ist ebenfalls in der DE 10 2008 039 389 A1 gezeigt. Weitere Elektronikmodule sind in der US 6849932 B2 , der DE 10 2006 015 198 A1 , der US 2008/0093727 A1 und der US 7271470 B1 offenbart.
  • Figurenliste
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen ergeben sich ohne weiteres, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
    • 1 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform;
    • 2 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform;
    • 3 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform;
    • 4 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform;
    • 5 zeigt ein Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform;
    • 6A-6D zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform;
    • 7A-7C zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform; und
    • 8A-8B zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG VON VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszahlen durchweg allgemein zur Bezugnahme auf gleiche Elemente verwendet werden. In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu vermitteln. Für den Fachmann ist es jedoch offensichtlich, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details praktiziert werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Es sei weiter angemerkt, dass die Zeichnungen nicht maßstabsgetreu oder nicht notwendigerweise maßstabsgetreu sind.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten“, „haben“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen“ einschließend sein. Die Ausdrücke „gekoppelt“ und „verbunden“ können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet worden sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Außerdem ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint.
  • Die Ausführungsformen eines Elektronikmoduls und eines Verfahrens zum Herstellen eines Elektronikmoduls können verschiedene Arten von Halbleiterchips oder in die Halbleiterchips integrierten Schaltungen verwenden, unter ihnen integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical-Systems), integrierte Leistungschips, Chips mit integrierten passiven Elementen usw. Die Ausführungsformen können auch Halbleiterchips verwenden, die Transistoren, Leistungstransistoren, MOS-Transistorstrukturen oder vertikale Transistorstrukturen wie beispielsweise IGBT-Strukturen (Insulated Gate Bipolar Transistor) oder allgemein Transistorstrukturen umfassen, bei denen mindestens ein elektrischer Kontaktanschluss auf einer ersten Hauptfläche des Halbleiterchips und mindestens ein anderer elektrischer Kontaktanschluss auf einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche des Halbleiterchips angeordnet ist.
  • Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aufeinander aufgebracht oder Materialien werden auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass alle solchen Ausdrücke wie „aufgebracht“ oder „abgeschieden“ praktisch alle Arten und Techniken des Aufbringens von Schichten aufeinander abdecken sollen. Insbesondere sollen sie Techniken abdecken, bei denen Schichten auf einmal als Ganzes aufgebracht werden, wie etwa beispielsweise Laminierungstechniken, sowie Techniken, bei denen Schichten auf sequenzielle Weise abgeschieden werden, wie beispielsweise Sputtern, Plattieren, Ausformen, CVD usw. Des Weiteren kann unter dem Begriff „Systemträger“ in dieser Anmeldung beispielsweise ein Leadframe verstanden werden.
  • Unter Bezugnahme auf 1 wird eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform gezeigt. Das Elektronikmodul 10 von 1 umfasst einen ersten Träger 1, einen auf dem ersten Träger 1 angeordneten ersten Halbleiterchip 2, einen über dem ersten Halbleiterchip 2 angeordneten zweiten Halbleiterchip 3 und eine Materialschicht 4, die den zweiten Halbleiterchip 3 an den ersten Träger 1 klebt und den ersten Halbleiterchip 2 kapselt.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann die Materialschicht 4 aus einer Klebefolie oder einem Klebeband bestehen. Die Klebefolie kann prinzipiell aus einer beliebigen Art von Kunststoffmaterial oder Polymermaterial hergestellt sein. Sie kann eine Dicke im Bereich von 20 µm bis 150 µm aufweisen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann die Materialschicht 4 aus einer Klebepaste bestehen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der zweite Halbleiterchip 3 größere Größenabmessungen als der erste Halbleiterchip 2 aufweisen. Insbesondere kann, wie in 1 ersichtlich ist, der zweite Halbleiterchip 3 entlang mindestens einer als „x“ bezeichneten Richtung größer sein als der erste Halbleiterchip 2. Zudem kann der zweite Halbleiterchip 2 auch in einer anderen horizontalen Richtung senkrecht zu der x-Richtung, nämlich einer als „y“ bezeichneten Richtung, größer sein als der erste Halbleiterchip 2. In diesem Fall kann der zweite Halbleiterchip 3 derart über dem ersten Halbleiterchip 2 angeordnet sein, dass der zweite Halbleiterchip 3 Außenseitenränder aufweist, die sich seitlich über jeweilige Seitenränder des ersten Halbleiterchips 2 hinaus erstrecken. Mit anderen Worten kann der zweite Halbleiterchip 3 derart über dem ersten Halbleiterchip 2 angeordnet sein, dass der zweite Halbleiterchip 3 den ersten Halbleiterchip 2 in allen Richtungen ganz überlappt.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 können der zweite Halbleiterchip 3 und die Materialschicht 4 ähnliche oder gleiche seitliche Seitenabmessungen aufweisen, was bedeutet, dass ihre jeweiligen Seitenränder seitlich aufeinander ausgerichtet sind.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann die Materialschicht 4 größere seitliche Größenabmessungen als der zweite Halbleiterchip 3 aufweisen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der erste Halbleiterchip 2 eine Dicke unter 100 µm, insbesondere 10 µm bis 100 µm, insbesondere 20 µm bis 50 µm aufweisen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der zweite Halbleiterchip 3 eine Dicke im Bereich von 40 µm bis 800 µm aufweisen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der zweite Halbleiterchip 3 eine Dicke größer als die Dicke des ersten Halbleiterchips 2 aufweisen. Insbesondere kann der zweite Halbleiterchip 3 eine Dicke aufweisen, die mindestens zweimal größer ist als die Dicke des ersten Halbleiterchips 2. Es versteht sich, dass die Dickenrichtung der z-Richtung, wie in 1 gezeigt, entspricht.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 können der erste und zweite Halbleiterchip 2 und 3 elektrisch miteinander verbunden sein.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der erste Halbleiterchip 2 aus einem oder mehreren eines Transistorchips, eines MOS-Transistorchips, eines vertikalen Transistorchips, eines IGBT-Transistorchips und eines Leistungstransistorchips bestehen. Der zweite Halbleiterchip 3 kann aus einem oder mehreren eines Prozessorchips, eines Controllerchips, eines Logikschaltungschips und eines integrierten Schaltungschips bestehen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der erste Halbleiterchip 2 aus einem oder mehreren eines Prozessorchips, eines Controllerchips, eines Logikschaltungschips und eines integrierten Schaltungschips bestehen. Der zweite Halbleiterchip 3 kann aus einem oder mehreren eines Transistorchips, eines MOS-Transistorchips, eines vertikalen Transistorchips, eines IGBT-Transistorchips und eines Leistungstransistorchips bestehen.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann die Materialschicht 4 stromleitend sein. Die Materialschicht 4 kann entweder eine isotrope Stromleitfähigkeit oder eine anisotrope Stromleitfähigkeit umfassen. Es kann auch der Fall sein, dass einer oder mehrere des ersten und zweiten Halbleiterchips 2 und 3 mindestens ein elektrisches Kontaktelement umfassen können, und die Materialschicht 4 kann ein elektrisches Kontaktelement des ersten Halbleiterchips 2 oder des zweiten Halbleiterchips 3 elektrisch entweder mit dem ersten Träger 1 oder mit einem elektrischen Kontaktelement des jeweiligen anderen des ersten und zweiten Halbleiterchips 2 und 3 verbinden. Eine etwas ausführlichere Ausführungsform wird später gezeigt und erläutert.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann die Materialschicht 4 darin eingebettete stromleitende Partikel umfassen. Die stromleitenden Partikel können in der Materialschicht 4 gleichförmig verteilt sein, so dass die Materialschicht 4 eine isotrope Stromleitfähigkeit umfassen kann. Die stromleitenden Partikel können innerhalb der Materialschicht 4 auch ungleichförmig verteilt sein, so dass die Materialschicht 4 eine anisotrope Stromleitfähigkeit umfassen kann.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann ein dritter Halbleiterchip über dem ersten Halbleiterchip 2 und seitlich neben dem zweiten Halbleiterchip 3 angeordnet sein. Der dritte Halbleiterchip kann durch die Materialschicht 4 an den ersten Träger 1 geklebt sein. Der zweite und dritte Halbleiterchip können derart dimensioniert sein, dass jeder von ihnen kleinere seitliche Größenabmessungen als der erste Halbleiterchip 2 aufweist, doch können sie derart angeordnet sein, dass sie beide den ersten Halbleiterchip 2 in allen Richtungen vollständig überlappen. Eine etwas detailliertere Ausführungsform wird später gezeigt und erläutert.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann der erste Halbleiterchip 2 ein erstes elektrisches Kontaktelement auf einer dem zweiten Halbleiterchip 3 zugewandten ersten Hauptfläche aufweisen. Das Elektronikmodul 10 kann weiterhin einen elektrischen Verbinder und ein das erste elektrische Kontaktelement mit dem elektrischen Verbinder verbindendes elektrisches Glied umfassen. Der elektrische Verbinder kann in der gleichen Ebene wie der erste Träger 1 angeordnet sein. Sowohl der erste Träger 1 als auch der elektrische Verbinder können von ein und demselben Systemträger stammen, die zu Beginn des Fabrikationsprozesses zusammenhängen können und die dann während des Fabrikationsprozesses in verschiedene elektrische Glieder getrennt werden können. Das elektrische Glied kann auf einem Metallclip enthalten sein, der eine starre Form und Gestalt aufweisen kann und der mit einer planen unteren Oberfläche eines oberen Teils auf dem ersten elektrischen Kontaktelement des ersten Halbleiterchips 2 verbunden werden kann und der sich dann hinunter zum elektrischen Verbinder erstrecken kann und mit einem unteren Teil mit dem elektrischen Verbinder verbunden sein kann. Eine etwas ausführlichere Ausführungsform wird später gezeigt und erläutert.
  • Gemäß einer Ausführungsform des Elektronikmoduls 10 kann das Elektronikmodul 10 weiterhin einen zweiten Träger umfassen, der in der gleichen Ebene wie der erste Träger 1 angeordnet sein kann, der aber elektrisch von dem ersten Träger 1 isoliert ist. Der erste Halbleiterchip 2 kann auf dem ersten Träger 1 und auf dem zweiten Träger angeordnet sein. Insbesondere kann der erste Halbleiterchip 2 mindestens zwei elektrische Kontaktelemente umfassen, von denen eines mit dem ersten Träger 1 verbunden ist und von denen das andere mit dem zweiten Träger verbunden ist. Es ist auch möglich, dass sich der zweite Halbleiterchip 3 seitlich über dem zweiten Träger erstreckt und dass die Materialschicht 4 an dem zweiten Träger angebracht ist. Eine etwas ausführlichere Ausführungsform wird nachfolgend gezeigt und erläutert.
  • Unter Bezugnahme auf 2 wird eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform gezeigt. Das Elektronikmodul 20 von 2 umfasst einen ersten Träger 21, einen zweiten Träger 22, einen auf dem ersten und zweiten Träger 21 und 22 angeordneten ersten Halbleiterchip 23, einen über dem ersten Halbleiterchip 23 angeordneten zweiten Halbleiterchip 24 und eine Materialschicht 25, die den zweiten Halbleiterchip 24 an den ersten und zweiten Träger 21 und 22 klebt und den ersten Halbleiterchip 23 kapselt.
  • Der erste Halbleiterchip 23 kann aus einem oder mehreren eines Transistorchips, eines MOS-Transistorchips, eines vertikalen Transistorchips, eines IGBT-Transistorchips und eines Leistungstransistorchips bestehen. Jedenfalls kann der erste Halbleiterchip 23 ein erstes elektrisches Kontaktelement 23.1 und ein zweites elektrisches Kontaktelement 23.2 umfassen, die beide auf einer unteren Hauptoberfläche des ersten Halbleiterchips 23 angeordnet sind, und ein drittes elektrisches Kontaktelement 23.3, das auf einer oberen Hauptoberfläche des ersten Halbleiterchips 23 angeordnet ist. Das erste elektrische Kontaktelement 23.1 kann ein Source-Kontaktelement sein, das zweite elektrische Kontaktelement 23.2 kann ein Gate-Kontaktelement sein und das dritte elektrische Kontaktelement 23.3 kann ein Drain-Kontaktelement des Transistorchips sein. Das erste elektrische Kontaktelement 23.1 kann an dem ersten Träger 21 angebracht und mit ihm elektrisch verbunden sein und das zweite elektrische Kontaktelement 23.2 kann an dem zweiten Träger 22 angebracht und elektrisch mit ihm verbunden sein.
  • Das Elektronikmodul 20 von 2 kann weiterhin einen elektrischen Verbinder 26 umfassen, der in ein und derselben Ebene wie der erste und zweite Träger 21 und 22 angeordnet sein kann. Der erste und zweite Träger 21 und 22 und der elektrische Verbinder 26 können von ein und demselben Systemträger (Leadframe) stammen, der zu Beginn der Fabrikationsprozedur zusammenhängend sein kann und der nacheinander in verschiedene elektrische Träger und Verbinder getrennt wird, die elektrisch voneinander isoliert sind. Der elektrische Verbinder 26 kann mit Hilfe eines elektrischen Gliedes 27, das eine starre Form und Gestalt aufweisen kann, mit dem dritten elektrischen Kontaktelement 23.3 verbunden sein.
  • Der erste Halbleiterchip 23 kann eine Dicke in einem Bereich von 10 µm bis 100 µm, insbesondere von 20 µm bis 50 µm, aufweisen.
  • Der zweite Halbleiterchip 24 kann aus einem oder mehreren eines Prozessorchips, eines Controllerchips, eines integrierten Schaltungschips und eines integrierten Logikschaltungschips bestehen. Er kann eine Dicke in einem Bereich von 40 µm bis 800 µm aufweisen. Der zweite Halbleiterchip 24 kann elektrische Kontaktelemente 24.1 umfassen, die von der Materialschicht 25 entfernt sein können. Die elektrischen Kontaktelemente 24.1 können jedoch auch in Kontakt mit der Materialschicht 25 oder dieser zugewandt angeordnet sein.
  • Es versteht sich, dass die verschiedenen Merkmale und Ausführungsformen, die oben in Verbindung mit dem Elektronikmodul 10 von 1 beschrieben wurden, auch für jede einzelne der jeweiligen Komponenten des Elektronikmoduls 20 von 2 angewendet werden können.
  • Unter Bezugnahme auf 3 wird eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform gezeigt. Das Elektronikmodul 30 von 3 umfasst einen ersten Träger 31 und einen zweiten Träger 37, elektrische Verbinderelemente 36, einen auf dem Träger 31 angeordneten ersten Halbleiterchip 32, einen über dem ersten Halbleiterchip 32 angeordneten zweiten Halbleiterchip 34 und eine Materialschicht 33, die den zweiten Halbleiterchip 34 an den Träger 31 klebt und den ersten Halbleiterchip 32 kapselt.
  • Der erste Halbleiterchip 32 kann aus einem oder mehreren eines Prozessorchips, eines Controllerchips, eines integrierten Schaltungschips und eines integrierten Logikschaltungschips bestehen. Der erste Halbleiterchip 32 kann weiterhin ein oder mehrere an einer unteren Hauptfläche angeordnete elektrische Kontaktelemente 32.1 umfassen und jedes einzelne der elektrischen Kontaktelemente 32.1 kann mit Hilfe von Lotkugeln 35 mit einem elektrischen Verbinderelement 36 verbunden sein. Jedes einzelne der elektrischen Verbinderelemente 36 und des ersten und zweiten Trägers 31 und 37 können von ein und demselben Systemträger (Leadframe) stammen, der zu Beginn des Fabrikationsprozesses zusammenhängend war und der in den ersten und zweiten Träger 31 und 37 und die elektrischen Verbinderelemente 36 getrennt wurde.
  • Der zweite Halbleiterchip 34 kann aus einem oder mehreren eines Transistorchips, eines MOS-Transistorchips, eines vertikalen Transistorchips, eines IGBT-Transistorchips und eines Leistungstransistorchips bestehen. Der zweite Halbleiterchip 34 umfasst ein erstes elektrisches Kontaktelement 34.1 auf einer ersten unteren Hauptfläche, ein auf einer zweiten oberen Hauptfläche angeordnetes zweites elektrisches Kontaktelement 34.2 und ein auf der zweiten oberen Hauptfläche des zweiten Halbleiterchips 34 angeordnetes drittes elektrisches Kontaktelement 34.3. Das erste elektrische Kontaktelement 34.1 kann ein Drain-Kontaktelement sein, das zweite elektrische Kontaktelement 34.2 kann ein Source-Kontaktelement sein und das dritte elektrische Kontaktelement 34.3 kann ein Gate-Kontaktelement des Transistorchips sein.
  • Die Materialschicht 33 kann den ersten Halbleiterchip 32 kapseln, und sie kann gleichzeitig als eine Unterfüllung für die Lotkugeln 35 dienen, die unter dem ersten Halbleiterchip 32 angeordnet sind und die elektrischen Kontaktelemente 32.1 mit dem ersten und zweiten Träger 31 und 37 bzw. den elektrischen Verbinderelementen 36 verbinden.
  • Es versteht sich hier, dass die verschiedenen Merkmale und Ausführungsformen, die oben in Verbindung mit dem Elektronikmodul 10 von 1 beschrieben wurden, auch für jede einzelne der jeweiligen Komponenten des Elektronikmoduls 30 von 3 angewendet werden können.
  • Unter Bezugnahme auf 4 wird eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikmoduls gemäß einer Ausführungsform gezeigt. Das Elektronikmodul 40 von 4 kann einen Träger 41, einen auf dem Träger 41 angeordneten ersten Halbleiterchip 42, einen über dem ersten Halbleiterchip 42 angeordneten zweiten Halbleiterchip 43, einen über dem ersten Halbleiterchip 42 angeordneten dritten Halbleiterchip 44 und eine Materialschicht 45 umfassen, die den zweiten und dritten Halbleiterchip 43 und 44 an den Träger 41 klebt und den ersten Halbleiterchip 42 kapselt.
  • Der erste Halbleiterchip 42 kann einer oder mehrere eines Transistorchips, eines MOS-Transistorchips, eines vertikalen Transistorchips, eines IGBT-Transistorchips und eines Leistungstransistorchips sein. Der erste Halbleiterchip 42 umfasst ein auf einer unteren Oberfläche des ersten Halbleiterchips 42 angeordnetes und elektrisch mit dem Träger 41 verbundenes erstes elektrisches Kontaktelement 42.1, ein auf einer zweiten oberen Oberfläche des ersten Halbleiterchips 42 angeordnetes zweites elektrisches Kontaktelement 42.2 und ein auf der zweiten oberen Oberfläche des Halbleiterchips 42 angeordnetes drittes elektrisches Kontaktelement 42.3. Das erste elektrische Kontaktelement 42.1 kann aus dem Drain-Kontaktelement bestehen, das zweite elektrische Kontaktelement 42.2 kann aus dem Source-Kontaktelement bestehen und das dritte elektrische Kontaktelement 42.3 kann aus dem Gate-Kontaktelement des ersten Halbleiterchips 42 bestehen.
  • Der zweite Halbleiterchip 43 kann aus einem oder mehreren eines Transistorchips, eines MOS-Transistorchips, eines vertikalen Transistorchips, eines IGBT-Transistorchips und eines Leistungstransistorchips bestehen. Der zweite Halbleiterchip 43 umfasst ein erstes elektrisches Kontaktelement 43.1 auf einer an einer oberen Oberfläche der Materialschicht 45 angebrachten ersten unteren Oberfläche, ein auf einer zweiten oberen Oberfläche angeordnetes zweites elektrisches Kontaktelement 43.2 und ein auf der zweiten oberen Oberfläche des zweiten Halbleiterchips 43 angeordnetes drittes elektrisches Kontaktelement 43.3. Das erste elektrische Kontaktelement 43.1 kann ein Drain-Kontaktelement sein, das zweite elektrische Kontaktelement 43.2 kann ein Source-Kontaktelement sein und das dritte elektrische Kontaktelement 43.3 kann ein Gate-Kontaktelement des zweiten Halbleiterchips 43 sein. Die Materialschicht 45 kann eine anisotrope Stromleitfähigkeit umfassen, die durch Füllen der Materialschicht 45 mit stromleitenden Partikeln 45.1 auf ungleichförmig verteilte Weise erreicht werden kann. Wie in 4 angegeben, können die stromleitenden Partikel 45.1 derart in die Materialschicht 45 gefüllt werden, dass sie sich in einem Gebiet der Materialschicht 45 zwischen dem zweiten elektrischen Kontaktelement 42.2 des ersten Halbleiterchips 42 und dem ersten elektrischen Kontaktelement 43.1 des zweiten Halbleiterchips 43 ansammeln, so dass eine elektrische Verbindung zwischen diesen elektrischen Kontaktelementen und somit zwischen dem ersten und zweiten Halbleiterchip 42 und 43 bereitgestellt werden kann. Es wird auch gezeigt, dass die stromleitenden Partikel 45.1 derart in die Materialschicht 45 gefüllt werden können, dass sie sich in einem Gebiet der Materialschicht 45 zwischen dem dritten elektrischen Kontaktelement 42.3 des ersten Halbleiterchips 42 und einer unteren Oberfläche des dritten Halbleiterchips 44 so ansammeln, dass auch eine elektrische Verbindung zwischen dem ersten und dritten Halbleiterchip 42 und 44 bereitgestellt werden kann.
  • Der dritte Halbleiterchip 44 kann aus einem oder mehreren eines Prozessorchips, eines Controllerchips, eines integrierten Schaltungschips und eines integrierten Logikschaltungschips bestehen. Der dritte Halbleiterchip 44 kann Kontaktelemente 44.1 auf einer von der Materialschicht 45 entfernten Oberfläche oder alternativ auf einer Oberfläche bei der Materialschicht 45 umfassen.
  • Es versteht sich hier, dass die verschiedenen Merkmale und Ausführungsformen, die oben in Verbindung mit dem Elektronikmodul 10 von 1 beschrieben wurden, auch für jede einzelne der jeweiligen Komponenten des Elektronikmoduls 40 von 4 angewendet werden können.
  • Unter Bezugnahme auf 5 wird ein Flussdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform gezeigt. Das Verfahren 50 umfasst das Anbringen eines ersten Halbleiterchips auf einem ersten Träger (51), das Anbringen einer Materialschicht auf einer Hauptfläche eines zweiten Halbleiterchips (52) und das Anordnen des zweiten Halbleiterchips über dem ersten Halbleiterchip, so dass die Materialschicht an dem ersten Träger angebracht ist und den ersten Halbleiterchip kapselt (53).
  • Gemäß einer Ausführungsform des Verfahrens 50 von 5 kann die Materialschicht aus einer Klebefolie bestehen und das Anbringen der Materialschicht auf einer Hauptfläche eines zweiten Halbleiterchips kann das Laminieren der Klebefolie auf die Hauptfläche des zweiten Halbleiterchips umfassen.
  • Gemäß einer Ausführungsform des Verfahrens 50 von 5 kann die Materialschicht aus einer Klebepaste bestehen und das Anbringen der Materialschicht auf einer Hauptfläche eines zweiten Halbleiterchips kann das Aufbringen der Klebepaste auf der Hauptfläche des zweiten Halbleiterchips umfassen.
  • Gemäß einer Ausführungsform des Verfahrens 50 von 5 umfasst das Verfahren 50 weiterhin das elektrische Verbinden des ersten Halbleiterchips mit einem elektrischen Verbinder durch Verwendung eines elektrischen Glieds, bevor der zweite Halbleiterchip auf dem ersten Halbleiterchip aufgebracht wird. Der elektrische Verbinder kann in der gleichen Ebene wie der erste Träger angeordnet sein und kann von ein und demselben Systemträger wie der erste Träger stammen.
  • Gemäß einer Ausführungsform des Verfahrens 50 von 5 kann der erste Halbleiterchip auch auf einem zweiten Träger angebracht werden, der elektrisch von dem ersten Träger isoliert sein kann. Der zweite Träger kann in der gleichen Ebene wie der erste Träger angeordnet sein, und er kann von ein und demselben Systemträger wie der erste Träger stammen. Der erste Halbleiterchip kann auf einer seiner Hauptoberflächen ein erstes elektrisches Kontaktelement und ein zweites elektrisches Kontaktelement umfassen, und das erste elektrische Kontaktelement kann an dem ersten Träger angebracht und mit ihm elektrisch verbunden sein und das zweite elektrische Kontaktelement kann an dem zweiten Träger angebracht und elektrisch mit ihm verbunden sein. Der zweite Halbleiterchip kann derart über dem ersten Halbleiterchip angeordnet sein, dass die Materialschicht auch an dem zweiten Träger angebracht ist.
  • Gemäß einer Ausführungsform des Verfahrens 50 von 5 wird ein dritter Halbleiterchip über dem ersten Halbleiterchip und neben dem zweiten Halbleiterchip angeordnet, wobei das Verfahren weiterhin das Kleben des dritten Halbleiterchips an den Träger durch Verwendung der Materialschicht umfassen kann.
  • Unter Bezugnahme auf die 6A-6D werden schematische Querschnittsseitenansichtsdarstellungen gezeigt, um ein beispielhaftes Verfahren gemäß einer Ausführungsform darzustellen. 6A zeigt einen ersten Träger 61.1, einen zweiten Träger 61.2, einen dritten Träger 61.3, einen ersten elektrischen Verbinder 61.4 und einen zweiten elektrischen Verbinder 61.5, die alle von ein und demselben Systemträger 61 stammen können und die während des Fabrikationsprozesses voneinander getrennt werden. Ein erster Leistungstransistorchip 62 ist an dem ersten und zweiten Träger 61.1 und 61.2 angebracht, und ein zweiter Leistungstransistorchip 63 ist an dem zweiten und dritten Träger 61.2 und 61.3 angebracht. Der erste Leistungstransistorchip 62 umfasst an einer unteren Hauptoberfläche davon ein Source-Kontaktelement 62.1 und ein Gate-Kontaktelement 62.2, und das Source-Kontaktelement 62.1 ist an dem ersten Träger 61.1 angebracht und elektrisch mit ihm verbunden, und das Gate-Kontaktelement 62.2 ist an dem zweiten Träger 61.2 angebracht und elektrisch mit ihm verbunden. Der Leistungstransistorchip 62 umfasst weiterhin auf einer oberen Hauptoberfläche davon ein Drain-Kontaktelement 62.3. Der zweite Leistungstransistorchip 63 umfasst auf einer unteren Hauptoberfläche davon ein Source-Kontaktelement 63.1 und ein Gate-Kontaktelement 63.2, und das Source-Kontaktelement 63.1 ist an dem dritten Träger 61.3 angebracht und elektrisch mit ihm verbunden, und das Gate-Kontaktelement 63.2 ist an dem zweiten Träger 61.2 angebracht und elektrisch mit ihm verbunden. Der zweite Leistungstransistorchip 63 umfasst weiterhin auf einer oberen Hauptoberfläche davon ein Drain-Kontaktelement 63.3.
  • In 6B zeigt die Baugruppe nach dem elektrischen Verbinden des ersten und zweiten Leistungstransistorchips 62 und 63 mit dem ersten und zweiten elektrischen Verbinder 61.4 bzw. 61.5. Ein erstes elektrisches Glied 64 wird genutzt, um zwischen dem Drain-Kontaktelement 62.3 und dem ersten elektrischen Verbinder 61.4 eine elektrische Verbindung herzustellen, und ein zweites elektrisches Glied 65 wird genutzt, um zwischen dem Drain-Kontaktelement 63.3 und dem zweiten elektrischen Verbinder 61.5 einen elektrischen Kontakt herzustellen. Das erste und zweite elektrische Glied 64 und 65 können aus Metallclips bestehen.
  • 6C zeigt eine schematische Querschnittsseitenansichtsdarstellung einer Baugruppe, die einen integrierten Logikschaltungschip 66 mit elektrischen Kontaktelementen 66.1 umfasst. Auf einer Hauptoberfläche des integrierten Logikschaltungschips 66, der von dem elektrischen Kontaktelement 66.1 entfernt ist, ist eine Klebefolie 67 angebracht, die eine Dicke in einem Bereich von 20 µm bis 150 µm aufweisen kann. Die Zeichnung ist nicht notwendigerweise maßstabsgetreu, was bedeutet, dass der Chip 66 prinzipiell eine beliebige Dicke in einem Bereich von 40 µm bis 800 µm aufweisen kann.
  • Die 6D zeigt wieder die vollständige Baugruppe, bei der der integrierte Logikschaltungschip 66 zusammen mit der Klebefolie 67 an dem ersten Leistungstransistorchip 62 und dem ersten und zweiten Träger 61.1 und 61.2 angebracht ist. Die Abmessungen der Klebefolie 67 können derart sein, dass die Klebefolie 67 den ersten Leistungstransistorchip 62 auf allen Seiten kapselt.
  • Die 7A-7C zeigen schematische Querschnittsseitenansichtsdarstellungen, um ein Verfahren zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform zu veranschaulichen. 7A zeigt eine Baugruppe, die einen ersten Träger 71.1, einen zweiten Träger 71.2, einen ersten elektrischen Verbinder 71.3, einen zweiten elektrischen Verbinder 71.4 und einen dritten elektrischen Verbinder 71.5 umfasst, die alle von ein und demselben Systemträger 71 stammen können und die während des Fabrikationsprozesses voneinander getrennt werden können. Die Baugruppe kann weiterhin eine integrierte Logikschaltung 72 umfassen, die elektrische Kontaktelemente 72.1 an einer unteren Hauptoberfläche davon umfasst. Jedes einzelne der elektrischen Kontaktelemente 72.1 ist mit Hilfe von Lotkugeln 73 elektrisch mit einem des ersten und zweiten Trägers 71.1 und 71.2 oder einem der elektrischen Verbinder 71.3 bis 71.5 verbunden.
  • 7B zeigt eine Baugruppe, die einen Leistungsstransistorchip 74 und eine Klebefolie 75 umfasst. Der Leistungstransistorchip 74 umfasst auf einer unteren Hauptoberfläche davon ein Drain-Kontaktelement 74.1 und auf einer oberen Hauptoberfläche davon ein Source-Kontaktelement 74.2 und ein Gate-Kontaktelement 74.3. Die Klebefolie 75 ist an der unteren Hauptoberfläche des Leistungstransistorchips 74 angebracht, d.h. an dem Drain-Kontaktelement 74.1. Die Klebefolie kann eine Dicke in einem Bereich von 20 µm bis 150 µm umfassen. Die Zeichnung ist nicht notwendigerweise maßstabsgetreu, was bedeutet, dass der Leistungstransistorchip prinzipiell eine beliebige gewünschte Dicke aufweisen kann.
  • 7C zeigt die Baugruppe nach dem Anbringen des Leistungstransistorchips 74 zusammen mit der Klebefolie 75 an dem integrierten Logikschaltungschip 72, dem ersten und zweiten Träger 71.1 und 71.2 und dem ersten bis dritten elektrischen Verbinder 71.3 bis 71. 5. Die Abmessungen der Klebefolie 75 können derart sein, dass die Klebefolie 75 den integrierten Logikschaltungschip 72 vollständig von allen Seiten kapselt.
  • Die 8A und 8B zeigen schematische Querschnittsseitenansichtsdarstellungen, um ein Verfahren zum Herstellen eines Elektronikmoduls gemäß einer Ausführungsform zu veranschaulichen. 8A zeigt eine Baugruppe, die aus einem Träger 81, einem ersten Leistungstransistorchip 82 und einer Klebepaste 83 besteht. Der erste Leistungstransistorchip 82 kann ein Drain-Kontaktelement 82.1, ein Source-Kontaktelement 82.2 und ein Gate-Kontaktelement 82.3 umfassen. Der erste Leistungstransistorchip 82 kann derart an dem Träger 81 angebracht sein, dass das Drain-Kontaktelement 82.1 an einer Oberfläche des Trägers 81 angebracht ist und elektrisch mit ihr verbunden ist. Die Klebepaste 83 kann derart an dem ersten Leistungstransistorchip angebracht sein, dass er den ersten Leistungstransistorchip 82 vollständig auf allen Seiten kapselt. Die Klebepaste 83 kann stromleitende Partikel 83.1 umfassen, die innerhalb der Klebepaste 83 so ungleichmäßig verteilt sein können, dass die Klebepaste 83 eine anisotrope Stromleitfähigkeit umfassen kann.
  • 8B zeigt die Baugruppe nach dem Anbringen eines zweiten Leistungstransistorchips 84 und eines integrierten Logikschaltungschips 85 an einer oberen Oberfläche der Klebepaste 83. Der zweite Leistungstransistorchip 84 kann auf einer unteren Hauptoberfläche davon ein Drain-Kontaktelement 84.1 und auf einer oberen Hauptoberfläche davon ein Source-Kontaktelement 84.2 und ein Gate-Kontaktelement 84.3 umfassen. Der zweite Leistungstransistorchip 84 kann derart an der Klebepaste 83 angebracht sein, dass das Drain-Kontaktelement 84. 1 an der oberen Oberfläche der Klebepaste 83 angebracht ist und einen elektrischen Kontakt mit einem stromleitenden Gebiet der Klebepaste 83 herstellt. Das stromleitende Gebiet der Klebepaste 83 ist durch eine große Ansammlung von stromleitenden Partikeln 83.1 in einem Gebiet der Klebepaste 83 zwischen dem Source-Kontaktelement 82.2 des ersten Leistungstransistorchips 82 und dem Drain-Kontaktelement 84.1 des zweiten Leistungstransistorchips 84 symbolisiert. Der integrierte Logikschaltungschip 85 kann elektrische Kontaktelemente 85.1 an einer oberen Hauptoberfläche entfernt von der Klebepaste 83 umfassen, und er kann auch elektrische Kontaktelemente an einer unteren Hauptoberfläche davon (nicht gezeigt) umfassen, die mit Hilfe eines stromleitenden Gebiets der Klebepaste 83 elektrisch mit dem Gate-Kontaktelement 82.3 des ersten Leistungstransistorchips 82 verbunden sein können.

Claims (21)

  1. Elektronikmodul, das Folgendes umfasst: einen ersten Träger und einen zweiten Träger; einen ersten Halbleiterchip, wobei der erste Halbleiterchip eine erste Hauptfläche umfasst, die dem ersten und zweiten Träger zugewandt ist, wobei der erste Halbleiterchip ferner ein erstes elektrisches Kontaktelement und ein zweites elektrisches Kontaktelement umfasst, welche auf der ersten Hauptfläche angeordnet sind, wobei der erste Halbleiterchip so auf dem ersten und zweiten Träger angeordnet ist, dass das erste elektrische Kontaktelement mit dem ersten Träger verbunden ist und das zweite elektrische Kontaktelement mit dem zweiten Träger verbunden ist; einen über dem ersten Halbleiterchip angeordneten zweiten Halbleiterchip; und eine Materialschicht, die den zweiten Halbleiterchip an den Träger klebt und den ersten Halbleiterchip kapselt.
  2. Elektronikmodul nach Anspruch 1, wobei die Materialschicht ein Polymer umfasst.
  3. Elektronikmodul nach Anspruch 1 oder 2, wobei die Materialschicht eine Klebefolie umfasst.
  4. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei die Materialschicht eine Klebepaste umfasst.
  5. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei der zweite Halbleiterchip größer ist als der erste Halbleiterchip.
  6. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei der erste Halbleiterchip eine Dicke unter 100 µm aufweist.
  7. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei der zweite Halbleiterchip eine Dicke im Bereich von 40 µm bis 800 µm aufweist.
  8. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei: der erste Halbleiterchip einen Leistungstransistorchip umfasst, und der zweite Halbleiterchip einen integrierten Schaltungschip umfasst.
  9. Elektronikmodul nach einem der Ansprüche 1 bis 7, wobei: der erste Halbleiterchip einen integrierten Schaltungschip umfasst, und der zweite Halbleiterchip einen Leistungstransistorchip umfasst.
  10. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei die Materialschicht stromleitend ist.
  11. Elektronikmodul nach Anspruch 10, wobei die Materialschicht eine anisotrope Stromleitfähigkeit aufweist.
  12. Elektronikmodul nach Anspruch 10, wobei die Materialschicht eine isotrope Stromleitfähigkeit aufweist.
  13. Elektronikmodul nach einem der Ansprüche 10 bis 12, wobei: der zweite Halbleiterchip ein elektrisches Kontaktelement umfasst, und die Materialschicht das elektrische Kontaktelement des zweiten Halbleiterchips elektrisch mit dem Träger verbindet.
  14. Elektronikmodul nach einem der Ansprüche 10 bis 13, wobei: der erste und zweite Halbleiterchip jeweils ein elektrisches Kontaktelement umfassen, und die Materialschicht das elektrische Kontaktelement des ersten Halbleiterchips elektrisch mit dem elektrischen Kontaktelement des zweiten Halbleiterchips verbindet.
  15. Elektronikmodul nach einem der vorhergehenden Ansprüche, weiterhin umfassend einen über dem ersten Halbleiterchip und neben dem zweiten Halbleiterchip angeordneten dritten Halbleiterchip.
  16. Elektronikmodul nach Anspruch 15, wobei die Materialschicht den dritten Halbleiterchip an den Träger klebt.
  17. Elektronikmodul nach einem der vorhergehenden Ansprüche, wobei: der erste Halbleiterchip ein drittes elektrisches Kontaktelement auf einer dem zweiten Halbleiterchip zugewandten zweiten Hauptfläche umfasst, wobei das Elektronikmodul weiterhin ein das dritte elektrische Kontaktelement mit einem elektrischen Verbinder verbindendes elektrisches Glied umfasst.
  18. Elektronikmodul nach Anspruch 17, wobei der elektrische Verbinder in der gleichen Ebene wie der Träger angeordnet ist.
  19. Elektronikmodul, das Folgendes umfasst: einen ersten Träger; einen auf dem ersten Träger angeordneten ersten Halbleiterchip, wobei der erste Halbleiterchip ein elektrisches Kontaktelement auf einer vom ersten Träger entfernten Hauptfläche umfasst; eine den ersten Halbleiterchip kapselnde Materialschicht; einen auf der Materialschicht angeordneten zweiten Halbleiterchip; einen elektrischen Verbinder; und einen zweiten Träger; wobei der erste Halbleiterchip ebenfalls auf dem zweiten Träger angeordnet ist; und wobei die Materialschicht den ersten und zweiten Träger und den ersten Halbleiterchip bedeckt.
  20. Elektronikmodul nach Anspruch 19, wobei der erste Halbleiterchip ein mit dem ersten Träger verbundenes erstes elektrisches Kontaktelement und ein mit dem zweiten Träger verbundenes zweites elektrisches Kontaktelement umfasst.
  21. Elektronikmodul nach Anspruch 19, wobei der elektrische Verbinder in einer gleichen Ebene wie der erste Träger angeordnet ist.
DE102013103351.2A 2012-04-05 2013-04-04 Elektronikmodul Active DE102013103351B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/440,478 2012-04-05
US13/440,478 US20130264721A1 (en) 2012-04-05 2012-04-05 Electronic Module

Publications (2)

Publication Number Publication Date
DE102013103351A1 DE102013103351A1 (de) 2013-10-10
DE102013103351B4 true DE102013103351B4 (de) 2020-07-23

Family

ID=49210045

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013103351.2A Active DE102013103351B4 (de) 2012-04-05 2013-04-04 Elektronikmodul

Country Status (3)

Country Link
US (1) US20130264721A1 (de)
CN (1) CN103367350B (de)
DE (1) DE102013103351B4 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362240B2 (en) 2013-12-06 2016-06-07 Infineon Technologies Austria Ag Electronic device
US10168391B2 (en) 2015-06-23 2019-01-01 Infineon Technologies Ag Multi-functional interconnect module and carrier with multi-functional interconnect module attached thereto
US9564423B2 (en) 2015-06-23 2017-02-07 Infineon Technologies Ag Power package with integrated magnetic field sensor
US9564578B2 (en) 2015-06-23 2017-02-07 Infineon Technologies Ag Semiconductor package with integrated magnetic field sensor
US10699976B1 (en) * 2019-01-29 2020-06-30 Infineon Technologies Ag Semiconductor module with external power sensor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849932B2 (en) 2002-09-03 2005-02-01 Ultratera Corporation Double-sided thermally enhanced IC chip package
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US7271470B1 (en) 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
DE102006015198A1 (de) 2006-04-01 2007-10-11 Semikron Elektronik Gmbh & Co. Kg Verbindungseinrichtung für elektronische Bauelemente
US20080093727A1 (en) 2004-11-29 2008-04-24 Karl Weidner Metallised Film For Sheet Contacting
DE102008039389A1 (de) 2007-09-19 2009-04-16 Infineon Technologies Ag Halbleiterbauelement

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326553B2 (ja) * 1997-12-02 2002-09-24 ローム株式会社 半導体チップの実装構造および半導体装置
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice
DE102005054872B4 (de) * 2005-11-15 2012-04-19 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung
US7633168B2 (en) * 2006-06-28 2009-12-15 Intel Corporation Method, system, and apparatus for a secure bus on a printed circuit board
TWI300611B (en) * 2006-07-14 2008-09-01 Powertech Technology Inc Multi-chip stack device and method for forming the same
US7851908B2 (en) * 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device
US8642394B2 (en) * 2008-01-28 2014-02-04 Infineon Technologies Ag Method of manufacturing electronic device on leadframe
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
US8513062B2 (en) * 2010-02-16 2013-08-20 Infineon Technologies Ag Method of manufacturing a semiconductor device with a carrier having a cavity and semiconductor device
US8125063B2 (en) * 2010-03-08 2012-02-28 Powertech Technology, Inc. COL package having small chip hidden between leads
TW201214653A (en) * 2010-09-23 2012-04-01 Siliconware Precision Industries Co Ltd Package structure capable of discharging static electricity and preventing electromagnetic wave interference
US8384227B2 (en) * 2010-11-16 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame electrically connected to embedded semiconductor die
US8975711B2 (en) * 2011-12-08 2015-03-10 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US6849932B2 (en) 2002-09-03 2005-02-01 Ultratera Corporation Double-sided thermally enhanced IC chip package
US20080093727A1 (en) 2004-11-29 2008-04-24 Karl Weidner Metallised Film For Sheet Contacting
DE102006015198A1 (de) 2006-04-01 2007-10-11 Semikron Elektronik Gmbh & Co. Kg Verbindungseinrichtung für elektronische Bauelemente
US7271470B1 (en) 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
DE102008039389A1 (de) 2007-09-19 2009-04-16 Infineon Technologies Ag Halbleiterbauelement

Also Published As

Publication number Publication date
CN103367350A (zh) 2013-10-23
US20130264721A1 (en) 2013-10-10
DE102013103351A1 (de) 2013-10-10
CN103367350B (zh) 2017-04-26

Similar Documents

Publication Publication Date Title
DE10157280B4 (de) Verfahren zum Anschließen von Schaltungseinheiten
DE102008050972B4 (de) Verfahren zum Herstellen eines Bauelements
DE102014111829B4 (de) Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien
DE102016110235B4 (de) Halbleitervorrichtungen mit Clipvorrichtung und Verfahren zum Fertigen einer Halbleitervorrichtung
DE102014116383A1 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE102013103351B4 (de) Elektronikmodul
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE102005039165B4 (de) Draht- und streifengebondetes Halbleiterleistungsbauteil und Verfahren zu dessen Herstellung
DE102008048420A1 (de) Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung
DE102008033651B4 (de) Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102015100862B4 (de) Elektronisches Durchsteck-Bauelement und Verfahren zum Fertigen eines elektronischen Durchsteck-Bauelements
DE4230187A1 (de) Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE102015210603A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102005027356A1 (de) Halbleiterleistungsbauteilstapel in Flachleitertechnik mit oberflächenmontierbaren Außenkontakten und ein Verfahren zur Herstellung desselben
DE19755675B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE102016120516A1 (de) Multi-Die-Package mit verschiedenen Arten von Halbleiter-Dies, an dem gleichen thermisch leitfähigen Flansch angebracht
DE102011053519A1 (de) Elektronisches Bauelement
DE102013100339B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements und flexible Schichtstruktur
DE102018124419A1 (de) Halbleiterchippackage und verfarhen zum herstellen desselben
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE102016124270A1 (de) Halbleiter-package und verfahren zum fertigen eines halbleiter-package
DE19920444B4 (de) Verfahren zum Herstellen eines Halbleiterbausteins sowie Halbleiterbaustein
DE102008058003B4 (de) Verfahren zur Herstellung eines Halbleitermoduls und Halbleitermodul
DE102012100231B4 (de) Halbleiterchip
DE102018130965A1 (de) Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative