DE102008050972B4 - Verfahren zum Herstellen eines Bauelements - Google Patents
Verfahren zum Herstellen eines Bauelements Download PDFInfo
- Publication number
- DE102008050972B4 DE102008050972B4 DE102008050972.8A DE102008050972A DE102008050972B4 DE 102008050972 B4 DE102008050972 B4 DE 102008050972B4 DE 102008050972 A DE102008050972 A DE 102008050972A DE 102008050972 B4 DE102008050972 B4 DE 102008050972B4
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor chip
- layer
- semiconductor chips
- molding
- mold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 165
- 239000000463 material Substances 0.000 claims abstract description 48
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 37
- 238000000748 compression moulding Methods 0.000 claims description 3
- 238000001721 transfer moulding Methods 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 125
- 238000000465 moulding Methods 0.000 description 27
- 239000012778 molding material Substances 0.000 description 23
- 239000004020 conductor Substances 0.000 description 12
- 239000000543 intermediate Substances 0.000 description 12
- 229910000679 solder Inorganic materials 0.000 description 11
- 239000012790 adhesive layer Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000002313 adhesive film Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- -1 as an example Inorganic materials 0.000 description 3
- 230000000712 assembly Effects 0.000 description 3
- 238000000429 assembly Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000013067 intermediate product Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 125000001931 aliphatic group Chemical group 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09118—Moulded substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/01—Tools for processing; Objects used during processing
- H05K2203/0147—Carriers and holders
- H05K2203/016—Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
- H05K2203/1305—Moulding and encapsulation
- H05K2203/1316—Moulded encapsulation of mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
- H05K2203/1469—Circuit made after mounting or encapsulation of the components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Verfahren zum Herstellen mindestens eines Bauelements, umfassend: Aufbringen mindestens eines Halbleiter-Chips (3, 23) auf einem ersten Formelement (4), wobei der Halbleiter-Chip (3, 23) eine erste Dicke aufweist; Aufbringen mindestens eines Elements (8, 38) auf einem zweiten Formelement, wobei das Element eine zweite Dicke aufweist und Aufbringen eines Materials auf dem mindestens einen Halbleiter-Chip (3, 23) und auf dem mindestens einen Element (8, 38), weiterhin umfassend: Aufbringen des Materials auf den mindestens einen Halbleiter-Chip (3, 23) und auf dem mindestens einen Element (8, 38) durch Einleiten des Materials in einen durch das erste Formelement und das zweite Formelement gebildeten Hohlraum, wobei der mindestens eine Halbleiter-Chip (3, 23) und das mindestens eine Element (8, 38) abwechselnd Seite an Seite in dem Material platziert sind und eine Dicke des Bauelements kleiner ist als eine Summe der ersten und zweiten Dicke.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Bauelements.
- Eine der Herausforderungen bei der Halbleiter-Chipkapselungstechnologie ist das Verbinden der Kontakt-Pads des Halbleiter-Chips mit externen Kontaktelementen. Eine weitere Herausforderung ist die Zunahme an funktioneller Dichte durch Stapeln von Chips oder Bausteinen. Beim Stapeln von Chips werden zwei oder mehr Halbleiter-Chips gestapelt und in einem Chipbaustein untergebracht. Beim Unterbringen der Halbleiter-Chips im Chipbaustein müssen die Kontakt-Pads der Halbleiter-Chips mit externen Kontaktelementen des Chipbausteins verbunden werden.
-
US 2007/0084628 A1 -
US 2006/0278972 A1 -
US 2006/0183269 A1 -
US 5 353 498 A zeigt einen Stapelaufbau, bei dem Vergussplatten mit eingebetteten Halbleiter-Chips und aufgebrachter Umverteilungsschicht übereinandergestapelt sind. - Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der Ausführungsformen zu vermitteln. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
-
1 veranschaulicht ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen mindestens eines Bauelements. -
2A –I veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zusammen mit Prozessanlagen zum Veranschaulichen einer weiteren Ausführungsform der Ausführungsform wie in1 dargestellt. -
3A veranschaulicht eine schematische Querschnittsdarstellung einer Ausführungsform eines Bauelements gemäß einer Ausführungsform eines Verfahrens zum Herstellen mindestens eines Bauelements. -
3B –D veranschaulichen schematische Querschnittsdarstellungen von nicht erfindungsgemäßen Varianten von Bauelementen, gemäß nicht erfindungsgemäßen Verfahren zum Herstellen mindestens eines Bauelements. -
4 veranschaulicht ein Flussdiagramm einer weiteren Ausführungsform eines Verfahrens zum Herstellen mindestens eines Bauelements. -
5A –F veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zum Veranschaulichen einer weiteren Ausführungsform wie in1 ,2A –I,3A und4 dargestellt. -
6 veranschaulicht ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleiter-Chipbaugruppe. -
7A , B veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und einer Halbleiter-Chipbaugruppe zum Veranschaulichen einer weiteren Ausführungsform der Ausführungsform wie in6 dargestellt. -
8 veranschaulicht eine schematische Querschnittsdarstellung eines Halbleiter-Chipbausteins. -
9A –F veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zusammen mit Prozessanlagen zum Darstellen nicht erfindungsgemäßer Varianten zum Herstellen mindestens eines Bauelements. -
10A , B veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zusammen mit Prozessanlagen zum Darstellen einer weiteren Ausführungsform zum Herstellen mindestens eines Bauelements. -
11A –C veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zum Darstellen einer nicht erfindungsgemäßen Variante zum Herstellen mindestens eines Bauelements. - In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
- Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
- Die Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, bei denen gleiche Bezugszahlen allgemein verwendet werden, um durchweg auf gleiche Elemente Bezug zu nehmen. Bei der folgenden Beschreibung sind zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis einer oder mehrerer Ausführungsformen zu vermitteln. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form dargestellt, um das Beschreiben einer oder mehrerer Ausführungsformen zu erleichtern.
- Die Ausführungsformen eines Verfahrens zum Herstellen mindestens eines Bauelements können verschiedene Arten von Halbleiter-Chips oder Halbleitersubstraten verwenden, unter anderem integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mixed-Signal-Schaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical System – Mikroelektromechanisches System), integrierte Leistungsschaltungen, Chips mit integrierten passiven Elementen usw.
- Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aufeinander angebracht oder Materialien auf Schichten angebracht oder abgeschieden. Es versteht sich, dass alle derartigen Ausdrücke wie ”angebracht” oder ”abgeschieden” so gut wie alle Arten und Techniken des Anbringens von Schichten aufeinander abdecken sollen. Bei einer Ausführungsform sollen sie Techniken abdecken, bei denen Schichten als Ganzes auf einmal aufgebracht werden, wie beispielsweise Laminierungstechniken sowie Techniken, bei denen Schichten auf sequentielle Weise abgeschieden werden, wie etwa beispielsweise Sputtern, Plattieren, Ausformen, CVD usw.
- Der Halbleiter-Chip kann Kontaktelemente oder Kontakt-Pads auf einer oder mehreren seiner äußeren Oberflächen enthalten, wobei die Kontaktelemente dazu dienen, die Halbleiter-Chips elektrisch zu kontaktieren. Die Kontaktelemente können aus beliebigem elektrisch leitendem Material hergestellt werden, zum Beispiel aus einem Metall wie etwa Aluminium, Gold oder Kupfer, als Beispiel, oder einer Metall-Legierung oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial.
- Bei mehreren Ausführungsformen können die Halbleiter-Chips mit einer Materialschicht bedeckt sein oder werden. Das Material der Materialschicht kann ein beliebiges elektrisch isolierendes Material sein wie beispielsweise jede Art von Formmaterial, jede Art von Epoxidmaterial oder jede Art von Harzmaterial. In dem Prozess des Bedeckens der Halbleiter-Chips mit der Materialschicht kann ein ”eingebetteter Wafer” hergestellt werden. Der eingebettete Wafer kann die Form eines normalen Halbleiter-Wafers aufweisen und wird auch oftmals als ein ”rekonfigurierter Wafer” oder ein ”rekonstituierter Wafer” bezeichnet. Es versteht sich jedoch, dass der eingebettete Wafer nicht auf die Form und Gestalt eines Wafers beschränkt ist, sondern eine beliebige Größe und Gestalt und ein beliebiges geeignetes Array von daraus eingebetteten Halbleiter-Chips aufweisen kann.
-
1 veranschaulicht ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen mindestens eines Bauelements. Das Verfahren beinhaltet: Aufbringen mindestens eines Halbleiter-Chips auf einem ersten Formelement (s1), Aufbringen mindestens eines Elements auf einem zweiten Formelement (s2), und Aufbringen eines Materials auf dem mindestens einen Halbleiter-Chip und auf dem mindestens einen Element (s3). - Das herzustellende Bauelement kann beispielsweise ein Zwischenprodukt oder ein Endprodukt sein. Beispielsweise kann das Bauelement ein Halbleiter-Chipmodul beispielsweise in Form eines eingebetteten Wafers oder eines rekonstituierten oder rekonfigurierten Wafers sein. Beispielsweise kann das Bauelement auch ein Halbleiter-Chipbaustein sein, der beispielsweise durch Vereinzeln eines Halbleiter-Chipmoduls zu mehreren Halbleiter-Chipbausteinen erhalten wird.
- Gemäß einer Ausführungsform kann das auf das zweite Formelement aufgebrachte Element ein weiterer Halbleiter-Chip, ein Durchkontaktelement, ein Widerstand, oder eine Spule sein, und nicht erfindungsgemäß eine Schicht, eine Metallschicht, eine Folie, eine Metallfolie, eine Kupferfolie, ein Systemträger, eine Lötkugel, ein Clip, ein Kontaktelement oder ein Kontakt-Pad sein.
- Gemäß einer weiteren Ausführungsform kann der mindestens eine Halbleiter-Chip auf einer Trägerschicht aufgebracht werden, bei einer Ausführungsform einer ersten Trägerschicht, die dann auf das erste Formelement aufgebracht wird. Unabhängig kann das mindestens eine Element auf einer Trägerschicht aufgebracht werden, bei einer Ausführungsform einer zweiten Trägerschicht, die dann auf dem zweiten Formelement aufgebracht wird. Der mindestens eine Halbleiter-Chip kann auf einer Hauptoberfläche der ersten Trägerschicht aufgebracht werden und das mindestens eine Element kann auf einer Hauptoberfläche der zweiten Trägerschicht aufgebracht werden, und vor dem Aufbringen des Materials können die erste und zweite Trägerschicht relativ zueinander so positioniert werden, dass die Hauptoberflächen der ersten und zweiten Trägerschicht einander zugewandt sind.
- Gemäß einer weiteren Ausführungsform beinhaltet das Aufbringen einer Materialschicht das Formen, bei einer Ausführungsform das Spritzpressen oder Formpressen. Insbesondere kann beim Spritzpressen das Material auf dem mindestens einen Halbleiter-Chip und auf dem mindestens einen Element aufgebracht werden, indem das Material in einen durch das erste Formelement und das zweite Formelement gebildeten Hohlraum eingeleitet wird. Insbesondere kann beim Formpressen das Material auf dem mindestens einen Halbleiter-Chip und auf dem mindestens einen Element aufgebracht werden, indem das Material zwischen das erste Formelement und das zweite Formelement gepresst wird.
- Gemäß einer weiteren Ausführungsform kann eine Formvorrichtung bereitgestellt werden, wobei die Formvorrichtung ein unteres Formwerkzeug und ein oberes Formwerkzeug aufweist, der Halbleiter-Chip oder die erste Trägerschicht auf dem unteren Formwerkzeug platziert werden kann und das Element oder die zweite Trägerschicht auf dem oberen Formwerkzeug platziert werden kann und ein Formmaterial in einen Zwischenraum zwischen dem unteren und oberen Formwerkzeug eingefüllt werden kann. Bei einer Ausführungsform können das untere und obere Formwerkzeug relativ zueinander so positioniert werden, dass sie einen inneren Hohlraum bilden, wobei der innere Hohlraum den Halbleiter-Chip und das Element und gegebenenfalls die erste und zweite Trägerschicht enthält, und das Formmaterial kann in den inneren Hohlraum eingefüllt werden.
- Gemäß einer weiteren Ausführungsform können mehrere Halbleiter-Chips auf dem ersten Formelement aufgebracht werden und mehrere zweite Halbleiter-Chips auf dem zweiten Formelement aufgebracht werden. Die Anzahl der ersten Halbleiter-Chips kann gleich oder ungleich einer Anzahl der zweiten Halbleiter-Chips sein.
- Gemäß einer weiteren Ausführungsform können die ersten Halbleiter-Chips und die zweiten Halbleiter-Chips derart aufgebracht werden, dass einer oder mehrere der ersten Halbleiter-Chips und einer oder mehrere der zweiten Halbleiter-Chips jeweils einander gegenüber in dem herzustellenden Bauelement platziert werden, wobei das Bauelement beispielsweise ein Halbleiter-Chipmodul ist.
- Gemäß einer weiteren Ausführungsform können die ersten und zweiten Halbleiter-Chips derart aufgebracht werden, dass einer oder mehrere der ersten Halbleiter-Chips und einer oder mehrere der zweiten Halbleiter-Chips abwechselnd Seite an Seite platziert werden.
-
2A –I veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zusammen mit einer Prozessanlage zum Veranschaulichen einer weiteren Ausführungsform eines Verfahrens zum Herstellen mindestens eines Bauelements. - In
2A ist ein schematischer Querschnitt einer Ausführungsform einer ersten Trägerschicht1 dargestellt. Die erste Trägerschicht1 kann beispielsweise aus einem beliebigen strukturellen Material wie beispielsweise Metall, Kunststoff, Keramik oder Silizium oder aus einem Polymermaterial herstellt sein. Sie kann beispielsweise eine starre Konstitution aufweisen, so dass sie in sich selbst stabil und handhabbar ist. Sie kann somit eine Dicke von nicht weniger als 200 μm aufweisen. -
2B veranschaulicht eine schematische Querschnittsdarstellung eines Zwischenprodukts, wobei eine Klebefolie2 auf die erste Trägerschicht1 laminiert worden ist. Die Klebefolie2 kann die Eigenschaften aufweisen, auf zwei Seiten zu haften, und sie kann von der ersten Trägerschicht1 oder von irgendeiner anderen Schicht oder irgendeinem anderen Material abgezogen werden, auf der oder dem sie aufgebracht worden ist. - Die erste Trägerschicht
1 kann als eine Trennschicht fungieren. Bei einer Ausführungsform kann sie ein Trennsystem enthalten, so dass bei externen vorbestimmten Bedingungen wie beispielsweise Wärme- oder UV-Strahlung die Klebefolie2 von der ersten Schicht1 getrennt werden kann. Die Wärme- oder UV-Strahlung kann von der Seite der ersten Trägerschicht1 aufgebracht werden, so dass in dem Fall, dass die Klebefolie2 eine Wärmetrennfolie ist, die erste Trägerschicht1 nicht optisch transparent zu sein braucht, wohingegen in dem Fall, dass die Klebeschicht2 ein UV-Lichttrennband ist, die erste Trägerschicht1 für UV-Strahlung optisch transparent sein sollte. -
2C veranschaulicht eine schematische Querschnittsdarstellung eines weiteren Zwischenprodukts, bei dem Halbleiter-Chips3 auf der Klebefolie2 platziert worden sind. Die Halbleiter-Chips3 sind einem Test unterzogen worden, und es stellte sich heraus, dass sie in Ordnung sind. Dann kann ein herkömmlicher Bestückungsautomat verwendet werden, um die Halbleiter-Chips3 auf der Klebefolie2 zu platzieren. Die Halbleiter-Chips3 enthalten jeweils mindestens einen Kontakt-Pad3A , wobei die Kontakt-Pads3A jeweils auf einer Oberfläche der Halbleiter-Chips3 liegen, die der Klebeschicht2 zugewandt ist. Die Halbleiter-Chips3 werden mit einer ausreichenden Beabstandung platziert, um ein Auffächern der elektrischen Kontakte zu gestatten, wie später erläutert wird. -
2D veranschaulicht eine schematische Querschnittsdarstellung des Zwischenprodukts wie in2C dargestellt, das in einem Unterwerkzeug4 einer Formvorrichtung platziert worden ist. Das Unterwerkzeug4 der Formvorrichtung kann die Form und Struktur einer Box aufweisen, die einen Hohlraum enthält. -
2E veranschaulicht einen Querschnitt der Formvorrichtung im Betrieb. Der untere Teil der Figur veranschaulicht das Unterwerkzeug4 , wie es bereits in2D dargestellt wurde. Der obere Teil der Figur veranschaulicht ein Oberwerkzeug5 der Formvorrichtung. Das Oberwerkzeug5 trägt eine Anordnung wie die, die in2C dargestellt wurde. Diese weitere Anordnung besteht aus einer zweiten Trägerschicht6 mit einer darauf angebrachten Haftschicht7 und an der Haftschicht7 angebrachten zweiten Halbleiter-Chips8 . Die zweiten Halbleiter-Chips8 sind so positioniert, dass sie seitlich von den ersten Halbleiter-Chips3 versetzt sind, wenn die zweite Trägerschicht6 auf dem Oberwerkzeug5 aufgebracht wird und das Oberwerkzeug5 mit dem Unterwerkzeug4 verbunden wird, um das Halbleiter-Chipmodul herzustellen. Die zweite Trägerschicht6 wird unter Verwendung eines Vakuummechanismus, der prinzipiell aus herkömmlichen Wafer-Chucks bekannt ist, an dem Oberwerkzeug5 fixiert. - In
2F ist eine schematische Querschnittsansicht der Formvorrichtung wie in2E gezeigt dargestellt. Außerdem ist dargestellt, wie ein Formmedium9 in den Hohlraum des Unterwerkzeugs4 eingefüllt wird. Das Formmedium9 wird eingefüllt, indem eine Ausgabedüse10 verwendet wird, die sich durch eine Öffnung zwischen dem Unterwerkzeug4 und dem Oberwerkzeug5 erstreckt. Die Formtechnik, die hier angewendet werden kann, kann eine Spritzpresstechnik oder eine Formpresstechnik sein. Zu den potentiellen Formmaterialien zählen beispielsweise aliphatische und aromatische Polymere einschließlich der Polymere vom thermoplastischen und wärmehärtenden Typ und Mischungen aus diesen Polymeren und auch andere verschiedene Arten von Polymeren. - In
2G ist eine schematische Querschnittsdarstellung der Formvorrichtung dargestellt, wie bereits in2E und2F dargestellt. Außerdem ist in2G dargestellt, wie das Oberwerkzeug5 abwärts bewegt wird, um in eine feste Verbindung mit dem Unterwerkzeug4 zu gelangen. Während dieser Operation wird das Formmedium9 komprimiert und verteilt, während es von den sich abwärts bewegenden zweiten Halbleiter-Chips8 und der Hauptoberfläche der zweiten Trägerschicht6 verschoben wird. Das Symbol ΔT zeigt an, dass zusätzlich eine vorbestimmte Wärmemenge dem Unterwerkzeug4 und dem Oberwerkzeug5 zugeführt werden kann. - In
2H ist eine Situation dargestellt, bei der sich das Oberwerkzeug5 in einer festen Verbindung mit dem Unterwerkzeug4 befindet und das Formmedium9 sich entlang der ganzen Länge der ersten Trägerschicht1 und der zweiten Trägerschicht6 verteilt hat und das Formmedium9 die ersten Halbleiter-Chips3 und die zweiten Halbleiter-Chips8 bedeckt hat und die Hauptoberflächen der ersten Trägerschicht1 und der zweiten Trägerschicht6 einander zugewandt sind. - Danach wird ein Härteprozess durchgeführt, um das Formmedium
9 zu härten, so dass es eine starre Materialschicht wird. In2I ist dargestellt, dass das Oberwerkzeug5 nach dem Härteprozess von dem Unterwerkzeug4 abgehoben wird. Bei weiteren Prozessen, die hier nicht dargestellt sind, wird die gehärtete Formschicht9 von dem Unterwerkzeug4 abgenommen, und die erste Trägerschicht1 und die zweite Trägerschicht6 werden von der gehärteten Formschicht9 mit den darin eingebetteten ersten Halbleiter-Chips3 und den zweiten Halbleiter-Chips8 delaminiert. - In
3A ist eine Querschnittsdarstellung einer Ausführungsform eines hergestellten Bauelements dargestellt. In3B –D sind Querschnittsdarstellungen von nicht erfindungsgemäßen Varianten von hergestellten Bauelementen in der Form von Halbleiter-Chipmodulen dargestellt. Alle diese Ausführungsformen veranschaulichen eine gehärtete Formmaterialschicht9 , erste Halbleiter-Chips3 und zweite Halbleiter-Chips8 . Bei allen diesen Ausführungsformen weisen die ersten Halbleiter-Chips3 und die zweiten Halbleiter-Chips8 jeweils eine Hauptoberfläche auf, wo Kontakt-Pads3A und8A angeordnet sind. Außerdem sind bei allen diesen Ausführungsformen die Hauptoberflächen der ersten Halbleiter-Chips3 bündig oder koplanar mit einer oberen Oberfläche der Formmaterialschicht9 und die Hauptoberflächen der zweiten Halbleiter-Chips8 bündig oder koplanar mit einer unteren Oberfläche der Formmaterialschicht9 . -
3A veranschaulicht eine Ausführungsform, bei der die ersten Halbleiter-Chips3 und die zweiten Halbleiter-Chips8 erfindungsgemäß abwechselnd Seite an Seite platziert sind. Bei dieser Ausführungsform kann die Formmaterialschicht9 relativ dünn sein, da in jeder seitlichen Position der Formmaterialschicht9 höchstens nur ein Halbleiter-Chip vorliegt, das heißt entweder ein erster Halbleiter-Chip3 oder ein zweiter Halbleiter-Chip8 . - In
3B ist eine nicht erfindungsgemäße Variante dargestellt, bei der die ersten Halbleiter-Chips3 und die zweiten Halbleiter-Chips8 jeweils einander gegenüber platziert sind. Bei dieser Ausführungsform ist die Formmaterialschicht9 relativ dick, da es seitliche Positionen der Formmaterialschicht9 gibt, bei denen zwei Halbleiter-Chips, nämlich einer der ersten Halbleiter-Chips3 und einer der zweiten Halbleiter-Chips8 , direkt übereinander gestapelt sind. - Bei den Ausführungsformen von
3A , B ist die Anzahl der ersten Halbleiter-Chips3 gleich der Anzahl der zweiten Halbleiter-Chips8 . In3C ist eine Variante dargestellt, bei der die Anzahl der ersten Halbleiter-Chips3 von der Anzahl der zweiten Halbleiter-Chips8_1 ,8_2 verschieden Ist. Bei einer Ausführungsform, in der Ausführungsform wie in3C dargestellt, beträgt die Anzahl der zweiten Halbleiter-Chips8_1 ,8_2 das Doppelte der Anzahl der ersten Halbleiter-Chips3 . Insbesondere sind bei der Ausführungsform von3C über jedem einzelnen der ersten Halbleiter-Chips3 zwei zweite Halbleiter-Chips8_1 ,8_2 platziert. - In
3D ist eine Variante eines Halbleiter-Chipmoduls ähnlich der Variante dargestellt, wie sie in3C dargestellt ist. Bei der Variante von3D weisen die zwei Halbleiter-Chips8_1 ,8_2 , die über einem ersten Halbleiter-Chip3 platziert sind, eine unterschiedliche vertikale Erstreckung auf. -
4 veranschaulicht ein Flussdiagramm einer weiteren Ausführungsform eines Verfahrens zum Herstellen mindestens eines Bauelements. Das Verfahren beinhaltet das Bereitstellen mindestens eines Halbleiter-Chips (s1), das Bereitstellen mindestens eines Elements (s2), das Aufbringen einer Materialschicht auf dem mindestens einen Halbleiter-Chip und auf dem mindestens einen Element, wobei die Materialschicht eine erste Oberfläche und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche enthält, wobei die erste Oberfläche der Materialschicht koplanar mit einer Oberfläche des mindestens einen Halbleiter-Chips ist und die zweite Oberfläche der Materialschicht koplanar mit einer Oberfläche des mindestens einen Elements (s3) ist. - In
5A –F sind Querschnittsdarstellungen von Zwischenprodukten und Bauelementen dargestellt, um eine in1 ,2A –I,3A und4 dargestellte weitere Ausführungsform darzustellen. - In
5A ist ein Bauelement in Form eines Halbleiter-Chipmoduls20 dargestellt, hergestellt gemäß dem Verfahren wie in einer der Ausführungsformen von1 ,2 ,3A oder4 dargestellt. Nachfolgend ist in5B bis F nur ein Teil des Halbleiter-Chipmoduls20 im Querschnitt dargestellt, wobei der Teil ein Halbleiter-Chipbaustein werden soll, der im späteren Prozess aus dem Halbleiter-Chipmodul20 herausgeschnitten werden soll. Für die ersten Verarbeitungsschritte kann das Halbleiter-Chipmodul20 mit einer Klebefolie21 bedeckt werden, um eine Seite des Halbleiter-Chipmoduls20 zu schützen, die nicht verarbeitet wird. Das Halbleiter-Chipmodul20 enthält eine Formschicht29 , erste Halbleiter-Chips23 und zweite Halbleiter-Chips28 , wobei nicht erfindungsgemäß jeder einzelne der ersten Halbleiter-Chips23 direkt gegenüber von einem der zweiten Halbleiter-Chips28 platziert ist. Die ersten Halbleiter-Chips23 enthalten jeweils zwei erste Kontakt-Pads23A und die zweiten Halbleiter-Chips28 jeweils zweite Kontakt-Pads28A . - In
5B –F sind Prozesse zum Aufbringen mehrerer Kontaktelemente auf einer Seite der Formmaterialschicht29 bzw. zum Verbinden der Kontaktelemente mit ausgewählten einzelnen der ersten oder zweiten Kontakt-Pads23A und28A dargestellt. - In
5B , C ist ein erster Prozess dargestellt, bei dem elektrische Durchkontaktverbindungen durch die Materialschicht29 ausgebildet sind. Gemäß5B sind Durchgangslöcher29A durch Laserbohren in der Materialschicht29 ausgebildet. Die Durchgangslöcher29A reichen von der unteren Oberfläche zu der oberen Oberfläche der Materialschicht29 . Gemäß5C werden die Durchgangslöcher29A mit einem elektrisch leitenden Material gefüllt, wodurch elektrische Durchkontaktverbindungen29B gebildet werden. Dies kann beispielsweise durch einen Plattierungsprozess und/oder einen Sputterprozess erfolgen. Alternativ kann ein Druckprozess angewendet werden. Als eine weitere Möglichkeit kann leitende Tinte in die Durchgangslöcher29A eingefüllt werden. - Die elektrischen Durchkontaktverbindungen können auch platziert werden, bevor die Formmaterialschicht
5 zwischen den Halbleiter-Chips23 und28 aufgebracht wird. Deshalb können leitende Pfosten aus Polymer oder Metall (z. B. Kupfer), Lötkugeln oder Säulen oder anderes leitendes Material zwischen den Halbleiter-Chips23 und28 platziert werden, indem sie beispielsweise vor dem Formen mit einer der Trägerschichten1 oder6 verbunden werden. Die Durchkontaktverbindungen werden dann zusammen mit den Halbleiter-Chips23 und28 in die Formmasse eingebettet. Durch Zurückschleifen kann die Oberseite der Durchkontaktverbindungen von Formmaterial gereinigt und exponiert werden und kann dann als Durchkontaktverbindungen zwischen auf beiden Seiten der Formmaterialschicht5 angeordneten Halbleiter-Chips verwendet werden. - Gemäß
5D werden dielektrische Schichten24 und25 dann auf der unteren Oberfläche bzw. der oberen Oberfläche der Materialschicht29 abgeschieden. Die dielektrischen Schichten24 und25 können unter Verwendung einer Aufschleudertechnik auf der unteren und oberen Oberfläche der Formschicht29 abgeschieden werden. In den dielektrischen Schichten24 und25 werden Öffnungen an den Kontakt-Pads23A und28A und den elektrischen Durchkontaktverbindungen28B ausgebildet. - In
5E ist die Struktur nach einem Prozess dargestellt, bei dem die Öffnungen in den dielektrischen Schichten24 und25 mit einem elektrisch leitenden Material gefüllt werden. Auf der unteren Oberfläche der Materialschicht29 ist eine Umverteilungsschicht27 abgeschieden worden, wobei die Umverteilungsschicht27 aus Umverteilungs-Pads27A , B besteht. Jeder einzelne der Umverteilungs-Pads27A , B ist mit jeweils einem der Kontakt-Pads23A des ersten Halbleiter-Chips23 verbunden. Die Umverteilungspads27A , B dienen dem Zweck, den Flächeninhalt jeweils der Kontakt-Pads28A umzuverteilen, so dass ein externes Kontaktelement30 angeschlossen werden kann, wie später dargestellt wird. In5E wird auch dargestellt, dass die Umverteilungs-Pads27A , B durch die elektrischen Durchkontaktverbindungen29B und Brückenschichten31 mit den zweiten Kontakt-Pads28A des zweiten Halbleiter-Chips28 verbunden sind. Diese Form von Darstellung ist nur aus Gründen der Vereinfachung. Tatsächlich würden die ersten Kontakt-Pads23A an Umverteilungs-Pads angeschlossen werden müssen, wie im Prinzip dargestellt, würden aber mit anderen Umverteilungs-Pads der Umverteilungsschicht27 verbunden werden. - In
5F ist die Struktur nach dem Aufbringen einer Lötstopschicht oder einer Lötlackschicht32 dargestellt. Nach dem Aufbringen der Lötstopschicht32 werden Öffnungen in der Lötstopschicht32 ausgebildet, um Öffnungen zu den Umverteilungs-Pads27A ,27B herzustellen. Danach werden Lötkugeln33 in die Öffnungen der Lötstopschicht32 eingefüllt. - Es ist anzumerken, dass die anderen Sektionen des Halbleiter-Chipmoduls von
5A auf ähnliche Weise wie oben beschrieben hergestellt werden. In dem letzten Prozess wird das Halbleiter-Chipmodul20 in mehrere Halbleiter-Chipbausteine vereinzelt, wie die, die in5F dargestellt sind. -
6 veranschaulicht ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleiter-Chipbaugruppe. Das Verfahren beinhaltet das Bereitstellen eines ersten Halbleiter-Chips und eines zweiten Halbleiter-Chips (s1) und das Anbringen des ersten Halbleiter-Chips an dem zweiten Halbleiter-Chip unter Verwendung einer Haftschicht (s2). - In
7A , B ist eine weitere Ausführungsform zum Herstellen einer Halbleiter-Chipbaugruppe dargestellt.7A veranschaulicht Querschnittsdarstellungen eines ersten Halbleiter-Chips40 , einer Klebeschicht41 bzw. eines zweiten Halbleiter-Chips42 . Der erste Halbleiter-Chip40 enthält Kontakt-Pads40A an einer oberen Oberfläche davon. Die Klebeschicht41 ist auf eine untere Oberfläche des ersten Halbleiter-Chips40 aufgebracht. Der zweite Halbleiter-Chip42 enthält auch Kontakt-Pads42A an einer oberen Oberfläche davon. Die Kontakt-Pads42A befinden sich außerhalb eines mittleren Gebiets42_1 der oberen Oberfläche des zweiten Halbleiter-Chips42 , so dass der erste Halbleiter-Chip40 und die auf der unteren Oberfläche des ersten Halbleiter-Chips40 aufgebrachte Klebeschicht41 an der oberen Oberfläche des zweiten Halbleiter-Chips42 innerhalb des mittleren Gebiets42_1 angebracht werden können. -
7B veranschaulicht die hergestellte Halbleiter-Chipbaugruppe50 . -
8 veranschaulicht eine Querschnittsdarstellung eines beispielsweise gemäß einer oder mehrerer der Ausführungsformen wie oben in Verbindung mit1 ,2 ,3A ,4 bis7 oder einem oder mehreren, in diesen Ausführungsformen offenbarten Merkmalen hergestellten Halbleiter-Chipbausteins. Außerdem enthält der Halbleiter-Chipbaustein60 wie in8 dargestellt zwei Halbleiter-Chipbaugruppen wie gemäß6 und7 hergestellt. Die beiden Halbleiter-Chipbaugruppen sind als51 und52 bezeichnet. Eine erste Halbleiter-Chipbaugruppe51 enthält einen ersten Halbleiter-Chip51_2 und einen zweiten Halbleiter-Chip51_1 . Eine zweite Halbleiter-Chipbaugruppe52 enthält ebenfalls einen ersten Halbleiter-Chip52_2 und einen zweiten Halbleiter-Chip52_1 . - Das Halbleiter-Chipmodul
60 enthält eine Materialschicht69 , in der die beiden Halbleiter-Chipbaugruppen51 und52 derart eingebettet sind, dass die Oberflächen der jeweiligen kleineren Halbleiter-Chips51_2 und52_2 bündig oder koplanar jeweils mit einer der Oberflächen der Materialschicht69 sind. Die Kontakt-Pads der Halbleiter-Chips sind über Brücken-Pads oder Umverteilungs-Pads an Kontaktelemente63 angeschlossen, die so aufgebracht sind, wie in Verbindung mit5F erläutert wurde. -
9A –F veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zusammen mit einer Prozessanlage zum Veranschaulichen einer nicht erfindungsgemäßen Variante zum Herstellen mindestens eines Bauelements. - Gemäß dieser Ausführungsform werden Halbleiter-Chips
3 auf die gleiche Weise wie bei der Ausführungsform nach2A –I auf einem ersten Formelement4 angebracht, wobei das erste Formelement4 ein unteres Formwerkzeug einer Formvorrichtung sein kann. Gemäß dieser Ausführungsform jedoch werden elektrische Kontaktelemente18 auf dem zweiten Formelement5 angebracht. Die elektrischen Kontaktelemente18 können aus einem beliebigen elektrisch leitenden Material wie etwa beispielsweise Metall (z. B. Kupfer) oder Polymermaterial hergestellt sein. Sie können die Form von Pfosten, Lötkugeln oder Säulen oder irgendeine andere Form von Erhöhungen aufweisen. - Gemäß
9A ist eine Konfiguration ähnlich der in2F dargestellt. Die Halbleiter-Chips3 sind auf einer ersten Trägerschicht1 aufgebracht, die ihrerseits auf das untere Formwerkzeug4 der Formvorrichtung aufgebracht ist. Die elektrischen Kontaktelemente18 sind auf einer zweiten Trägerschicht16 aufgebracht, die ihrerseits auf dem oberen Formwerkzeug5 der Formvorrichtung aufgebracht ist. Die zweite Trägerschicht16 kann aus später zu erläuternden Gründen aus einem elektrisch leitenden Material hergestellt sein. Sie kann jedoch auch aus irgendeinem anderen Material wie die Trägerschicht6 der Ausführungsform von2A –I hergestellt sein. - Nach
9B ist eine Konfiguration ähnlich der in2I dargestellt. Das Formmaterial9 wurde entlang des Bauelements verteilt und das obere Formwerkzeug5 wurde bereits entfernt. - Gemäß
9B wurden das untere Formwerkzeug4 und die erste Trägerschicht1 entfernt. - Nach
9D wurden Durchgangslöcher9A in der Formmaterialschicht9 ausgebildet. Die Durchgangslöcher9A können beispielsweise durch Laserbohren ausgebildet werden. - Nach
9E sind die Durchgangslöcher9A mit einem elektrisch leitenden Material gefüllt worden, um Durchgangsleiter9B auszubilden. Dies kann beispielsweise durch einen Plattierungsprozess erfolgen, wobei die elektrisch leitende zweite Trägerschicht6 als eine Elektrode verwendet werden kann. Jedoch können die Durchgangslöcher9A auch durch andere Mittel gefüllt werden. Beispielsweise können die Durchgangslöcher9A auch mit leitender Tinte gefüllt werden, um die Durchgangsleiter9B zu bilden, wobei dann die zweite Trägerschicht6 keine elektrisch leitende Schicht zu sein braucht. - Nach
9F wurde die zweite Trägerschicht16 entfernt. Nachfolgend kann ein Standardprozess zum Herstellen einer Umverteilungsschicht durchgeführt werden. Bei einer Ausführungsform können auf der unteren Oberfläche des Formmaterials9 die Kontakt-Pads3A des Halbleiter-Chips3 jeweils mit dem unteren Abschnitt der Durchgangsleiter9B verbunden werden. Auf der oberen Oberfläche der Formmaterialschicht9 kann eine Umverteilungsschicht einschließlich Umverteilungs-Pads und -Bahnen ausgebildet sein und diese Umverteilungs-Pads oder -Bahnen können beispielsweise an Lötkugeln angeschlossen sein. Wenn die zweite Trägerschicht16 eine elektrisch leitende Schicht ist, braucht alternativ die zweite Trägerschicht16 möglicherweise nicht zwischen den Zuständen von9E und9F beseitigt zu werden, und stattdessen kann die zweite Trägerschicht16 zur Umverteilungsschicht gemacht werden. -
10A , B veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zusammen mit Prozessanlagen zum Darstellen einer weiteren Ausführungsform zum Herstellen mindestens eines Bauelements. - Gemäß dieser Ausführungsform werden Halbleiter-Chips
3 auf die gleiche Weise wie in der Ausführungsform gemäß2A –I auf einem ersten Formelement4 aufgebracht, wobei das erste Formelement4 ein unteres Formwerkzeug einer Formvorrichtung sein kann. Gemäß dieser Ausführungsform werden jedoch elektrische Kontaktelemente38 auf dem zweiten Formelement5 aufgebracht. Die elektrischen Kontaktelemente38 sind im Vergleich zu den elektrischen Kontaktelementen18 wie von der Ausführungsform von9A –F relativ lange Kontaktelemente. - Gemäß
10A ist eine Konfiguration ähnlich der in2F dargestellt. Die Halbleiter-Chips3 werden auf einer ersten Trägerschicht1 aufgebracht, die ihrerseits auf dem unteren Formwerkzeug4 der Formvorrichtung aufgebracht ist. Die elektrischen Kontaktelemente38 können auf eine zweite Trägerschicht6 aufgebracht werden, die ihrerseits auf dem oberen Formwerkzeug5 der Formvorrichtung aufgebracht ist. Die elektrischen Kontaktelemente38 können aus einem beliebigen elektrisch leitenden Material wie etwa beispielsweise Metall (z. B. Kupfer) oder Polymermaterial hergestellt sein. Sie können die Form von Pfosten, Lötkugeln oder Säulen oder irgendeine andere Form von Erhöhungen aufweisen. - Gemäß
10B wurde die obere Werkzeugform5 entfernt. Die zweite Trägerschicht kann wie mit der Ausführungsform gemäß9A –F entfernt werden. Wenn jedoch die zweite Trägerschicht6 eine elektrisch leitende Schicht ist, braucht jedoch alternativ möglicherweise die zweite Trägerschicht6 nach dem Zustand von10B nicht entfernt zu werden, und stattdessen kann die zweite Trägerschicht6 zur Umverteilungsschicht gemacht werden. - Die elektrischen Kontaktelemente
38 sind so dargestellt, dass sie nicht vollständig durch die Formmaterialschicht9 reichen, so dass, um sie jeweils mit den Kontakt-Pads3A zu verbinden, auf die elektrischen Kontaktelemente38 ausgerichtete Öffnungen in der Formmaterialschicht9 ausgebildet werden müssen. Die elektrischen Kontaktelemente38 können jedoch auch eine Länge entsprechend der Dicke der Formmaterialschicht9 aufweisen, so dass sie durch die Formmaterialschicht9 reichen. - Die
11A –C veranschaulichen schematische Querschnittsdarstellungen von Zwischenprodukten und Bauelementen zum Veranschaulichen einer nicht erfindungsgemäßen Variante zum Herstellen mindestens eines Bauelements. - Gemäß dieser Ausführungsform werden die Halbleiter-Chips
3 auf die gleiche Weise wie bei der Ausführungsform gemäß2A –I auf einem ersten Formelement4 aufgebracht, wobei das erste Formelement4 ein unteres Formwerkzeug einer Formvorrichtung sein kann. Gemäß dieser Ausführungsform jedoch wird eine elektrisch leitende Schicht48 auf dem zweiten Formelement5 aufgebracht. Außerdem kann die elektrisch leitende Schicht48 auf einer zweiten Trägerschicht6 wie etwa der in vorausgegangenen Ausführungsformen dargestellten aufgebracht worden sein. - Gemäß
11A sind das obere und untere Formwerkzeug4 und5 bereits entfernt worden und möglicherweise sind auch die erste und zweite Trägerschicht1 und6 entfernt worden. - Gemäß
11B sind Durchgangslöcher9A in der Formmaterialschicht9 ausgebildet, wie oben beschrieben wurde. - Gemäß
11C ist die elektrisch leitende Schicht48 so ausgebildet, dass sie eine Umverteilungsschicht mit Umverteilungs-Pads oder -Bahnen48A aufweist, von denen mindestens einige über den Durchgangslöchern9A liegen. Zuvor kann die elektrisch leitende Schicht48 beispielsweise durch Rückätzen verdünnt werden. Vor und nach dem Verarbeiten der elektrisch leitenden Schicht48 , damit sie eine Umverteilungsschicht wird, können die Durchgangslöcher9A mit einem elektrisch leitenden Material gefüllt werden, wie oben erläutert wurde.
Claims (5)
- Verfahren zum Herstellen mindestens eines Bauelements, umfassend: Aufbringen mindestens eines Halbleiter-Chips (
3 ,23 ) auf einem ersten Formelement (4 ), wobei der Halbleiter-Chip (3 ,23 ) eine erste Dicke aufweist; Aufbringen mindestens eines Elements (8 ,38 ) auf einem zweiten Formelement, wobei das Element eine zweite Dicke aufweist und Aufbringen eines Materials auf dem mindestens einen Halbleiter-Chip (3 ,23 ) und auf dem mindestens einen Element (8 ,38 ), weiterhin umfassend: Aufbringen des Materials auf den mindestens einen Halbleiter-Chip (3 ,23 ) und auf dem mindestens einen Element (8 ,38 ) durch Einleiten des Materials in einen durch das erste Formelement und das zweite Formelement gebildeten Hohlraum, wobei der mindestens eine Halbleiter-Chip (3 ,23 ) und das mindestens eine Element (8 ,38 ) abwechselnd Seite an Seite in dem Material platziert sind und eine Dicke des Bauelements kleiner ist als eine Summe der ersten und zweiten Dicke. - Verfahren nach Anspruch 1, wobei das Element aus einer Gruppe ist bestehend aus einem weiteren Halbleiter-Chip, einem Durchkontaktelement, einem Widerstand oder einer Spule.
- Verfahren nach Anspruch 1, wobei das Aufbringen eines Materials das Spritzpressen oder Formpressen umfasst.
- Verfahren nach Anspruch 1, weiterhin umfassend: Aufbringen des Materials auf dem mindestens einen Halbleiter-Chip und auf dem mindestens einen Element durch Pressen des Materials zwischen das erste Formelement und das zweite Formelement.
- Verfahren nach Anspruch 1, wobei das Material eine erste Oberfläche und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche bildet, wobei die erste Oberfläche des Materials koplanar mit einer Oberfläche des mindestens einen Halbleiter-Chips ist und die zweite Oberfläche des Materials koplanar mit einer Oberfläche des mindestens einen Elements ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/869,211 US7834464B2 (en) | 2007-10-09 | 2007-10-09 | Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device |
US11/869,211 | 2007-10-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008050972A1 DE102008050972A1 (de) | 2009-04-23 |
DE102008050972B4 true DE102008050972B4 (de) | 2016-08-04 |
Family
ID=40459181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008050972.8A Expired - Fee Related DE102008050972B4 (de) | 2007-10-09 | 2008-10-09 | Verfahren zum Herstellen eines Bauelements |
Country Status (3)
Country | Link |
---|---|
US (3) | US7834464B2 (de) |
CN (2) | CN103107167B (de) |
DE (1) | DE102008050972B4 (de) |
Families Citing this family (118)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101053079A (zh) | 2004-11-03 | 2007-10-10 | 德塞拉股份有限公司 | 堆叠式封装的改进 |
US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
US7569422B2 (en) * | 2006-08-11 | 2009-08-04 | Megica Corporation | Chip package and method for fabricating the same |
TW200836315A (en) * | 2007-02-16 | 2008-09-01 | Richtek Techohnology Corp | Electronic package structure and method thereof |
US7834464B2 (en) | 2007-10-09 | 2010-11-16 | Infineon Technologies Ag | Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device |
US7888184B2 (en) * | 2008-06-20 | 2011-02-15 | Stats Chippac Ltd. | Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof |
KR100997199B1 (ko) * | 2008-07-21 | 2010-11-29 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판 제조방법 |
US8354304B2 (en) * | 2008-12-05 | 2013-01-15 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant |
KR101015651B1 (ko) * | 2008-12-05 | 2011-02-22 | 삼성전기주식회사 | 칩 내장 인쇄회로기판 및 그 제조방법 |
US8110920B2 (en) * | 2009-06-05 | 2012-02-07 | Intel Corporation | In-package microelectronic apparatus, and methods of using same |
TWI405306B (zh) | 2009-07-23 | 2013-08-11 | Advanced Semiconductor Eng | 半導體封裝件、其製造方法及重佈晶片封膠體 |
TWI528514B (zh) * | 2009-08-20 | 2016-04-01 | 精材科技股份有限公司 | 晶片封裝體及其製造方法 |
US8169058B2 (en) * | 2009-08-21 | 2012-05-01 | Stats Chippac, Ltd. | Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars |
US8383457B2 (en) | 2010-09-03 | 2013-02-26 | Stats Chippac, Ltd. | Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect |
USRE48111E1 (en) | 2009-08-21 | 2020-07-21 | JCET Semiconductor (Shaoxing) Co. Ltd. | Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect |
US20110084372A1 (en) | 2009-10-14 | 2011-04-14 | Advanced Semiconductor Engineering, Inc. | Package carrier, semiconductor package, and process for fabricating same |
KR20110054348A (ko) * | 2009-11-17 | 2011-05-25 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판 및 그 제조방법 |
US8378466B2 (en) | 2009-11-19 | 2013-02-19 | Advanced Semiconductor Engineering, Inc. | Wafer-level semiconductor device packages with electromagnetic interference shielding |
TWI408785B (zh) | 2009-12-31 | 2013-09-11 | Advanced Semiconductor Eng | 半導體封裝結構 |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
US8372689B2 (en) | 2010-01-21 | 2013-02-12 | Advanced Semiconductor Engineering, Inc. | Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof |
US8138014B2 (en) * | 2010-01-29 | 2012-03-20 | Stats Chippac, Ltd. | Method of forming thin profile WLCSP with vertical interconnect over package footprint |
US8320134B2 (en) | 2010-02-05 | 2012-11-27 | Advanced Semiconductor Engineering, Inc. | Embedded component substrate and manufacturing methods thereof |
TWI419283B (zh) | 2010-02-10 | 2013-12-11 | Advanced Semiconductor Eng | 封裝結構 |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
US8278746B2 (en) * | 2010-04-02 | 2012-10-02 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages including connecting elements |
US8624374B2 (en) | 2010-04-02 | 2014-01-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof |
KR20120005341A (ko) * | 2010-07-08 | 2012-01-16 | 주식회사 하이닉스반도체 | 반도체 칩 및 패키지 |
US8618620B2 (en) * | 2010-07-13 | 2013-12-31 | Infineon Technologies Ag | Pressure sensor package systems and methods |
US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US8598709B2 (en) * | 2010-08-31 | 2013-12-03 | Infineon Technologies Ag | Method and system for routing electrical connections of semiconductor chips |
US8354297B2 (en) | 2010-09-03 | 2013-01-15 | Stats Chippac, Ltd. | Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die |
KR101207273B1 (ko) | 2010-09-03 | 2012-12-03 | 에스케이하이닉스 주식회사 | 임베디드 패키지 및 그 형성방법 |
TWI492349B (zh) * | 2010-09-09 | 2015-07-11 | 矽品精密工業股份有限公司 | 晶片尺寸封裝件及其製法 |
US8263435B2 (en) | 2010-10-28 | 2012-09-11 | Stats Chippac, Ltd. | Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias |
TWI451546B (zh) | 2010-10-29 | 2014-09-01 | Advanced Semiconductor Eng | 堆疊式封裝結構、其封裝結構及封裝結構之製造方法 |
US8941222B2 (en) | 2010-11-11 | 2015-01-27 | Advanced Semiconductor Engineering Inc. | Wafer level semiconductor package and manufacturing methods thereof |
US9406658B2 (en) | 2010-12-17 | 2016-08-02 | Advanced Semiconductor Engineering, Inc. | Embedded component device and manufacturing methods thereof |
US9171792B2 (en) | 2011-02-28 | 2015-10-27 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages having a side-by-side device arrangement and stacking functionality |
DE102011016159B3 (de) * | 2011-04-05 | 2012-10-18 | Micronas Gmbh | Anordnung aus einem integrierten passiven Bauelement und einem auf einem Metallträger angeordneten Halbleiterkörper |
US8461691B2 (en) * | 2011-04-29 | 2013-06-11 | Infineon Technologies Ag | Chip-packaging module for a chip and a method for forming a chip-packaging module |
KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
DE102011100487A1 (de) | 2011-05-04 | 2012-11-08 | Micronas Gmbh | Integriertes passives Bauelement |
DE102011100485B4 (de) | 2011-05-04 | 2016-04-28 | Micronas Gmbh | Integriertes passives Bauelement sowie dessen Verwendung |
WO2013035655A1 (ja) * | 2011-09-09 | 2013-03-14 | 株式会社村田製作所 | モジュール基板 |
US8836136B2 (en) | 2011-10-17 | 2014-09-16 | Invensas Corporation | Package-on-package assembly with wire bond vias |
US8922013B2 (en) * | 2011-11-08 | 2014-12-30 | Stmicroelectronics Pte Ltd. | Through via package |
US20130154106A1 (en) * | 2011-12-14 | 2013-06-20 | Broadcom Corporation | Stacked Packaging Using Reconstituted Wafers |
US8513795B2 (en) * | 2011-12-27 | 2013-08-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | 3D IC configuration with contactless communication |
TWI489600B (zh) * | 2011-12-28 | 2015-06-21 | Xintec Inc | 半導體堆疊結構及其製法 |
US9548251B2 (en) | 2012-01-12 | 2017-01-17 | Broadcom Corporation | Semiconductor interposer having a cavity for intra-interposer die |
US20130187284A1 (en) | 2012-01-24 | 2013-07-25 | Broadcom Corporation | Low Cost and High Performance Flip Chip Package |
US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
US8558395B2 (en) | 2012-02-21 | 2013-10-15 | Broadcom Corporation | Organic interface substrate having interposer with through-semiconductor vias |
US8587132B2 (en) | 2012-02-21 | 2013-11-19 | Broadcom Corporation | Semiconductor package including an organic substrate and interposer having through-semiconductor vias |
US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
US8872321B2 (en) | 2012-02-24 | 2014-10-28 | Broadcom Corporation | Semiconductor packages with integrated heat spreaders |
US8749072B2 (en) | 2012-02-24 | 2014-06-10 | Broadcom Corporation | Semiconductor package with integrated selectively conductive film interposer |
US9275976B2 (en) | 2012-02-24 | 2016-03-01 | Broadcom Corporation | System-in-package with integrated socket |
US8928128B2 (en) | 2012-02-27 | 2015-01-06 | Broadcom Corporation | Semiconductor package with integrated electromagnetic shielding |
US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
US20130337614A1 (en) * | 2012-06-14 | 2013-12-19 | Infineon Technologies Ag | Methods for manufacturing a chip package, a method for manufacturing a wafer level package, and a compression apparatus |
US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
US8860202B2 (en) * | 2012-08-29 | 2014-10-14 | Macronix International Co., Ltd. | Chip stack structure and manufacturing method thereof |
US8921994B2 (en) | 2012-09-14 | 2014-12-30 | Freescale Semiconductor, Inc. | Thermally enhanced package with lid heat spreader |
US9159643B2 (en) * | 2012-09-14 | 2015-10-13 | Freescale Semiconductor, Inc. | Matrix lid heatspreader for flip chip package |
US9496211B2 (en) * | 2012-11-21 | 2016-11-15 | Intel Corporation | Logic die and other components embedded in build-up layers |
US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
US9455160B2 (en) | 2013-01-14 | 2016-09-27 | Infineon Technologies Ag | Method for fabricating a semiconductor chip panel |
US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
TWI517328B (zh) * | 2013-03-07 | 2016-01-11 | 矽品精密工業股份有限公司 | 半導體裝置 |
DE102013212928A1 (de) | 2013-07-03 | 2015-01-08 | Osram Opto Semiconductors Gmbh | Verfahren zum Herstellen eines optoelektronischen Bauelements |
US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
US9159701B2 (en) * | 2013-09-17 | 2015-10-13 | Infineon Technologies Ag | Method of manufacturing a chip package, chip package, method of manufacturing a chip assembly and chip assembly |
US9941229B2 (en) * | 2013-10-31 | 2018-04-10 | Infineon Technologies Ag | Device including semiconductor chips and method for producing such device |
CN103579016B (zh) * | 2013-11-04 | 2017-06-23 | 株洲南车时代电气股份有限公司 | 一种大电流碳化硅sbd/jbs功率芯片结构及其制造方法 |
US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
US9013013B1 (en) * | 2013-12-06 | 2015-04-21 | Infineon Technologies Ag | Pressure sensor package having a stacked die arrangement |
US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
US9362161B2 (en) * | 2014-03-20 | 2016-06-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming 3D dual side die embedded build-up semiconductor package |
US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
US9355963B2 (en) * | 2014-09-26 | 2016-05-31 | Qualcomm Incorporated | Semiconductor package interconnections and method of making the same |
CN105633027B (zh) * | 2014-11-05 | 2019-07-16 | 无锡超钰微电子有限公司 | 扇出晶圆级芯片封装结构及其制造方法 |
US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
DE102015102535B4 (de) * | 2015-02-23 | 2023-08-03 | Infineon Technologies Ag | Verbundsystem und Verfahren zum haftenden Verbinden eines hygroskopischen Materials |
US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
US20160282212A1 (en) * | 2015-03-25 | 2016-09-29 | Infineon Technologies Ag | Molded semiconductor package having enhanced local adhesion characteristics |
US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
US20190206833A1 (en) * | 2015-12-23 | 2019-07-04 | Intel IP Corporation | Eplb/ewlb based pop for hbm or customized package stack |
US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
DE102016101526A1 (de) * | 2016-01-28 | 2017-08-03 | Osram Opto Semiconductors Gmbh | Herstellung eines Multichip-Bauelements |
DE102016101887B4 (de) * | 2016-02-03 | 2019-01-17 | Infineon Technologies Ag | Verfahren zum Herstellen eines Package mit Befestigung eines Chipbefestigungsmediums an einem bereits gekapselten elektronischen Chip |
CN105848416B (zh) * | 2016-03-31 | 2019-04-26 | 华为技术有限公司 | 一种基板及移动终端 |
US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
WO2018105233A1 (ja) * | 2016-12-07 | 2018-06-14 | 株式会社村田製作所 | 電子部品及びその製造方法 |
US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
DE102017209249A1 (de) * | 2017-05-31 | 2018-12-06 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur herstellung eines packages und package |
EP3474639B1 (de) * | 2017-10-20 | 2021-07-14 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Einbettung einer komponente in einen komponententräger durch übertragung der komponente in einen bereits mit füllmaterial gefüllten hohlraum |
US10916529B2 (en) * | 2018-03-29 | 2021-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electronics card including multi-chip module |
US11133199B2 (en) * | 2019-08-14 | 2021-09-28 | Texas Instruments Incorporated | Mold heel crack problem reduction |
US11404394B2 (en) * | 2019-09-09 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure with integrated device integrated beneath the semiconductor chip |
CN112466863A (zh) | 2019-09-09 | 2021-03-09 | 台湾积体电路制造股份有限公司 | 封装结构及其形成方法 |
US11664300B2 (en) * | 2019-12-26 | 2023-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fan-out packages and methods of forming the same |
DE102021103369A1 (de) | 2021-02-12 | 2022-08-18 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Halbleitervorrichtung und verfahren zu dessen herstellung |
CN113451292A (zh) * | 2021-08-09 | 2021-09-28 | 华天科技(西安)有限公司 | 一种高集成2.5d封装结构及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
US20060183269A1 (en) * | 2003-07-28 | 2006-08-17 | Edward Fuergut | Method for producing a semiconductor component with a plastic housing and carrier plate for performing the method |
US20060278972A1 (en) * | 2005-06-01 | 2006-12-14 | Michael Bauer | Panel and semiconductor component having a composite board with semiconductor chips and plastic package molding compound and method for the production thereof |
US20070084628A1 (en) * | 2005-10-18 | 2007-04-19 | Chia-Wei Chang | Stack structure of carrier boards embedded with semiconductor components and method for fabricating the same |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241456A (en) * | 1990-07-02 | 1993-08-31 | General Electric Company | Compact high density interconnect structure |
CN1064780A (zh) | 1990-12-10 | 1992-09-30 | 黄迺欢 | 食用块菌的培养基和培养工艺 |
ID19376A (id) * | 1995-06-12 | 1998-07-09 | Matsushita Electric Ind Co Ltd | Paket unit semikonduktor, metode pemaketan unit semikonduktor, dan bahan pengkapsul untuk penggunaan dalam pemaketan unit semikonduktor (pecahan dari p-961658) |
KR100186309B1 (ko) | 1996-05-17 | 1999-03-20 | 문정환 | 적층형 버텀 리드 패키지 |
JP3512657B2 (ja) * | 1998-12-22 | 2004-03-31 | シャープ株式会社 | 半導体装置 |
JP2001077301A (ja) * | 1999-08-24 | 2001-03-23 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
US6271469B1 (en) * | 1999-11-12 | 2001-08-07 | Intel Corporation | Direct build-up layer on an encapsulated die package |
JP3503133B2 (ja) * | 1999-12-10 | 2004-03-02 | 日本電気株式会社 | 電子デバイス集合体と電子デバイスの接続方法 |
US6710454B1 (en) * | 2000-02-16 | 2004-03-23 | Micron Technology, Inc. | Adhesive layer for an electronic apparatus having multiple semiconductor devices |
US6437446B1 (en) * | 2000-03-16 | 2002-08-20 | Oki Electric Industry Co., Ltd. | Semiconductor device having first and second chips |
JP2002033441A (ja) * | 2000-07-14 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
JP2002076252A (ja) * | 2000-08-31 | 2002-03-15 | Nec Kyushu Ltd | 半導体装置 |
US20020175402A1 (en) * | 2001-05-23 | 2002-11-28 | Mccormack Mark Thomas | Structure and method of embedding components in multi-layer substrates |
TW550997B (en) * | 2001-10-18 | 2003-09-01 | Matsushita Electric Ind Co Ltd | Module with built-in components and the manufacturing method thereof |
TW523887B (en) * | 2001-11-15 | 2003-03-11 | Siliconware Precision Industries Co Ltd | Semiconductor packaged device and its manufacturing method |
US6750547B2 (en) * | 2001-12-26 | 2004-06-15 | Micron Technology, Inc. | Multi-substrate microelectronic packages and methods for manufacture |
TW200302685A (en) * | 2002-01-23 | 2003-08-01 | Matsushita Electric Ind Co Ltd | Circuit component built-in module and method of manufacturing the same |
US6680529B2 (en) * | 2002-02-15 | 2004-01-20 | Advanced Semiconductor Engineering, Inc. | Semiconductor build-up package |
US7061100B2 (en) * | 2002-04-03 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor built-in millimeter-wave band module |
US6964881B2 (en) * | 2002-08-27 | 2005-11-15 | Micron Technology, Inc. | Multi-chip wafer level system packages and methods of forming same |
JP2004140037A (ja) * | 2002-10-15 | 2004-05-13 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
KR100621991B1 (ko) * | 2003-01-03 | 2006-09-13 | 삼성전자주식회사 | 칩 스케일 적층 패키지 |
US7141874B2 (en) * | 2003-05-14 | 2006-11-28 | Matsushita Electric Industrial Co., Ltd. | Electronic component packaging structure and method for producing the same |
CN1577819A (zh) * | 2003-07-09 | 2005-02-09 | 松下电器产业株式会社 | 带内置电子部件的电路板及其制造方法 |
US7381593B2 (en) * | 2004-08-05 | 2008-06-03 | St Assembly Test Services Ltd. | Method and apparatus for stacked die packaging |
US7511968B2 (en) * | 2004-09-03 | 2009-03-31 | Entorian Technologies, Lp | Buffered thin module system and method |
US7324352B2 (en) * | 2004-09-03 | 2008-01-29 | Staktek Group L.P. | High capacity thin module system and method |
US7301242B2 (en) * | 2004-11-04 | 2007-11-27 | Tabula, Inc. | Programmable system in package |
JP2006165175A (ja) * | 2004-12-06 | 2006-06-22 | Alps Electric Co Ltd | 回路部品モジュールおよび電子回路装置並びに回路部品モジュールの製造方法 |
TWI263313B (en) * | 2005-08-15 | 2006-10-01 | Phoenix Prec Technology Corp | Stack structure of semiconductor component embedded in supporting board |
SG130055A1 (en) * | 2005-08-19 | 2007-03-20 | Micron Technology Inc | Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices |
DE102006001767B4 (de) * | 2006-01-12 | 2009-04-30 | Infineon Technologies Ag | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
DE102006012738A1 (de) * | 2006-03-17 | 2007-09-20 | Infineon Technologies Ag | Nutzen aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren und Moldform zur Herstellung desselben |
JP5598787B2 (ja) * | 2006-04-17 | 2014-10-01 | マイクロンメモリジャパン株式会社 | 積層型半導体装置の製造方法 |
US7504283B2 (en) * | 2006-12-18 | 2009-03-17 | Texas Instruments Incorporated | Stacked-flip-assembled semiconductor chips embedded in thin hybrid substrate |
US7642638B2 (en) * | 2006-12-22 | 2010-01-05 | United Test And Assembly Center Ltd. | Inverted lead frame in substrate |
JP4751351B2 (ja) * | 2007-02-20 | 2011-08-17 | 株式会社東芝 | 半導体装置とそれを用いた半導体モジュール |
JP2009044110A (ja) * | 2007-08-13 | 2009-02-26 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US7834464B2 (en) * | 2007-10-09 | 2010-11-16 | Infineon Technologies Ag | Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device |
JP2010262992A (ja) * | 2009-04-30 | 2010-11-18 | Sanyo Electric Co Ltd | 半導体モジュールおよび携帯機器 |
US8106499B2 (en) * | 2009-06-20 | 2012-01-31 | Stats Chippac Ltd. | Integrated circuit packaging system with a dual substrate package and method of manufacture thereof |
KR101096042B1 (ko) * | 2010-03-18 | 2011-12-19 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
-
2007
- 2007-10-09 US US11/869,211 patent/US7834464B2/en not_active Expired - Fee Related
-
2008
- 2008-10-08 CN CN201310052247.3A patent/CN103107167B/zh not_active Expired - Fee Related
- 2008-10-08 CN CN2008101661449A patent/CN101409241B/zh not_active Expired - Fee Related
- 2008-10-09 DE DE102008050972.8A patent/DE102008050972B4/de not_active Expired - Fee Related
-
2010
- 2010-10-07 US US12/899,642 patent/US8202763B2/en active Active
-
2012
- 2012-06-13 US US13/495,687 patent/US8604622B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5353498A (en) * | 1993-02-08 | 1994-10-11 | General Electric Company | Method for fabricating an integrated circuit module |
US20060183269A1 (en) * | 2003-07-28 | 2006-08-17 | Edward Fuergut | Method for producing a semiconductor component with a plastic housing and carrier plate for performing the method |
US20060278972A1 (en) * | 2005-06-01 | 2006-12-14 | Michael Bauer | Panel and semiconductor component having a composite board with semiconductor chips and plastic package molding compound and method for the production thereof |
US20070084628A1 (en) * | 2005-10-18 | 2007-04-19 | Chia-Wei Chang | Stack structure of carrier boards embedded with semiconductor components and method for fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
US20120256315A1 (en) | 2012-10-11 |
CN101409241A (zh) | 2009-04-15 |
CN103107167B (zh) | 2016-11-09 |
US20110024906A1 (en) | 2011-02-03 |
US8202763B2 (en) | 2012-06-19 |
DE102008050972A1 (de) | 2009-04-23 |
US20090091022A1 (en) | 2009-04-09 |
US7834464B2 (en) | 2010-11-16 |
US8604622B2 (en) | 2013-12-10 |
CN103107167A (zh) | 2013-05-15 |
CN101409241B (zh) | 2013-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008050972B4 (de) | Verfahren zum Herstellen eines Bauelements | |
DE102008039388B4 (de) | Gestapelte Halbleiterchips und Herstellungsverfahren | |
DE102016101685B4 (de) | Verfahren zur herstellung eines integrierten fan-out-packages | |
DE102005043557B4 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite | |
DE102013113469B4 (de) | Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren | |
DE102008028072B4 (de) | Verfahren zum Herstellen von Halbleitervorrichtungen | |
DE102009044712B4 (de) | Halbleiter-Bauelement | |
DE102006037538B4 (de) | Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels | |
DE102008038175B4 (de) | Halbleiteranordnung und Verfahren zur Herstellung von Halbleiteranordnungen | |
DE102006005645B4 (de) | Stapelbarer Baustein, Bausteinstapel und Verfahren zu deren Herstellung | |
DE102009039226B4 (de) | Verfahren zum Herstellen eines Stacked-Die-Moduls | |
DE102009011975B4 (de) | Halbleiteranordnung mit einem lagestabilen überdeckten Element | |
DE102006062473A1 (de) | Halbleiterbauelement mit auf einem Substrat montiertem Chip | |
DE102006032073B4 (de) | Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte | |
DE102010036678A1 (de) | Multichip-Modul und Verfahren zu seiner Herstellung | |
DE102014103050B4 (de) | Halbleiter-Bauelement und Verfahren zu dessen Herstellung | |
DE102008045735A1 (de) | Gestapelte Halbleiterchips | |
DE102015121044A1 (de) | Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend | |
DE102004039906A1 (de) | Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen | |
DE102014101366B3 (de) | Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat | |
DE102010041129A1 (de) | Multifunktionssensor als PoP-mWLP | |
DE102010017768A1 (de) | Verfahren zum Herstellen eines Halbleiter-Bauelements | |
DE102013102230A1 (de) | Halbleiterpackages und Verfahren zu deren Ausbildung | |
DE102004009056A1 (de) | Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben | |
DE102013100339B4 (de) | Verfahren zur Herstellung eines elektronischen Bauelements und flexible Schichtstruktur |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021500000 Ipc: H01L0021560000 |
|
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R082 | Change of representative | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |