WO2013035655A1 - モジュール基板 - Google Patents

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WO2013035655A1
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insulating resin
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columnar connection
connection terminals
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水白　雅章
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株式会社村田製作所
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Definitions

  • the present invention relates to a module substrate in which a plurality of electronic components are mounted on one surface of a substrate and sealed with an insulating resin. In particular, not only the peripheral portion of the substrate but also between the mounted electronic components.
  • the present invention also relates to a module substrate on which a plurality of columnar connection terminals are arranged.
  • a circuit board using columnar posts as external electrodes is formed by forming a plurality of columnar posts on the peripheral edge of the substrate and exposing the columnar posts from the top surface of the insulating resin that seals the internal connection electrodes.
  • columnar conductive posts are arranged on the periphery of a wiring board on which a semiconductor chip is mounted, and a part of the conductive posts is exposed from a resin sealing part that seals the wiring board.
  • Patent Document 2 a plurality of pillar-shaped or rod-shaped internal connection electrodes are fixed to a peripheral portion of an organic substrate on which circuit elements are arranged so that the connecting plate faces upward, and resin sealing is performed so as to cover the connecting plate. Stop.
  • a method for manufacturing a semiconductor device in which the surface of a resin-sealed internal connection electrode is flattened by polishing or grinding until at least the connection plate is removed, and the internal connection electrode is exposed to be used as an external connection electrode. ing.
  • JP 2007-287762 A Japanese Patent No. 3960479 JP 2004-071961 A
  • Patent Document 3 discloses a method for manufacturing a composite module in which columnar posts are arranged at portions other than the peripheral portion of the substrate. However, it is merely interspersed in order to enhance the shielding effect, and the possibility that the thickness of the insulating resin is reduced in the vicinity of the center of the substrate where the columnar post does not exist is not solved.
  • the present invention has been made in view of such circumstances, and by arranging a plurality of columnar connection terminals not only at the peripheral portion of the substrate but also between a plurality of mounted electronic components, in the vicinity of the center of the substrate. It aims at providing the module substrate which can suppress the dent of the top
  • a module substrate according to the present invention has a module substrate in which a plurality of electronic components are mounted on one surface of the substrate and sealed with an insulating resin. It is arrange
  • a plurality of electronic components are mounted on one surface of the substrate and sealed with insulating resin.
  • a plurality of columnar connection terminals are arranged in the peripheral portion of the substrate and one or a plurality of small regions, and the one or a plurality of small regions are on the substrate excluding the peripheral portion of the substrate and mount a plurality of electronic components.
  • the position is not set. Thereby, the dent of the top
  • the dent on the top surface of the insulating resin can be suppressed in the vicinity of the center of the substrate, when mounting the module substrate on the mounting substrate, the flux resin does not collect on the top surface of the insulating resin. Occurrence can also be suppressed.
  • the small region is set between the plurality of electronic components.
  • the depression of the top surface of the insulating resin can be effectively suppressed, and the process of flattening the insulating resin is simplified, or Can be omitted.
  • the dent of the top surface of the insulating resin can be suppressed, when mounting the module substrate on the mounting substrate, the flux resin does not collect on the top surface of the insulating resin and suppresses the occurrence of air biting or the like. You can also.
  • the columnar connection terminals arranged in the small region have a distance between the electronic component having a low height and the columnar connection terminal closest to the electronic component, It is preferable that the electronic component is disposed so as to be shorter than the distance between the electronic component having a high height and the columnar connection terminal closest to the electronic component.
  • the columnar connection terminals arranged in the small area have a distance between the electronic component having a low height and the columnar connection terminal closest to the electronic component having a high height. It arrange
  • the distance between the electronic component with a low height and the columnar connection terminal closest to the electronic component is narrowed, so that the top surface of the insulating resin that is easy to dent in the vicinity of the electronic component with a low height is effectively flattened.
  • the depression of the top surface of the insulating resin can be suppressed near the center of the substrate, and the step of flattening the insulating resin can be simplified or omitted.
  • the small region is set at a position farthest from a columnar connection terminal arranged at a peripheral portion of the substrate.
  • the small region since the small region is set at a position farthest from the plurality of columnar connection terminals arranged on the peripheral edge of the substrate, it is separated from the columnar connection terminals arranged on the peripheral edge of the substrate.
  • the top surface of the insulating resin that is easy to dent can be effectively maintained flat, and as a result, the dent on the top surface of the insulating resin can be suppressed near the center of the substrate, and the process of flattening the insulating resin is simplified. Or can be omitted.
  • the substrate is rectangular, and the small area is set at a position including an intersection of diagonal lines of the substrate.
  • the substrate is rectangular and the small area is set at a position including the intersection of the diagonal lines of the substrate, the vicinity of the center of the substrate farthest from the columnar connection terminals arranged on the peripheral edge of the substrate
  • the top surface of the insulating resin which is easy to dent, can be effectively maintained flat, and as a result, the dent on the top surface of the insulating resin can be suppressed near the center of the substrate, simplifying the process of flattening the insulating resin. Or can be omitted.
  • a plurality of the columnar connection terminals are arranged in a cross shape in the small region.
  • the top surface of the insulating resin that tends to be dented in the peripheral portion of the plurality of columnar connection terminals is effectively maintained flat.
  • the depression of the top surface of the insulating resin can be suppressed near the center of the substrate, and the step of flattening the insulating resin can be simplified or omitted.
  • the plurality of columnar connection terminals are connected to a ground electrode.
  • the small region is set at a position adjacent to an electronic component whose operation varies due to heat.
  • the small region is set at a position adjacent to the electronic component whose operation fluctuates due to heat, heat dissipation can be improved, and malfunction of the electronic component due to heat can be prevented in advance. It becomes possible.
  • the top surface of the insulating resin is preferably flat.
  • the step of flattening the insulating resin can be simplified or omitted.
  • the flux resin is the top of the insulating resin. It is possible to suppress the occurrence of air biting and the like without accumulating on the surface.
  • the module substrate according to the present invention it is preferable that a plurality of the electronic components are mounted on the other surface of the substrate.
  • the mounting density of the electronic components can be increased, and the module substrate can be downsized.
  • the dent on the top surface of the insulating resin can be suppressed near the center of the substrate, and the step of flattening the insulating resin can be simplified or omitted.
  • the dent on the top surface of the insulating resin can be suppressed near the center of the substrate, when mounting the module substrate on the mounting substrate, the flux resin does not collect on the top surface of the insulating resin, Occurrence can also be suppressed.
  • FIG. 7 is a plan view and a cross-sectional view showing a configuration of a conventional module substrate.
  • FIG. 7A is a plan view of a conventional module substrate 1, and a plurality of columnar connection terminals 2 are arranged on the peripheral edge of the substrate 5.
  • FIG. 7B is a cross-sectional view of the conventional module substrate 1, and the height from one surface of the substrate 5 of the plurality of columnar connection terminals 2 is one of the substrates 5 of the electronic component (SMD) 4. It is designed to be higher than the height from the surface.
  • SMD electronic component
  • the top surface 6 of the insulating resin 3 can be kept flat in the vicinity of the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5.
  • the top surface 6 of the insulating resin 3 is recessed as the distance from the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5 is reduced, and as a result, the top surface 6 of the insulating resin 3 is recessed near the center of the substrate 5. .
  • FIG. 1 is a plan view and a cross-sectional view showing a configuration of a module substrate 1 according to an embodiment of the present invention.
  • FIG. 1A is a plan view of the module substrate 1 according to the embodiment of the present invention, in which a plurality of columnar connection terminals 2 are arranged on the peripheral edge of the substrate 5 and a small region near the center of the substrate 5.
  • a plurality of column-shaped connection terminals 7 are also arranged in 8.
  • the small area 8 is indicated by a boundary line for the sake of explanation, but the boundary line is a virtual line to the last.
  • FIG. 1B is a cross-sectional view of the module substrate 1 according to the embodiment of the present invention.
  • the height from one surface of the substrate 5 is an electronic component.
  • (SMD) 4 and 4 h are set to be higher than the height from one surface of the substrate 5.
  • the top surface 6 of the insulating resin 3 can be kept flat. That is, it is possible to suppress the depression of the top surface 6 of the insulating resin 3 even at a position away from the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5, for example, near the center of the substrate 5.
  • the top surface 6 of the insulating resin 3 can be maintained flat or nearly flat.
  • the process of planarizing the insulating resin 3 can be simplified or omitted. Moreover, since the dent of the top surface 6 of the insulating resin 3 can be suppressed near the center of the substrate 5, when the module substrate 1 is mounted on the mounting substrate, the flux resin may accumulate on the top surface 6 of the insulating resin 3. In addition, the occurrence of air biting or the like can be suppressed.
  • one small region 8 is set.
  • the plurality of small regions 8 in which the plurality of columnar connection terminals 7 are arranged can be set on the substrate 5 excluding the peripheral portion of the substrate 5 at positions where the electronic components 4 and 4h are not mounted. preferable.
  • FIG. 2 is a plan view showing another configuration of the module substrate 1 according to the embodiment of the present invention.
  • the positions where the electronic components 4, 4 h are not mounted for example, the electronic component 4 and the electronic component 4 h
  • the small region 8 can be set anywhere as long as it is between the electronic components 4, 4 h and the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5.
  • the depression of the top surface 6 of the insulating resin 3 can be effectively suppressed by setting the small region 8 between the adjacent electronic component 4 and the electronic component 4h.
  • the distance between the electronic component 4 having a low height and the columnar connection terminal 7 closest to the electronic component 4 (FIG. 3 ( b) shown in a) is shorter than the distance (a shown in FIG. 3A) between the electronic component 4h having a high height and the columnar connection terminal 7 closest to the electronic component 4h. It is preferable to arrange a plurality of columnar connection terminals 7. Since the distance between the electronic component 4 with a low height and the columnar connection terminal 7 that is closest to each other is narrowed, the top surface 6 of the insulating resin 3 that is easy to dent in the vicinity of the electronic component 4 with a low height is effective. This is because the dent of the top surface 6 of the insulating resin 3 can be suppressed as a result.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the module substrate 1 according to the embodiment of the present invention.
  • the solder 10 is printed on a desired surface electrode 9 among the surface electrodes 9 of the collective substrate 100 having a rectangular outer shape.
  • the collective substrate 100 is not particularly limited, such as an LTCC (Low Temperature Co-fired Ceramics) substrate or an organic substrate.
  • a ceramic slurry is coated on a PET film and then dried to produce a ceramic green sheet having a thickness of 10 to 200 ⁇ m.
  • a via hole having a diameter of about 0.1 mm is formed on the prepared ceramic green sheet from the PET film side by a mold, a laser, or the like.
  • an electrode paste kneaded with metal powder, resin and organic solvent mainly composed of silver or copper is filled in the via hole and dried. Then, an equivalent electrode paste is screen printed in a desired pattern on the ceramic green sheet and dried.
  • a plurality of ceramic green sheets are stacked and pressure-bonded at a pressure of 100-1500 kg / cm 2 and a temperature of 40-100 ° C.
  • the electrode paste is mainly composed of silver
  • the electrode paste is fired at about 850 ° C. in air, and when copper is the main component, it is fired at about 950 ° C. in a nitrogen atmosphere.
  • the collective substrate 100 is formed by depositing Au or the like by wet plating or the like.
  • a plurality of electronic components 4, 4 h are arranged on the surface electrode 9 on which the solder 10 is printed, and a plurality of columnar connection terminals 2 are attached to the module substrate 1. It arrange
  • the plurality of columnar connection terminals 7 are set on the substrate 5 excluding the peripheral edge of the substrate 5 when separated into the module substrate 1 and at positions where the plurality of electronic components 4, 4 h are not mounted. It is arranged in the small area 8.
  • the printed solder 10 is melted by using a reflow apparatus, and the arranged electronic components 4, 4 h and the plurality of columnar connection terminals 2, 7 are attached to the collective substrate 100. Join. Excess organic substances such as flux are removed using a wet-type cleaning device or a dry-type cleaning device.
  • a resin sheet (insulating resin) 3a is laminated.
  • the resin sheet 3a a resin sheet obtained by molding and semi-curing a composite resin on a PET film is used.
  • the composite resin is a composite material in which a thermosetting resin such as epoxy, phenol, or cyanate is mixed with an inorganic filler such as Al 2 O 3 , SiO 2 , or TiO 2 .
  • a desired thickness can be secured to the laminated resin sheet 3a by arranging a spacer having a desired thickness around the aggregate substrate 100. By putting the collective substrate 100 in this state into an oven and completely curing the resin sheet 3 a, the electronic components 4 and 4 h are sealed with the insulating resin 3.
  • the resin sheet 3a is laminated and cured only on one surface of the collective substrate 100.
  • One surface and the other surface may be laminated and cured separately, or both surfaces may be laminated and cured together.
  • the top surface 6 of the sealed insulating resin 3 is polished with a roller blade (not shown). Even when the heights of the plurality of columnar connection terminals 2 and 7 vary due to the difference in the joining state of the solder 10 or the like, the top surface 6 of the insulating resin 3 is polished as a result of polishing the top surface 6 of the insulating resin 3.
  • the cross-sectional shapes of the plurality of columnar connection terminals 2 and 7 exposed from the surface 6 are substantially the same. Therefore, the module substrate 1 can be reliably connected to the mounting substrate.
  • the collective substrate 100 is divided by a dicer or the like and separated into the module substrate 1.
  • a shield layer may be formed on the module substrate 1 that has been singulated using a conductive paste or the like.
  • the depression of the top surface 6 of the insulating resin 3 can be suppressed near the center of the substrate 5, and the process of flattening the insulating resin 3 can be simplified or omitted. Can do.
  • the dent of the top surface 6 of the insulating resin 3 can be suppressed near the center of the substrate 5, when the module substrate 1 is mounted on the mounting substrate, the flux resin may accumulate on the top surface 6 of the insulating resin 3.
  • the occurrence of air biting or the like can be suppressed.
  • the plurality of columnar connection terminals 2 and 7 may be connected to a ground electrode. In this case, since it can be grounded through a short path without going through the shield layer, there is little possibility of grounding failure, and module characteristics can be improved.
  • one or a plurality of small regions 8 in which the plurality of columnar connection terminals 7 are arranged are set on the substrate 5 excluding the peripheral portion of the substrate 5 and at positions where the electronic components 4 and 4h are not mounted. Although it is sufficient, it is more preferable to set it near the center of the substrate 5.
  • the top surface 6 of the insulating resin 3 tends to be recessed as the distance from the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5 is increased, and the small region 8 is set in the vicinity of the center of the substrate 5. This is because the depression of the top surface 6 of the insulating resin 3 can be suppressed in the vicinity of the center.
  • the small region 8 at a position including an intersection of diagonal lines of the rectangular substrate 5.
  • the top surface 6 of the insulating resin 3, which tends to be recessed as it moves away from the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5, can be effectively kept flat, and as a result, insulation is performed in the vicinity of the center of the substrate 5. This is because the depression of the top surface 6 of the resin 3 can be suppressed, and the step of flattening the insulating resin 3 can be simplified or omitted.
  • FIG. 4 is a plan view showing another configuration of the module substrate 1 according to the embodiment of the present invention.
  • a small region 8 is set at a position including the intersection of diagonal lines of a rectangular substrate 5, and a plurality of columnar connection terminals 7 are arranged in a cross shape in the small region 8. Since the plurality of columnar connection terminals 7 are arranged in a cross shape in the small region 8, the top surface 6 of the insulating resin 3 that is likely to be recessed in the peripheral portion of the plurality of columnar connection terminals 7 is effectively maintained flat. Can do.
  • the area surrounded by the plurality of columnar connection terminals 2 arranged on the peripheral edge of the substrate 5 is apparently divided into small cells 51. can do.
  • the surface tension of the insulating resin 3 applied to the plurality of columnar connection terminals 2 arranged at the peripheral edge of the substrate 5 can be dispersed in each of the small-sized cells 51, and as a result, the insulating resin 3 as a whole.
  • the step of flattening the insulating resin 3 can be simplified or omitted.
  • the cell 51 is indicated by a boundary line in order to simplify the description, but it goes without saying that the boundary line is a virtual line.
  • the small region 8 is not limited to being set at a position including the intersection of diagonal lines of the rectangular substrate 5.
  • the substrate 5 is not rectangular, a plurality of columnar shapes arranged at the peripheral edge of the substrate 5 are used. What is necessary is just to set to the position away from the connection terminal 2 of the maximum.
  • the top surface 6 of the insulating resin 3, which tends to be recessed as the distance from the plurality of columnar connection terminals 2 arranged at the peripheral edge of the substrate 5, can be effectively maintained flat, and as a result, the top surface 6 of the insulating resin 3. It is because the dent of this can be suppressed.
  • the small area 8 at a position adjacent to the electronic components 4 and 4h whose operation varies due to heat such as IC. Since the generated heat easily escapes through the plurality of columnar connection terminals 7, the heat dissipation of the electronic components 4, 4h can be improved, and the malfunction of the electronic components 4, 4h due to heat can be prevented in advance. Because it can.
  • FIG. 5 is a plan view showing another configuration of the module substrate 1 according to the embodiment of the present invention.
  • an electronic component 4 for example, an IC whose operation is fluctuated by heat is arranged near the center of the substrate 5.
  • four small regions 8 are set in an L shape so as to surround the electronic component 4 from four directions, and three columnar connection terminals 7 are arranged in each small region 8. Since the small region 8 is arranged at a position adjacent to the electronic component 4 whose operation varies due to heat, even if the electronic component 4 generates heat, the heat easily escapes through the plurality of columnar connection terminals 7. It is possible to prevent malfunction of the electronic component 4 due to heat.
  • FIG. 6 is a cross-sectional view showing the configuration of the module substrate 1 according to the embodiment of the present invention when a plurality of electronic components 4 and 4h are mounted on both surfaces of the substrate 5. As shown in FIG. 6, a plurality of electronic components 4, 4 h are mounted on both surfaces of the substrate 5, and both surfaces of the substrate 5 are sealed with an insulating resin 3.
  • the plurality of columnar connection terminals 2 and 7 that connect the module substrate 1 to the mounting substrate are arranged only on one surface of the substrate 5.
  • the plurality of electronic components 4, 4 h on the side where the plurality of columnar connection terminals 2, 7 are not disposed may be sealed with the insulating resin 3 or may not be sealed.

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Abstract

　基板の周縁部だけでなく、実装した複数の電子部品の間にも複数の柱状の接続端子を配置することにより、基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができるモジュール基板を提供する。　基板５の一方の面に複数の電子部品４、４ｈを実装し、絶縁樹脂３にて封止してある。複数の柱状の接続端子２、７が基板５の周縁部及び一又は複数の小領域８に配置されており、一又は複数の小領域８は、基板５の周縁部を除く基板５上であって、複数の電子部品４、４ｈを実装していない位置に設定されている。

Description

モジュール基板
　本発明は、基板の一方の面に複数の電子部品を実装し、絶縁樹脂にて封止してあるモジュール基板に関し、特に基板の周縁部だけでなく、実装された複数の電子部品の間にも複数の柱状の接続端子が配置されているモジュール基板に関する。
　従来、基板の周縁部に複数の柱状のポストを形成し、内部接続用電極を封止する絶縁樹脂の天面から柱状のポストを露出させることにより、柱状のポストを外部電極として用いる回路基板が多々開発されている。例えば特許文献１では、半導体チップを搭載した配線基板の周縁部に柱状の導電性ポストを配置し、配線基板を封止する樹脂封止部から導電性ポストの一部を露出させることで外部電極を形成する半導体集積回路素子の製造方法が開示されている。
　また、特許文献２では、回路素子を配置した有機基板の周縁部に複数の柱状又は棒状に形成した内部接続用電極を連結板が上になるように固定し、連結板を覆うように樹脂封止する。樹脂封止された内部接続用電極の表面を、少なくとも連結板が無くなるまで研磨あるいは研削することにより平坦化し、内部接続用電極を露出させて外部接続用電極として用いる半導体装置の製造方法が開示されている。
特開２００７－２８７７６２号公報 特許第３９６０４７９号公報 特開２００４－０７１９６１号公報
　しかし、特許文献１及び２の構成では、基板の周縁部にのみ複数の柱状のポスト（内部接続用電極）が形成されているので、柱状のポストの内側に、実装された電子部品等を封止する封止材、モールド材等の絶縁樹脂を注入した場合、基板の周縁部に配置した柱状のポスト周辺に絶縁樹脂が集まりやすく、柱状のポストが存在しない基板の中央近傍では絶縁樹脂の厚みが薄くなるおそれがあった。基板の中央近傍で絶縁樹脂の厚みが薄くなった場合、絶縁樹脂の平坦化が困難となり、実装基板への実装時にフラックス樹脂の溜まり、あるいはエア噛み等の原因となるという問題点があった。
　また、例えば特許文献３では、基板の周縁部以外の部分にも柱状のポストを配置した複合モジュールの製造方法が開示されている。しかし、シールド効果を高めるために点在させているに過ぎず、柱状のポストが存在しない基板の中央近傍で絶縁樹脂の厚みが薄くなるおそれが解消されているものではない。
　本発明は斯かる事情に鑑みてなされたものであり、基板の周縁部だけでなく、実装した複数の電子部品の間にも複数の柱状の接続端子を配置することにより、基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができるモジュール基板を提供することを目的とする。
　上記目的を達成するために本発明に係るモジュール基板は、基板の一方の面に複数の電子部品を実装し、絶縁樹脂にて封止してあるモジュール基板において、複数の柱状の接続端子が前記基板の周縁部及び一又は複数の小領域に配置されており、一又は複数の前記小領域は、前記基板の周縁部を除く前記基板上であって、複数の前記電子部品を実装していない位置に設定されていることを特徴とする。
　上記構成では、基板の一方の面に複数の電子部品を実装し、絶縁樹脂にて封止してある。複数の柱状の接続端子が基板の周縁部及び一又は複数の小領域に配置されており、一又は複数の小領域は、基板の周縁部を除く基板上であって、複数の電子部品を実装していない位置に設定されている。これにより、基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。また、基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができるので、モジュール基板を実装基板に実装する場合、フラックス樹脂が絶縁樹脂の天面に溜まることがなく、エア噛み等の発生を抑制することもできる。
　また、本発明に係るモジュール基板は、前記小領域は、複数の前記電子部品の間に設定されていることが好ましい。
　上記構成では、小領域は、複数の電子部品の間に設定されているので、絶縁樹脂の天面の凹みを効果的に抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。また、絶縁樹脂の天面の凹みを抑制することができるので、モジュール基板を実装基板に実装する場合、フラックス樹脂が絶縁樹脂の天面に溜まることがなく、エア噛み等の発生を抑制することもできる。
　また、本発明に係るモジュール基板は、前記小領域に配置された柱状の接続端子は、高さが低い電子部品と該電子部品に最も近接している柱状の接続端子との間の距離が、高さが高い電子部品と該電子部品に最も近接している柱状の接続端子との間の距離よりも短くなるよう配置されていることが好ましい。
　上記構成では、小領域に配置された柱状の接続端子は、高さが低い電子部品と該電子部品に最も近接している柱状の接続端子との間の距離が、高さが高い電子部品と該電子部品に最も近接している柱状の接続端子との間の距離よりも短くなるよう配置されている。これにより、高さが低い電子部品と最も近接している柱状の接続端子との間の距離を狭めてあるので、高さが低い電子部品近傍で凹みやすい絶縁樹脂の天面を効果的に平坦に維持することができ、結果として基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。
　また、本発明に係るモジュール基板は、前記小領域は、前記基板の周縁部に配置された柱状の接続端子から最大限離れた位置に設定されていることが好ましい。
　上記構成では、小領域は、基板の周縁部に配置された複数の柱状の接続端子から最大限離れた位置に設定されているので、基板の周縁部に配置してある柱状の接続端子から離れるほど凹みやすい絶縁樹脂の天面を効果的に平坦に維持することができ、結果として基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。
　また、本発明に係るモジュール基板は、前記基板は矩形であり、前記小領域は、前記基板の対角線の交点を含む位置に設定されていることが好ましい。
　上記構成では、基板が矩形であり、小領域は、基板の対角線の交点を含む位置に設定されているので、基板の周縁部に配置してある柱状の接続端子から最も離れた基板の中央近傍で凹みやすい絶縁樹脂の天面を効果的に平坦に維持することができ、結果として基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。
　また、本発明に係るモジュール基板は、前記小領域には、複数の前記柱状の接続端子が十字状に配置されていることが好ましい。
　上記構成では、小領域には、複数の柱状の接続端子が十字状に配置されているので、複数の柱状の接続端子の周辺部分で凹みやすい絶縁樹脂の天面を効果的に平坦に維持することができ、結果として基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。
　また、本発明に係るモジュール基板は、複数の前記柱状の接続端子は接地電極と接続されていることが好ましい。
　上記構成では、複数の柱状の接続端子は接地電極と接続されているので、接地不良になるおそれが少なく、モジュール特性を向上させることが可能となる。
　また、本発明に係るモジュール基板は、前記小領域は、熱により動作が変動する電子部品に隣接する位置に設定されていることが好ましい。
　上記構成では、小領域は、熱により動作が変動する電子部品に隣接する位置に設定されているので、放熱性を向上させることができ、熱による電子部品の動作不良を未然に防止することが可能となる。
　また、本発明に係るモジュール基板は、前記絶縁樹脂の天面が平坦であることが好ましい。
　上記構成では、絶縁樹脂の天面が平坦であるので、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができ、モジュール基板を実装基板に実装する場合、フラックス樹脂が絶縁樹脂の天面に溜まることがなく、エア噛み等の発生を抑制することも可能となる。
　また、本発明に係るモジュール基板は、前記基板の他方の面に複数の前記電子部品が実装されていることが好ましい。
　上記構成では、基板の他方の面にも複数の電子部品が実装されているので電子部品の実装密度を高めることができ、モジュール基板を小型化することが可能となる。
　上記構成によれば、基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができ、絶縁樹脂を平坦化する工程を簡略化、あるいは省略することができる。また、基板の中央近傍で絶縁樹脂の天面の凹みを抑制することができるので、モジュール基板を実装基板に実装する場合、フラックス樹脂が絶縁樹脂の天面に溜まることがなく、エア噛み等の発生を抑制することもできる。
本発明の実施の形態に係るモジュール基板の構成を示す平面図及び断面図である。 本発明の実施の形態に係るモジュール基板の他の構成を示す平面図である。 本発明の実施の形態に係るモジュール基板の製造工程を示す断面図である。 本発明の実施の形態に係るモジュール基板の他の構成を示す平面図である。 本発明の実施の形態に係るモジュール基板の他の構成を示す平面図である。 本発明の実施の形態に係るモジュール基板の、両面に電子部品が実装してある場合の構成を示す断面図である。 従来のモジュール基板の構成を示す平面図及び断面図である。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。図７は、従来のモジュール基板の構成を示す平面図及び断面図である。図７（ａ）は、従来のモジュール基板１の平面図であり、複数の柱状の接続端子２は基板５の周縁部に配置されている。また図７（ｂ）は、従来のモジュール基板１の断面図であり、複数の柱状の接続端子２の基板５の一方の面からの高さが、電子部品（ＳＭＤ）４の基板５の一方の面からの高さよりも高くなるようにしてある。
　実装した電子部品４を絶縁樹脂３にて封止した場合、基板５の周縁部に配置されている複数の柱状の接続端子２の近辺では絶縁樹脂３の天面６を平坦に維持することができるものの、基板５の周縁部に配置してある複数の柱状の接続端子２から離れるほど絶縁樹脂３の天面６が凹み、結果として基板５の中央近傍で絶縁樹脂３の天面６が凹む。これにより、絶縁樹脂３の天面６を平坦にする、いわゆる平坦化が困難となり、実装基板への実装時にフラックス樹脂の溜まり、あるいはエア噛み等の原因となる。
　そこで本実施の形態では、複数の柱状の接続端子を、基板５の周縁部を除く基板５上であって、電子部品４を実装していない位置にも配置する。図１は、本発明の実施の形態に係るモジュール基板１の構成を示す平面図及び断面図である。図１（ａ）は、本発明の実施の形態に係るモジュール基板１の平面図であり、複数の柱状の接続端子２を基板５の周縁部に配置するとともに、基板５の中央近傍の小領域８にも複数の柱状の接続端子７を配置する。なお、図１（ａ）においては、説明のために小領域８を境界線で示しているが、あくまでも境界線は仮想線である。他の図面においても同様である。また図１（ｂ）は、本発明の実施の形態に係るモジュール基板１の断面図であり、複数の柱状の接続端子２、７ともに、基板５の一方の面からの高さが、電子部品（ＳＭＤ）４、４ｈの基板５の一方の面からの高さよりも高くなるようにしてある。
　したがって、基板５の周縁部に配置されている柱状の接続端子２の近辺だけでなく、基板５の中央近傍の電子部品４、４ｈを実装していない位置に設定された小領域８に配置されている複数の柱状の接続端子７の近辺においても、絶縁樹脂３の天面６を平坦に維持することができる。すなわち、基板５の周縁部に配置してある複数の柱状の接続端子２から離れた位置、例えば基板５の中央近傍であっても絶縁樹脂３の天面６の凹みを抑制することができ、絶縁樹脂３の天面６を平坦又は平坦に近い形状に維持することができる。これにより、絶縁樹脂３を平坦化する工程を簡略化、あるいは省略することができる。また、基板５の中央近傍で絶縁樹脂３の天面６の凹みを抑制することができるので、モジュール基板１を実装基板に実装する場合、フラックス樹脂が絶縁樹脂３の天面６に溜まることがなく、エア噛み等の発生を抑制することもできる。
　図１の例では一の小領域８を設定しているが、実際には、複数の小領域８を設定しないと、基板５の中央近傍で絶縁樹脂３の天面６の凹みを抑制する効果は半減する。したがって、複数の柱状の接続端子７が配置される複数の小領域８を、基板５の周縁部を除く基板５上であって、電子部品４、４ｈを実装していない位置に設定することが好ましい。
　小領域８は、基板５の中央近傍に設定することに限定されるものではなく、基板５の周縁部を除く基板５上であって、電子部品４、４ｈを実装していない位置に設定すれば足りる。図２は、本発明の実施の形態に係るモジュール基板１の他の構成を示す平面図である。
　図２に示すように、基板５の中央近傍ではなく、基板５の周縁部を除く基板５上であって、電子部品４、４ｈを実装していない位置、例えば電子部品４と電子部品４ｈとの間、電子部品４、４ｈと基板５の周縁部に配置されている複数の柱状の接続端子２との間等であれば、どこにでも小領域８を設定することができる。例えば隣接する電子部品４と電子部品４ｈとの間に小領域８を設定することにより、絶縁樹脂３の天面６の凹みを効果的に抑制することができる。
　また、電子部品４と電子部品４ｈとの高さが異なる場合には、高さが低い電子部品４と電子部品４に最も近接している柱状の接続端子７との間の距離（図３（ａ）に示すｂ）が、高さが高い電子部品４ｈと電子部品４ｈに最も近接している柱状の接続端子７との間の距離（図３（ａ）に示すａ）よりも短くなるよう、複数の柱状の接続端子７を配置することが好ましい。高さが低い電子部品４と最も近接している柱状の接続端子７との間の距離を狭めてあるので、高さが低い電子部品４付近で凹みやすい絶縁樹脂３の天面６を効果的に平坦に維持することができ、結果として絶縁樹脂３の天面６の凹みを抑制することができるからである。
　図３は、本発明の実施の形態に係るモジュール基板１の製造工程を示す断面図である。まず、図３（ａ）に示すように、外形が矩形である集合基板１００の表面電極９のうち、所望の表面電極９上に半田１０を印刷する。集合基板１００としては、ＬＴＣＣ（低温同時焼成セラミックス：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏ－ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ）基板、有機基板等、特に限定されるものではない。
　ＬＴＣＣ基板として集合基板１００を作成する場合、まずＰＥＴフィルム上にセラミックスラリーをコーティングした後、乾燥させ、厚み１０～２００μｍのセラミックグリーンシートを作成する。作成したセラミックグリーンシートに金型、レーザ等により直径略０．１ｍｍのビアホールをＰＥＴフィルム側から形成する。
　次に、銀又は銅を主成分とする金属粉、樹脂、有機溶剤を混練した電極ペーストをビアホール内に充填して乾燥させる。そして、セラミックグリーンシート上に同等の電極ペーストを所望のパターンにスクリーン印刷等し、乾燥させる。
　この状態で複数のセラミックグリーンシートを積み重ね、圧力１００～１５００ｋｇ／ｃｍ2 、温度４０～１００℃にて圧着する。その後、電極ペーストが銀を主成分とする場合には空気中で略８５０℃、銅を主成分とする場合には窒素雰囲気中で略９５０℃にて焼成し、電極にＮｉ／Ｓｎ又はＮｉ／Ａｕ等を湿式メッキ等で成膜することで、集合基板１００を作成する。
　次に、図３（ｂ）に示すように、半田１０が印刷されている表面電極９上に複数の電子部品４、４ｈを配置するとともに、複数の柱状の接続端子２を、モジュール基板１に個片化した場合に基板５の周縁部となる表面電極９上に配置する。複数の柱状の接続端子７は、モジュール基板１に個片化した場合に基板５の周縁部を除く基板５上であって、複数の電子部品４、４ｈを実装していない位置に設定された小領域８に配置する。
　そして、図３（ｃ）に示すように、リフロー装置を用いて印刷してある半田１０を溶融させ、配置された電子部品４、４ｈ及び複数の柱状の接続端子２、７を集合基板１００に接合する。余分なフラックス等の有機物は、ウェット式の洗浄装置、又はドライ式の洗浄装置を用いて除去する。
　次に、図３（ｄ）に示すように、樹脂シート（絶縁樹脂）３ａをラミネートする。樹脂シート３ａには、ＰＥＴフィルム上に複合樹脂を成型して半硬化させたものを用いる。複合樹脂は、エポキシ、フェノール、シアネート等の熱硬化性樹脂と、Ａｌ2 Ｏ3 、ＳｉＯ2 、ＴｉＯ2 等の無機フィラーとを混合させた複合材料である。樹脂シート３ａをラミネートする場合、所望の厚みを有するスペーサを、集合基板１００の周囲に配置することにより、ラミネートした樹脂シート３ａに所望の厚みを確保することができる。この状態の集合基板１００をオーブンに入れて、樹脂シート３ａを完全に硬化させることで、絶縁樹脂３により電子部品４、４ｈが封止される。
　本実施の形態では、上述したように集合基板１００の一方の面のみに樹脂シート３ａをラミネートして硬化させているが、集合基板１００の両面に電子部品４、４ｈを実装してある場合、一方の面、他方の面を別個にラミネートして硬化させても良いし、両面を一括してラミネートして硬化させても良い。
　そして、封止した絶縁樹脂３の天面６を、図示しないローラ型ブレード等で研磨する。複数の柱状の接続端子２、７の高さが、半田１０等の接合状態の相違によりばらついている場合であっても、絶縁樹脂３の天面６を研磨した結果として、絶縁樹脂３の天面６から露出した複数の柱状の接続端子２、７の断面形状は略一致する。したがって、モジュール基板１を実装基板に確実に接続することができる。
　最後に図３（ｅ）に示すように、ダイサー等で集合基板１００を分断してモジュール基板１に個片化する。もちろん、個片化されたモジュール基板１に導電性ペースト等によりシールド層を形成しても良い。
　以上のように本実施の形態によれば、基板５の中央近傍で絶縁樹脂３の天面６の凹みを抑制することができ、絶縁樹脂３を平坦化する工程を簡略化、あるいは省略することができる。また、基板５の中央近傍で絶縁樹脂３の天面６の凹みを抑制することができるので、モジュール基板１を実装基板に実装する場合、フラックス樹脂が絶縁樹脂３の天面６に溜まることがなく、エア噛み等の発生を抑制することもできる。
　なお、複数の柱状の接続端子２、７は、接地電極と接続していても良い。この場合、シールド層を経由することなく、短い経路で接地することができるので、接地不良となるおそれが少なく、モジュール特性を向上させることが可能となる。
　また、複数の柱状の接続端子７を配置する一又は複数の小領域８は、基板５の周縁部を除く基板５上であって、電子部品４、４ｈを実装していない位置に設定すれば足りるが、基板５の中央近傍に設定することがより好ましい。例えば絶縁樹脂３の天面６は、基板５の周縁部に配置してある複数の柱状の接続端子２から離れるほど凹みやすく、小領域８を基板５の中央近傍に設定することにより、基板５の中央近傍で絶縁樹脂３の天面６の凹みを抑制することができるからである。
　具体的には、小領域８を、矩形の基板５の対角線の交点を含む位置に設定することが好ましい。基板５の周縁部に配置してある複数の柱状の接続端子２から離れるほど凹みやすい絶縁樹脂３の天面６を効果的に平坦に維持することができ、結果として基板５の中央近傍で絶縁樹脂３の天面６の凹みを抑制することができ、絶縁樹脂３を平坦化する工程を簡略化、あるいは省略することができるからである。
　図４は、本発明の実施の形態に係るモジュール基板１の他の構成を示す平面図である。図４に示すように、矩形の基板５の対角線の交点を含む位置に小領域８が設定されており、小領域８に複数の柱状の接続端子７が十字状に配置されている。小領域８に複数の柱状の接続端子７が十字状に配置されているので、複数の柱状の接続端子７の周辺部分で凹みやすい絶縁樹脂３の天面６を効果的に平坦に維持することができる。複数の柱状の接続端子７が十字状に配置されていることにより、基板５の周縁部に配置されている複数の柱状の接続端子２で囲まれた領域を小サイズのセル５１に見かけ上区分することができる。これにより、基板５の周縁部に配置されている複数の柱状の接続端子２に加わる絶縁樹脂３の表面張力を小サイズのセル５１それぞれに分散することができ、その結果、全体として絶縁樹脂３の天面６の凹みを抑制することができ、絶縁樹脂３を平坦化する工程を簡略化、あるいは省略することができる。なお、図４では、説明を簡単にするためにセル５１を境界線で示しているが、あくまでも境界線は仮想線であることは言うまでもない。
　小領域８は、矩形の基板５の対角線の交点を含む位置に設定することに限定されるものではなく、例えば基板５が矩形ではない場合、基板５の周縁部に配置してある複数の柱状の接続端子２から最大限離れた位置に設定すれば良い。基板５の周縁部に配置されている複数の柱状の接続端子２から離れるほど凹みやすい絶縁樹脂３の天面６を効果的に平坦に維持することができ、結果として絶縁樹脂３の天面６の凹みを抑制することができるからである。
　さらに、小領域８は、例えばＩＣ等の熱により動作が変動する電子部品４、４ｈに隣接する位置に設定することが好ましい。発生した熱が複数の柱状の接続端子７を介して逃げやすいので、電子部品４、４ｈの放熱性を向上させることができ、熱による電子部品４、４ｈの動作不良を未然に防止することができるからである。
　図５は、本発明の実施の形態に係るモジュール基板１の他の構成を示す平面図である。図５に示すモジュール基板１は、基板５の中央近傍に熱により動作が変動する電子部品４、例えばＩＣが配置してある。そして、電子部品４を四方から囲むように４つの小領域８をＬ字状に設定し、各小領域８に３本の柱状の接続端子７が配置されている。小領域８が、熱により動作が変動する電子部品４に隣接する位置に配置されているので、電子部品４が発熱した場合であっても熱は複数の柱状の接続端子７を介して逃げやすく、熱による電子部品４の動作不良を未然に防止することが可能となる。
　なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨の範囲内であれば多種の変形、置換等が可能であることは言うまでもない。例えば、上述した実施の形態では基板５の一方の面に電子部品４、４ｈが実装されている場合について説明しているが、特にこれに限定されるものではなく、基板５の両面に電子部品４、４ｈが実装されていても良い。
　図６は、本発明の実施の形態に係るモジュール基板１の、基板５の両面に複数の電子部品４、４ｈが実装してある場合の構成を示す断面図である。図６に示すように、基板５の両面に複数の電子部品４、４ｈを実装してあり、基板５の両面が絶縁樹脂３で封止されている。
　図６では、モジュール基板１を実装基板に接続する複数の柱状の接続端子２、７は、基板５の一方の面にのみ配置されている。複数の柱状の接続端子２、７が配置されていない側の複数の電子部品４、４ｈは、絶縁樹脂３で封止されていても良いし、封止されていなくても良い。基板５の両面に複数の電子部品４、４ｈを実装することにより、電子部品４、４ｈの実装密度を高めることができ、モジュール基板１を小型化することが可能となる。
　１　モジュール基板
　２、７　柱状の接続端子
　３　絶縁樹脂
　４、４ｈ　電子部品
　５　基板
　６　天面
　８　小領域

Claims (10)

  1. 　基板の一方の面に複数の電子部品を実装し、絶縁樹脂にて封止してあるモジュール基板において、
    　複数の柱状の接続端子が前記基板の周縁部及び一又は複数の小領域に配置されており、
    　一又は複数の前記小領域は、前記基板の周縁部を除く前記基板上であって、複数の前記電子部品を実装していない位置に設定されていることを特徴とするモジュール基板。
  2. 　前記小領域は、複数の前記電子部品の間に設定されていることを特徴とする請求項１に記載のモジュール基板。
  3. 　前記小領域に配置された柱状の接続端子は、高さが低い電子部品と該電子部品に最も近接している柱状の接続端子との間の距離が、高さが高い電子部品と該電子部品に最も近接している柱状の接続端子との間の距離よりも短くなるよう配置されていることを特徴とする請求項１又は２に記載のモジュール基板。
  4. 　前記小領域は、前記基板の周縁部に配置された柱状の接続端子から最大限離れた位置に設定されていることを特徴とする請求項１に記載のモジュール基板。
  5. 　前記基板は矩形であり、
    　前記小領域は、前記基板の対角線の交点を含む位置に設定されていることを特徴とする請求項４に記載のモジュール基板。
  6. 　前記小領域には、複数の前記柱状の接続端子が十字状に配置されていることを特徴とする請求項４又は５に記載のモジュール基板。
  7. 　複数の前記柱状の接続端子は接地電極と接続されていることを特徴とする請求項１乃至６のいずれか一項に記載のモジュール基板。
  8. 　前記小領域は、熱により動作が変動する電子部品に隣接する位置に設定されていることを特徴とする請求項１乃至７のいずれか一項に記載のモジュール基板。
  9. 　前記絶縁樹脂の天面が平坦であることを特徴とする請求項１乃至８のいずれか一項に記載のモジュール基板。
  10. 　前記基板の他方の面に複数の前記電子部品が実装されていることを特徴とする請求項１乃至９のいずれか一項に記載のモジュール基板。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016067908A1 (ja) * 2014-10-29 2016-05-06 株式会社村田製作所 無線通信モジュール
WO2018150724A1 (ja) * 2017-02-17 2018-08-23 株式会社村田製作所 回路モジュールおよび回路モジュールの製造方法
JPWO2018116692A1 (ja) * 2016-12-19 2019-10-24 タツタ電線株式会社 パッケージ基板及びパッケージ基板の製造方法
JP2021103789A (ja) * 2017-09-05 2021-07-15 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
US20210399758A1 (en) * 2019-03-07 2021-12-23 Murata Manufacturing Co., Ltd. Radio-frequency module and communication apparatus

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US11495588B2 (en) * 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071961A (ja) * 2002-08-08 2004-03-04 Taiyo Yuden Co Ltd 複合モジュール及びその製造方法
JP2007287803A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
JP2009016786A (ja) * 2007-07-02 2009-01-22 Nepes Corp 超薄型半導体パッケージ及びその製造方法
JP2009170802A (ja) * 2008-01-18 2009-07-30 Oki Semiconductor Co Ltd 半導体装置

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432999A (en) * 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
JP3296130B2 (ja) * 1995-04-13 2002-06-24 松下電器産業株式会社 電子部品の半田付け方法
JPH08298269A (ja) * 1995-04-25 1996-11-12 Toshiba Microelectron Corp 半導体装置及びその製造方法
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP3345541B2 (ja) * 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
US6927491B1 (en) * 1998-12-04 2005-08-09 Nec Corporation Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board
JP3343730B2 (ja) * 1999-08-27 2002-11-11 埼玉日本電気株式会社 実装基板及び電気部品の実装方法
JP2001217340A (ja) * 2000-02-01 2001-08-10 Nec Corp 半導体装置及びその製造方法
JP4120133B2 (ja) * 2000-04-28 2008-07-16 沖電気工業株式会社 半導体装置及びその製造方法
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
US7170119B2 (en) * 2003-08-20 2007-01-30 Denso Corporation Vertical type semiconductor device
JP4205613B2 (ja) * 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
FR2890235B1 (fr) * 2005-08-30 2007-09-28 Commissariat Energie Atomique Procede d'hybridation par protuberances de soudure de tailles differentes de deux composants entre eux et dispositif mettant en oeuvre deux composants hybrides entre eux selon ce procede
JP2007287762A (ja) 2006-04-13 2007-11-01 Matsushita Electric Ind Co Ltd 半導体集積回路素子とその製造方法および半導体装置
JP4949733B2 (ja) * 2006-05-11 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP3960479B1 (ja) 2006-07-07 2007-08-15 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
US20080136004A1 (en) * 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
US8304923B2 (en) * 2007-03-29 2012-11-06 ADL Engineering Inc. Chip packaging structure
US9093322B2 (en) * 2007-07-13 2015-07-28 Intel Mobile Communications GmbH Semiconductor device
US8344505B2 (en) * 2007-08-29 2013-01-01 Ati Technologies Ulc Wafer level packaging of semiconductor chips
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
JP2009266994A (ja) * 2008-04-24 2009-11-12 Casio Comput Co Ltd 半導体装置およびその実装構造
US8415789B2 (en) * 2008-05-09 2013-04-09 Kyushu Institute Of Technology Three-dimensionally integrated semicondutor device and method for manufacturing the same
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
JP2010245157A (ja) 2009-04-02 2010-10-28 Kyushu Institute Of Technology 配線用部品及びその製造方法、並びに該配線用部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP2011124297A (ja) * 2009-12-09 2011-06-23 Casio Computer Co Ltd 半導体装置形成用基板および半導体装置の製造方法
US8476775B2 (en) * 2009-12-17 2013-07-02 Stats Chippac Ltd. Integrated circuit packaging system with embedded interconnect and method of manufacture thereof
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
WO2011129161A1 (ja) * 2010-04-13 2011-10-20 株式会社村田製作所 モジュール基板、モジュール基板の製造方法、及び端子接続基板
US9202715B2 (en) * 2010-11-16 2015-12-01 Stats Chippac Ltd. Integrated circuit packaging system with connection structure and method of manufacture thereof
KR20140006587A (ko) * 2012-07-06 2014-01-16 삼성전자주식회사 반도체 패키지
US9196573B2 (en) * 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
WO2014115561A1 (ja) * 2013-01-25 2014-07-31 富士電機株式会社 半導体装置
JP6176320B2 (ja) * 2013-04-25 2017-08-09 富士電機株式会社 半導体装置
US9064873B2 (en) * 2013-07-30 2015-06-23 Taiwan Semiconductor Manufacturing Company Ltd. Singulated semiconductor structure
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071961A (ja) * 2002-08-08 2004-03-04 Taiyo Yuden Co Ltd 複合モジュール及びその製造方法
JP2007287803A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
JP2009016786A (ja) * 2007-07-02 2009-01-22 Nepes Corp 超薄型半導体パッケージ及びその製造方法
JP2009170802A (ja) * 2008-01-18 2009-07-30 Oki Semiconductor Co Ltd 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016067908A1 (ja) * 2014-10-29 2016-05-06 株式会社村田製作所 無線通信モジュール
JPWO2018116692A1 (ja) * 2016-12-19 2019-10-24 タツタ電線株式会社 パッケージ基板及びパッケージ基板の製造方法
JP7041075B2 (ja) 2016-12-19 2022-03-23 タツタ電線株式会社 パッケージ基板及びパッケージ基板の製造方法
WO2018150724A1 (ja) * 2017-02-17 2018-08-23 株式会社村田製作所 回路モジュールおよび回路モジュールの製造方法
CN110301041A (zh) * 2017-02-17 2019-10-01 株式会社村田制作所 电路模块以及电路模块的制造方法
JPWO2018150724A1 (ja) * 2017-02-17 2019-11-21 株式会社村田製作所 回路モジュールおよび回路モジュールの製造方法
US11419211B2 (en) 2017-02-17 2022-08-16 Murata Manufacturing Co., Ltd. Circuit module and manufacturing method for circuit module
CN110301041B (zh) * 2017-02-17 2023-07-04 株式会社村田制作所 电路模块以及电路模块的制造方法
JP2021103789A (ja) * 2017-09-05 2021-07-15 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
JP7177207B2 (ja) 2017-09-05 2022-11-22 株式会社荏原製作所 機能性チップを備える基板を研磨する方法
US11597051B2 (en) 2017-09-05 2023-03-07 Ebara Corporation Method for polishing substrate including functional chip
US20210399758A1 (en) * 2019-03-07 2021-12-23 Murata Manufacturing Co., Ltd. Radio-frequency module and communication apparatus

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