CN110301041A - 电路模块以及电路模块的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 239000004020 conductor Substances 0.000 claims abstract description 230
- 239000000758 substrate Substances 0.000 claims abstract description 123
- 239000011347 resin Substances 0.000 claims abstract description 118
- 229920005989 resin Polymers 0.000 claims abstract description 118
- 238000000034 method Methods 0.000 claims description 84
- 239000000463 material Substances 0.000 claims description 37
- 230000005611 electricity Effects 0.000 claims description 7
- 239000002082 metal nanoparticle Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 claims description 4
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000007769 metal material Substances 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 6
- 239000002105 nanoparticle Substances 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910017944 Ag—Cu Inorganic materials 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000007711 solidification Methods 0.000 description 3
- 230000008023 solidification Effects 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 239000006210 lotion Substances 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
- H05K1/092—Dispersed materials, e.g. conductive pastes or inks
- H05K1/097—Inks comprising nanoparticles and specially adapted for being sintered at low temperature
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0242—Shape of an individual particle
- H05K2201/0257—Nanoparticles
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/01—Tools for processing; Objects used during processing
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Abstract
一种电路模块(100),具备在一个主面设置第一布线图案(2)的基板(1)、与第一布线图案(2)一起构成第一电子电路的第一电子部件(3~6)、多个连接导体(8)、多个外部连接端子、第一树脂层(9)以及第二树脂层(12)。多个连接导体(8)中的至少一个连接导体包含向基板(1)的一个主面的法线方向延伸的第一柱状导体(8a)、和向与基板(1)的一个主面平行的方向延伸的板状导体(8b)。多个外部连接端子中的至少一个外部连接端子是向基板(1)的一个主面的法线方向延伸的第二柱状导体(11)。第一柱状导体(8a)的与基板(1)的一个主面的法线方向正交的剖面积比第二柱状导体(11)的与基板(1)的一个主面的法线方向正交的剖面积小。
Description
技术领域
该发明涉及具备基板、与基板连接并构成电子电路的电子部件、外部连接端子、连接电子电路与外部连接端子的连接导体、以及树脂层的电路模块。
背景技术
已知有具备基板、与基板连接并构成电子电路的电子部件、与基板连接的金属柱、以及树脂层的电路模块。作为那样的电路模块的一个例子,能够列举国际公开第WO2013/035714号(专利文献1)(与日本国专利第5768888号对应)所记载的电路模块。
图6是专利文献1所记载的电路模块300的剖视图。如图6所示,电路模块300具有基板301、构成电子电路的电子部件303~305、金属柱308、以及树脂层309。金属柱308具备轴部308a、和与轴部308a的一端连接且与轴部308a成为一体的板状部308b。电子部件303~305以及轴部308a的另一端与基板301的一个主面连接。
电子部件303~305和金属柱308包裹在树脂层309中。但是,板状部308b的与轴部308a所连接的一侧对置的表面比轴部308a的与延伸方向正交的剖面的面积大,并且从树脂层309露出以与树脂层309的外表面成为同一平面。即,板状部308b实现电路模块300中的外部连接端子的作用。另外,轴部308a实现将电子电路与外部连接端子连接的连接导体的作用。
在专利文献1所记载的电路模块300中,能够实现基板301上的电子部件的配置密度的提高所带来的电路模块300的小型化、和电子设备的向母基板的连接时的连接可靠性的提高。
专利文献
专利文献1:国际公开第WO2013/035714号
然而,电路模块300中的金属柱308作为所谓的金属销从最初开始与轴部308a和板状部308b一体地进行制造。因此,电路模块300的外部连接端子的位置被基板301上的金属柱308的位置限制。即,外部连接端子的布局的自由度较低。
另外,通过将金属柱308暂时粘贴于未图示的支承体使其竖立设置,之后将金属柱308转印到基板301上来进行专利文献1中的向基板301上的金属柱308的连接。即,轴部308a必须粗至能够耐受转印时的载荷施加的程度。并且,为了可靠地将较细的轴部308a转印至规定的位置,对进行转印的装置系统要求极高的位置精度。由于上述的要求,在专利文献1所记载的电路模块300的结构中,难以小型化。
发明内容
因此,该发明的目的在于提供外部连接端子的布局的自由度较高,并且能够促进小型化的电路模块。
在该发明中,实现外部连接端子以及将电子电路与外部连接端子连接的连接导体的形状的改进。
该发明首先面向电路模块。
该发明所涉及的电路模块具备基板、电子部件、多个连接导体、多个外部连接端子、以及树脂层。在基板的一个主面设置有第一布线图案。电子部件包含第一电子部件。第一电子部件与第一布线图案连接,与第一布线图案一起构成第一电子电路。多个连接导体分别连接多个外部连接端子中的一个外部连接端子与第一电子电路。多个连接导体中的至少一个包含向基板的一个主面的法线方向延伸的第一柱状导体、和向与基板的一个主面平行的方向延伸的板状导体。
第一柱状导体的一端与第一布线图案或者第一电子部件连接,第一柱状导体的另一端与板状导体连接。多个外部连接端子中的至少一个外部连接端子是向基板的一个主面的法线方向延伸的第二柱状导体。
树脂层包含设置在基板的一个主面上的第一树脂层、和设置在第一树脂层上的第二树脂层。第一电子部件和第一柱状导体被第一树脂层包裹。板状导体和第二柱状导体被第二树脂层包裹。第一柱状导体的与基板的一个主面的法线方向正交的剖面积比第二柱状导体的与基板的一个主面的法线方向正交的剖面积小。
在上述的电路模块中,第一柱状导体的剖面积比第二柱状导体的剖面积小。因此,基板的一个主面上的第一电子部件以及第一柱状导体的配置密度较高。即,能够实现电路模块的小型化。除此之外,第二柱状导体的剖面积比第一柱状导体的剖面积大,所以也能够实现电子设备的向母基板的连接时的连接可靠性的提高。
并且,在上述的电路模块中,到达作为外部连接端子的第二柱状导体的连接导体中的至少一个连接导体包含向基板的一个主面的法线方向延伸的第一柱状导体、和向与基板的一个主面平行的方向延伸的板状导体。因此,在第二柱状导体的一端在第一柱状导体与第二柱状导体不共享同一轴线的位置与板状导体连接的情况下,外部连接端子的布局的自由度较高。外部连接端子的布局能够根据板状导体的长度、延伸方向以及形状、以及相对于板状导体的第二柱状导体的连接位置自由地变更。
此外,作为形成第一柱状导体的方法,例如能够列举通过喷墨法制作了成形体之后使其烧结的方法,但并不限定于此。
优选该发明所涉及的电路模块具备以下的特征。即,利用同一材料作为一体的部件形成板状导体与第二柱状导体。
在上述的电路模块中,板状导体以及第二柱状导体不会生成由于不同种类材料的接合所产生的界面,而作为一体的部件形成。因此,两者稳固地连接,没有界面的生成所引起的电阻的增加。此外,作为使板状导体和第二柱状导体作为一体的部件形成的方法,如上述那样例如能够列举通过喷墨法制作了成形体之后使其烧结的方法,但并不限定于此。
优选该发明所涉及的电路模块的优选的实施方式具备以下的特征。即,利用同一材料,作为一体的部件形成第一柱状导体、板状导体以及第二柱状导体。而且,第一柱状导体与第一布线图案或者第一电子部件直接连接。
在上述的电路模块中,第一柱状导体、板状导体以及第二柱状导体不会生成由于不同种类材料的接合所产生的界面,而作为一体的部件形成。另外,第一柱状导体不经由焊料或者导电性粘合剂等而直接形成在第一布线图案上或者第一电子部件上。即,稳固地连接第一布线图案或者第一电子部件、第一柱状导体、板状导体以及第二柱状导体。
因此,能够较低地抑制从第一布线图案或者第一电子部件到第二柱状导体为止的电阻。此外,作为一体的部件形成上述的各构成要素,并与第一布线图案或者第一电子部件直接连接的方法如上述那样能够列举通过喷墨法制作了成形体之后使其烧结的方法,但并不限定于此。
优选该发明所涉及的电路模块及其优选的实施方式具备以下的特征。即,基板在另一主面设置第二布线图案。电子部件还包含第二电子部件。第二电子部件与第二布线图案连接,与第二布线图案一起构成第二电子电路。树脂层还包含设置在基板的另一主面上的第三树脂层。第二电子部件被第三树脂层包裹。
在上述的电路模块中,通过在基板的另一主面侧构成第二电子电路,能够进一步实现高性能化。
另外,该发明也面向电路模块的制造方法。
该发明的电路模块的制造方法是具备基板、电子部件、多个连接导体、多个外部连接端子、以及树脂层的电路模块的制造方法。在基板的一个主面设置有第一布线图案。电子部件包含第一电子部件。
多个连接导体中的至少一个包含向基板的一个主面的法线方向延伸的第一柱状导体、和向与基板的一个主面平行的方向延伸的板状导体。多个外部连接端子中的至少一个是向基板的一个主面的法线方向延伸的第二柱状导体。第一柱状导体的与基板的一个主面的法线方向正交的剖面积比第二柱状导体的与基板的一个主面的法线方向正交的剖面积小。树脂层包含第一树脂层、和第二树脂层。而且,该发明所涉及的电路模块的制造方法具备以下的第一~第七工序。
第一工序是准备或者制作基板以及包含第一电子部件的电子部件的工序。第二工序是将第一电子部件与第一布线图案连接从而与第一布线图案一起构成第一电子电路的工序。第三工序是形成第一柱状导体的工序。通过对通过使用了包含金属纳米粒子的导电性墨水的喷墨法制作的成形体进行烧制来进行第一柱状导体的形成。此时,第一柱状导体的一端与第一布线图案或者第一电子部件直接连接。
第四工序是在第一树脂层中包裹第一布线图案、第一电子部件以及第一柱状导体的工序。第一树脂层形成在基板的一个主面上。此时,第一柱状导体的另一端从第一树脂层的表面露出。这里,包裹是不仅包含对象物全部被树脂层覆盖的状态,还包含如上述那样对象物的大部分在树脂层内,且一部分从树脂层露出的状态的概念。
第五工序是在第一树脂层的表面形成板状导体的工序。通过对通过使用了包含金属纳米粒子的导电性墨水的喷墨法制作的成形体进行烧制来进行板状导体的形成。此时,板状导体与第一柱状导体的另一端连接。第六工序是形成第二柱状导体的工序。通过对通过使用了包含金属纳米粒子的导电性墨水的喷墨法制作的成形体进行烧制来进行第二柱状导体的形成。
第七工序是在第二树脂层中包裹板状导体以及第二柱状导体的工序。第二树脂层形成在第一树脂层的表面上。此时,第二柱状导体的另一端从第二树脂层的表面露出。这里,包裹是指上述的概念。
在上述的电路模块的制造方法中,通过喷墨法形成剖面积比第二柱状导体小的第一柱状导体。即,能够提高基板的一个主面上的第一电子部件以及第一柱状导体的配置密度以及配置精度。因此,能够实现电路模块的小型化。
优选该发明所涉及的电路模块的制造方法具备以下的特征。即,还在基板的另一主面设置有第二布线图案。电子部件还包含第二电子部件。树脂层还包含第三树脂层。
该发明所涉及的电路模块的制造方法的优选的实施方式中的第一工序是准备或者制作基板以及包含第一电子部件及第二电子部件的电子部件的工序。而且,该发明所涉及的电路模块的制造方法的优选的实施方式还具备以下的第八以及第九工序。
第八工序是将第二电子部件与第二布线图案连接从而与第二布线图案一起构成第二电子电路的工序。第九工序是在第三树脂层中包裹第二布线图案以及第二电子部件的工序。第三树脂层形成在基板的另一主面上。这里,包裹是指上述的概念。
在上述的电路模块的制造方法中,能够制造在基板的另一主面侧构成第二电子电路,进一步实现了高性能化的电路模块。
在该发明所涉及的电路模块中,能够根据板状导体的长度、延伸方向以及形状自由地变更第二柱状导体的配置。即,外部连接端子的布局的自由度提高。另外,基板的一个主面上的第一电子部件以及第一柱状导体的配置密度较高。即,能够实现电路模块的小型化。
附图说明
图1A是作为该发明所涉及的电路模块的第一实施方式的电路模块100的外观图(仰视图)。
图1B是图1A中的IB-IB线所涉及的箭头方向的剖视图。
图1C是作为该发明所涉及的电路模块的第一实施方式的变形例的电路模块100A的剖视图。
图2A是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第一剖视图。
图2B是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第二剖视图。
图2C是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第三剖视图。
图2D是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第四剖视图。
图2E是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第五剖视图。
图2F是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第六剖视图。
图3A是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第七剖视图。
图3B是用于说明电路模块100的制造方法的一个例子的图,是示意地说明制造工序的一部分的第八剖视图。
图4A是在基板1的一个主面的法线方向,从第二树脂层12侧观察作为该发明所涉及的电路模块的第二实施方式的电路模块200的外观图(仰视图)。
图4B是图4A中的IVB-IVB线所涉及的箭头方向的剖视图。
图5A是用于说明电路模块200的制造方法的一个例子的一部分的工序的第一剖视图。
图5B是用于说明电路模块200的制造方法的一个例子的一部分的工序的第二剖视图。
图5C是用于说明电路模块200的制造方法的一个例子的一部分的工序的第三剖视图。
图5D是用于说明电路模块200的制造方法的一个例子的一部分的工序的第四剖视图。
图6是背景技术的电路模块的剖视图。
具体实施方式
以下示出该发明的实施方式,并进一步对该发明的特征部分进行详细说明。作为应用该发明的电路模块,例如能够列举无线LAN模块等通信模块、天线开关模块、以及电源模块等高频用电路模块,但并不限定于此。
-电路模块的第一实施方式-
使用图1A~图3B对该发明所涉及的电路模块的第一实施方式进行说明。此外,附图仅示出主要部分,对于主要部分以外为了简单化而省略提及以及图示。另外,对于以后的附图也同样地仅示出主要部分。
另外,在附图中,电路模块以及各构成要素的构成以及形态是示意性的。即,即使以后所使用的附图与实际的电路模块的构成以及形态有不同的部分,在本质上也能够说是表示实际的电路模块。
<电路模块的结构>
图1A~图1B是对作为该发明所涉及的电路模块的第一实施方式的电路模块100的结构进行说明的附图。图1A是在基板1的一个主面的法线方向,从第二树脂层12侧观察到的外观图(仰视图)。图1B是图1A中的IB-IB线所涉及的箭头方向的剖视图。
该发明的电路模块100具备基板1、第一电子部件3~6、金属销7、多个连接导体8、第一树脂层9、布线导体10、多个第二柱状导体11、以及第二树脂层12。
基板1例如是绝缘层为低温烧结陶瓷材料的陶瓷多层基板。此外,基板1的种类并不限定于此,例如也可以是绝缘层为包含玻璃等纺织布或者无纺布、和环氧树脂等绝缘性树脂而成的复合材料亦即所谓的玻璃环氧基板等。在基板1的一个主面设置有第一布线图案2。例如使用Cu等金属材料形成第一布线图案2。但是,第一布线图案2的材质任意,并不限定于此。
第一电子部件3~6例如是层叠电容器、层叠电感器、各种滤波器以及各种IC那样的电子部件。第一电子部件3~6例如使用Sn-Ag-Cu系的Pb钎料那样的接合材料S与第一布线图案2连接,与第一布线图案2一起构成未图示的第一电子电路。
多个连接导体8分别连接作为外部连接端子的第二柱状导体11中的一个与第一电子电路。例如使用从Cu、Cu合金、Ag以及Ag合金等中选择的金属材料形成多个连接导体以及第二柱状导体11。
金属销7也同样地将第一电子电路与作为外部连接端子的第二柱状导体11连接。金属销7例如使用Sn-Ag-Cu系的Pb钎料那样的接合材料S与第一布线图案2连接。此外,根据电路模块的构成也有不使用金属销7的情况。金属销7使用与上述相同的金属材料预先形成。另外,多个连接导体8、金属销7以及第二柱状导体11的材质任意,并不限定于这些材质。
多个连接导体8中的至少一个连接导体包含第一柱状导体8a和板状导体8b。第一柱状导体8a向基板1的一个主面的法线方向延伸。板状导体8b向与基板1的一个主面平行的方向延伸。第二柱状导体11成为外部连接端子,向基板1的一个主面的法线方向延伸。此外,在电路模块100包含有上述的布线导体10。布线导体10与板状导体8b配置在同一平面上,延伸为成为与基板1的一个主面平行的方向。另外,根据电路模块的构成也有不使用布线导体10的情况。
第一柱状导体8a的一端与第一布线图案2或者第一电子部件4以及6连接。在第一电子部件4中,第一柱状导体8a的一端与电子部件坯体连接。另外,在第一电子部件6中,第一柱状导体8a的一端与外部连接端子连接。而且,第一柱状导体8a的另一端与板状导体8b连接。
虽然在图1B中未图示,但第一柱状导体8a的一端的面积比另一端的面积大,第一柱状导体8a成为细长的圆锥台那样的形状。另外,第二柱状导体11的一端的面积比另一端的面积大,第二柱状导体11也成为圆锥台那样的形状。
在电路模块100中,第一柱状导体8a、板状导体8b以及第二柱状导体11利用同一材料,形成为一体的部件。而且,第一柱状导体8a与第一布线图案2或者第一电子部件4以及6直接连接。这里,第一柱状导体8a与第一布线图案2或者第一电子部件4以及6直接连接是指不像上述那样使用焊料或者导电性粘合剂等接合材料而连接两者。
第一电子部件3~6和第一柱状导体8a被第一树脂层9包裹。板状导体8b和第二柱状导体11被第二树脂层12包裹。第一树脂层9设置在基板1的一个主面上。第二树脂层12设置在第一树脂层上。使用使玻璃材料或者硅石等作为填充剂分散的树脂材料形成第一树脂层9以及第二树脂层12。另外,也可以利用树脂材料单体形成第一树脂层9以及第二树脂层12。可以使用相同,或者不同的树脂材料的任何一方形成第一树脂层9和第二树脂层12。
而且,第一柱状导体8a的与基板1的一个主面的法线方向正交的剖面积比第二柱状导体11的与基板1的一个主面的法线方向正交的剖面积小。
在电路模块100中,基板1的一个主面上的第一电子部件3~6、以及第一柱状导体8a的配置密度较高,能够实现电路模块100的小型化。除此之外,与第一柱状导体8a的剖面积相比第二柱状导体11的剖面积更大,所以也能够实现电路模块100的向电子设备的母基板的连接时的连接可靠性的提高。
另外,在电路模块100中,在第二柱状导体11的一端在第一柱状导体8a与第二柱状导体11不共享同一轴线那样的位置与板状导体连接的情况下,外部连接端子的布局的自由度较高。即,外部连接端子的布局能够根据板状导体8b的长度、延伸方向以及形状、和相对于板状导体8b的第二柱状导体11的连接位置,自由地变更。
板状导体8b如上述那样作为与基板1的一个主面平行的布线发挥作用。另一方面,例如第一电子部件5为IC,考虑想要遮断来自电子设备的母基板的噪声的情况。该情况下,如图1C所示的作为第一实施方式的变形例的电路模块100A那样,在从基板1的一个主面的法线方向观察时,板状导体8b的一个形成为覆盖第一电子部件4。这样一来,能够使板状导体8b的一个作为屏蔽体发挥作用。
另外,由于第一柱状导体8a、板状导体8b以及第二柱状导体11作为一体的部件形成,所以彼此稳固地连接。而且,在第一柱状导体8a与第一布线图案2或者第一电子部件6连接的情况下,能够较低地抑制从第一布线图案2或者第一电子部件6到第二柱状导体11的电阻。另外,在第一电子部件4是IC那样的动作中的发热量较大的电子部件的情况下,与第一电子部件4的电子部件坯体连接的第一柱状导体8a实现作为导热孔的功能。
此外,第一柱状导体8a、板状导体8b以及第二柱状导体11也可以不如上述的电路模块100那样利用同一材料作为一体的部件形成。例如,也可以板状导体8b和第二柱状导体11利用同一材料,作为一体的部件形成。例如,也可以使用电阻率更低的Ag形成剖面积比第二柱状导体11小,且长度较长的第一柱状导体8a,并使用Cu形成第二柱状导体11。
相反地,也可以使用强度较高的Cu形成长度较长的第一柱状导体8a,从而不会在被第一树脂层9包裹时由于树脂的流动压力等而被破坏,并使用Ag形成长度较短的第二柱状导体11。并且,也可以全部利用不同的材料形成第一柱状导体8a、板状导体8b以及第二柱状导体11。
该情况下,通过作为一体的部件形成板状导体8b以及第二柱状导体11,两者稳固地连接,没有界面的生成所带来的电阻的增加。另外,第一柱状导体8a所涉及的电阻变得更小。
<电路模块的制造方法>
图2A~图2F以及图3A~图3B是对作为该发明所涉及的电路模块的第一实施方式的电路模块100的制造方法的一个例子进行说明的附图。图2A~图2F、及图3A以及图3B是分别示意地示出在电路模块100的制造方法的一个例子中依次进行的各工序的主要部分的剖视图。此外,图2A~图2F以及图3A~图3B的各图相当于图1A中的IB-IB线所涉及的箭头方向的剖视图(参照图1B)。
图2A是表示制作或者准备基板1以及包含第一电子部件3~6的电子部件的工序(第一工序)的剖视图。在该电路模块100的制造方法中,在基板1为集合基板1M的状态下进行各工序。此外,也可以在基板1的状态下进行各工序。即,后述的切断工序并不是该发明中的必需的工序。在集合基板1M的一个主面上设置有第一布线图案2。另外,在电路模块100也包含有金属销7,所以在第一工序也制作或者准备金属销7。
图2B是表示将第一电子部件3~6以及金属销7与第一布线图案2连接,以使其与第一布线图案2一起构成未图示的第一电子电路的工序(第二工序)的剖视图。第一电子部件3~6以及金属销7的一端使用上述的接合材料S与集合基板1M的一个主面上的第一布线图案2连接,以构成规定的第一电子电路。
图2C是形成第一柱状导体8a的工序(第三工序)。通过例如以150℃左右的温度使通过使用了包含Cu纳米粒子的导电性墨水的喷墨法制作的成形体烧结来进行第一柱状导体8a的形成。此时,第一柱状导体8a形成为向集合基板1M的一个主面的法线方向延伸。
另外,第一柱状导体8a的一端与第一布线图案2或者第一电子部件4以及6直接连接。虽然在图2C中未图示,但第一柱状导体8a的一端的面积比另一端的面积大,第一柱状导体8a成为细长的圆锥台那样的形状。如上述那样,第一柱状导体8a的材质也可以是Cu以外的金属材料。
图2D是在第一树脂层9中包裹第一布线图案2、第一电子部件3~6、金属销7以及第一柱状导体8a的工序(第四工序)。通过在基板1为集合基板1M的状态下,通过第一集合树脂层9M包裹上述的构成要素来进行该电路模块100的制造方法中的第四工序。通过将上述的树脂材料涂覆在集合基板1M的一个主面上并使其固化来形成第一集合树脂层9M。
此时,第一柱状导体8a的另一端以及金属销7的另一端从第一集合树脂层9M的表面露出。可以通过与它们的高度位置配合地在集合基板1M的一个主面上形成第一集合树脂层9M来使第一柱状导体8a的另一端以及金属销7的另一端露出。另外,也可以在集合基板1M的一个主面上将第一集合树脂层9M形成为覆盖它们的程度之后,通过对第一集合树脂层9M进行研磨使它们露出。
图2E是在第一集合树脂层9M的表面形成板状导体8b的工序(第五工序)。通过对通过使用了包含Cu纳米粒子的导电性墨水的喷墨法制作的成形体进行烧制来进行板状导体8b的形成。此时,板状导体8b形成为向与集合基板1M的一个主面平行的方向延伸。另外,板状导体8b与第一柱状导体8a的另一端连接。
例如也可以通过包含Cu纳米粒子的导电性膏体的丝网印刷或者掩模印刷来进行板状导体8b的形成。如上述那样,板状导体8b的材质也可以是Cu以外的金属材料。
图2F是形成第二柱状导体11的工序(第六工序)。通过对通过使用了包含Cu纳米粒子的导电性墨水的喷墨法制作的成形体进行烧制来进行第二柱状导体11的形成。虽然在图2F中未图示,但第二柱状导体11的一端的面积比另一端的面积大,第二柱状导体11也成为圆锥台那样的形状。
另外,例如也可以通过包含Cu纳米粒子的导电性膏体的丝网印刷或者掩模印刷来进行第二柱状导体11的形成。如上述那样,板状导体8b的材质也可以是Cu以外的金属材料。
图3A是在第二树脂层12中包裹板状导体8b以及第二柱状导体11的工序(第七工序)。通过在基板1为集合基板1M的状态下,通过第二集合树脂层12M包裹上述的构成要素来进行该电路模块100的制造方法中的第七工序。通过将上述的树脂材料涂覆于第一集合树脂层9M的表面上并使其固化来形成第二集合树脂层12M。此时,第二柱状导体11的另一端从第二集合树脂层12M的表面露出。第二柱状导体11的另一端的露出的方法与第四工序相同。
在该电路模块100的制造方法中,到该工序为止制造电路模块100的集合体100M。此外,在基板1的状态下进行各工序的情况下,到该工序为止完成电路模块100。即,不进行后述的切断工序。
图3B是切断电路模块100的集合体100M,单片化为电路模块100的工序(切断工序)。例如使用切割锯进行集合体100M的切断。在该电路模块100的制造方法中,到该工序为止完成电路模块100。
在该电路模块100的制造方法中,通过喷墨法形成剖面积比第二柱状导体11小的第一柱状导体8a。即,能够提高基板1的一个主面上的第一电子部件3~6以及第一柱状导体8a的配置密度以及配置精度。因此,能够实现电路模块100的小型化。
-电路模块的第二实施方式-
使用图4A~图4B以及图5A~图5D对该发明所涉及的电路模块的第二实施方式说明。
<电路模块的结构>
图4A~图4B是对作为该发明所涉及的电路模块的第二实施方式的电路模块200的结构进行说明的附图。图4A是在基板1的一个主面的法线方向,从第二树脂层12侧观察到的外观图(仰视图)。图4B是图4A中的IVB-IVB线所涉及的箭头方向的剖视图。
电路模块200在基板1的另一主面侧构成第二电子电路,且第二电子电路的构成要素被第三树脂层包裹这一点与上述的电路模块100不同。其以外的构成要素与电路模块100相同,所以这里省略它们的进一步的说明。
该发明的电路模块200除了上述的电路模块100的构成要素之外,还具备第二电子部件14~18、和第三树脂层19。
基板1如上述那样是陶瓷多层基板或者玻璃环氧基板等。在基板1的一个主面设置有第一布线图案2,在另一主面设置有第二布线图案13。第二布线图案13与第一布线图案2相同,例如使用Cu等金属材料形成。但是,第二布线图案13的材质任意,并不限定于此。
第二电子部件14~18也与第一电子部件3~6相同,例如是层叠电容器、层叠电感器、各种滤波器以及各种IC那样的电子部件。第二电子部件14~18例如使用Sn-Ag-Cu系的Pb钎料那样的接合材料S与第二布线图案13连接,并与第二布线图案13一起构成未图示的第二电子电路。
第二电子部件14~18被第三树脂层19包裹。第三树脂层19设置在基板1的另一主面上。第三树脂层19与第一树脂层9以及第二树脂层12相同,使用使玻璃材料或者硅石等作为填充剂分散的树脂材料形成。但是,也可以利用树脂材料单体形成第三树脂层19。第一树脂层9、第二树脂层12以及第三树脂层可以使用相同,或者不同的树脂材料的任何一方形成。
电路模块200通过在基板1的另一主面侧构成第二电子电路,能够进一步实现高性能化。
<电路模块的制造方法>
图5A~图5D是对作为该发明所涉及的电路模块的第二实施方式的电路模块200的制造方法的一个例子进行说明的附图。图5A~图5D是分别示意地示出在电路模块200的制造方法的一个例子中依次进行的各工序的主要部分中,与电路模块100的制造方法不同的工序的剖视图。其以外的工序与电路模块100的制造方法相同,所以这里省略它们的进一步的说明。
此外,图5A~图5D的各图相当于图4A中的IVB-IVB线所涉及的箭头方向的剖视图(参照图4B)。
图5A是表示制作或者准备基板1、包含第一电子部件3~6、金属销7以及第二电子部件14~18的电子部件的工序(第一工序)的剖视图。在该电路模块200的制造方法中,与电路模块100的制造方法相同,在基板1为集合基板1M的状态下进行各工序。也可以在基板1的状态下进行各工序的情况也与电路模块100的制造方法相同。在集合基板1M的一个主面上设置有第一布线图案2,在另一主面上设置有第二布线图案13。
图5B是表示将第二电子部件14~18与第二布线图案13连接从而与第二布线图案13一起构成未图示的第二电子电路的工序(第八工序)的剖视图。使用上述的接合材料S,将第二电子部件14~18的一端与集合基板1M的另一主面上的第二布线图案13连接,从而构成规定的第二电子电路。
图5C是将第二布线图案13以及第二电子部件14~18包裹在第三树脂层19中的工序(第九工序)。通过在基板1为集合基板1M的状态下,通过第三集合树脂层19M包裹上述的构成要素来进行该电路模块200的制造方法中的第九工序。通过将上述的树脂材料涂覆在集合基板1M的另一主面上并使其固化来形成第三集合树脂层19M。
在该电路模块200的制造方法中,到该工序为止制造电路模块200的集合体200M。此外,在基板1的状态下进行各工序的情况下,到该工序为止完成电路模块200。即,不进行后述的切断工序。
图5D是切断电路模块200的集合体200M,单片化为电路模块200的工序(切断工序)。例如使用切割锯进行集合体200M的切断。在该电路模块200的制造方法中,到该工序为止完成电路模块200。
在该电路模块200的制造方法中,能够制造在基板1的另一主面侧构成第二电子电路,实现更高性能化的电路模块200。
此外,该发明并不限定于上述的实施方式,在该发明的范围内,能够施加各种应用、变形。另外,该说明书所记载的各实施方式是例示的方式,指出能够在不同的实施方式间,进行构成的部分的置换或者组合。
此外,这次公开的上述实施方式并不是在全部的点进行例示的限制性的实施方式。本发明的范围通过权利要求书示出,包含与权利要求书同等的意思以及范围内的全部的变更。
附图标记说明
1…基板,2…第一布线图案,3~6…第一电子部件,7…金属柱,8…连接导体,8a…第一柱状导体,8b、10…板状导体,9…第一树脂层,11…第二柱状导体,12…第二树脂层,13…第二布线图案,14~18…第二电子部件,19…第三树脂层,100、200…电路模块,S…接合部件。
Claims (6)
1.一种电路模块,是具备基板、电子部件、多个连接导体、多个外部连接端子以及树脂层的电路模块,其特征在于,
在上述基板的一个主面设置有第一布线图案,
上述电子部件包含与上述第一布线图案连接并与上述第一布线图案一起构成第一电子电路的第一电子部件,
上述多个连接导体分别连接上述多个外部连接端子中的一个外部连接端子与上述第一电子电路,
上述多个连接导体中的至少一个包含向上述基板的一个主面的法线方向延伸的第一柱状导体、和向与上述基板的一个主面平行的方向延伸的板状导体,
上述第一柱状导体的一端与上述第一布线图案或者上述第一电子部件连接,上述第一柱状导体的另一端与上述板状导体连接,
上述多个外部连接端子中的至少一个外部连接端子是向上述基板的一个主面的法线方向延伸的第二柱状导体,
上述树脂层包含设置在上述基板的一个主面上的第一树脂层、和设置在上述第一树脂层上的第二树脂层,
上述第一电子部件和上述第一柱状导体被上述第一树脂层包裹,上述板状导体和上述第二柱状导体被上述第二树脂层包裹,
上述第一柱状导体的与上述基板的一个主面的法线方向正交的剖面积比上述第二柱状导体的与上述基板的一个主面的法线方向正交的剖面积小。
2.根据权利要求1所述的电路模块,其特征在于,
上述板状导体和上述第二柱状导体以同一材料形成为一体的部件。
3.根据权利要求2所述的电路模块,其特征在于,
上述第一柱状导体、上述板状导体以及上述第二柱状导体以同一材料形成为一体的部件,上述第一柱状导体与上述第一布线图案或者上述第一电子部件直接连接。
4.根据权利要求1~3中任意一项所述的电路模块,其特征在于,
上述基板在另一主面还设置有第二布线图案,
上述电子部件还包含与上述第二布线图案连接并与上述第二布线图案一起构成第二电子电路的第二电子部件,
上述树脂层还包含设置在上述基板的另一主面上的第三树脂层,
上述第二电子部件被上述第三树脂层包裹。
5.一种电路模块的制造方法,是具备基板、电子部件、多个连接导体、多个外部连接端子以及树脂层的电路模块的制造方法,其特征在于,
在上述基板的一个主面设置有第一布线图案,
上述电子部件包含第一电子部件,
上述多个连接导体中的至少一个连接导体包含向上述基板的一个主面的法线方向延伸的第一柱状导体、和向与上述基板的一个主面平行的方向延伸的板状导体,
上述多个外部连接端子中的至少一个外部连接端子是向上述基板的一个主面的法线方向延伸的第二柱状导体,
上述第一柱状导体的与上述基板的一个主面的法线方向正交的剖面积比上述第二柱状导体的与上述基板的一个主面的法线方向正交的剖面积小,
上述树脂层包含第一树脂层和第二树脂层,
所述电路模块的制造方法具备:
准备或者制作上述基板以及包含上述第一电子部件的上述电子部件的第一工序;
将上述第一电子部件与上述第一布线图案连接使该第一电子部件与上述第一布线图案一起构成第一电子电路的第二工序;
使通过使用了包含金属纳米粒子的导电性墨水的喷墨法制成的成形体烧结,来将上述第一柱状导体形成为一端与上述第一布线图案或者上述第一电子部件直接连接的第三工序;
在上述基板的一个主面上形成上述第一树脂层并使上述第一柱状导体的另一端从上述第一树脂层的表面露出,来将上述第一布线图案、上述第一电子部件以及上述第一柱状导体包裹在上述第一树脂层中的第四工序;
使通过使用了包含金属纳米粒子的导电性墨水的喷墨法制成的成形体烧结,来在上述第一树脂层的表面将上述板状导体形成为与上述第一柱状导体的另一端连接的第五工序;
使通过使用了包含金属纳米粒子的导电性墨水的喷墨法制成的成形体烧结,来形成上述第二柱状导体的第六工序;以及
在上述第一树脂层的表面上形成上述第二树脂层并使上述第二柱状导体的另一端从上述第二树脂层的表面露出,来将上述板状导体以及上述第二柱状导体包裹在上述第二树脂层中的第七工序。
6.根据权利要求5所述的电路模块的制造方法,其特征在于,
在上述基板的另一主面还设置有第二布线图案,
上述电子部件还包含第二电子部件,
上述树脂层还包含设置在上述基板的另一主面上的第三树脂层,
上述第一工序是准备或者制作上述基板以及包含上述第一电子部件及上述第二电子部件的上述电子部件的工序,
上述电路模块的制造方法还具备:
将上述第二电子部件与上述第二布线图案连接使该第二电子部件与上述第二布线图案一起构成第二电子电路的第八工序;以及
在上述基板的另一主面上形成上述第三树脂层,将上述第二布线图案以及上述第二电子部件包裹在上述第三树脂层中的第九工序。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017-028308 | 2017-02-17 | ||
JP2017028308 | 2017-02-17 | ||
PCT/JP2017/045889 WO2018150724A1 (ja) | 2017-02-17 | 2017-12-21 | 回路モジュールおよび回路モジュールの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110301041A true CN110301041A (zh) | 2019-10-01 |
CN110301041B CN110301041B (zh) | 2023-07-04 |
Family
ID=63169431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201780086724.4A Active CN110301041B (zh) | 2017-02-17 | 2017-12-21 | 电路模块以及电路模块的制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11419211B2 (zh) |
JP (1) | JP6787413B2 (zh) |
CN (1) | CN110301041B (zh) |
WO (1) | WO2018150724A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020153331A1 (ja) * | 2019-01-24 | 2020-07-30 | 株式会社村田製作所 | モジュール |
JP7088409B2 (ja) * | 2019-04-03 | 2022-06-21 | 株式会社村田製作所 | モジュール、端子集合体、及びモジュールの製造方法 |
US10950551B2 (en) * | 2019-04-29 | 2021-03-16 | Advanced Semiconductor Engineering, Inc. | Embedded component package structure and manufacturing method thereof |
CN110349861A (zh) * | 2019-06-27 | 2019-10-18 | 深圳第三代半导体研究院 | 一种新型PoP封装结构及其制作方法 |
WO2021044691A1 (ja) | 2019-09-06 | 2021-03-11 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
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---|---|
CN110301041B (zh) | 2023-07-04 |
WO2018150724A1 (ja) | 2018-08-23 |
JPWO2018150724A1 (ja) | 2019-11-21 |
US11419211B2 (en) | 2022-08-16 |
JP6787413B2 (ja) | 2020-11-18 |
US20190364660A1 (en) | 2019-11-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |