JP2009170802A - 半導体装置 - Google Patents
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Abstract
【解決手段】配線基板の一方の面にメモリチップ102の積層体が設けられ、該配線基板の他方の面に外部接続端子112が設けられた半導体装置100であって、メモリチップ102の積層体を封止するように前記配線基板上に設けられた第1の絶縁層111と、第1の絶縁層111中の積層チップ102が設けられていない領域であり、前記配線基板上に設けられた放熱ポスト113と、を有する。
【選択図】図1
Description
近年、機器の小型化・薄型化要求に対応するため、コントローラーLSIと汎用LSIを一つのパッケージに搭載したSiP(System in a Package)化への移行が促進されてきている。そのアプリケーションの一つとしてマイコンとメモリの組み合わせが挙げられる。
このようなアプリケーションの中でも、貫通VIAとマイクロバンプを活用し、メモリチップを積層することで大容量メモリを実現したSiP構造が提案されている。このような構造として、例えば、配線及び支持層に貫通電極を設けた構造が提案されている(例えば、特許文献1参照)。
また、メモリチップ等からの発熱を放出するためチップ上に放熱部材を設けた半導体装置では、積層チップの最上層に位置するチップについては放熱することができるものの、下層のチップでは誤作動が生じない程度の十分な放熱効果が得られない。
即ち、本発明の目的は、放熱効率が向上し誤作動が抑制された半導体装置を提供することにある。
請求項1に記載の半導体装置によると、積層チップから発生した熱は、第1の絶縁層中に形成された放熱ポストに伝わり、半導体装置から放射される。すなわち、放熱ポストを設けることにより、積層チップから発生した熱は、第1の絶縁層を経由し放熱ポストへの熱伝導が可能である。従って、半導体装置全体の放熱効率が向上し、誤作動を抑制することができる。
請求項2に記載の半導体装置によると、請求項1に記載の効果に加え、再配線上にも第2の絶縁層を介して放熱ポストを形成することができる。すなわち、放熱ポストを形成することができる領域が広がるため、放熱ポストの数を増加させることが可能となる。従って、半導体装置の放熱効率が向上し、誤作動を抑制することができる。
請求項3に記載の半導体装置によると、請求項1に記載の効果に加え、放熱ポストに伝わった熱がグラウンド電極を経由して外部接続端子から外部に放熱されるため、半導体装置の放熱効率が向上し、誤作動を抑制することができる。
請求項4に記載の半導体装置によると、請求項1〜3に記載の効果に加え、放熱部材は積層チップ上に位置するため、積層チップの上面から放射される熱をも効率よく放熱することができる。従って、半導体装置の放熱効率はより一層向上し、誤作動を抑制することができる。
また、導電性樹脂層を用い、尚且つグラウンド電極と放熱ポストとが電気的に接続されている場合には、放熱ポスト及び放熱部材がグラウンド電位となる。すなわち、半導体装置に搭載されている積層チップをグラウンドで囲む構造となるため、積層チップからの放射ノイズを抑制し、外部からの電磁ノイズをも遮蔽することができる。従って、半導体装置の誤作動を抑制することができる。
さらに、半導体装置上に設けられた放熱部材は、半導体装置自体の強度をも向上させることができる。
請求項5に記載の半導体装置によると、請求項4に記載の効果に加え、放熱部材が形成される面の表面積が増加する。すなわち、放熱に寄与する面積が増加するため、半導体装置の放熱効率は極めて優れており、誤作動を抑制することができる。
請求項7に記載の半導体装置は、前記放熱ポストは、前記配線基板の角部に配置されていることを特徴とする。
請求項6に記載の半導体装置によると、放熱により基板が熱収縮しても、放熱箇所が点対称であるため基板に加わる歪を抑制することができる。
また、請求項7に記載の半導体装置によると、放熱ポストが角部に位置する。すなわち点対称となるように配置されているため、基板の熱収縮による歪を抑制することができる。
発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されている
にすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。
図1は、本発明の第1の実施形態における半導体装置100の断面図である。本発明の半導体装置100は、放熱効率を向上させるため、放熱ポスト113を設けていることが特徴である。
本発明の半導体装置100は、絶縁層107、グラウンド電極(以下、適宜、「GND電極」と称する)108、及び再配線109を有する配線基板上に、マイコンチップ101とメモリチップ102の積層体(以下、適宜、「積層チップ」と称する)が搭載されており、この積層体を封止するように第1の絶縁層111(この絶縁層111は、封止樹脂とも称される)が設けられている。この第1の絶縁層111には、放熱ポスト113が設けられている。
図2は、本発明の半導体装置の上面透明図である。メモリチップ602を有する積層チップから、再配線609により基板の中心に対して点対称となるように所定の位置に電極608が設けられている。この電極上に放熱ポスト608が設けられており、左右対称に配置されている。
また、図3は、本発明の半導体装置の上面透明図である。メモリチップ202を有する積層チップから再配線209により基板角部に電極208が設けられている。すなわち、この電極上に放熱ポスト208が設けられており、基板の中心に対して点対称となる位置に電極208が設けられていることになる。
以下に、放熱ポスト113、第1の絶縁層111について詳述する。
本発明における放熱ポストは、主に積層チップから発生する熱を半導体装置100の外部に放出することために設けられている。
放熱ポスト113の位置は、図1に示すように、第1の絶縁層111中の積層チップが接続されていない領域に設けられている。すなわち、放熱ポスト113は、ショートを回避するため、GND電極108と同一層内に形成されている配線パターンに電気的に接続されていなければ特に限定されないが、放熱効率の観点から、図2のように、メモリチップ102に近い場所に位置する方が好ましい。また、放熱ポスト113がGND電極108に接続されていると、放熱ポスト113に伝わった熱がGND電極側にも熱が伝わり放熱効率が向上し、さらに、後述する放射板とも電気的に接続させることにより、電磁波等を遮蔽することができる点で好ましい。これについては後述する。
放熱ポスト113の配置は、半導体装置の放熱効率が向上すれば特に限定されないが、図2、及び3で示すように、基板の中心(メモリチップ102の中心)に対して点対称の位置に配置されていることが好ましい。半導体装置100中で大きな熱伝導の分布が生じると、熱収縮の影響で半導体装置に歪みが発生してしまうためである。
放熱ポスト113の高さは、後述する第1の絶縁層111から突出しないような高さであることが好ましい。
放熱ポスト113の断面形状は、GND電極108と接続する態様を考慮し、GND電極の断面形状と同じ形状であり、尚且つ同じ径であることが特に好ましい。
放熱ポスト113の材質は、熱伝導性を考慮すると、例えば、Cu、Au等が挙げられる。
図1で示す、本発明における第1の絶縁層111は、絶縁材料により形成されている。これは、メモリチップ102を電気的に保護するばかりでなく、放熱ポスト113や大気への伝熱作用をも有する。従って、第1の絶縁層は、エポキシ系、イミド系の絶縁樹脂を用いることが好ましい。第1の絶縁層111の膜厚は、積層チップを封止することができる高さであれば特に限定されない。
以下に、本発明の半導体装置100の製造工程断面図を図4、及び図5に沿って説明する。
まず、図4(A)に示すシリコン又は硝子からなる支持体105に、図4(B)のようにホトリソ技術により、VIA106を有する絶縁層107を形成する。その後、図4(C)に示すようにCuメッキ及びNiメッキにより、VIA106に裏面電極108を形成する。その後、図5(A)のように再配線109を形成する。そして、図5(B)のように、GND電極108上に、放熱ポスト113をCuメッキにより形成する。この時、放熱ポスト113の高さは、積層したメモリチップ102の実装高さよりも高く、且つ、第1の絶縁層111の厚さよりも低くなるように設定する。
次いで、図5(C)のように、あらかじめ、貫通VIA103及びマイクロバンプ104により積層したメモリチップ102を再配線の所定の位置にフリップチップ技術で搭載し、アンダーフィル樹脂110を充填し、固着する。さらに、図3(D)のように、放熱ポスト113と積層チップとをエポキシ系の封止樹脂で封止し第1の絶縁層111を形成する。具体的には、放熱ポスト113の表面を完全に覆うように第1の絶縁層111を形成した後に、第1の絶縁層111の表面をグラインドすることにより、放熱ポスト113の表面を露出することにより、図3(D)に示すような第1の樹脂層111を形成する。
その後、図6(A)のように、支持体105を分離し、図6(B)のように、支持体105の分離により露出した電極の所定の位置にマイコンチップ101をフリップチップ技術により搭載し、アンダーフィル樹脂を充填し、固着する。
最後に、裏面に露出した電極に外部接続端子112を形成した後、ダイシングソーで個片化し、図6(C)のように、本発明の半導体装置100を形成することができる。製造工程の最終段階で個片化することにより、個々の部材を積層するよりも製造上有効である。
図7は、本発明の第2の実施形態における半導体装置300の断面図である。半導体装置300は、絶縁層307と第1の絶縁層311との間に第2の絶縁層317が設けられてことが特徴である。
以下に、第2の絶縁層、及び放熱ポストについて説明する。
本発明における第2の絶縁層317は、放熱ポスト313と絶縁される程度の膜厚であれば特に限定されない。第2の絶縁層317を有することにより、再配線309上であっても第2の絶縁層317を介して放熱ポスト313を配置することができる。すなわち、放熱ポスト313の配置可能な位置の制約が緩和されるため、放熱ポスト313をより多く設けることができ、半導体装置300の放熱効率が向上する。
放熱ポスト313の本数は、半導体装置300の放熱効率を考慮して適宜設定することができる。
放熱ポスト313の位置は、半導体装置300中の熱伝導の分布を抑制する観点から、メモリチップ302の積層体に接しないような位置で、積層チップの端部から等間隔で、尚且つ左右対称に配置されていることがより好ましい。放熱ポスト313が配置されうる具体的な範囲としては、前述した第1の実施形態で述べた範囲と同様である。
放熱ポスト313の高さ、形状、材質、及び第1の絶縁層については、第1の実施形態と同様である。
以下に、本発明の半導体装置300の製造工程断面図を図8、及び図9に記載する。
まず、図4(A)〜(C)及び図5(A)と同様に、図8(A)のように再配線309を形成し、図8(B)のようにメモリチップ302が搭載される部分を除いた部分に第2の絶縁層317を形成する。
その後、図8(C)のように、第2の絶縁層317上に等間隔で放熱ポスト313をCuメッキにより形成する。この時、放熱ポスト313の高さは、第1の実施形態と同様である。なお、図6(C)では明記していないが、放熱ポスト313をメッキにより形成するために、シード層(不図示)をあらかじめ絶縁層317上に形成する。このシード層を電極としてCuメッキにより放熱ポスト313を形成する。すなわち、このシード層(不図示)は、絶縁層317上であり放熱ポスト313直下に位置することになる。
次いで、図8(D)のように、あらかじめ、貫通VIA303及びマイクロバンプ304により積層したメモリチップ302を再配線309の所定の位置にフリップチップ技術で搭載し、アンダーフィル樹脂310を充填し、固着する。さらに、図9(A)のように、全体をエポキシ系の封止樹脂で封止し第1の絶縁層311を形成する。この工程は、図5(D)で説明した工程と同様の工程により第1の絶縁層311を形成する。
その後、図9(B)のように、支持体305を分離し、図9(C)のように、支持体305の分離により露出した電極の所定の位置にマイコンチップ301をフリップチップ技術により搭載し、アンダーフィル樹脂を充填し、固着する。
最後に、裏面に露出した電極に外部接続端子312を形成した後、ダイシングソーにより個片化し、図9(D)のように、本発明の半導体装置300を形成することができる。
図10は、本発明の第3の実施形態における半導体装置400の断面図である。半導体装置400は、第1の実施形態において、熱伝導性樹脂層414又は導電性樹脂層416を介して放熱部材415が設けられていることが特徴である。
第3の実施形態において、導電性樹脂層を用い、放熱ポスト413とGND電極408とが電気的に接続されている態様では、放熱効果を有するばかりでなく、外部からの電磁波をも遮蔽する効果をも有する点で好ましい。
以下に、熱伝導性樹脂層、導電性樹脂層及び放熱部材について説明する。
熱伝導性樹脂としては、従来と同様な樹脂を用いることができる。例えば、日本エイブルスティック社製5020Kが挙げられる。導電性樹脂としては、例えば、日本エイブルスティック社製CF3350が挙げられる。
本発明における放熱部材415は、半導体装置300の放熱効率と製造時間等を考慮して適宜設定することができる。
放熱部材415は、放熱ポスト413から伝わる熱ばかりでなく、メモリチップ402の表面から発生する熱をも半導体装置400の外部に放出することができるため、放熱効率が向上する。
板厚は、放熱ポストから伝わる熱や、メモリチップ402から直接受ける熱等を放熱することができる程度の熱容量を有すれば特に限定されないが、約50μm以上200μm以下の範囲の板厚を有することが好ましい。また、この範囲にあると、半導体装置自体の強度をも向上させることができる。
放熱部材415の材質は、放熱効果を奏するものが挙げられ、Cu、Al、SUS等が好ましいく、熱放射率の高い熱放射膜であってもよく、熱放射膜には黒色顔料が含まれていることが好ましい。この黒色顔料は熱放射率が高いため、熱の放射作用がより活性化される。すなわち、本実施の形態では、黒色が白色よりも熱を放射する効率が良いという性質を利用している。なお、熱放射膜として、例えば特開平10−279845号公報に記載されているような、黒色顔料を含まないセラミックス粉末を含有した塗料を使用した場合、その色は白色に近い色である。よって、より高い熱放射効果が期待できる。
さらに、放熱部材415が形成される面の表面積を増加させると、その上に形成される放熱部材415の表面積もより増加する。その結果、熱放射に寄与する面積が増加するため、放熱効果をより活性化させることができる。
具体的には、放熱部材415に凹凸を有する放熱部材を用いることが挙げられ、凸部の高さは放熱部材415の板厚の25%以上75%以下であり、幅は板厚の放熱部材415の100%以上200%以下であることが好ましい。
以下に、本発明の半導体装置400の製造工程断面図を図11に記載する。
まず、図5(A)〜(D)と同様にして、図11(A)のように第1の絶縁層411を形成する。その後、図11(B)のように、メモリチップ402の表面が露出するまで第1の絶縁層411を研削し、図11(C)のように、露出した面に高熱伝導性樹脂又は導電性樹脂を有する層414、又は416を介して放熱部材415を貼り付ける。また、放射部材が前述の熱放射膜である場合には、液状の熱放射膜をスプレー塗布等により塗布した後に乾燥させて固形化させる。また、液状の熱放射膜が入った容器に図11(B)の工程での基板を浸漬した後に乾燥させて固化させてもよい。
次いで、図11(D)のように、支持体405を分離し、露出した面に熱伝導性樹脂層414、又は導電性樹脂層416を積層した後、放熱部材415を貼り付ける。そして、図11(E)のように、支持体405の分離により露出した電極の所定の位置にマイコンチップ401をフリップチップ技術により搭載し、アンダーフィル樹脂を充填し、固着する。
最後に、裏面に露出した電極に外部接続端子412を形成した後、ダイシングソーにより個片化し、図11(F)のように、本発明の半導体装置400を形成する。
図12は、本発明の第4の実施形態における半導体装置500の断面図である。半導体装置500は、第2の実施形態において、熱伝導性樹脂層514又は導電性樹脂層516を介して放熱部材515が設けられていることが特徴である。
第4の実施形態は、放熱ポスト513の本数を増加させることができるばかりでなく、放熱部材515をも有するため、放熱効率が最も優れる半導体装置の1態様である。
放熱ポスト513、放熱部材515、第1の絶縁層511、第2の絶縁層517、熱伝導樹脂層514、及び導電性樹脂層516は、前述した内容と同様である。
以下に、本発明の半導体装置500の製造工程断面図を図13に記載する。
まず、第2の実施形態で示す工程断面図において、図8(A)〜(D)、及び図9(A)と同様にして、図13(A)のように、第1の絶縁層511を形成する。その後、図13(B)のように、メモリチップ502が露出するまで第1の絶縁層511を研削し、図13(C)のように、露出した面に高熱伝導性樹脂又は導電性樹脂を有する層514、又は516を介して放熱部材515を貼り付ける。
次いで、図13(D)のように、支持体505を分離し、露出した面に熱伝導性樹脂層514、又は導電性樹脂層516を積層した後、放熱部材515を貼り付ける。そして、図13(E)のように、支持体505の分離により露出した電極の所定の位置にマイコンチップ501をフリップチップ技術により搭載し、アンダーフィル樹脂を充填し、固着する。
最後に、裏面に露出した電極に外部接続端子512を形成した後、ダイシングソーにより個片化し、図13(F)のように、本発明の半導体装置500を形成する。
101、301、401、501 マイコンチップ
102、202、302、402、502、602 メモリチップ
103、303、403、503 貫通VIA
104、304、404、504 マイクロバンプ
105、305、405、505 支持体
107、207、307、407、507 絶縁層(ランド)
108、208、308、408、508、608 (GND、裏面)電極
109、209、309、409、509、609 再配線
110、310、410、510 アンダーフィル樹脂
111、311、411、511 第1の絶縁層
112、312、412、512 外部接続端子
113、213、313、413、513、613 放熱ポスト
414、514 熱伝導性樹脂層
415、515 放熱部材
416、416 導電性樹脂層
317、517 第2の絶縁層
Claims (7)
- 配線基板の一方の面に積層チップが設けられ、該配線基板の他方の面に外部接続端子が設けられた半導体装置であって、
前記積層チップを封止するように前記配線基板上に設けられた第1の絶縁層と、
前記第1の絶縁層中の前記積層チップが設けられていない領域であり、前記配線基板上に設けられた放熱ポストと、
を有することを特徴とする半導体装置。 - 前記配線基板と前記第1の絶縁層との間に第2の絶縁層が設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記放熱ポストが前記配線基板のグラウンド電極と接続されていることを特徴とする請求項1に記載の半導体装置。
- 更に、前記放熱ポスト上に熱伝導性樹脂層又は導電性樹脂層を介して放熱部材が設けられていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記放熱部材の表面が凹凸状に形成されていることを特徴とする請求項4に記載の半導体装置。
- 前記放熱ポストは、平面視において前記配線基板の中心に対して点対称となるように前記配線基板上に配置されていることを特徴とする請求項1〜5に記載の半導体装置。
- 前記放熱ポストは、前記配線基板の角部に配置されていることを特徴とする請求項1〜6に記載の半導体装置。
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---|---|
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Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012069903A (ja) * | 2010-08-27 | 2012-04-05 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2012142572A (ja) * | 2010-12-31 | 2012-07-26 | Samsung Electronics Co Ltd | 半導体パッケージ及びその製造方法 |
WO2013035655A1 (ja) * | 2011-09-09 | 2013-03-14 | 株式会社村田製作所 | モジュール基板 |
JP2013125931A (ja) * | 2011-12-16 | 2013-06-24 | Fujitsu Ltd | 半導体装置、半導体装置の製造方法及び電子装置 |
JP2013138088A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Ltd | 半導体装置、半導体装置の製造方法及び電子装置 |
US8604615B2 (en) | 2011-01-28 | 2013-12-10 | Samsung Electronics Co., Ltd. | Semiconductor device including a stack of semiconductor chips, underfill material and molding material |
WO2014020783A1 (ja) * | 2012-07-30 | 2014-02-06 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
US8791562B2 (en) | 2010-07-21 | 2014-07-29 | Samsung Electronics Co., Ltd. | Stack package and semiconductor package including the same |
KR20140136268A (ko) * | 2013-05-20 | 2014-11-28 | 삼성전자주식회사 | 방열 부재를 갖는 적층 반도체 패키지 |
JP2015012161A (ja) * | 2013-06-28 | 2015-01-19 | 株式会社デンソー | 電子装置 |
JP2015185615A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 半導体装置および電子回路装置 |
JP2015213154A (ja) * | 2014-04-17 | 2015-11-26 | パナソニックIpマネジメント株式会社 | 半導体パッケージ及び半導体装置 |
JP2016532309A (ja) * | 2013-10-15 | 2016-10-13 | インテル・コーポレーション | 磁気遮蔽集積回路パッケージ |
WO2018155927A1 (ko) * | 2017-02-22 | 2018-08-30 | 제엠제코(주) | 양면 방열구조를 갖는 반도체 패키지 |
US10497688B2 (en) | 2017-09-19 | 2019-12-03 | Toshiba Memory Corporation | Semiconductor device having stacked logic and memory chips |
JP2020068234A (ja) * | 2018-10-22 | 2020-04-30 | 富士通株式会社 | アンテナ一体型増幅器及び通信機 |
CN111244046A (zh) * | 2020-01-20 | 2020-06-05 | 长江存储科技有限责任公司 | 三维存储器及其制备方法、电子设备 |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068423A (ja) * | 1998-08-24 | 2000-03-03 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2001291793A (ja) * | 2000-04-06 | 2001-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003124390A (ja) * | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2004071961A (ja) * | 2002-08-08 | 2004-03-04 | Taiyo Yuden Co Ltd | 複合モジュール及びその製造方法 |
JP2004327624A (ja) * | 2003-04-23 | 2004-11-18 | Shinko Electric Ind Co Ltd | 部品内蔵多層回路基板 |
JP2004356650A (ja) * | 2004-08-16 | 2004-12-16 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2005142312A (ja) * | 2003-11-06 | 2005-06-02 | Renesas Technology Corp | 半導体装置およびその製造方法ならびに配線基板の製造方法 |
JP2005244143A (ja) * | 2004-03-01 | 2005-09-08 | Hitachi Ltd | 半導体装置 |
JP2006019340A (ja) * | 2004-06-30 | 2006-01-19 | Tdk Corp | 半導体ic内蔵基板 |
JP2006210892A (ja) * | 2004-12-27 | 2006-08-10 | Nec Corp | 半導体装置 |
JP2006269594A (ja) * | 2005-03-23 | 2006-10-05 | Cmk Corp | 半導体装置及びその製造方法 |
JP2006319243A (ja) * | 2005-05-16 | 2006-11-24 | Elpida Memory Inc | メモリモジュールおよびその製造方法 |
JP2007115760A (ja) * | 2005-10-18 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007150154A (ja) * | 2005-11-30 | 2007-06-14 | Renesas Technology Corp | 半導体装置 |
-
2008
- 2008-01-18 JP JP2008009757A patent/JP4571679B2/ja active Active
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000068423A (ja) * | 1998-08-24 | 2000-03-03 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2001291793A (ja) * | 2000-04-06 | 2001-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003124390A (ja) * | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2004071961A (ja) * | 2002-08-08 | 2004-03-04 | Taiyo Yuden Co Ltd | 複合モジュール及びその製造方法 |
JP2004327624A (ja) * | 2003-04-23 | 2004-11-18 | Shinko Electric Ind Co Ltd | 部品内蔵多層回路基板 |
JP2005142312A (ja) * | 2003-11-06 | 2005-06-02 | Renesas Technology Corp | 半導体装置およびその製造方法ならびに配線基板の製造方法 |
JP2005244143A (ja) * | 2004-03-01 | 2005-09-08 | Hitachi Ltd | 半導体装置 |
JP2006019340A (ja) * | 2004-06-30 | 2006-01-19 | Tdk Corp | 半導体ic内蔵基板 |
JP2004356650A (ja) * | 2004-08-16 | 2004-12-16 | Oki Electric Ind Co Ltd | 半導体装置 |
JP2006210892A (ja) * | 2004-12-27 | 2006-08-10 | Nec Corp | 半導体装置 |
JP2006269594A (ja) * | 2005-03-23 | 2006-10-05 | Cmk Corp | 半導体装置及びその製造方法 |
JP2006319243A (ja) * | 2005-05-16 | 2006-11-24 | Elpida Memory Inc | メモリモジュールおよびその製造方法 |
JP2007115760A (ja) * | 2005-10-18 | 2007-05-10 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007150154A (ja) * | 2005-11-30 | 2007-06-14 | Renesas Technology Corp | 半導体装置 |
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8791562B2 (en) | 2010-07-21 | 2014-07-29 | Samsung Electronics Co., Ltd. | Stack package and semiconductor package including the same |
JP2012069903A (ja) * | 2010-08-27 | 2012-04-05 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2012142572A (ja) * | 2010-12-31 | 2012-07-26 | Samsung Electronics Co Ltd | 半導体パッケージ及びその製造方法 |
US8604615B2 (en) | 2011-01-28 | 2013-12-10 | Samsung Electronics Co., Ltd. | Semiconductor device including a stack of semiconductor chips, underfill material and molding material |
US9343432B2 (en) | 2011-01-28 | 2016-05-17 | Samsung Electronics Co., Ltd. | Semiconductor chip stack having improved encapsulation |
JPWO2013035655A1 (ja) * | 2011-09-09 | 2015-03-23 | 株式会社村田製作所 | モジュール基板 |
WO2013035655A1 (ja) * | 2011-09-09 | 2013-03-14 | 株式会社村田製作所 | モジュール基板 |
US9591747B2 (en) | 2011-09-09 | 2017-03-07 | Murata Manufacturing Co., Ltd. | Module board |
CN103814439A (zh) * | 2011-09-09 | 2014-05-21 | 株式会社村田制作所 | 模块基板 |
JP2013125931A (ja) * | 2011-12-16 | 2013-06-24 | Fujitsu Ltd | 半導体装置、半導体装置の製造方法及び電子装置 |
JP2013138088A (ja) * | 2011-12-28 | 2013-07-11 | Fujitsu Ltd | 半導体装置、半導体装置の製造方法及び電子装置 |
US9219021B2 (en) | 2012-07-30 | 2015-12-22 | Panasonic Corporation | Semiconductor device including heat dissipating structure |
JPWO2014020783A1 (ja) * | 2012-07-30 | 2016-07-21 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
WO2014020783A1 (ja) * | 2012-07-30 | 2014-02-06 | パナソニック株式会社 | 放熱構造を備えた半導体装置 |
KR102105902B1 (ko) * | 2013-05-20 | 2020-05-04 | 삼성전자주식회사 | 방열 부재를 갖는 적층 반도체 패키지 |
KR20140136268A (ko) * | 2013-05-20 | 2014-11-28 | 삼성전자주식회사 | 방열 부재를 갖는 적층 반도체 패키지 |
JP2015012161A (ja) * | 2013-06-28 | 2015-01-19 | 株式会社デンソー | 電子装置 |
KR101934945B1 (ko) * | 2013-10-15 | 2019-01-04 | 인텔 코포레이션 | 자기 차폐형 집적 회로 패키지 |
JP2016532309A (ja) * | 2013-10-15 | 2016-10-13 | インテル・コーポレーション | 磁気遮蔽集積回路パッケージ |
JP2015185615A (ja) * | 2014-03-20 | 2015-10-22 | 株式会社東芝 | 半導体装置および電子回路装置 |
JP2015213154A (ja) * | 2014-04-17 | 2015-11-26 | パナソニックIpマネジメント株式会社 | 半導体パッケージ及び半導体装置 |
CN109661723A (zh) * | 2017-02-22 | 2019-04-19 | Jmj韩国株式会社 | 具有双面散热结构的半导体封装 |
WO2018155927A1 (ko) * | 2017-02-22 | 2018-08-30 | 제엠제코(주) | 양면 방열구조를 갖는 반도체 패키지 |
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