JP2015185615A - 半導体装置および電子回路装置 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

【課題】高い信頼性を実現する半導体装置を提供する。【解決手段】実施形態の半導体装置は、複数の第１の半導体チップと、第１の半導体チップの間に設けられる有機樹脂と、第１の半導体チップ上方に設けられ、第１の半導体チップを相互に電気的に接続する配線層と、配線層の上部に設けられる複数の回路基板接続用電極と、を有する第１の半導体ユニットと、第１の半導体ユニットの配線層側の回路基板接続用電極に挟まれる領域に固定され、第２の半導体チップを有し、第１の半導体ユニットと電気的に接続される第２の半導体ユニットと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置および電子回路装置に関する。
近年、半導体装置の高集積化が進行して、その半導体装置を構成する半導体素子自体にも高集積化が求められている。特に、最近の半導体装置の集積化技術には、半導体素子自体の集積化技術と共に、異種機能を有する素子の集積化技術が要求されている。
異種の半導体素子を高集積化する方法には、代表的には、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）技術とＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）技術の２方式がある。ＳｏＣ技術は、複数の素子を１チップ上に形成することによりシステムＬＳＩとして集積する方法である。このＳｏＣ技術は素子集積度を高くすることが可能であるが、集積できる素子の種類に制限があるという課題があった。例えば、Ｓｉ基板上にＧａＡｓなどの別の結晶系からなる素子を形成することは、プロセスの違いなどから困難である。また、ＳｏＣ技術は新規デバイスを実現する場合の設計期間が長く、開発コストが高くなるという課題があった。
このＳｏＣ技術に対して、ＳｉＰ技術は、各々の半導体チップを個別に形成した後、それぞれを個別に集積基板（インターポーザー基板）上に搭載するものである。このＳｉＰ技術は、各々の半導体チップを個別に形成できるため、集積する素子に対する制限がない。さらに、新規のシステムを実現する場合にも、既存のチップの利用が可能であるため、設計期間を短縮できることから開発コストを安価にできる利点がある。しかしながら、素子の集積密度は、各々の半導体チップを搭載するインターポーザー基板の配線集積密度に依存するため、素子配置の高密度化が困難である課題があった。
このため、各々独自の製造技術で完成された半導体素子を検査選別してダイシングにより個別の半導体チップとした後、それらの半導体チップをチップレベルで隣接再配置して異種チップ集積ウェハとして再構築する技術、いわゆる疑似ＳｏＣ（Ｐｓｅｕｄｏ−ＳｏＣ）技術が提案されている。この疑似ＳｏＣ技術は、製造技術の異なる異種チップの集積を可能にすることと、検査選別された動作素子のみを大面積で再集積することで製造コストの低減を可能にしている。なお、疑似ＳｏＣ技術により再構築された異種チップ間は、絶縁膜と配線膜から構成される多層配線で電気的接続が行われている。
異種チップを平面的に配置した後に異種チップ間を多層配線で相互接続して集積化する疑似ＳｏＣ技術は、特に、配置する異種チップサイズが大きな場合や、配置する異種チップ数が多い場合に、その機械的強度を向上させることが課題となる。
特開２００９−１９４１１３号公報 特開２００９−２００２７４号公報
本発明が解決しようとする課題は、高い信頼性を実現する半導体装置および電子回路装置を提供することにある。
実施形態の半導体装置は、複数の第１の半導体チップと、第１の半導体チップの間に設けられる有機樹脂と、第１の半導体チップ上方に設けられ、第１の半導体チップを相互に電気的に接続する配線層と、配線層の上部に設けられる複数の回路基板接続用電極と、を有する第１の半導体ユニットと、第１の半導体ユニットの配線層側の回路基板接続用電極に挟まれる領域に固定され、第２の半導体チップを有し、第１の半導体ユニットと電気的に接続される第２の半導体ユニットと、を備える。
第１の実施形態の半導体装置の模式図。 第１の実施形態の半導体装置の第２の半導体ユニットの配置の説明図。 第１の実施形態の電子回路装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の作用および効果を説明する図。 第１の実施形態の作用および効果を説明する図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の電子回路装置の模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の電子回路装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の電子回路装置の模式断面図。 実施例１および比較例の信頼性評価結果を示す図
本明細書中、同一または類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の相対的位置関係を示すために、便宜上、「上」、「上方」、「下」または「下方」との用語を用いる。本明細書中、「上」、「上方」、「下」、「下方」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、複数の第１の半導体チップと、第１の半導体チップの間に設けられる有機樹脂と、第１の半導体チップ上方に設けられ、第１の半導体チップを相互に電気的に接続する配線層と、配線層の上部に設けられる複数の回路基板接続用電極と、を有する第１の半導体ユニットと、第１の半導体ユニットの配線層側の回路基板接続用電極に挟まれる領域に固定され、第２の半導体チップを有し、第１の半導体ユニットと電気的に接続される第２の半導体ユニットと、を備える。
本実施形態の半導体装置は、上記構成を備えることにより、第２の半導体ユニットによる補強作用で、機械的強度が向上する。したがって、半導体装置を回路基板に実装した際の応力歪による破壊を防止することが可能となる。また、第２の半導体チップを有する第２の半導体ユニットを、第１の半導体ユニットに重ねて配置することで、半導体装置の小型化を図ることが可能となる。
図１は、本実施形態の半導体装置の模式図である。図１（ａ）が模式断面図、図１（ｂ）が模式平面図である。図１（ａ）は、図１（ｂ）のＡＡ’断面図である。図１（ｂ）には、第１の半導体ユニットに含まれる第１の半導体チップおよび受動素子の配置も点線で示す。
図１に示すように、本実施形態の半導体装置１００は、第１の半導体ユニット１０と、第１の半導体ユニット１０に固定される第２の半導体ユニット２０を、備える。
第１の半導体ユニット１０は、複数の第１の半導体チップ１２と、複数の受動素子１４とを備える。第１の半導体チップ１２および受動素子１４の間には、有機樹脂１６が設けられる。第１の半導体チップ１２および受動素子１４は、有機樹脂１６により物理的に結合されている。
第１の半導体チップ１２および受動素子１４上には、多層配線層（配線層）１８が設けられる。多層配線層（配線層）１８により、第１の半導体チップ１２や受動素子１４が相互に電気的に接続される。第１の半導体ユニットは、いわゆる、疑似ＳｏＣである。
第１の半導体チップ１２は、能動素子である。第１の半導体チップ１２は、例えば、アナログスイッチ、オペアンプ等である。複数の第１の半導体チップは、それぞれ、同一の機能を持つ半導体チップであっても異なる機能を持つ半導体チップであってもかまわない。
受動素子１４は、例えば、チップ抵抗、チップキャパシタ等である。複数の受動素子１４は、それぞれ、同一の機能を持つ受動素子であっても異なる機能を持つ受動素子であってもかまわない。
有機樹脂１６は、シリカフィラを含有することが望ましい。また、有機樹脂１６は、エポキシ樹脂、ポリイミド樹脂、および、ベンゾシクロブデン（ＢＣＢ）から選ばれる少なくとも一つの有機樹脂であることが望ましい。
多層配線層１８は、絶縁層と薄膜配線層との積層構造で形成されている。絶縁層は、例えば、有機樹脂であり、具体的には、例えば、ポリイミドである。第１の半導体チップ１２や受動素子１４は、薄膜配線層により相互に電気的に接続される。薄膜配線層は、例えば、金属であり、具体的には、例えば、Ａｌ（アルミニウム）とＴｉ（チタン）の積層膜である。薄膜配線層は、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗの群から選ばれる少なくとも一つの元素を含む金属または合金であることが望ましい。
多層配線層１８の上部、すなわち、多層配線層１８の第１の半導体チップ１２や受動素子１４の反対側には、複数の回路基板接続用電極２４が設けられる。回路基板接続用電極２４は、半導体装置１００を回路基板に実装する際に、電気的接続を得るために用いられる電極である。
回路基板接続用電極２４は、第１の半導体ユニット１０の周辺部に設けられる。第１の半導体ユニット１０の中央部には、回路基板接続用電極２４の存在しない領域が設けられる。
回路基板接続用電極２４は、金属である。具体的には、例えば、Ａｕ（金）、Ｎｉ（ニッケル）、Ｔｉ（チタン）の積層膜である。
回路基板接続用電極２４上には、ボール電極２６が設けられる。ボール電極２６は、半導体装置１００を回路基板に実装する際に、電気的接続を得るために用いられる電極である。
ボール電極２６は、第１の半導体ユニット１０の周辺部に設けられる。第１の半導体ユニット１０の中央部には、ボール電極２６の存在しない領域が設けられる。
ボール電極２６は、例えば、ＰｂＳｎ合金はんだである。ボール電極２６の材料としては、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗの群から選ばれる少なくとも一つの元素を含む金属または合金を適用することが可能である。
第２の半導体ユニット２０は、第１の半導体ユニット１０の多層配線層１８側に固定される。第２の半導体ユニット２０は、多層配線層１８の回路基板接続用電極２４やボール電極２６に挟まれる領域、言い換えれば、回路基板接続用電極２４やボール電極２６が存在しない領域に固定される。
第２の半導体ユニット２０は、第２の半導体チップ２２を有する。第２の半導体チップ２２は、能動素子である。第２の半導体チップ２２は、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）である。具体的には、例えば、ＭＣＵ（マイクロコントロールユニット）である。
第２の半導体ユニット２０は、第２の半導体チップ２２そのものであるベアチップであっても、第２の半導体チップ２２を含む半導体パッケージであってもかまわない。半導体装置１００の小型化の観点から、第２の半導体ユニット２０が、ベアチップまたはウェハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）であることが望ましい。
第２の半導体ユニット２０は、第１の半導体ユニット１０に電気的に接続される。第２の半導体ユニット２０は、例えば、ベアチップ（第２の半導体チップ）で、第１の半導体ユニット１０に、フリップチップ実装されることで電気的に接続され固定される。
なお、第２の半導体ユニット２０を第１の半導体ユニット１０に固定する強度を上げるために、第２の半導体ユニット２０と第１の半導体ユニット１０の間に、有機樹脂の封止樹脂（Ｕｎｄｅｒｆｉｌｌ樹脂）として設けることも可能である。
なお、半導体装置１００の小型化および機械的強度の向上を図る観点から、第２の半導体チップ２６の面積が、複数の第１の半導体チップ１２いずれの面積よりも大きいことが望ましい。
図２は、本実施形態の半導体装置の第２の半導体ユニットの配置の説明図である。図２は、半導体装置１００を、多層配線層１８側から見た平面図である。上述のように、第２の半導体ユニット２０は、多層配線層１８の回路基板接続用電極２４やボール電極２６に挟まれる領域、言い換えれば、回路基板接続用電極２４やボール電極２６が存在しない領域に固定される。
図２において、回路基板接続用電極２４やボール電極２６が存在しない領域は、回路基板接続用電極２４またはボール電極２６に内接する矩形領域２８で示される。矩形領域２８は図２において、点線で囲まれるハッチングされ領域である。
半導体装置１００の機械的強度を向上させる観点から、第２の半導体ユニット２０の面積が、多層配線１８側の回路基板接続用電極２４またはボール電極２６に内接する矩形領域２８の面積の５０％以上であることが望ましく、７０％以上であることがより望ましい。
図３は、本実施形態の電子回路装置の模式断面図である。図３に示すように、半導体装置１００が、配線基板４０上に実装されている。半導体装置１００は、回路基板接続用電極２４上に設けられるボール電極２６を介して配線基板４０に実装される。第１の半導体ユニット１０と配線基板４０との間に、第２の半導体ユニット２０が位置する構成となる。
配線基板４０としては、例えば、ガラスエポキシ基板上に絶縁層と導体層を相互にビルドアップさせた方式のプリント基板ＳＬＣ（Ｓｕｒｆａｃｅ Ｌａｍｉｎａｒ Ｃｉｒｃｕｉｔ）基板を用いることができる。また、例えば、ポリイミド樹脂を基板主材として表面に銅配線が形成されている公知のフレキシブル基板を用いることも可能である。電子回路装置を構成する回路基板４０は、特に限定されるものではない。
なお、必要に応じて半導体装置１００と回路基板４０の隙間部分に公知の技術である、封止樹脂（Ｕｎｄｅｒｆｉｌｌ樹脂）を設けることも可能である。封止樹脂として、例えば、ビスフェノール系エポキシ、イミダゾール硬化触媒、酸無水物硬化剤、および、重量比で４５ｗｔ％の球状の石英フィラを含有するエポキシ樹脂を用いることができる。また、例えば、クレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いることも可能である。封止樹脂の材料は、特に限定されるものではない。
本実施形態の電子回路装置は、上記構成を備えることにより、半導体装置１００の機械的強度が向上する。したがって、本実施形態によれば、信頼性に優れた電子回路装置が実現できる。また、半導体装置１００が小型化されることにより、半導体装置１００が実装される電子回路装置の小型化が実現される。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図４〜図１１は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
まず、複数の第１の半導体チップ１２および受動素子１４を準備する。そして、一方の面に位置合わせパターン５２、他方の面に接着層５４が設けられたガラスマスク５０を準備する（図４）。接着層５４は、例えば、加熱により接着強度が変化する接着剤である。
次に、ガラスマスク５０の接着層５４側に、複数の第１の半導体チップ１２および受動素子１４を接着する（図５）。この際、位置合わせパターン５２を用いて、複数の第１の半導体チップ１２および受動素子１４を、ガラスマスク５０に対して位置合わせする。
次に、第１の半導体チップ１２および受動素子１４を有機樹脂１６で被覆する（図６）。有機樹脂１６は、例えば、シリカフィラを含有するエポキシ樹脂である。有機樹脂１６の被覆形成には、微細な隙間に均一な樹脂の充填が可能である真空印刷技術を用いることが望ましい。
次に、第１の半導体チップ１２および受動素子１４を、接着層５４から剥離する。これにより、第１の半導体チップ１２および受動素子１４が有機樹脂１６で結合された再構築ウェハが形成される（図７）。
次に、再構築ウェハ上に多層配線層１８を形成する（図８）。多層配線層１８は、絶縁層と薄膜配線層を交互に積層することで形成する。
絶縁層は、例えば、感光性樹脂であり、具体的には、例えば、ポリイミドである。感光性樹脂を用いた場合のパターニングのための露光条件は、感光性樹脂の感度に応じて決定すればよい。例えば、ポリイミドとして、東レ製ＵＲ３１４０を用いる場合は、１００ｍＪ／ｃｍ２程度であることが望ましい。その後、例えば、東レ製ＤＶ−５０５を現像液として用いて現像を行い、第１の半導体チップ１２および受動素子１４の端子へのコンタクトを形成するための開口部がパターニングされる。
さらに、絶縁層上に第１の半導体チップ１２および受動素子１４の各端子を接続する薄膜配線層を公知のプロセス技術で形成する。薄膜配線層は、例えば、Ａｌ（アルミニウム）とＴｉ（チタン）の積層膜である。薄膜配線層は、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗの群から選ばれる一つの元素を含む金属または合金であることが望ましい。
その後、必要な層数だけ、絶縁層と薄膜配線層を交互に積層して多層配線層１８を形成する。そして、多層配線層１８の上部に、複数の回路基板接続用電極２４を形成する（図９）。回路基板接続用電極２４は、金属である。具体的には、例えば、Ａｕ（金）、Ｎｉ（ニッケル）、Ｔｉ（チタン）の積層膜である。
次に、公知の技術で、はんだバンプ電極が形成された第２の半導体ユニット２０を準備する。第２の半導体ユニット２０は、例えば、ベアチップ（第２の半導体チップ）である。第２の半導体ユニット２０は、例えば、ＭＣＵである。また、はんだバンプ電極は、例えばＰｂＳｎ合金はんだである。
はんだバンプ電極の形成は、具体的には、例えば以下の方法で行う。ＭＣＵが形成された半導体ウェハ上にＣｕ／ＴｉをＥＢ蒸着で被覆した後、厚膜レジストＡＺ４９０３（ヘキストジャパン社製）をスピンコート法により膜厚５０μｍに形成して、露光現像により５０μｍφの開口寸法を有するＩ／Ｏ電極よりも大きい、８０μｍの開口部を形成する。露光は、レジスト厚みが厚くても充分な量のエネルギーを照射して、現像はＡＺ４００Ｋデベロッパー（ヘキストジャパン社製）で行う。
さらに、Ｉ／Ｏ電極に対応する部分のめっきレジスト膜が開口されているＭＣＵウェハを下記のＰｂ／Ｓｎめっき液に浸漬してＮｉ／Ｔｉを陰極として、下記の電気めっき液に対応する、例えば高純度共晶はんだ板を陽極としてめっきを行う。電流密度は１〜４（Ａ／ｄｍ２）で行い、浴温度２５℃で緩やかに攪拌しながら、はんだ組成（Ｐｂ／Ｓｎ）が共晶組成にほぼ等しい、あるいはＰｂ側またはＳｎ側にわずかに移行した組成のはんだ合金をＮｉ／Ｔｉ上に５０μｍ析出させる。
（スルホン酸はんだめっき液の組成）
錫イオン（Ｓｎ２＋） １２ Ｖｏｌ％
鉛イオン（Ｐｂ２＋） ３０ Ｖｏｌ％
脂肪族スルホン酸 ４１ Ｖｏｌ％
ノニオン系界面活性剤 ５ Ｖｏｌ％
カチオン系界面活性剤 ５ Ｖｏｌ％
イソプロピルアルコール ７ Ｖｏｌ％
次いで、電気めっきレジストをアセトンで除去する。さらに、クエン酸／過酸化水素水から構成される溶液に浸漬してＣｕをエッチング除去した後、エチレンジアミン４酢酸／アンモニア／過酸化水素水／純水から構成される混合溶液に浸漬してＴｉをエッチング除去する。例えば、以上の方法で第２の半導体ユニット２０を用意することができる。
次に、第２の半導体ユニット（第２の半導体チップ）２０を、多層配線層１８上に、公知の技術であるフリップチップ実装で固定する（図１０）。はんだバンプ電極径は、例えば、１００μｍφである。なお、第２の半導体ユニット２０と第１の半導体ユニット１０の間に、有機樹脂を封止樹脂（Ｕｎｄｅｒｆｉｌｌ樹脂）として形成することも可能である。
次に、第２の半導体ユニット（第２の半導体チップ）２０の周囲の、回路基板接続用電極２４上に、例えば、直径５００μｍφのはんだボール電極２６を形成する（図１１）。はんだ組成は、例えば、Ｓｎ−３．０Ａｇ−０．５Ｃｕとする。はんだボール搭載には、公知の技術であるボールマウンターを用いる。
以上の製造方法により、図１に示す本実施形態の半導体装置１００が製造される。
次に、図３に示す本実施形態の電子回路装置の製造方法について図３を参照しつつ説明する。
まず、回路基板４０を準備する。次に、半導体装置１００と回路基板４０の電極端子の位置合わせを行う。半導体装置１００は、加熱機構を有するコレットに保持し、例えば、３５０℃の窒素雰囲気中で予備加熱する。
次に、半導体装置１００のボール電極２６と回路基板４０の電極端子が接触された状態で、コレットをさらに下方移動して、例えば、圧力３０ｋｇ／ｍｍ２を加える。さらに、この状態で温度を３７０℃まで上昇させてはんだを溶融させる。これにより、半導体装置１００と回路基板４０の電極端子を接続する。
以上の製造方法により、図３に示す本実施形態の半導体装置１００が搭載された電子回路装置が製造される。
次に、本実施形態の半導体装置および電子回路装置の作用および効果について説明する。図１２、図１３は、本実施形態の作用および効果を説明する図である。
図１２は、本実施形態と異なり、第２の半導体ユニットがない比較形態の半導体装置および電子回路装置の場合を示す。図１２に示すように、第２の半導体チップ２２が内部に配置された疑似ＳｏＣを、回路基板４０にボール電極２６を用いて実装した場合、疑似ＳｏＣと配線基板４０との熱膨張係数差等に起因して、ボール電極２６の間の応力集中領域に応力が集中し、図１２中、例えば、点線で示すような変位が疑似ＳｏＣに生ずる。その結果、疑似ＳｏＣが破壊することで、配線基板４０との接続がオープンするといった信頼性不良が生ずる。
疑似ＳｏＣは、特に、素子間を結合させている有機樹脂４０部分の機械的強度が弱い。そして、特に、多層配線層１８側で、破壊が生じやすい。疑似ＳｏＣ中に配置される素子数が大きくなるほど、破壊が生じやすい。
図１３は、上図が比較形態、下図が本実施形態の半導体装置および電子回路装置である。本実施形態では、比較形態で疑似ＳｏＣ中に配置されていた第２の半導体チップ２２を、第２の半導体ユニット２０として、第１の半導体ユニット（疑似ＳｏＣ）１０の多層配線層１８側に実装する。
この構成により応力集中領域の、脆弱な多層配線層１８側が、第２の半導体ユニット２０で補強される。また、多層配線層１８側でも、特に脆弱な素子間を結合させている有機樹脂１６部分を跨いで第２の半導体ユニット２０が固定され、第１の半導体ユニット（疑似ＳｏＣ）１０を補強する。したがって、疑似ＳｏＣが破壊して、配線基板４０との接続がオープンするといった信頼性不良が低減する。
また、第１の半導体ユニット（疑似ＳｏＣ）１０が、第２の半導体チップ２２がなくなった分、小型化する。したがって、比較形態に比べ、同一の機能で小型化した半導体装置が実現できる。すなわち、単位面積あたりの実装密度の高い半導体装置が実現できる。また、小型化することにより、応力集中領域自体も縮小するため、この点からも信頼性不良が低減する。
なお、半導体装置１００の小型化および機械的強度の向上を図る観点から、第２の半導体チップ２６の面積が、複数の第１の半導体チップ１２いずれの面積よりも大きいことが望ましい。半導体装置１００の機能を実現する上で、最も面積の大きい半導体チップを、第２の半導体ユニット２０とすることで、最も効率良く半導体装置１００の小型化できる。
そして、半導体装置１００が小型になることで、応力集中領域が縮小し、信頼性不良が低減する。また、最も面積の大きい半導体チップで第１の半導体ユニット１０を補強することで、半導体層装置１００の機械的強度が向上し、信頼性不良が低減する。
以上、本実施形態によれば、高い機械的強度を得ることで、信頼性に優れた半導体装置および電子回路装置が実現できる。また、半導体装置および電子回路装置の小型化、実装密度の向上が実現できる。
（第２の実施形態）
本実施形態の半導体装置および電子回路装置は、第１の半導体ユニットの第２の半導体ユニットと反対側に固定され、第３の半導体チップを有し、第１の半導体ユニットと電気的に接続される第３の半導体ユニットを、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１４は、本実施形態の半導体装置の模式断面図である。図１４に示すように、本実施形態の半導体装置２００は、第１の半導体ユニット１０と、第１の半導体ユニット１０に固定される第２の半導体ユニット２０と、第１の半導体ユニット１０の第２の半導体ユニットと反対側に固定される第３の半導体ユニット３０を、備える。
第３の半導体ユニット３０は、第１の半導体ユニット１０の多層配線層１８と反対側、すなわち、第２の半導体ユニット２０の反対側に固定される。
第３の半導体ユニット３０は、第３の半導体チップ３２を有する。第３の半導体チップ３２は、能動素子である。第３の半導体チップ３２は、例えば、外部機器との無線通信を行う無線通信用ＬＳＩである。第３の半導体チップ３２は、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）機能を備える。
第３の半導体ユニット３０は、第３の半導体チップ３２そのものであるベアチップであっても、第３の半導体チップ３２を含む半導体パッケージであってもかまわない。半導体装置２００の小型化の観点から、第３の半導体ユニット３０が、ベアチップまたはウェハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）であることが望ましい。
第３の半導体ユニット３０は、第１の半導体ユニット１０および第２の半導体ユニットに電気的に接続される。第３の半導体ユニット３０は、例えば、ベアチップ（第３の半導体チップ）で、第１の半導体ユニット１０にフリップチップ実装されることで電気的に接続され、固定される。
第１の半導体ユニット１０は、例えば、第１の半導体ユニット１０の一方の面から他方の面まで、有機樹脂１６を貫通する貫通電極５６が設けられる。第３の半導体ユニット３０は、貫通電極５６を介して、第１の半導体ユニット１０や第２の半導体ユニットと電気的に接続される。
なお、第３の半導体ユニット３０を第１の半導体ユニット１０に固定する強度を上げるために、第３の半導体ユニット２０と第１の半導体ユニット１０の間に、有機樹脂を封止樹脂（Ｕｎｄｅｒｆｉｌｌ樹脂）として設けることも可能である。
また、半導体装置２００の小型化および機械的強度の向上を図る観点から、第２の半導体チップ２２、または、第３の半導体チップ３２の面積が、複数の第１の半導体チップ１２いずれの面積よりも大きいことが望ましい。
図１５は、本実施形態の電子回路装置の模式断面図である。図１５に示すように、半導体装置２００が、配線基板４０上に実装されている。半導体装置２００は、回路基板接続用電極２４上に設けられるボール電極２６を介して配線基板４０に実装される。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図１６〜図１９は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
再構築ウェハ上の多層配線層１８の上部に、複数の回路基板接続用電極２４を形成するまでは、第１の実施形態の製造方法と同様である（図１６）。
次に、第１の半導体ユニット１０の一方の面から他方の面まで、有機樹脂１６を貫通する貫通電極５６を形成する（図１７）。貫通電極５６の形成は、例えば、有機樹脂１６を貫通する貫通孔を設け、貫通孔を金属で充填する公知のＴＭＶ（Ｔｈｒｏｕｇｈ Ｍｏｌｄ Ｖｉａ）技術を用いて形成することが可能である。その後、例えば、図示しない配線層を、第１の半導体ユニット１０の多層配線層１８と反対側の面上に形成する。
次に、公知の技術で、はんだバンプ電極が形成された第２の半導体ユニット２０および第３の半導体ユニット３０を準備する。そして、第２の半導体ユニット（第２の半導体チップ）２０と、第３の半導体ユニット（第３の半導体チップ）３０を、第１の半導体ユニット１０に、公知の技術であるフリップチップ実装で固定する（図１８）。
次に、第２の半導体ユニット（第２の半導体チップ）２０の周囲の、回路基板接続用電極２４上に、例えば、直径５００μｍφのはんだボール電極２６を形成する（図１９）。
以上の製造方法により、図１４に示す本実施形態の半導体装置２００が製造される。
そして、第１の実施形態と同様の方法で、半導体装置２００を回路基板４０上に実装することで、図１５に示す本実施形態の半導体装置２００が搭載された電子回路装置が製造される。
本実施形態によれば、第３の半導体ユニット３０によって補強されることによって、さらに、半導体装置２００の機械的強度が向上する。したがって、信頼性に優れた半導体装置および電子回路装置が実現できる。また、第３の半導体チップ３２を、第１の半導体ユニット１０から第３の半導体ユニット３０に移すことにより、半導体装置および電子回路装置の小型化、実装密度の向上が実現できる。
（第３の実施形態）
本実施形態の半導体装置および電子回路装置は、第１の半導体ユニットの第２の半導体ユニットと反対側に固定される補強板を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図２０は、本実施形態の半導体装置の模式断面図である。図２０に示すように、本実施形態の半導体装置３００は、第１の半導体ユニット１０と、第１の半導体ユニット１０に固定される第２の半導体ユニット２０と、第１の半導体ユニット１０の第２の半導体ユニットと反対側に固定される補強板６０を、備える。
補強板６０の材料は、例えば、金属または半導体である。具体的には、例えば、Ｃｕ（銅）である。補強板６０は、例えば、樹脂等の接着層により、第１の半導体ユニット１０に固定される。
図２１は、本実施形態の電子回路装置の模式断面図である。図２１に示すように、半導体装置３００が、配線基板４０上に実装されている。半導体装置３００は、回路基板接続用電極２４上に設けられるボール電極２６を介して配線基板４０に実装される。
本実施形態によれば、補強板６０によって補強されることによって、さらに、半導体装置３００の機械的強度が向上する。したがって、信頼性に優れた半導体装置および電子回路装置が実現できる。また、第１の実施形態に対して、補強板６０を第１の半導体ユニット１０に固定するのみなので、容易に信頼性に優れた半導体装置および電子回路装置が実現できる。
（第４の実施形態）
本実施形態の半導体装置および電子回路装置は、第１の半導体ユニットが有機樹脂中を貫通する貫通部材を有し、補強板が貫通部材に接続されること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については、記述を省略する。
図２２は、本実施形態の半導体装置の模式断面図である。図２２に示すように、本実施形態の半導体装置４００は、第１の半導体ユニット１０が有機樹脂１６中を貫通する貫通部材６２を有する。そして、補強板６０が貫通部材６２に接続される。
貫通部材６２の材料は、熱伝導性の高い材料であることが望ましい。例えば、金属または半導体である。具体的には、例えば、Ｃｕ（銅）である。
補強板６０の材料は、熱伝導性の高い材料であることが望ましい。例えば、金属または半導体である。具体的には、例えば、Ｃｕ（銅）である。補強板６０は、例えば、樹脂等の接着層により、第１の半導体ユニット１０に固定される。少なくとも、補強板６０と貫通部材６２との間は、熱伝導性の高い材料であることが望ましい。
図２３は、本実施形態の電子回路装置の模式断面図である。図２３に示すように、半導体装置４００が、配線基板４０上に実装されている。半導体装置４００は、回路基板接続用電極２４上に設けられるボール電極２６を介して配線基板４０に実装される。
本実施形態によれば、補強板６０によって補強されることによって、第３の実施形態同様、半導体装置３００の機械的強度が向上する。したがって、信頼性に優れた半導体装置および電子回路装置が実現できる。また、第３の実施形態に対して、貫通部材６２を介して補強板６０に、第１の半導体ユニット１０や第２の半導体ユニットの熱が伝搬され、補強板６０が放熱板としても機能する。したがって、放熱性が向上し熱的応力が緩和され、さらに信頼性に優れた半導体装置および電子回路装置が実現できる。
以下、実施例について説明する。
（実施例１）
図１に示す第１の実施形態と同様の構成の半導体装置１００を作成し、回路基板４０に実装して信頼性の評価を行った。
半導体装置の第１の半導体ユニット１０を構成する第１の半導体チップ１２を、２個のアナログスイッチと１０個のオペアンプとした。受動素子１４を、３６個のチップ抵抗と２５個のチップキャパシタとした。有機樹脂１６は、シリカフィラの含有されたエポキシ樹脂とした。
第１の半導体ユニット１０のサイズは、７ｍｍ×６ｍｍ×１ｍｍである。受動素子１４は、いずれも０６０３サイズで、アナログスイッチは２ｍｍ×２ｍｍ×０．３ｍｍ、オペアンプは１．５ｍｍ×１．５ｍｍ×０．３ｍｍである。
ボール電極２６は６４個のはんだボールであり、Ｓｎ−３７Ｐｂで構成した。ボール電極２６の直径は５００μｍφとした。
第２の半導体ユニット２０は、ＭＣＵのベアチップとし、第１の半導体ユニット１０にフリップチップ実装した。ＭＣＵのベアチップは、３．５ｍｍ×３．５ｍｍ×０．４５ｍｍである。第２の半導体ユニット２０のバンプ電極は６４個であり、Ｓｎ−３．０Ａｇ−０．５Ｃｕで構成した。
半導体装置１００と回路基板４０との間に、封止樹脂を設けたサンプル（封止樹脂あり）と、封止樹脂を設けないサンプル（封止樹脂なし）の２種類のサンプルを作成した。
信頼性の評価は、温度サイクル試験により行った。サンプル数は、それぞれ１０００個で、温度サイクル試験条件は（−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ））で行った。６４ピンの中で１箇所でも接続がオープンになった場合を不良と判定した。
（比較例）
第２の半導体ユニット２０を設けず、第２の半導体ユニット２０のＭＣＵを、第１の半導体ユニット内に配置し、第１の半導体ユニット１０のサイズが、９ｍｍ×８ｍｍ×１ｍｍであること以外は、実施例１と同様にサンプルを作成し、同様の温度サイクル試験を行った。
図２４は、実施例１および比較例の信頼性評価結果を示す図である。縦軸に累積不良率、横軸に温度サイクル数を示す。図２４に示すように、比較例は、２０００サイクルで累積不良率が１００％に達した。これに対し、実施例１では、封止樹脂なしのサンプルでも、２８００サイクルまで不良が確認されなかった。比較例の故障個所は、第１の半導体ユニット１０の多層配線層１８での破壊であった。
実施例１の半導体装置の信頼性が極めて高いことが確認された。また、実施例１の半導体装置のサイズは、比較例の半導体装置のサイズの約６０％であり、実施例１により集積密度の向上が実現された。
（実施例２）
図１４に示す第２の実施形態と同様の構成の半導体装置２００を作成し、回路基板４０に実装して信頼性の評価を行った。
第３の半導体ユニット３０として、３．５ｍｍ×３．５ｍｍ×０．４５ｍｍのＢｌｕｅｔｏｏｔｈ（登録商標）チップを第１の半導体ユニット１０に新たに実装する以外は、実施例１と同様にサンプルを作成し、同様の温度サイクル試験を行った。
実施例２は、封止樹脂なしのサンプルでも、５０００サイクルまで不良が確認されなかった。実施例１よりも、さらに信頼性が向上することが確認された。
（実施例３）
図２０に示す第３の実施形態と同様の構成の半導体装置３００を作成し、回路基板４０に実装して信頼性の評価を行った。
補強板６０として、３．５ｍｍ×３．５ｍｍ×０．５ｍｍの銅板を新たに設ける以外は、実施例１と同様にサンプルを作成し、同様の温度サイクル試験を行った。
実施例３は、封止樹脂なしのサンプルでも、５０００サイクルまで不良が確認されなかった。実施例１よりも、さらに信頼性が向上することが確認された。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１の半導体ユニット
１２ 第１の半導体チップ
１４ 受動素子
１６ 有機樹脂
１８ 多層配線層（配線層）
２０ 第２の半導体ユニット
２２ 第２の半導体チップ
２４ 回路基板接続用電極
２６ ボール電極
３０ 第３の半導体ユニット
３２ 第３の半導体チップ
４０ 回路基板
６０ 補強板
６２ 貫通部材
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置

Claims (20)

  1. 複数の第１の半導体チップと、前記第１の半導体チップの間に設けられる有機樹脂と、前記第１の半導体チップ上方に設けられ、前記第１の半導体チップを相互に電気的に接続する配線層と、前記配線層の上部に設けられる複数の回路基板接続用電極と、を有する第１の半導体ユニットと、
    前記第１の半導体ユニットの前記配線層側の前記回路基板接続用電極に挟まれる領域に固定され、第２の半導体チップを有し、前記第１の半導体ユニットと電気的に接続される第２の半導体ユニットと、
    を備えることを特徴とする半導体装置。
  2. 前記第１の半導体ユニットが、複数の受動素子を有することを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体チップの面積が、複数の前記第１の半導体チップのいずれの面積よりも大きいことを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第１の半導体ユニットの前記第２の半導体ユニットと反対側に固定され、第３の半導体チップを有し、前記第１の半導体ユニットと電気的に接続される第３の半導体ユニットを、さらに備えることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の半導体ユニットの前記第２の半導体ユニットと反対側に固定される補強板を、さらに備えることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の半導体ユニットが前記有機樹脂中を貫通する貫通部材を有し、前記補強板が前記貫通部材に接続されることを特徴とする請求項５記載の半導体装置。
  7. 前記第２の半導体ユニットがベアチップであり、前記配線層にフリップチップ実装されていることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第２の半導体ユニットがウェハレベルＣＳＰであることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  9. 前記回路基板接続用電極上にボール電極を有することを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第２の半導体ユニットの面積が、前記配線層側の前記回路基板接続用電極に内接する矩形領域の面積の５０％以上であることを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記有機樹脂はシリカフィラを含有し、エポキシ樹脂、ポリイミド樹脂、および、ベンゾシクロブデン（ＢＣＢ）から選ばれる少なくとも一つの有機樹脂であることを特徴とする請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記ボール電極は、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｐｂ、Ｓｎ、Ｐｄ、Ｗの群から選ばれる少なくとも一つの元素を含む金属または合金であることを特徴とする請求項９記載の半導体装置。
  13. 複数の第１の半導体チップと、前記第１の半導体チップの間に設けられる有機樹脂と、前記第１の半導体チップ上方に設けられ、前記第１の半導体チップを相互に電気的に接続する配線層と、前記配線層の上部に設けられる複数の回路基板接続用電極と、を有する第１の半導体ユニットと、前記第１の半導体ユニットの前記配線層側の前記回路基板接続用電極に挟まれる領域に固定され、第２の半導体チップを有し、前記第１の半導体ユニットと電気的に接続される第２の半導体ユニットと、を有する半導体装置と、
    前記半導体装置が、前記回路基板接続用電極上に設けられるボール電極を介して実装される配線基板と、
    を備えることを特徴とする電子回路装置。
  14. 前記第１の半導体ユニットが、複数の受動素子を有することを特徴とする請求項１３記載の電子回路装置。
  15. 前記第２の半導体チップの面積が、複数の前記第１の半導体チップのいずれの面積よりも大きいことを特徴とする請求項１３または請求項１４記載の電子回路装置。
  16. 前記第１の半導体ユニットの前記第２の半導体ユニットと反対側に固定され、第３の半導体チップを有し、前記第１の半導体ユニットと電気的に接続される第３の半導体ユニットを、さらに備えることを特徴とする請求項１３ないし請求項１５いずれか一項記載の電子回路装置。
  17. 前記第１の半導体ユニットの前記第２の半導体ユニットと反対側に固定される補強板を、さらに備えることを特徴とする請求項１３ないし請求項１６いずれか一項記載の電子回路装置。
  18. 前記第１の半導体ユニットが前記有機樹脂中を貫通する貫通部材を有し、前記補強板が前記貫通部材に接続されることを特徴とする請求項１７記載の電子回路装置。
  19. 前記第２の半導体ユニットがベアチップであり、前記配線層にフリップチップ実装されていることを特徴とする請求項１３ないし請求項１８いずれか一項記載の電子回路装置。
  20. 前記第２の半導体ユニットがウェハレベルＣＳＰであることを特徴とする請求項１３ないし請求項１８いずれか一項記載の電子回路装置。

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