JP2009059944A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009059944A
JP2009059944A JP2007226592A JP2007226592A JP2009059944A JP 2009059944 A JP2009059944 A JP 2009059944A JP 2007226592 A JP2007226592 A JP 2007226592A JP 2007226592 A JP2007226592 A JP 2007226592A JP 2009059944 A JP2009059944 A JP 2009059944A
Authority
JP
Japan
Prior art keywords
capacitor
semiconductor device
semiconductor element
semiconductor
conductive polymer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007226592A
Other languages
English (en)
Other versions
JP4429346B2 (ja
Inventor
Kenji Shioga
健司 塩賀
Kazuaki Kurihara
和明 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007226592A priority Critical patent/JP4429346B2/ja
Priority to US12/114,298 priority patent/US8035981B2/en
Publication of JP2009059944A publication Critical patent/JP2009059944A/ja
Application granted granted Critical
Publication of JP4429346B2 publication Critical patent/JP4429346B2/ja
Priority to US13/206,042 priority patent/US8474126B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/008—Terminals
    • H01G9/012—Terminals specially adapted for solid capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/04—Electrodes or formation of dielectric layers thereon
    • H01G9/048—Electrodes or formation of dielectric layers thereon characterised by their structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/15—Solid electrolytic capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】低コストで製造可能な大容量のキャパシタを簡易な構造で備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体素子３２と、前記半導体素子３２が実装された支持基板３１と、前記半導体素子３２上に設けられ、外部接続端子４５を介して前記支持基板３１に接続されたキャパシタ４０と、を備え、前記キャパシタ４０は、弁金属部４１と、前記弁金属部４１の一方の面に形成された陽極酸化皮膜と、前記陽極酸化皮膜上に形成され、導電性材料から構成された導電部４２とを備えて成ることを特徴とする。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関し、より具体的には、コンピュータ等の電子機器装置に使用される半導体素子の高周波領域での安定動作に寄与するキャパシタを、当該半導体素子の直近に設けて成る半導体装置及びその製造方法に関する。
近年、チップオンチップ（ＣｏＣ：Ｃｈｉｐ ｏｎ Ｃｈｉｐ）技術等により、大容量のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はフラッシュメモリ等の記憶素子と、マイクロプロセッサ等の論理回路素子とを１つのパッケージに実装し、両素子間で数Ｇｂｐｓに及ぶ高速信号伝送を行なう技術が提案されている。
図１に、複数の半導体素子を１つのインターポーザ基板上に実装した例を示す。
図１を参照するに、半導体装置１０にあっては、１つのインターポーザ基板１上に、記憶素子としての第１の半導体素子２及び論理回路素子としての第２の半導体素子３が、フェイスダウンでフリップチップ方式にて実装されている。
インターポーザ基板１は、支持基板とも称され、シリコン（Ｓｉ）基板４の上面に、ポリイミド等から成る絶縁膜（層）５を介して銅（Ｃｕ）等からなる配線層６を複数層形成して成る多層微細配線構造７と、電極パッド８とを有する。
多層微細配線構造７にあっては、電極パッド８の形成位置に対応して銅（Ｃｕ）から成るビアポスト９が形成されている。また、電極パッド８は、チタン（Ｔｉ）と銅（Ｃｕ）がスパッタ成膜され、当該チタン（Ｔｉ）と銅（Ｃｕ）から成るスパッタ膜をシード層にして、ニッケル（Ｎｉ）をめっき成膜して成る。
一方、第１の半導体素子２及び第２の半導体素子３は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成された半導体集積回路素子である。半導体基板の一方の主面には、複数個のアルミニウム（Ａｌ）、銅（Ｃｕ）、及びこれらの合金等から成る外部接続用パッド１１及び１２が形成されている。
第１の半導体素子２及び第２の半導体素子３の外部接続用パッド１１及び１２と、インターポーザ基板１の電極パッド８との間には、例えば半田等から成る凸状外部接続端子たる微細（マイクロ）バンプ１３が設けられている。
尚、ここでは、第１の半導体素子２及び第２の半導体素子３のシリコン半導体基板内に形成された能動素子及び／或いは受動素子、並びに当該一方の主面上に形成された多層配線層及び／或いは再配線層を図示することを省略している。
更に、第１の半導体素子２及び第２の半導体素子３とインターポーザ基板１との間には、エポキシ系樹脂を主体とするアンダーフィル材１４が充填されており、第１の半導体素子２及び第２の半導体素子３とインターポーザ基板１との接続が補強されている。
なお、インターポーザ基板１の上面において、電極パッド８の形成領域よりも外側には、多層微細配線構造７に接続された電極パッド１５が設けられており、図示を省略するパッケージ基板に接続されているボンディングワイヤ１６が当該電極パッド１５に接続されている。
このように、半導体装置１０にあっては、１つのインターポーザ基板１上に、記憶素子としての第１の半導体素子２及び論理回路素子としての第２の半導体素子３が、互いに、インターポーザ基板１を介して、マイクロバンプ１３を用いて接続されている。従って、マイクロバンプ１３の数、即ち、第１の半導体素子２と第２の半導体素子３の接続箇所の数を増やすことにより、ビット幅を広げ，高速にデータ信号を伝送することができる。
このような構造を有する半導体装置において、第１の半導体素子２又は第２の半導体素子３に電源を供給又は電源デカップリングする態様として、図２に示す構造が提案されている。
なお、図２では、図１に示した箇所と同じ箇所には同じ符号を付して説明を省略する。また、説明の便宜上、インターポーザ基板１の一方の主面に実装される半導体素子として、第１の半導体素子２のみ示し、第２の半導体素子３の図示を省略している。また、インターポーザ基板１の多層微細配線構造７の詳細な図示を省略している。
図２に示す半導体装置２０にあっては、インターポーザ基板１の主面のうち、第１の半導体素子２が実装されている面と反対の面であって、第１の半導体素子２の形成箇所に対応する箇所の外側には、電極パッド８（図１参照）と同様の方法により形成された電極パッド６６が形成されている。電極パッド６６は、電極パッド８（図１参照）と同様に多層微細配線構造７に接続されている。また、電極パッド６６上には、半田等から成る凸状外部接続端子たる半田バンプ１７が設けられている。
インターポーザ基板１の主面のうち電極パッド６６が形成されている面であって、第１の半導体素子２の形成箇所に対応する箇所には、複数のチップコンデンサ２１及び２２が実装されている。
具体的には、インターポーザ基板１の主面のうち電極パッド６６が形成されている面であって、第１の半導体素子２の形成箇所に対応する箇所内に、複数のマイクロバンプ用電極パッド２３が形成され、チップコンデンサ２１の主面のうちインターポーザ基板１に対向する面にも複数のマイクロバンプ用電極パッド２４が形成され、インターポーザ基板１のマイクロバンプ用電極パッド２３と、チップコンデンサ２１のマイクロバンプ用電極パッド２４とは、微細（マイクロ）バンプ２５により接続されている。
また、チップコンデンサ２２は、半田材料２６によりインターポーザ基板１に接続されている。
かかる構造の下、第１の半導体素子２への電源供給又は電源デカップリングを行っている。
そのほか、インターポーザ基板にデカップリングキャパシタを内蔵する態様であって、ＬＳＩ素子の直下にキャパシタを配置して、ＬＳＩ素子の電源及び接地ラインからキャパシタまでの配線引き回しを最短にすることにより、インダクタンスを低減する態様が提案されている（例えば、特許文献１参照）。
また、アルミニウム箔の片面に形成された陽極酸化膜をコンデンサ用誘電体として構成するコンデンサをプリント配線基板の内層に形成する態様も提案されている（例えば、特許文献２参照）。
更に、キャパシタ容量を増大するために誘電体層の厚さを薄くする技術を導入した薄膜キャパシタであって、真空装置を用いて支持基板上に金属電極層及び誘電体酸化物層を堆積させる薄膜プロセスにより製造され、ドライエッチングにより薄膜の微細加工が可能であることから、低インダクタンスを実現する構造が提案されている（例えば、特許文献３参照）。
特開平７−１７６４５３号公報 特開平１０−９７９５２号公報 特開２００３−１９７４６３号公報
このように、インターポーザ基板に実装された半導体素子に対する電源ラインの安定化のためにチップコンデンサ等のデカップリングキャパシタが設けられるものの、インターポーザ基板に多数の半導体素子が設けられる場合、当該デカップリングキャパシタに要求される容量は増大する傾向にある。よって、インターポーザ基板又はパッケージ基板上に実装されるキャパシタの数は増加する。
従って、有効なデカップリングキャパシタの実装スペースを確保することは困難である。
また、特許文献１又は特許文献２に記載されているインターポーザ基板にデカップリングキャパシタを内蔵する態様にあっては、半導体素子からキャパシタまでの配線引き回しを短くすることはできるものの、このようなキャパシタを内蔵したインターポーザ基板を作製するためには、インターポーザ基板に貫通ビアを形成しなければならない。即ち、導体とセラミックスを同時焼成するプロセスにより、又は、インターポーザ基板を構成するシリコンに貫通孔を形成し、ビア間の絶縁化処理を施した後に導体を充填して、貫通ビアを形成する必要がある。
更に、特許文献３に記載されているキャパシタの形成態様にあっては、薄膜キャパシタの電極材料として，酸化し難い白金（Ｐｔ）又は金（Ａｕ）等の貴金属材料を使用することが一般的である。また、高誘電率材料を成膜するために、スパッタリング装置等の真空設備を導入して、歩留り向上のためにパーティクルの除去対策を講じる必要がある。
よって、いずれの態様にあっても、製造に於ける低コスト化を図ることは困難である。
そこで、本発明は、上記の点に鑑みてなされたものであって、低コストで製造可能な大容量のキャパシタを簡易な構造で備えた半導体装置及びその製造方法を提供することを本発明の目的とする。
本発明の一観点によれば、半導体素子と、前記半導体素子が実装された支持基板と、前記半導体素子上に設けられ、外部接続端子を介して前記支持基板に接続されたキャパシタと、を備え、前記キャパシタは、弁金属部と、前記弁金属部の一方の面に形成された陽極酸化皮膜と、前記陽極酸化皮膜上に形成され、導電性材料から構成された導電部とを備えて成ることを特徴とする半導体装置が提供される。
本発明の別の観点によれば、弁金属部の一方の面に陽極酸化により酸化皮膜を形成し、前記酸化皮膜上に導電性材料から構成された導電部を形成することにより、キャパシタを形成する工程と、前記キャパシタを、支持基板に実装された半導体素子上に貼り付ける工程と、前記キャパシタを、外部接続端子を介して前記支持基板に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、低コストで製造可能な大容量のキャパシタを簡易な構造で備えた半導体装置及びその製造方法を提供することができる。
以下、本発明の実施の形態について説明する。
まず、本発明の実施の形態に係る半導体装置の構造について説明し、次いで、当該半導体装置の製造方法について説明する。
１．半導体装置
図３に、本発明の実施の形態に係る半導体装置の断面図を示す。
図３を参照するに、本発明の実施の形態に係る半導体装置３０にあっては、インターポーザ基板３１上に、半導体素子３２が、フェイスダウンでフリップチップ方式にて実装されている。
インターポーザ基板３１は、支持基板とも称され、シリコン（Ｓｉ）基板３４の上面に、ポリイミド等から成る絶縁膜（層）を介して銅（Ｃｕ）等からなる配線層を複数層形成して成る多層微細配線構造３７と、当該多層微細配線構造３７に接続された電極パッド３８とを有する。なお、図３では、インターポーザ基板１の多層微細配線構造３７の詳細な図示を省略している。
電極パッド３８は、チタン（Ｔｉ）と銅（Ｃｕ）がスパッタ成膜され、当該チタン（Ｔｉ）と銅（Ｃｕ）から成るスパッタ膜をシード層にして、ニッケル（Ｎｉ）をめっき成膜して成る。
電極パッド３８のうち、後述する微細（マイクロ）バンプ３５を介して半導体素子３２の外部接続用パッド３３と接続される電極パッド３８ａは、インターポーザ基板３１の上面の中心側に複数設けられ、後述する凸状外部接続端子たる半田バンプ４５を介して導電性高分子キャパシタ４０の電極パッド４４と接続される電極パッド３８ｂは、インターポーザ基板３１の上面において電極パッド３８ａの外側に複数設けられている。また、電極パッド３８ｂの外側には、図示を省略するパッケージ基板に接続されているボンディングワイヤ３９が接続される電極パッド３８ｃが設けられている。
一方、半導体素子３２は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成された半導体集積回路素子である。半導体基板の一方の主面には、複数個のアルミニウム（Ａｌ）、銅（Ｃｕ）、及びこれらの合金等から成る外部接続用パッド３３が形成されている。
尚、ここでは、半導体素子３２のシリコン半導体基板内に形成された能動素子及び／或いは受動素子、並びに当該一方の主面上に形成された多層配線層及び／或いは再配線層を図示することを省略している。
半導体素子３２の外部接続用パッド３３と、インターポーザ基板３１の電極パッド３８ａとの間には、例えば半田等から成る凸状外部接続端子たるマイクロバンプ３５が設けられている。マイクロバンプ３５は、例えば４０μｍピッチで、半導体素子３２の外部接続用パッド３３とインターポーザ基板３１の電極パッド３８ａとの間に設けられている。
半導体素子３２の主面のうち、インターポーザ基板３１に面している面と反対側の面上には、弁金属（バルブ金属）の陽極酸化皮膜を利用した平面状（シート状）の導電性高分子キャパシタ４０が設けられている。
導電性高分子キャパシタ４０は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の弁金属箔（弁金属部）４１に陽極酸化によって形成された酸化皮膜を誘電体とし、その表面にポリピロール、ポリエチレンジオキシチオフェン等のπ共役系導電性高分子からなる層（導電性高分子膜）４２が形成されて成る。導電部たる導電性高分子膜４２は、キャパシタ４０の陰極であり、キャパシタ４０の陽極は母体となる弁金属箔４１である。
例えばアルミニウム（Ａｌ）の箔を弁金属箔４１として用いる場合、アジピン酸アンモニウム又は五ホウ酸アンモニウム等の水溶液中で陽極酸化処理を行ない、陽極酸化によって形成された酸化皮膜（Ａｌ２Ｏ３）を誘電体とし、その表面に形成された導電性高分子膜４２がキャパシタ４０の陰極となり、箔状のアルミニウム（Ａｌ）をキャパシタ４０の陽極となる。
なお、アルミニウム（Ａｌ）の陽極酸化処理の前に、アルミニウム（Ａｌ）の箔の面に対して電解エッチング処理等のエッチング処理を行ない多孔質構造にしても良い。
図４は、図３において点線Ａで囲んだ部分における弁金属箔４１と導電性高分子膜４２との界面の状態を示す図である。図４に示すように、アルミニウム（Ａｌ）の陽極酸化処理の前に、アルミニウム（Ａｌ）箔４１の面に対して電解エッチング処理等のエッチング処理を行なうことにより、凹部４３が形成された成る多孔質構造が形成される。当該凹部４３部により、アルミニウム（Ａｌ）の酸化皮膜（Ａｌ２Ｏ３）の形成面積（実効表面積）を大きくすることができ、その結果、キャパシタ４０の容量の増大を図ることができる。
なお、上述したように、キャパシタ４０の誘電体材料としてニオブ（Ｎｂ）箔を用いてもよい。酸化ニオブの比誘電率は約４２であり、酸化アルミニウムの比誘電率（約８）に比し大きいため、キャパシタの大容量化を図ることができる。
図３を再度参照するに、導電性高分子キャパシタ４０の弁金属箔４１及び導電性高分子膜４２は、いずれも半導体素子３２よりも大きく、半導体素子３２をオーバーハングした形状を有する。また、導電性高分子キャパシタ４０の導電性高分子膜４２と、半導体素子３２の主面のうち導電性高分子膜４２に面している面とは、例えば銀ペースト又は熱伝導性ペーストを介して貼り合わされている。
導電性高分子キャパシタ４０の弁金属箔４１が、例えばアルミニウム（Ａｌ）から成る場合、導電性高分子キャパシタ４０は、キャパシタとしてのみならず、半導体素子３２の放熱用部材としての役割を果たす。従って、導電性高分子キャパシタ４０の導電性高分子膜４２と、半導体素子３２の主面のうち導電性高分子膜４２に面している面とを貼り合わせるために、熱伝導性ペーストを用いることにより、半導体素子３２の放熱効率を向上させることができる。
図５に、図３に示す導電性高分子キャパシタ４０を、半導体素子３２側から見たときの状態を示す。図５において、点線は、導電性高分子キャパシタ４０に貼り合わされる半導体素子３２の配設箇所を示す。
図５に示すように、略矩形形状の主面を有する導電性高分子キャパシタ４０の弁金属箔４１上に於いて、部分的に導電性高分子膜４２が形成されている。更に、導電性高分子キャパシタ４０の外周の四辺に略沿って、複数の電極パッド４４が形成されている。より具体的には、弁金属箔４１の外周部分近傍に電極パッド４４ａが形成され、導電性高分子膜４２の外周部分近傍に電極パッド４４ｂが形成されている。電極パッド４４ａ及び４４ｂは、例えば銀ペースト及びカーボンペーストの少なくとも一方から成る。
図３を再度参照するに、導電性高分子キャパシタ４０の電極パッド４４と、インターポーザ基板３１の上面において電極パッド３８ａの外側に複数設けられた電極パッド３８ｂとは、半田バンプ４５を介して接続されている。かかる構造により、導電性高分子キャパシタ４０は、半田バンプ４５を介して、インターポーザ基板３１の電源電圧ライン及び接地ライン（図示を省略）に接続され、半導体素子３２の電源電極及び接地電極に電気的に接続される。
より具体的には、導電性高分子キャパシタ４０の陽極となる弁金属箔４１に形成された電極パッド４４ａは、半田バンプ４５を介して、インターポーザ基板３１の電源電圧ライン（図示を省略）に接続され、導電性高分子キャパシタ４０の陰極となる導電性高分子膜４２に形成された電極パッド４４ｂは、半田バンプ４５を介して、インターポーザ基板３１の接地ライン（図示を省略）に接続される。
更に、半導体素子３２とインターポーザ基板３１との間には、エポキシ系樹脂を主体とするアンダーフィル材３６が充填されており、半導体素子３２とインターポーザ基板３１との接続が補強されている。また、導電性高分子キャパシタ４０とインターポーザ基板３１との間にも、エポキシ系樹脂を主体とするアンダーフィル材４７が充填されており、導電性高分子キャパシタ４０とインターポーザ基板３１との接続が補強されている。
インターポーザ基板３１において、電極パッド３８ｃには、半導体素子３２への電源供給のための経路として、図示を省略するパッケージ基板に接続されているボンディングワイヤ３９が接続されている。ボンディングワイヤ３９は、電極パッド３８ｃを介してインターポーザ基板３１内の配線層に接続され、前記配線層を介して、半導体素子３２の電源電極及び接地電極に接続されている。但し、半導体素子３２への電源供給への経路としては、必ずしもかかる例に限定されず、インターポーザ基板３１内にビアを形成して、インターポーザ基板３１の下に位置する図示を省略するパッケージ基板とインターポーザ基板３１とを接続する態様であってもよい。
このように、半導体装置３０にあっては、インターポーザ基板３１上において、半導体素子３２がマイクロバンプ３５を介して接続されており、更に、半導体素子３２上において、導電性高分子キャパシタ４０が設けられている。そして、導電性高分子キャパシタ４０は、半田バンプ４５を介してインターポーザ基板３１に接続されている。
かかる構造により、半導体素子３２の直近に、大容量のキャパシタ４０が配置されるため、簡易な構造で、大電流を流すことができるキャパシタを備えた半導体装置が実現される。
また、キャパシタ４０は、弁金属箔４１に陽極酸化によって形成された酸化皮膜を誘電体とし、その表面に導電性高分子膜４２が形成して形成されるため、キャパシタ４０を形成するために、スパッタリング装置又はドライエッチング装置等の大型真空設備を要しないため、低コストで当該キャパシタ４０を備えた半導体装置３０を実現することができる。
更に、キャパシタ４０の母体金属は、アルミニウム（Ａｌ）等の弁金属（バルブ金属）であるため、キャパシタ４０は、キャパシタとしてのみならず、半導体素子３２の放熱用部材の役割を担うこともできる。
ところで、上述の例においては、図３及び図５に示すように、導電性高分子キャパシタ４０の主面は、半導体素子３２よりも大きく設定されているが、本発明はかかる例に限定されず、図６に示す態様であってもよい。
図６は、図３に示す導電性高分子キャパシタの変形例を示す図であり、半導体素子３２（図３参照）側から見たときの状態を示す。図６において、点線は、導電性高分子キャパシタに貼り合わされる半導体素子３２の配設箇所を示す。
図６に示す例では、図３に示す導電性高分子キャパシタ４０よりも主面の面積は小さいものの略同様の構造、即ち、弁金属箔４１、導電性高分子膜４２、及び、電極パッド４４ａ及び４４ｂを備えた構造を有する導電性高分子キャパシタ４０−１乃至４０−３が、半導体素子３２の外周に部分的に略沿って設けられている。このように、本例によれば、必要な容量に対応した複数のキャパシタ４０−１乃至４０−３を半導体素子３２の直近に配置することができる。
また、図３及び図６に示す例では、１つのインターポーザ基板３１上に１つの半導体素子３２が設けられているが、本発明はかかる例に限定されない。図７に示す半導体装置７０のように、１つのインターポーザ基板３１上に複数の半導体素子を設けた態様においても、本発明を適用することができる。
図７は、図３に示す半導体装置の変形例を示す断面図である。図７において、図３で示した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図７に示す例では、１つのインターポーザ基板３１上に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はフラッシュメモリ等の記憶素子としての第１の半導体素子３２−１及びマイクロプロセッサ等の論理回路素子としての第２の半導体素子３２−２が、フェイスダウンでフリップチップ方式にて実装されている。
第１の半導体素子３２−１の外部接続用パッド３３−１と、インターポーザ基板３１の電極パッド３８ａ−１との間には、例えば半田等から成る凸状外部接続端子たるマイクロバンプ３５が設けられ、第２の半導体素子３２−２の外部接続用パッド３３−２と、インターポーザ基板３１の電極パッド３８ａ−２との間にもマイクロバンプ３５が設けられている。
更に、第１の半導体素子３２−１とインターポーザ基板３１との間には、エポキシ系樹脂を主体とするアンダーフィル材３６−１が充填されており、第１の半導体素子３２−１とインターポーザ基板３１との接続が補強され、第２の半導体素子３２−２とインターポーザ基板３１との間にも、エポキシ系樹脂を主体とするアンダーフィル材３６−２が充填されており、第２の半導体素子３２−２とインターポーザ基板３１との接続が補強されている。
そして、第１の半導体素子３２−１及び第２の半導体素子３２−２の主面のうち、インターポーザ基板３１に面している面と反対側の面上には、弁金属（バルブ金属）の陽極酸化皮膜を利用した平面状（シート状）の導電性高分子キャパシタ４０−４及び４０−５が設けられている。
第１の半導体素子３２−１及び第２の半導体素子３２−２も、導電性高分子キャパシタ４０−４及び４０−５も、ボンディングワイヤ３９が接続されるインターポーザ基板３１の電極パッド３８ｃよりも、インターポーザ基板３１の中心側に位置している。
導電性高分子キャパシタ４０−４及び４０−５の導電性高分子膜４２−４及び４２−５と、第１の半導体素子３２−１及び第２の半導体素子３２−２の主面のうちインターポーザ基板３１に面している面とは、例えば銀ペースト又は熱伝導性ペーストを介して貼り合わされている。
また、導電性高分子キャパシタ４０−４の電極パッド４４ａ−４及び４４ｂ−４と、インターポーザ基板３１の電極パッド３８ｂ−１とは、半田バンプ４５を介して接続されている。また、導電性高分子キャパシタ４０−５の電極パッド４４ａ−５及び４４ｂ−５と、インターポーザ基板３１の電極パッド３８ｂ−２とは、半田バンプ４５を介して接続されている。
かかる構造により、導電性高分子キャパシタ４０−４及び４０−５は、半田バンプ４５を介して、インターポーザ基板３１の電源電圧ライン及び接地ライン（図示を省略）に接続され、第１の半導体素子３２−１及び第２の半導体素子３２−２の電源電極及び接地電極に電気的に接続される。
更に、導電性高分子キャパシタ４０−４及び４０−５とインターポーザ基板３１との間にも、エポキシ系樹脂を主体とするアンダーフィル材４７が充填されており、導電性高分子キャパシタ４０−４及び４０−５とインターポーザ基板３１との接続が補強されている。
このように、１つのインターポーザ基板３１上に複数の半導体素子３２−１及び３２−２が設けられ、各半導体素子３２−１及び３２−２上に、導電性高分子キャパシタ４０−４及び４０−５が設けられている。
このように、本例によれば、１つのインターポーザ基板３１上に、第１の半導体素子３２−１及び第２の半導体素子３２−２が実装されているため、両素子間で数Ｇｂｐｓに及ぶ高速信号伝送を行なうことができると共に、必要な容量に対応したキャパシタ４０−４及び４０−５を第１の半導体素子３２−１及び第２の半導体素子３２−２の直近に配置することができる。
２．半導体装置の製造方法
次に、上述の本発明の実施の形態に係る半導体装置の製造方法について説明する。
図８乃至図１０は、図３に示す半導体装置３０の製造方法を説明するための図（その１）乃至（その３）である。
図８（ａ）に示すように、シリコン（Ｓｉ）から成る基板３４を用意し、図８（ｂ）に示すように、当該シリコン（Ｓｉ）基板３４の上面に、ポリイミド等から成る絶縁膜（層）を介して銅（Ｃｕ）等からなる配線層を複数層形成して成る多層微細配線構造３７を形成する。
更に、図８（ｂ）に示すように、多層微細配線構造３７上に、電極パッド３８を形成する。具体的には、チタン（Ｔｉ）と銅（Ｃｕ）をスパッタ成膜し、当該チタン（Ｔｉ）と銅（Ｃｕ）から成るスパッタ膜をシード層にして、ニッケル（Ｎｉ）をめっき成膜して電極パッド３８を形成する。
なお、インターポーザ基板３１の上面の中心側に複数形成された電極パッド３８ａは、後述する工程で、マイクロバンプ３５を介して半導体素子３２の外部接続用パッド３３（図３参照）と接続され、電極パッド３８ａの外側に複数形成された電極パッド３８ｂは、後述する工程で、半田バンプ４５を介して導電性高分子キャパシタ４０の電極パッド４４（図３参照）と接続され、電極パッド３８ｂの外側に形成された電極パッド３８ｃには、後述する工程で、ボンディングワイヤ３９が接続される。
このようにして、図３に示すインターポーザ基板３１が作成される。
次に、図８（ｃ）に示すように、インターポーザ基板３１の電極パッド３８ｂ上に、錫（Ｓｎ）を主体とする半田バンプ４５を形成すると共に、図９（ｄ）に示すように、インターポーザ基板３１上に、半導体素子３２を、フェイスダウンでフリップチップ方式にて実装する。
半導体素子３２は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成され、半導体基板の一方の主面には、複数個のアルミニウム（Ａｌ）、銅（Ｃｕ）、及びこれらの合金等から成る外部接続用パッド３３が形成されている。
半導体素子３２のインターポーザ基板３１上への実装にあっては、インターポーザ基板３１の電極パッド３８ａ上に、例えば錫（Ｓｎ）を主体とする半田等から成る凸状外部接続端子たるマイクロバンプ３５を形成し、当該マイクロバンプ３５を介して、インターポーザ基板３１の電極パッド３８ａと半導体素子３２の外部接続用パッド３３とを接続する。
更に、半導体素子３２とインターポーザ基板３１との間には、エポキシ系樹脂を主体とするアンダーフィル材３６を充填し、半導体素子３２とインターポーザ基板３１との接続を補強する。
次いで、図９（ｅ）に示すように、半導体素子３２の主面のうち、インターポーザ基板３１に面している面と反対側の面上に、弁金属（バルブ金属）の陽極酸化皮膜を利用した平面状（シート状）の導電性高分子キャパシタ４０を設ける。
上述のように、導電性高分子キャパシタ４０の作製にあっては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の弁金属箔４１に陽極酸化によって酸化皮膜を形成し、これを誘電体とし、その表面にポリピロール、ポリエチレンジオキシチオフェン等のπ共役系導電性高分子からなる層（導電性高分子膜）４２を形成する。導電性高分子膜４２は、キャパシタ４０の陰極であり、キャパシタ４０の陽極は母体となる弁金属箔４１である。
上述の導電性高分子膜４２の形成にあたり、キャパシタ４０の陽極を構成する箇所には、マスクによる保護を行う。
例えばアルミニウム（Ａｌ）の箔を弁金属箔４１として用いる場合、アジピン酸アンモニウム又は五ホウ酸アンモニウム等の水溶液中で陽極酸化処理を行ない、陽極酸化によって形成された酸化皮膜（Ａｌ２Ｏ３）を誘電体とし、その表面に形成された導電性高分子膜４２がキャパシタ４０の陰極となり、箔状のアルミニウム（Ａｌ）がキャパシタ４０の陽極となる。
なお、アルミニウム（Ａｌ）の陽極酸化処理の前に、図４を参照して説明したように、アルミニウム（Ａｌ）の箔の面に対して電解エッチング処理等のエッチング処理を行ない多孔質構造にしても良い。アルミニウム（Ａｌ）箔４１の面に対して電解エッチング処理等のエッチング処理を行なうことにより形成された凹部４３により、アルミニウム（Ａｌ）の酸化皮膜（Ａｌ２Ｏ３）の形成面積（実効表面積）を大きくすることができ、その結果、キャパシタ４０の容量の増大を図ることができる。
更に、例えば銀ペースト及びカーボンペーストの少なくとも一方を用いた印刷法により、弁金属箔４１の外周部分近傍に電極パッド４４ａを塗布形成し、導電性高分子膜４２の外周部分近傍に電極パッド４４ｂを塗布形成する。
このようにして作製された導電性高分子キャパシタ４０は、導電性高分子キャパシタ４０の導電性高分子膜４２と、半導体素子３２の主面のうち導電性高分子膜４２に面している面とを、例えば銀ペースト又は窒化アルミニウムをフィラーとした熱伝導性接着剤熱伝導性ペーストを介して貼り合わせることにより、半導体素子３２上に設けられる。
そして、導電性高分子キャパシタ４０の電極パッド４４と、インターポーザ基板３１の電極パッド３８ｂとを、錫（Ｓｎ）を主体とする半田バンプ４５を介して接続する。これにより、導電性高分子キャパシタ４０は、半田バンプ４５を介して、インターポーザ基板３１の電源電圧ライン及び接地ライン（図示を省略）に接続され、半導体素子３２の電源電極及び接地電極に電気的に接続される。
しかる後、図１０（ｆ）に示すように、導電性高分子キャパシタ４０とインターポーザ基板３１との間に、エポキシ系樹脂を主体とするアンダーフィル材４７を充填して、導電性高分子キャパシタ４０とインターポーザ基板３１との接続を補強する。
更に、インターポーザ基板３１の電極パッド３８ｃに、図示を省略するパッケージ基板に接続されているボンディングワイヤ３９を接続して、導電性高分子キャパシタ４０を備えた半導体装置３０の完成となる。
また、図７に示す半導体装置７０にあっては、図１１に示す方法を用いて製造することができる。ここで、図１１は、図７に示す半導体装置７０の製造方法を説明するための平面図である。なお、図１１（ｂ）における線Ａ−Ａの断面図が、図７に相当する。
図７に示す半導体装置７０にあっては、図８（ａ）乃至図９（ｄ）に示す工程により、インターポーザ基板３１上であって、電極パッド３８ｃよりも、インターポーザ基板３１の中心側に、半導体素子３２−１乃至３２−４を、フェイスダウンでフリップチップ方式にて実装し（図１１（ａ）参照）、更に、半導体素子３２−１乃至３２−４とインターポーザ基板３１との間それぞれに、エポキシ系樹脂を主体とするアンダーフィル材３６を充填し、両者の接続を補強する。
そして、図１１（ｂ）に示すように、半導体素子３２−１乃至３２−４の主面のうち、インターポーザ基板３１に面している面と反対側の面上に、例えば銀ペースト又は熱伝導性ペーストを介して弁金属（バルブ金属）の陽極酸化皮膜を利用した平面状（シート状）の導電性高分子キャパシタ４０−４乃至４０−７を貼り合わす。そして、各導電性高分子キャパシタ４０−４乃至４０−７の電極パッド４４ａ及び４４ｂ（図７参照）と、インターポーザ基板３１の電極パッド３８ｂ（図７参照）とを、半田バンプ４５を介して接続する。
更に、導電性高分子キャパシタ４０−４乃至４０−７とインターポーザ基板３１との間に、エポキシ系樹脂を主体とするアンダーフィル材４７（図７参照）を充填し、導電性高分子キャパシタ４０−４乃至４０−７とインターポーザ基板３１との接続を補強する。
このようにして、１つのインターポーザ基板３１上に複数の半導体素子３２−１乃至３２−４が設けられ、各半導体素子３２−１乃至３２−４上に、導電性高分子キャパシタ４０−４乃至４０−７が設けられてなる半導体装置７０の完成となる。
ところで、本発明の発明者は、以下の実施例を行い、本発明の実施の形態に係る半導体装置を製造することができた。
［実施例１］
実施例１においては、先ず、導電性高分子キャパシタを以下の工程により作製した。
即ち、０．０７ｍｍの厚さを有するアルミニウム（Ａｌ）箔の表面を電解エッチング処理によって多孔質構造とし、次いで、フッ硝酸及び蒸留水で洗浄した。次いで、純水１０００ｍｌに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極酸化を行ない、アルミ酸化皮膜を形成した。陽極酸化時の液温度は８５℃、化成電圧は１００Ｖとし、０．３Ａの電流を流し、電圧印加時間は２０分とした。
しかる後、酸化皮膜表面に、ポリエチレンジオキシチオフェン及びスチレンスルホン酸を含む溶液を塗布し乾燥させた。このとき、キャパシタの陽極となる部分には、マスクによる保護を行なった。これを２回繰り返し、キャパシタの陰極となる導電性高分子膜の膜厚を１５μｍとした。
次に、上記キャパシタの陽極及び陰極に、印刷法により銀ペースト及びカーボンペーストの少なくとも一方を塗布し、電極パッドを作製した。
一方、インターポーザ基板を以下の工程により作製した。
即ち、シリコン（Ｓｉ）から成る基板を用意し、当該シリコン（Ｓｉ）基板上に、ポリイミド等から成る絶縁膜（層）と銅（Ｃｕ）を用いた微細配線層を３層積層して多層微細配線構造を形成した。
そして、マイクロバンプを介して半導体素子の外部接続用パッドに接続される電極パッド、導電性高分子キャパシタの電極パッドと接続される電極パッド、及び、ボンディングワイヤ３９が接続される電極パッドのそれぞれに対応する箇所に銅（Ｃｕ）から成るビアポストを形成した。しかる後、チタン（Ｔｉ）を膜厚が０．５μｍになるようスパッタ成膜し、次いで、銅（Ｃｕ）を膜厚が０．５μｍになるようスパッタ成膜し、前記電極パッドの箇所に対応してフォトレジスト開口した後に、前記電極パッドの箇所以外にある銅（Ｃｕ）膜をエッチング除去した。そして、スパッタ成膜により形成された銅（Ｃｕ）／チタン（Ｔｉ）層をシード層にして、膜厚が５μｍになるようニッケル（Ｎｉ）層をめっき成膜した。次いで、レジストを除去した後に、チタン（Ｔｉ）膜をエッチング除去した。
このようにして、マイクロバンプを介して半導体素子の外部接続用パッドに接続される電極パッド、導電性高分子キャパシタの電極パッドと接続される電極パッド、及びボンディングワイヤが接続される電極パッドを形成した。
そして、導電性高分子キャパシタの電極パッドと接続される電極パッドを開口部として、レジスト成膜を行い、当該電極パッド上に半田メッキ（Ｓｎ−Ｂｉ）を行った。これにより、シリコン（Ｓｉ）から成る基板を備えたインターポーザ基板が作製された。
次に、インターポーザ基板上に、半導体素子を、フェイスダウンでフリップチップ方式にて実装した。即ち、インターポーザ基板の電極パッド上に、例えば錫−銀（Ｓｎ−Ａｇ）から成る半田から成るマイクロバンプを形成して、当該マイクロバンプを介して、半導体素子の外部接続用パッドと接続した。
しかる後、導電性高分子キャパシタの導電性高分子膜と半導体素子の主面のうち導電性高分子膜に面している面とを、銀ペーストにより貼り合わせて、導電性高分子キャパシタを半導体素子上に設けた。そして、キャパシタの陽極及び陰極の電極パッドとインターポーザ基板の電極パッドとを錫（Ｓｎ）を主体とする半田バンプを介して接続することにより、導電性高分子キャパシタを備えた半導体装置を完成させることができた。
本発明の発明者はまた、キャパシタ用の誘電体材料として、ニオブ箔を用いて導電性高分子キャパシタを作製し、これを半導体素子上に設け、更に、インターポーザ基板と接続して成る半導体装置を作成した。
先ず、導電性高分子キャパシタを以下の工程により作製した。
即ち、０．１ｍｍの厚さを有するニオブ（Ｎｂ）箔を、酸及び蒸留水で洗浄した後に、リン酸溶液中で陽極酸化を行ない、ニオブ酸化皮膜を形成した。陽極酸化時の液温度は９０℃、化成電圧は１５０Ｖとし、０．６Ａの電流を流し、電圧印加時間は１０分とした。ニオブ酸化皮膜はキャパシタの陰極となる。
このようにして成る導電性高分子キャパシタを、上述の例と同様にして、半導体素子上に設け、更に、インターポーザ基板と接続して、導電性高分子キャパシタを備える半導体装置を作成することができた。
［実施例２］
本発明の発明者はまた、以下の実施例２を行い、本発明の実施の形態に係る半導体装置を製造することができた。
実施例２においては、先ず、導電性高分子キャパシタを以下の工程により作製した。
即ち、０．１ｍｍの厚さを有するアルミニウム（Ａｌ）箔の表面を電解エッチング処理によって多孔質構造とし、次いで、フッ硝酸及び蒸留水で洗浄した。次に、純水１０００ｍｌに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極酸化を行ない、アルミ酸化皮膜を形成した。陽極酸化時の液温度は８５℃、化成電圧は１００Ｖとし、０．３Ａの電流を流し、電圧印加時間は２０分とした。
しかる後、酸化皮膜表面に、ポリピロールを含む溶液を塗布し乾燥させた。このとき、キャパシタの陽極となる部分には、マスクによる保護を行なった。これを５回繰り返し、キャパシタの陰極となる導電性高分子膜の膜厚を５０μｍとした。
次に、上記キャパシタの陽極及び陰極に、印刷法により銀ペーストを塗布し、電極パッドを作製した。
一方、インターポーザ基板を実施例１と同様の工程により作製した。
次に、インターポーザ基板上に、半導体素子を、フェイスダウンでフリップチップ方式にて実装した。即ち、インターポーザ基板の電極パッド上に、例えば錫−銀（Ｓｎ−Ａｇ）から成る半田から成るマイクロバンプを形成して、当該マイクロバンプを介して、半導体素子の外部接続用パッドと接続した。
しかる後、導電性高分子キャパシタの導電性高分子膜と半導体素子の主面のうち導電性高分子膜に面している面とを、熱伝導率１５Ｗ／ｍＫを有する窒化アルミニウムをフィラーとした熱伝導性接着剤を用いて貼り合わせて、導電性高分子キャパシタを半導体素子上に設けた。そして、キャパシタの陽極及び陰極の電極パッドと、インターポーザ基板の電極パッドとを錫（Ｓｎ）を主体とする半田バンプを介して接続した。
これにより、導電性高分子キャパシタを備えた半導体装置を完成させた。
このように、本発明の実施の形態に係る半導体装置の製造方法にあっては、弁金属箔に陽極酸化によって形成された酸化皮膜を誘電体とし、その表面に導電性高分子膜を形成してキャパシタを形成し、当該キャパシタを半導体素子上に設け、当該キャパシタをインターポーザ基板に接続することにより、半導体装置を作成している。
従って、当該キャパシタを形成するために、スパッタリング装置又はドライエッチング装置等の大型真空設備を要しない。よって、低コストでキャパシタを備えた半導体装置の製造を実現することができる。
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体素子と、
前記半導体素子が実装された支持基板と、
前記半導体素子上に設けられ、外部接続端子を介して前記支持基板に接続されたキャパシタと、を備え、
前記キャパシタは、弁金属部と、前記弁金属部の一方の面に形成された陽極酸化皮膜と、前記陽極酸化皮膜上に形成され、導電性材料から構成された導電部とを備えて成ることを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置であって、
前記支持基板と前記キャパシタとを接続する前記外部接続端子は、半田を含むことを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置であって、
前記弁金属部は、前記キャパシタの陽極を構成し、前記支持基板内にある電源ラインに接続され、
前記導電部は、前記キャパシタの陰極を構成し、前記支持基板内にある接地ラインに接続されることを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置であって、
前記弁金属部及び前記導電部は、銀ペースト及びカーボンペーストの少なくとも一方を含む電極部を備えたことを特徴とする半導体装置。
（付記５）
付記１乃至４いずれか一項記載の半導体装置であって、
前記半導体素子と前記キャパシタとは、熱伝導材料を介して、互いに貼り合わされていることを特徴とする半導体装置。
（付記６）
付記１乃至４いずれか一項記載の半導体装置であって、
前記半導体素子と前記キャパシタとは、銀ペーストを介して、互いに貼り合わされていることを特徴とする半導体装置。
（付記７）
付記１乃至６いずれか一項記載の半導体装置であって、
前記キャパシタの前記導電部は、導電性高分子から成り、前記陽極酸化皮膜上に塗布形成されていることを特徴とする半導体装置。
（付記８）
付記１乃至７いずれか一項記載の半導体装置であって、
前記キャパシタの前記弁金属部に、凹部が形成されており、
前記凹部に前記陽極酸化皮膜が形成されていることを特徴とする半導体装置。
（付記９）
付記１乃至８いずれか一項記載の半導体装置であって、
前記キャパシタは、前記半導体素子の外形よりも大きく、
前記キャパシタは、前記半導体素子の外周部分において、前記支持基板に接続していることを特徴とする半導体装置。
（付記１０）
付記１乃至８いずれか一項記載の半導体装置であって、
前記キャパシタは、前記半導体素子の外形よりも小さく、
前記キャパシタは、前記半導体素子の外周部分の少なくとも一部において、前記支持基板に接続していることを特徴とする半導体装置。
（付記１１）
付記１０記載の半導体装置であって、
前記キャパシタが複数設けられていることを特徴とする半導体装置。
（付記１２）
付記１乃至８いずれか一項記載の半導体装置であって、
前記半導体素子は、前記支持基板に複数実装され、
前記キャパシタは、前記半導体素子のそれぞれの上に設けられていることを特徴とする半導体装置。
（付記１３）
付記１乃至１２いずれか一項記載の半導体装置であって、
前記支持基板は、前記支持基板が搭載される回路基板とワイヤにより接続されていることを特徴とする半導体装置。
（付記１４）
付記１３記載の半導体装置であって、
前記ワイヤは、前記支持基板内の配線層に接続され、
前記支持基板の前記配線層は、前記半導体素子の電源電極及び接地電極に接続されていることを特徴とする半導体装置。
（付記１５）
弁金属部の一方の面に陽極酸化により酸化皮膜を形成し、前記酸化皮膜上に導電性材料から構成された導電部を形成することにより、キャパシタを形成する工程と、
前記キャパシタを、支持基板に実装された半導体素子上に貼り付ける工程と、
前記キャパシタを、外部接続端子を介して前記支持基板に接続する工程と、を有することを特徴とする半導体装置の製造方法。
（付記１６）
付記１５記載の半導体装置の製造方法であって、
前記導電性材料は、導電性高分子から成り、
前記導電性材料を前記酸化皮膜上に塗布形成することにより、前記キャパシタの前記導電部を形成することを特徴とする半導体装置の製造方法。
（付記１７）
付記１５又は１６記載の半導体装置の製造方法であって、
前記弁金属部を陽極酸化する前に、前記弁金属部に、凹部を形成し、前記凹部に前記酸化皮膜を形成することを特徴とする半導体装置の製造方法。
（付記１８）
付記１５乃至１７いずれか一項記載の半導体装置であって、
前記支持基板と、前記支持基板が搭載される回路基板とを、ワイヤにより接続する工程を更に含むことを特徴とする半導体装置の製造方法。
複数の半導体素子を１つのインターポーザ基板上に実装した例を示す断面図である。 半導体装置に電源を供給又は電源デカップリングする態様を説明するための断面図である。 本発明の実施の形態に係る半導体装置の断面図である。 図３において点線Ａで囲んだ部分における弁金属箔と導電性高分子膜との界面の状態を示す図である。 図３に示す導電性高分子キャパシタを、半導体素子側から見たときの状態を示す図である。 図３に示す導電性高分子キャパシタの変形例を示す図である。 図３に示す半導体装置の変形例を示す断面図である。 図３に示す半導体装置の製造方法を説明するための図（その１）である。 図３に示す半導体装置の製造方法を説明するための図（その２）である。 図３に示す半導体装置の製造方法を説明するための図（その３）である。 図７に示す半導体装置の製造方法を説明するための図である。
符号の説明
３０、７０ 半導体装置
３１ インターポーザ基板
３２ 半導体素子
３５ マイクロバンプ
３６、４７ アンダーフィル材
３８、４４ 電極パッド
３９ ボンディングワイヤ
４０ 導電性高分子キャパシタ
４１ 弁金属箔
４２ 導電性高分子膜
４３ 凹部
４５ 半田バンプ

Claims (10)

  1. 半導体素子と、
    前記半導体素子が実装された支持基板と、
    前記半導体素子上に設けられ、外部接続端子を介して前記支持基板に接続されたキャパシタと、を備え、
    前記キャパシタは、弁金属部と、前記弁金属部の一方の面に形成された陽極酸化皮膜と、前記陽極酸化皮膜上に形成され、導電性材料から構成された導電部とを備えて成ることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記弁金属部は、前記キャパシタの陽極を構成し、前記支持基板内にある電源ラインに接続され、
    前記導電部は、前記キャパシタの陰極を構成し、前記支持基板内にある接地ラインに接続されることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記弁金属部及び前記導電部は、銀ペースト及びカーボンペーストの少なくとも一方を含む電極部を備えたことを特徴とする半導体装置。
  4. 請求項１乃至３いずれか一項記載の半導体装置であって、
    前記半導体素子と前記キャパシタとは、熱伝導材料を介して、互いに貼り合わされていることを特徴とする半導体装置。
  5. 請求項１乃至４いずれか一項記載の半導体装置であって、
    前記キャパシタの前記導電部は、導電性高分子から成り、前記陽極酸化皮膜上に塗布形成されていることを特徴とする半導体装置。
  6. 請求項１乃至５いずれか一項記載の半導体装置であって、
    前記キャパシタは、前記半導体素子の外形よりも大きく、
    前記キャパシタは、前記半導体素子の外周部分において、前記支持基板に接続していることを特徴とする半導体装置。
  7. 請求項１乃至５いずれか一項記載の半導体装置であって、
    前記キャパシタは、前記半導体素子の外形よりも小さく、
    前記キャパシタは、前記半導体素子の外周部分の少なくとも一部において、前記支持基板に接続していることを特徴とする半導体装置。
  8. 請求項１乃至５いずれか一項記載の半導体装置であって、
    前記半導体素子は、前記支持基板に複数実装され、
    前記キャパシタは、前記半導体素子のそれぞれの上に設けられていることを特徴とする半導体装置。
  9. 請求項１乃至８いずれか一項記載の半導体装置であって、
    前記支持基板は、前記支持基板が搭載される回路基板とワイヤにより接続されていることを特徴とする半導体装置。
  10. 弁金属部の一方の面に陽極酸化により酸化皮膜を形成し、前記酸化皮膜上に導電性材料から構成された導電部を形成することにより、キャパシタを形成する工程と、
    前記キャパシタを、支持基板に実装された半導体素子上に貼り付ける工程と、
    前記キャパシタを、外部接続端子を介して前記支持基板に接続する工程と、を有することを特徴とする半導体装置の製造方法。
JP2007226592A 2007-08-31 2007-08-31 半導体装置及びその製造方法 Expired - Fee Related JP4429346B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007226592A JP4429346B2 (ja) 2007-08-31 2007-08-31 半導体装置及びその製造方法
US12/114,298 US8035981B2 (en) 2007-08-31 2008-05-02 Semiconductor device and manufacturing method of the same
US13/206,042 US8474126B2 (en) 2007-08-31 2011-08-09 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007226592A JP4429346B2 (ja) 2007-08-31 2007-08-31 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009059944A true JP2009059944A (ja) 2009-03-19
JP4429346B2 JP4429346B2 (ja) 2010-03-10

Family

ID=40407147

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007226592A Expired - Fee Related JP4429346B2 (ja) 2007-08-31 2007-08-31 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US8035981B2 (ja)
JP (1) JP4429346B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015185615A (ja) * 2014-03-20 2015-10-22 株式会社東芝 半導体装置および電子回路装置
JP2015207623A (ja) * 2014-04-18 2015-11-19 株式会社ソシオネクスト 半導体装置及びその製造方法
CN108885940A (zh) * 2016-04-06 2018-11-23 埃普科斯股份有限公司 模块

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200522293A (en) * 2003-10-01 2005-07-01 Koninkl Philips Electronics Nv Electrical shielding in stacked dies by using conductive die attach adhesive
JP4429346B2 (ja) * 2007-08-31 2010-03-10 富士通株式会社 半導体装置及びその製造方法
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US20140374877A1 (en) * 2013-06-21 2014-12-25 Altera Corporation Integrated Circuits With On-Die Decoupling Capacitors
US9595526B2 (en) * 2013-08-09 2017-03-14 Apple Inc. Multi-die fine grain integrated voltage regulation
US9726691B2 (en) 2014-01-07 2017-08-08 International Business Machines Corporation 3D chip testing through micro-C4 interface
US10468381B2 (en) 2014-09-29 2019-11-05 Apple Inc. Wafer level integration of passive devices
WO2017134774A1 (ja) * 2016-02-03 2017-08-10 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US10892316B2 (en) * 2018-11-15 2021-01-12 Google Llc High density ball grid array (BGA) package capacitor design

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4631633A (en) * 1985-12-23 1986-12-23 North American Philips Corporation Thin film capacitors and method of making the same
DE68925437T2 (de) * 1988-05-20 1996-08-14 Sanyo Electric Co Verfahren zum Herstellen einer Elektrode für einen Festelektrolytkondensator
US5455064A (en) 1993-11-12 1995-10-03 Fujitsu Limited Process for fabricating a substrate with thin film capacitor and insulating plug
JPH1097952A (ja) 1996-09-24 1998-04-14 Oki Electric Ind Co Ltd コンデンサーの製造方法及びこれを適用したコンデンサー付き配線基板
JP3811551B2 (ja) 1997-09-17 2006-08-23 松下電器産業株式会社 高出力電力増幅器
US6222260B1 (en) * 1998-05-07 2001-04-24 Vlsi Technology, Inc. Integrated circuit device with integral decoupling capacitor
EP1028441A4 (en) * 1998-06-09 2006-12-13 Showa Denko Kk ELECTRODEFOLDER FOR FIXED ELECTROLYTE CONDENSER, MANUFACTURING METHOD AND FIXED ELECTROLYTE CONDENSER
US6973035B2 (en) * 2000-12-29 2005-12-06 Nortel Networks Limited Method and system for a routing mechanism to support two-way RSVP reservations
US6489572B2 (en) * 2001-01-23 2002-12-03 Kingpak Technology Inc. Substrate structure for an integrated circuit package and method for manufacturing the same
US6787926B2 (en) * 2001-09-05 2004-09-07 Taiwan Semiconductor Manufacturing Co., Ltd Wire stitch bond on an integrated circuit bond pad and method of making the same
JP4166013B2 (ja) 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP3865055B2 (ja) * 2001-12-28 2007-01-10 セイコーエプソン株式会社 半導体装置の製造方法
US6713856B2 (en) * 2002-09-03 2004-03-30 Ultratera Corporation Stacked chip package with enhanced thermal conductivity
WO2004079059A1 (ja) * 2003-03-04 2004-09-16 Fujitsu Limited （００１）配向したペロブスカイト膜の形成方法、およびかかるペロブスカイト膜を有する装置
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies
JP2006040938A (ja) * 2004-07-22 2006-02-09 Nec Tokin Corp 固体電解コンデンサ、それを用いた積層コンデンサおよびその製造方法
JP4865350B2 (ja) 2005-02-10 2012-02-01 セイコーインスツル株式会社 圧電発振器とその製造方法及び圧電発振器を備えた電子機器
JP4762583B2 (ja) 2005-03-22 2011-08-31 山陽特殊製鋼株式会社 Ｎｉ基自溶合金粉末およびその粉末を用いた耐食性、耐摩耗部品
US7268997B2 (en) * 2005-08-29 2007-09-11 Takeshi Saitou Solid electrolytic capacitor
TWI267995B (en) * 2005-09-06 2006-12-01 Siliconware Precision Industries Co Ltd Non-carrier semiconductor package having stand-off member and fabrication method thereof
JP4429346B2 (ja) * 2007-08-31 2010-03-10 富士通株式会社 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015185615A (ja) * 2014-03-20 2015-10-22 株式会社東芝 半導体装置および電子回路装置
JP2015207623A (ja) * 2014-04-18 2015-11-19 株式会社ソシオネクスト 半導体装置及びその製造方法
CN108885940A (zh) * 2016-04-06 2018-11-23 埃普科斯股份有限公司 模块
KR20180132111A (ko) * 2016-04-06 2018-12-11 에프코스 아게 모듈
JP2019519907A (ja) * 2016-04-06 2019-07-11 ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフトＴｄｋ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｇ モジュール
KR102341880B1 (ko) * 2016-04-06 2021-12-23 티디케이 일렉트로닉스 아게 모듈
US11212947B2 (en) 2016-04-06 2021-12-28 Epcos Ag Power module with capacitor configured for improved thermal management

Also Published As

Publication number Publication date
US20110294265A1 (en) 2011-12-01
US8474126B2 (en) 2013-07-02
US20090059545A1 (en) 2009-03-05
US8035981B2 (en) 2011-10-11
JP4429346B2 (ja) 2010-03-10

Similar Documents

Publication Publication Date Title
JP4429346B2 (ja) 半導体装置及びその製造方法
US6875638B2 (en) Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
US7846852B2 (en) Method for manufacturing capacitor embedded in interposer
US9076881B2 (en) Bump structure including nano-wires and a body connecting ends of the nano-wires, semiconductor package having the bump structure and method of manufacturing the semiconductor package
US20060211233A1 (en) Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
JP2003142624A5 (ja)
TWI489612B (zh) 三維積體電路內連結的製造方法
JP6078765B1 (ja) 薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置
JP2004273480A (ja) 配線基板およびその製造方法および半導体装置
JP4494249B2 (ja) 半導体装置
JP4801687B2 (ja) キャパシタ内蔵基板及びその製造方法
JP4260672B2 (ja) 半導体装置の製造方法及び中継基板の製造方法
JP4745264B2 (ja) キャパシタ内蔵インターポーザモジュールの製造方法及びパッケージの製造方法
JP6716967B2 (ja) 半導体パッケージ及び半導体パッケージの製造方法
US20220059466A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20240006262A1 (en) Semiconductor package
US20230387078A1 (en) Semiconductor structure with integrated passive device having opposed solder bumps
US20230178458A1 (en) Molded Silicon on Passive Package
US20220130781A1 (en) Circuit substrate structure and manufacturing method thereof
JP5505358B2 (ja) キャパシタ内蔵インターポーザモジュール
JP2004063567A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN115513149A (zh) 半导体封装及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091208

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4429346

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131225

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees