JP5505358B2

JP5505358B2 - キャパシタ内蔵インターポーザモジュール

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Publication number: JP5505358B2
Application number: JP2011081432A
Authority: JP
Inventors: 健司塩賀; 和明栗原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-04-01
Filing date: 2011-04-01
Publication date: 2014-05-28
Anticipated expiration: 2027-02-15
Also published as: JP2011166161A

Description

本発明はキャパシタ内蔵インターポーザモジュールに関するものであり、特に、コンピュータ等の電子機器装置に使用される半導体集積回路素子を実装してなるインターポーザモジュールをＧＨｚ帯の高周波領域で安定に動作させるためのデカップリングデバイスの構成に特徴のあるキャパシタ内蔵インターポーザモジュールに関するものである。

近時、マイクロプロセッサをはじめとする半導体集積回路素子において、動作速度の高速化と低消費電力化が図られており、ＧＨｚ帯の高周波領域で、しかも低電圧で半導体集積回路素子を安定して動作させるためには、負荷インピーダンスの急激な変動等に起因して生ずる電源電圧変動を抑制するとともに、電源の高周波ノイズを除去することが極めて重要となる。

従来の半導体パッケージ基板上では、電源電圧変動および電源およびグラウンドラインに重畳する基板内の高周波ノイズによる半導体集積回路素子の誤動作を防止するために、デカップリングキャパシタとして、積層チップキャパシタが半導体集積回路素子近傍に実装されている。

この場合のキャパシタとしては、キャパシタの大容量化とＧＨｚ以上での高周波領域における低インダクタンス化を両立したものが望まれているが、上述の実装形態ではチップキャパシタと半導体集積回路素子間での配線の引き回しが必要になり、配線による寄生インダクタンスが存在することから、高速動作の半導体集積回路素子に対しての電源電圧変動の抑止、および高周波リップルを吸収する機能は著しく低下する。

そこで、半導体集積回路素子の直下にキャパシタを配置し、半導体集積回路素子の電源およびグラウンドラインからキャパシタまでの配線引き回しを最短にすることにより、インダクタンスを低減することが可能となる。

図１２は、従来のキャパシタ内蔵インターポーザを用いた実装構造の説明図であり、パッケージ基板８１上にキャパシタ８３を内蔵したキャパシタ内蔵インターポーザ８２を介してＬＳＩチップ８４を実装したものである。

また、従来、セラミック回路基板上に誘電体薄膜を形成し、インダクタンスを低減することにより電源ラインに対するノイズの低減を実現することも提案されている（例えば、特許文献１参照）。

また、ビアホールを有する支持基板上に形成された薄膜型キャパシタの上面パッドを半導体集積回路素子に、下面パッドは回路基板に接続し、即ち、半導体集積回路とそれを搭載するパッケージ基板との間にキャパシタを挿入し、インダクタンスを低減することが提案されている（例えば、特許文献２乃至特許文献５参照）。

また、キャパシタ容量を増大するために、誘電体層の厚さを薄くする技術を導入した薄膜キャパシタでは、真空装置を用いて、シリコンなどの支持基板上に金属電極層および誘電体酸化物層を堆積させる薄膜プロセスにより製造され、ドライエッチングによる微細加工が可能であるために、低インダクタンス構造のキャパシタを実現することができる（例えば、特許文献６乃至特許文献８参照）。

一方、従来、固体電解コンデンサは大容量キャパシタとして利用されてきたが、その構造から等価直列抵抗ＥＳＲ及び等価直列インダクタンスＥＳＬが端子長や配線長のために大きくなり、高周波領域でのデカップリング素子として十分に機能できなかった。

このような問題を解決するためにＥＳＲやＥＳＬを下げること目的とした固体電解コンデンサが提案されている（例えば、特許文献９乃至特許文献１１参照）。

特開平０４−２１１１９１号公報特開平０７−１７６４５３号公報特開２００１−０６８５８３号公報特開２００１−０３５９９０号公報特開２００４−３０４１５９号公報特開２００３−１９７４６３号公報特開２００４−０７９８０１号公報特開２００４−２１４５８９号公報特開２００１−３０７９５５号公報特開２００５−０１２０８４号公報特開２００４−１７２１５４号公報

しかしながら、上述の特許文献１乃至特許文献５による提案では、半導体集積回路素子とキャパシタの接続距離は短くなるものの、このようなインターポーザ型キャパシタを作製するには、支持基板にスルービアを形成しなければならず、導体とセラミックスを同時焼成するプロセスによるものや、シリコンに貫通孔を形成し、ビア間の絶縁化処理を施した後に、導体を充填しスルービアを形成する必要があるが、これらは、製造上、困難な技術を含み、低コスト化を図ることが極めて困難であるという問題がある。

一方、特許文献６乃至特許文献８によって提案されているキャパシタ形成技術では、薄膜キャパシタの電極材料として、酸化しにくいＰｔ或いはＡｕなどの貴金属材料を使用することが一般的であり、また、高誘電率材料を成膜するためのスパッタリング装置などの真空設備の導入や、歩留向上のためのパーティクル除去対策など、製造上、低コスト化を見込むことができないことが問題であった。

さらに、上述の特許文献９乃至特許文献１１による提案では、キャパシタ構造および使用材料が煩雑であり、製造工程の複雑化が懸念され、低コストに製造することが困難であるという問題がある。

また、従来技術によりキャパシタを内蔵したインターポーザを作製した場合、パッケージ基板にキャパシタ内蔵インターポーザをフリップチップ実装した後に、検査により良品を選別し、さらに、半導体集積回路素子をフリップチップ実装することで、良品を選別することになるため、はんだ階層は２回になり、それぞれの接続信頼性の低下が懸念されるという問題がある。

したがって、本発明は、接続信頼性を高めるとともに、内蔵するキャパシタを大容量化し、さらに、低コスト化することを目的とする。

開示される一観点からは、パッケージ基板に電気的に接続されるキャパシタ内蔵インターポーザモジュールであって、第１の電極と第２の電極とを備え、モールド被覆固定されている半導体集積回路素子を有し、弁金属材料と、前記弁金属材料の一部の表面に形成された陽極酸化皮膜と、前記陽極酸化皮膜の上に形成された陰極で構成されるキャパシタを有し、前記キャパシタは、第１の孔と、前記第１の孔より小径の第２の孔が交互に二次元マトリクス状に設けられ、前記第２の孔を塞ぐよう前記陰極に電気的に接触する第１の導電性材料と、前記第１の導電性材料に電気的に接続する第１の下部電極パッドと、前記第１の孔より小径であり且つ前記弁金属と電気的に接触する第２の導電材料と、前記第２の導電材料に電気的に接続する第２の下部電極パッドとを有し、前記弁金属材料が前記第１の電極と電気的に接続され、前記陰極が前記第１の導電性材料を介して前記第２の電極と電気的に接続され、前記パッケージ基板は前記第１及び第２の下部電極パッドと電気的に接続されることを特徴とするキャパシタ内蔵インターポーザモジュールが提供される。

本発明によれば、半導体集積回路素子の直下にキャパシタを実装し、両者の距離を最短することができるため、キャパシタの低インダクタンス化を達成することができるとともに、従来の貫通ビア付の基板を用いたインターポーザ単独の製造ではないため、従来よりも低コストで、半導体集積回路素子の高周波領域（ＧＨｚ帯）での安定動作を実現することができる。

本発明の実施の形態のキャパシタ内蔵インターポーザモジュールの構成説明図である。本発明の実施例１のキャパシタ内蔵インターポーザモジュールの途中までの製造工程の説明図である。本発明の実施例１のキャパシタ内蔵インターポーザモジュールの図２以降の途中までの製造工程の説明図である。本発明の実施例１のキャパシタ内蔵インターポーザモジュールの図３以降の途中までの製造工程の説明図である。本発明の実施例１のキャパシタ内蔵インターポーザモジュールの図４以降の途中までの製造工程の説明図である。本発明の実施例１のキャパシタ内蔵インターポーザモジュールの図５以降の途中までの製造工程の説明図である。本発明の実施例１のキャパシタ内蔵インターポーザモジュールの図６以降の製造工程の説明図である。キャパシタ内蔵インターポーザモジュールをパッケージ基板に実装した場合の概略的構成図である。本発明の実施例２のキャパシタ内蔵インターポーザモジュールの途中までの製造工程の説明図である。本発明の実施例２のキャパシタ内蔵インターポーザモジュールの図９以降の途中までの製造工程の説明図である。本発明の実施例３のキャパシタ内蔵インターポーザモジュールの製造工程の説明図である。従来のキャパシタ内蔵インターポーザを用いた実装構造の説明図である。

ここで、図１を参照して、本発明の実施の形態のキャパシタ内蔵インターポーザモジュールを説明する。図１は、本発明の実施の形態のキャパシタ内蔵インターポーザモジュールの構成説明図であり、まず、厚さが、例えば、０．１〜０．１５ｍｍ程度のアルミニウムなどの弁金属の板あるいは箔上に陽極化成による酸化皮膜を形成する。例えば、アルミニウム箔を使用する場合、このアルミニウム箔に対して、アジピン酸アンモニウムや五ホウ酸アンモニウムなどの水溶液中で陽極化成処理を行なう。また、アルミニウムの陽極化成処理の前に、アルミ面に対してエッチング処理を行ない多孔質構造にしても良く、これにより、陽極酸化皮膜の実効表面積が増大しキャパシタ容量を増大することができる。

次いで、陽極酸化皮膜の表面にポリピロールやポリエチレンジオキシチオフェンなどの導電性高分子材料を成膜して陰極としたのち、半導体集積回路素子の電極位置に対応させてドリル加工やパンチング加工、或いは、レーザ加工により、表面を陽極酸化したアルミ箔に孔を開けて下部電極及び上部電極とを交互に露出させる。

これは、電極端子間で発生する相互インダクタンスをキャンセルすることを利用して、低インダクタンス化を実現するためであるが、当然、半導体集積回路素子側の電極配置に対応してキャパシタ電極を配置しなくてはならない。なお、キャパシタの陽極は、母体金属( この場合、アルミニウム）である。

次いで、支持台座となるシリコン基板上に、Ｔｉ膜等を介してＮｉ等からなる下部パッド電極を形成したのち、下部パッド電極と電気的に接続するように銀ペースト等のペースト材料をスクリーン印刷等で塗布するか、或いは、異方導電性フィルム（ＡＦＣ）を貼り付けてキャパシタの下部電極及び貫通ビア電極の端子部を形成する。なお、シリコン基板は半導体集積回路素子と同じ熱膨張係数であり、且つ、研削に薄層化やフッ酸（ＨＦ）によるエッチング除去が容易であるので支持台座として好適である。

次いで、ペースト材料或いは異方導電性フィルム自体の接着性を利用して下部電極とキャパシタの陰極とを接着したのち、ベンゾシクロブテン樹脂、ポリイミド樹脂、エポキシ樹脂、ビスマレイミド樹脂、マレイド樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素含有樹脂、液晶ポリマ、ポリエーテルイミド樹脂、或いは、ポリエーテルエーテルケトン樹脂のいずれかからなる保護膜で覆う。

次いで、この保護膜に、貫通ビア電極の端子部、下部電極、及び、陽極に対するビアホールを形成し、例えば、セミアディティブ法を用いて（Ｃｕ／Ｃｒスパッタ薄膜成膜後にＣｕメッキ）、このビアホールをＣｕ等の電解メッキ膜で埋め込んでキャパシタに対する接続ビア配線を形成する。

次いで、再び、保護膜を設けたのち、この保護膜に貫通ビア電極の端子部及び下部電極の接続ビア配線に対するビアホールを形成し、例えば、セミアディティブ法を用いて（Ｃｕ／Ｃｒスパッタ薄膜成膜後にＣｕメッキ）、このビアホールをＣｕ等の電解メッキ膜で埋め込んで半導体集積回路素子に対する上部パッド電極用の接続ビア配線を形成する。

次いで、この接続ビア配線に対する上部パッド電極を形成したのちに、半田バンプを用いて半導体集積回路素子をフリップチップ接続する。次いで、フリップチップ接続したものをアンダーフィル樹脂及びモールド樹脂で被覆固定したのちに、必要に応じて低背化および放熱対策として半導体集積回路素子の背面を薄層化処理し、次いで、支持台座として使用していたシリコンを研削及び化学エッチングにより除去することで、大容量キャパシタを内蔵したインターポーザモジュールが完成する。

次いで、キャパシタ内蔵インターポーザモジュールの下部パッド電極に半田バンプを形成したのち、パッケージ基板へフリップチップ接続することで、大容量のキャパシタを半導体集積回路素子の直下へ配置したパーケージが完成する。

ここで、図２乃至図８を参照して、本発明の実施例１のキャパシタ内蔵インターポーザモジュールの製造方法を説明する。まず、図２に示すように、厚さが０．０５ｍｍ〜０．２ｍｍ、例えば、０．１ｍｍのアルミニウム箔１１の表面を電解エッチング処理によって多孔質構造としたのち、フッ硝酸および蒸留水で洗浄し、次いで、例えば、純水１０００ｃｃに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極化成を行ない、アルミニウム箔１１の表面にアルミ酸化皮膜１２を形成する。

なお、陽極化成時の条件は、アルミニウム箔１１の一方の面を保護膜で被覆した状態で、例えば、液温度は８５℃、化成電圧は１００Ｖとし、電流は０．３Ａ、電圧印加時間は２０分である。この時、多孔質化されたアルミニウム箔１１の表面に厚さが、例えば、１０〜２００ｎｍ、例えば、５０ｎｍのアルミ酸化皮膜１２が形成され、このアルミ酸化皮膜１２がキャパシタを構成する誘電体膜となり、また、酸化されずに残った部分が陽極１３となる。

次いで、アルミ酸化皮膜１２の表面に、ポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し乾燥させる工程を例えば、３回繰り返して、膜厚を例えば２０μｍとして導電性高分子膜からなる陰極１４を形成する。この時、導電性高分子材料が孔の中に含浸してアルミ酸化皮膜１２の表面と密着した陰極１４となる。

次いで、陰極１４を設けたアルミニウム箔１１にレーザ加工を施すことによって、半導体集積回路素子に設けたパッドに対応する位置に後述する貫通ビア電極及び下部電極を露出させるための孔１５を形成する。

次いで、図３に示すように、シリコン基板２１上に厚さが、例えば、０．３μｍのＴｉ膜２２をスパッタ成膜したのち、感光性ポリイミド樹脂ワニスをスピンコート法によって、例えば、２５００ｒｐｍで３０秒間回転塗布することによって、厚さが、例えば、６μｍの厚さに形成し、例えば、１２０℃のプリベークの後に、露光・現像工程をへて、例えば、３５０℃の本ベークを行なうことによって、厚さが、例えば、３μｍのポリイミド樹脂膜２３を形成する。なお、露光・現像工程において、半導体集積回路素子の電極に対応する位置に開口を形成する。

次いで、Ｔｉ膜２２をメッキシード層として、電解メッキ法によって、Ｎｉを３μｍの厚さに成膜して下部電極パッド２４を形成する。

次いで、下部電極パッド２４に対応する位置に、銀ペーストを印刷法で所定のパターンに塗布してキャパシタの下部電極２５と貫通ビア電極２６とする。

次いで、図２において説明したアルミニウム箔１１の陰極１４側を下部電極２５と貫通ビア電極２６上に位置合わせして載置したのち、例えば、大気中で２００℃の温度で３０分間の熱処理を行うことによって、銀ペーストを硬化させてアルミニウム箔１１の接着を行う。

次いで、図４に示すように、感光性エポキシワニスをスピンコート法によって、例えば、２０００ｒｐｍで３０秒間回転塗布することによって、厚さが、例えば、１０μｍの厚さに形成し、例えば、６０℃のプリベークの後に、露光・現像工程をへて、例えば、２００℃の本ベークを行なうことによって、厚さが、例えば、５μｍのエポキシ樹脂膜からなる保護膜２７を形成する。なお、露光・現像工程において、キャパシタの陽極１３、下部電極２５、及び、貫通ビア電極２６に対するビアホール２８が形成される。

次いで、セミアディティブ法を用いて、例えば、Ｃｒ膜及びＣｕ膜を順次スパッタ成膜してメッキシード層（図示は省略）を形成したのち、レジストによりメッキフレーム（図示は省略）を形成し、次いで、Ｃｕを電解メッキすることによってビアホール２８を埋め込んだのち、メッキフレームを除去するとともに、メッキシード層の露出部を除去することによって、キャパシタの陽極１３、下部電極２５、及び、貫通ビア電極２６に対する接続ビア２９〜３１を形成する。この時、キャパシタの陽極１３に対する接続ビア３０と貫通ビア電極２６に対する接続ビア３１とが導通するようにメッキフレームを形成する。

次いで、図５に示すように、再び、感光性エポキシワニスをスピンコート法によって、例えば、２０００ｒｐｍで３０秒間回転塗布することによって、厚さが、例えば、１０μｍの厚さに形成し、例えば、６０℃のプリベークの後に、露光・現像工程をへて、例えば、２００℃の本ベークを行なうことによって、厚さが、例えば、５μｍのエポキシ樹脂膜からなる保護膜３２を形成する。なお、露光・現像工程において、接続ビア２９，３１に対するビアホール３３が形成される。

次いで、再び、上記と同様のセミアディティブ法によって、接続ビア２９，３１に対する接続ビア３４，３５を形成する。

次いで、図６に示すように、メッキシード層となるＴｉ膜及びＣｕ膜（いずれも図示を省略）を順次スパッタ成膜したのち、メッキフレーム（図示は省略）を用いてＮｉ膜を電解メッキし、メッキフレームを除去するとともに、メッキシード層の露出部を除去することによって、ＵＢＭ層３６を形成し、次いで、半田バンプ３７を介してＬＳＩチップ４１，４２をフリップチップ実装する。

次いで、アンダーフィル樹脂４３を充填した後に、エポキシ樹脂を塗布してモールド樹脂４４としてＬＳＩチップ４１，４２を被覆固定する。

次いで、図７に示すように、ＬＳＩチップ４１，４２を低背化するために研削して、ＬＳＩチップ４１，４２の厚さを例えば、１００μｍにしたのち、支持台座として使用していたシリコン基板２１を研削し、ＨＦを使用してエッチングすることで、シリコン基板２１及びＴｉ膜２２を完全除去し、ポリイミド樹脂２３と下部電極パッド２４を露出させる。

次いで、Ｎｉからなる下部電極パッド２４の表面に設けたＵＢＭ層３８の表面に半田バンプ３９を形成したのち、ダイシングにより各ＬＳＩチップ４１，４２に対応するモジュールに個片化することによって、キャパシタ内蔵インターポーザモジュール５１，５２の基本構造が完成する。

図８は、上述のようにして製造したキャパシタ内蔵インターポーザモジュール５１，５２をパッケージ基板５３に実装した場合の概略的構成図であり、ＬＳＩチップ４１，４２の直下にキャパシタを実装し、両者の距離を最短することができるため、低コストで、ＬＳＩ素子のＧＨｚ帯域での安定動作が可能なパッケージを実現される。

この実施例１においては、従来、各種産業で利用されてきた陽極酸化技術を用いて誘電体皮膜を形成した平面状電解キャパシタを内蔵しており、半導体集積回路素子直下に大容量キャパシタを配置した半導体モジュールとして取り扱うことができるため、半導体パッケージの実装において、半導体集積回路素子、デカップリングキャパシタ、インターポーザなどを単独に実装する場合と比較して、接続信頼性を向上できる。

また、キャパシタを形成するために、スパッタリング装置、ドライエッチング装置などの大型真空設備を用いないことから、従来と同構造をもつ薄膜キャパシタに比べて低コストに製造することができる。

次に、図９及び図１０を参照して本発明の実施例２のキャパシタ内蔵インターポーザモジュールの製造工程を説明するが、キャパシタの製造工程及び接続導体が異なる以外は上記の実施例１と全く同様であるので、図示は簡単にするとともに、説明に必要な符号等は上記の実施例１における符号を援用する。

まず、図９に示すように、厚さが０．０５ｍｍ〜０．２ｍｍ、例えば、０．１５ｍｍのアルミニウム箔６１の表面を電解エッチング処理によって多孔質構造としたのち、フッ硝酸および蒸留水で洗浄し、次いで、例えば、純水１０００ｃｃに対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液中で陽極化成を行ない、アルミニウム箔６１の表面にアルミ酸化皮膜６２を形成する。

なお、陽極化成時の条件は、アルミニウム箔６１の一方の面を保護膜で被覆した状態で、例えば、液温度は８５℃、化成電圧は１００Ｖとし、電流は０．３Ａ、電圧印加時間は２０分である。この時、多孔質化されたアルミニウム箔６１の表面に厚さが、例えば、１０〜２００ｎｍ、例えば、３５ｎｍのアルミ酸化皮膜６２が形成され、このアルミ酸化皮膜６２がキャパシタを構成する誘電体膜となり、また、酸化されずに残った部分が陽極６３となる。

次いで、アルミ酸化皮膜１２の表面に、ポリピロールを含む溶液を塗布し乾燥させる工程を例えば、５回繰り返して、膜厚を例えば５０μｍとして導電性高分子膜からなる陰極６４を形成する。この時、導電性高分子材料が孔の中に含浸してアルミ酸化皮膜６２の表面と密着した陰極６４となる。

次いで、陰極６４を設けたアルミニウム箔６１にドリル加工を施すことによって、半導体集積回路素子に設けたパッドに対応する位置に貫通ビア電極及び下部電極を露出させるための孔６５を形成する。

次いで、図１０に示すように、実施例１と同様に、シリコン基板２１上に厚さが、例えば、０．３μｍのＴｉ膜２２をスパッタ成膜したのち、感光性ポリイミド樹脂ワニスをスピンコート法によって、例えば、２５００ｒｐｍで３０秒間回転塗布することによって、厚さが、例えば、６μｍの厚さに形成し、例えば、１２０℃のプリベークの後に、露光・現像工程をへて、例えば、３５０℃の本ベークを行なうことによって、厚さが、例えば、３μｍのポリイミド樹脂膜２３を形成する。なお、露光・現像工程において、半導体集積回路装置の電極に対応する位置に開口を形成する。

次いで、Ｔｉ膜２２をメッキシード層として、電解メッキ法によって、Ｎｉを３μｍの厚さに成膜して下部電極パッド２４を形成する。次いで、下部電極パッド２４に対応する位置に、異方導電性フィルム６６を貼り付けキャパシタの下部電極と貫通ビア電極とする。

次いで、図９において説明したアルミニウム箔６１の陰極６４側を異方導電性フィルム６６からなる下部電極と貫通ビア電極上に位置合わせして載置したのち、例えば、１ＭＰａ／ｃｍ2 の圧力で加圧しながら１７０℃の温度で２０秒間の熱処理を行うことによって、アルミニウム箔６１を接着させる。以降は、上記の実施例１と全く同様な工程を経てキャパシタ内蔵インターポーザモジュールを完成させる。

また、本発明の実施例２においては、導電性材料として、異方導電性フィルムを用いているので、実施例１の銀ペーストのようにボイドが発生することがないので、接続信頼性が向上する。

次に、図１１を参照して本発明の実施例３のキャパシタ内蔵インターポーザモジュールの製造工程を説明するが、キャパシタの製造工程が異なる以外は上記の実施例１と全く同様であるので、キャパシタの製造工程のみを説明する。まず、図１１に示すように、厚さが０．０５ｍｍ〜０．３ｍｍ、例えば、０．１５ｍｍのニオブ箔７１をパンチング加工することによって、半導体集積回路素子に設けたパッドに対応する位置に貫通ビア電極及び下部電極を露出させるための孔７２を形成する。

次いで、レーザ加工したニオブ箔７１を酸および蒸留水で洗浄したのちに、リン酸溶液中で陽極化成を行ない、ニオブ酸化皮膜７３を形成する。なお、陽極化成時の条件は、ニオブ箔７１の一方の面を保護膜で被覆した状態で、例えば、液温度は９０℃、化成電圧は１５０Ｖとし、電流は０．６Ａ、電圧印加時間は１０分であり、厚さが１０〜２００ｎｍ、例えば、５０ｎｍのニオブ酸化皮膜７３が形成される。

次いで、ニオブ酸化皮膜７３の表面にポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し乾燥させる工程を例えば、３回繰り返して、膜厚を例えば２０μｍとして導電性高分子膜からなる陰極７５を形成する。なお、酸化されずに残った金属ニオブが陽極７４となる。

以降は、上記の実施例１と全く同様な工程を経てキャパシタ内蔵インターポーザモジュールを完成させる。この場合に、酸化ニオブの比誘電率は約４２であり、アルミナの比誘電率の約８に比べて大きく、キャパシタの大容量化が可能になる。

以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においては、陽極をＡｌ或いはＮｂとしているが、Ａｌ或いはＮｂに限られるものではなく、陽極酸化が可能な金属、即ち、弁金属であれば良く、例えば、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｗ、Ｂｉ、Ｓｂ等及びそれらの合金類を用いても良いものである。

また、上記の実施例１及び実施例２においては、Ａｌを陽極酸化する前に電解エッチングにより多孔質化しているが、多孔質化工程は必須ではない。

また、上記の実施例１においては、導電性材料として銀ペーストを用いているが、銀ペーストに限られるものではなく、カーボンペースト等の他の導電性ペーストを用いても良いものであり、さらに、単層ではなく、例えば、銀ペーストとカーボンペーストとを積層化しても良く、それによって、低抵抗化が可能になる。

また、上記の各実施例においては、キャパシタを構成する保護膜として、感光性ポリイミド樹脂を用いているが、感光性ポリイミド樹脂に限られるものではなく、ベンゾシクロブテン樹脂、エポキシ樹脂、ビスマレイミド樹脂、マレイド樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素含有樹脂、液晶ポリマ、ポリエーテルイミド樹脂、或いは、ポリエーテルエーテルケトン樹脂等を用いても良いものである。

また、上記の実施例１においては、半導体集積回路素子と接続する外部接続用導体、即ち、ＵＢＭ層としてＮｉ／Ｃｕ／Ｔｉを用いているが、Ｎｉ／Ｃｕ／Ｔｉに限られるものではなく、Ａｇ、Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉ、Ａｕ、或いは、Ｓｎを単独で或いは適宜積層させて用いても良いものである。

また、上記の実施例１においては、低背化及び放熱性向上のために、半導体集積回路素子の背面を研削して薄層化しているが、この薄層化の工程は必須ではない。

また、上記の各実施例においては、インターポーザにキャパシタのみを設けているので２層構造で、即ち、２回のセミアディティブ工程でインターポーザを構成しているが、インダクタンス素子等を組み込む場合には、３層構造等の多層構造を採用するものである。

１キャパシタ内蔵インターポーザモジュール
２キャパシタ内蔵インターポーザ
３キャパシタ
４弁金属材料
５陽極酸化皮膜
６陰極
７導電性材料
８半導体集積回路素子
９第１の電極
１０第２の電極
１１アルミニウム箔
１２アルミ酸化皮膜
１３陽極
１４陰極
１５孔
２１シリコン基板
２２Ｔｉ膜
２３ポリイミド樹脂膜
２４下部電極パッド
２５下部電極
２６貫通ビア電極
２７保護膜
２８ビアホール
２９接続ビア
３０接続ビア
３１接続ビア
３２保護膜
３３ビアホール
３４接続ビア
３５接続ビア
３６ＵＢＭ層
３７半田バンプ
３８ＵＢＭ層
３９半田バンプ
４１ＬＳＩチップ
４２ＬＳＩチップ
４３アンダーフィル樹脂
４４モールド樹脂
５１キャパシタ内蔵インターポーザモジュール
５２キャパシタ内蔵インターポーザモジュール
５３パッケージ基板
６１アルミニウム箔
６２アルミ酸化皮膜
６３陽極
６４陰極
６５孔
６６異方導電性フィルム
７１ニオブ箔
７２孔
７３ニオブ酸化皮膜
７４陽極
７５陰極
８１パッケージ基板
８２キャパシタ内蔵インターポーザ
８３キャパシタ
８４ＬＳＩチップ

Claims

パッケージ基板に電気的に接続されるキャパシタ内蔵インターポーザモジュールであって、
第１の電極と第２の電極とを備え、
モールド被覆固定されている半導体集積回路素子を有し、
弁金属材料と、前記弁金属材料の一部の表面に形成された陽極酸化皮膜と、前記陽極酸化皮膜の上に形成された陰極とで構成されるキャパシタを有し、
前記キャパシタは、
第１の孔と、前記第１の孔より小径の第２の孔が交互に二次元マトリクス状に設けられ、
前記第２の孔を塞ぐよう前記陰極に電気的に接触する第１の導電性材料と、
前記第１の導電性材料に電気的に接続する第１の下部電極パッドと、
前記第１の孔より小径であり且つ前記弁金属と電気的に接触する第２の導電材料と、
前記第２の導電材料に電気的に接続する第２の下部電極パッドと
を有し、
前記弁金属材料が前記第１の電極と電気的に接続され、
前記陰極が前記第１の導電性材料を介して前記第２の電極と電気的に接続され、
前記パッケージ基板は前記第１及び第２の下部電極パッドと電気的に接続される
ことを特徴とするキャパシタ内蔵インターポーザモジュール。
前記キャパシタの前記第１の下部電極パッドと前記第２の下部電極パッドからなる下部電極パッドの配置が、前記半導体集積回路素子の前記第１の電極及び前記第２の電極からなる電極の配置と同じ配置であることを特徴とする請求項１に記載のキャパシタ内蔵インターポーザモジュール。
前記陰極が導電性高分子材料を含むことを特徴とする請求項１または請求項２に記載のキャパシタ内蔵インターポーザモジュール。
前記導電性材料として、
銀ペースト、カーボンペースト、或いは、銀ペーストとカーボンペーストの積層ペーストのいずれかからなるペースト材料を用いる
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のキャパシタ内蔵インターポーザモジュール。
前記導電性材料として、
異方導電性フィルムを用いること
を特徴とする請求項１乃至請求項３のいずれか１項に記載のキャパシタ内蔵インターポーザモジュール。