JP6669513B2 - 回路基板および回路基板の製造方法 - Google Patents

回路基板および回路基板の製造方法 Download PDF

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Description

本発明は、回路基板および回路基板の製造方法に関する。
特許文献１には、電源電圧の変動を補うことのできるキャパシタ内蔵基板が開示されている。この構成においてキャパシタ８は、基板１の厚み方向の中央付近に設けられ、この中央付近から延びるビアを介して基板の表面側および裏面側に露出する電源端子および接地端子と接続されている。
特開２００５−３１０８１４号公報
本発明は、キャパシタ素子からキャパシタ層を介して回路部品に電流を供給する構成において、キャパシタ層を構成する金属層をキャパシタ素子の電極として利用する構成の回路基板、およびその製造方法を提供することを目的とする。
上記の目的を達成するために、請求項１に記載の回路基板は、基材と、前記基材上に設けられた第１の金属層と、当該第１の金属層上に設けられた誘電体層と、当該誘電体層上に設けられた第２の金属層とを有するキャパシタ層と、を備え、前記第１の金属層は、前記基材上に設けられ前記キャパシタ層を介して回路部品に電流を供給するキャパシタ素子の第１の端子が接続される、前記誘電体層から露出した第１の電極領域を有し、前記第２の金属層は、前記キャパシタ素子の第２の端子が接続される、当該第２の金属層が露出した第２の電極領域を有し、前記第１の電極領域が、前記誘電体層の上面の高さの位置において露出し、前記第１の電極領域の表面の高さと前記第２の電極領域の表面の高さとの差は、１μｍ〜２μｍであるものである。
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１の金属層は、前記誘電体層の下面の高さの位置から前記誘電体層の上面の高さの位置に向けて突出する突出部を有し、前記第１の金属層と前記突出部との間には界面を有さないものである。
また、請求項３に記載の発明は、請求項１または請求項２に記載の発明において、前記第２の電極領域は、前記誘電体層の上面の高さの位置よりも高い位置において露出しているものである。
また、請求項４に記載の発明は、請求項１ないし請求項３のいずれか１項に記載の発明において、前記第１の金属層は、前記回路部品が有する電源電位用の端子または基準電位用の端子の一方が接続される、前記誘電体層から露出した第３の電極領域を有し、前記第２の金属層は、前記電源電位用の端子または前記基準電位用の端子の他方が接続される、当該第２の金属層が露出した第４の電極領域を有するものである。
また、請求項５に記載の発明は、請求項４に記載の発明において、前記第１の電極領域および前記第２の電極領域に前記キャパシタ素子が接続されており、前記第３の電極領域および前記第４の電極領域に前記回路部品として半導体集積回路が接続されているものである。
また、請求項６に記載の発明は、請求項４または請求項５に記載の発明において、前記第１の電極領域の近傍から前記基材の内層側に向けて延び、前記第１の金属層を外部の電源電位または基準電位の一方に接続するための第１の導電部と、前記第２の電極領域の近傍から前記基材の内層側に向けて延び、前記第２の金属層を外部の電源電位または基準電位の他方に接続するための第２の導電部と、前記第３の電極領域の近傍から前記基材の内層側に向けて延び、前記第１の金属層を外部の電源電位または基準電位の一方に接続するための第３の導電部と、前記第４の電極領域の近傍から前記基材の内層側に向けて延び、前記第２の金属層を外部の電源電位または基準電位の他方に接続するための第４の導電部と、を有するものである。
また、請求項７に記載の発明は、請求項６に記載の発明において、前記第１ないし第４の導電部のうち少なくとも１つの導電部は、前記基材を一方の面側から透過して見た場合、対応する前記電極領域と重なる位置において前記第１の金属層または前記第２の金属層に接続されているものである。
また、請求項８に記載の発明は、請求項６または請求項７に記載の発明において、前記第１ないし第４の導電部は、前記基材を一方の面側から透過して見た場合、それぞれが対応する前記電極領域と重なる位置において前記第１の金属層および前記第２の金属層に接続されているものである。
また、請求項９に記載の発明は、請求項１または請求項２に記載の発明において、前記第１の金属層は、前記回路部品が有する電源電位用の端子または基準電位用の端子の一方が接続される、前記誘電体層から露出した第３の電極領域を有し、前記第２の金属層は、前記電源電位用の端子または前記基準電位用の端子の他方が接続される、当該第２の金属層が露出した第４の電極領域を有し、前記第３の電極領域は、前記誘電体層の上面の高さの位置よりも高い位置において露出し、前記第１の金属層と前記第３の電極領域は、前記第１の金属層および前記誘電体層を貫く、界面を有さない導電部を介して接続されているものである。
また、請求項１０に記載の発明は、請求項４ないし請求項９のいずれか１項に記載の発明において、前記基材は、前記第３および第４の電極領域を含む複数の表面側の電極領域と、当該複数の表面側の電極領域のそれぞれと前記基材の内部を介して電気的に接続された複数の裏面側の電極領域とを有し、前記複数の表面側の電極領域間の距離と前記複数の裏面側の電極領域間の距離は同じであるものである。
また、請求項１１に記載の発明は、請求項４ないし請求項１０のいずれか１項に記載の発明において、前記基材は、前記第３および第４の電極領域を含む複数の表面側の電極領域と、当該複数の表面側の電極領域のそれぞれと前記基材の内部を介して電気的に接続された複数の裏面側の電極領域とを有し、前記回路部品が接続される前記複数の表面側の電極領域のそれぞれと、当該それぞれの電極領域に対応する前記複数の裏面側の電極領域とが、前記基材を一方の面側から透過して見た場合において重なる位置に設けられているものである。
上記の目的を達成するために、請求項１２に記載の回路基板の製造方法は、第１の金属層と、当該第１の金属層上に設けられた誘電体層と、当該誘電体層上に設けられた第２の金属層とを有するキャパシタ層と、を備え、前記第１の金属層は、基材上に設けられ前記キャパシタ層を介して回路部品に電流を供給するキャパシタ素子の第１の端子が接続される、前記誘電体層から露出した第１の電極領域を有し、前記第２の金属層は、前記キャパシタ素子の第２の端子が接続される、当該第２の金属層が露出した第２の電極領域を有する回路基板の製造方法であって、第１の基材上に前記誘電体層を形成する工程と、前記誘電体層上に前記第１の金属層を形成する工程と、前記第１の基材上に形成された前記誘電体層および前記第１の金属層を、前記第１の金属層が前記誘電体層よりも内層側となるように第２の基材上に貼り付ける貼付工程と、前記貼付工程後に前記第１の基材を除去する工程と、前記第１の基材を除去することで露出した前記誘電体層上に、前記第２の金属層を形成する工程と、を備えるものである。
また、請求項１３に記載の発明は、請求項１２に記載の発明において、前記第１の基材は金属であるものである。
また、請求項１４に記載の発明は、請求項１２または請求項１３に記載の発明において、前記第１の基材は前記第２の基材よりも耐熱温度が高いものである。
また、請求項１５に記載の発明は、請求項１２に記載の発明において、前記第１の基材を除去する工程は、前記第１の基材を溶液で全て除去する工程を含むものである。
また、請求項１６に記載の発明は、請求項１２ないし請求項１５のいずれか１項に記載の発明において、前記第２の基材の表面は、前記第１の基材上に形成された前記誘電体層および前記第１の金属層を前記第２の基材上に貼り付ける時点において柔軟性を有し、前記第１の金属層を形成する工程は、前記第１の金属層をパターニングする工程を含み、前記貼付工程において、前記パターニングされた第１の金属層の少なくとも一部を前記第２の基材の表面に埋め込むものである。
また、請求項１７に記載の発明は、請求項１２ないし請求項１６のいずれか１項に記載の発明において、前記誘電体層を形成する工程は、前記誘電体層をパターニングする工程を含み、前記第１の金属層を形成する工程は、前記誘電体層上および前記誘電体層が存在しない前記第１の基材上に前記第１の金属層を形成する工程を含むものである。
また、請求項１８に記載の発明は、請求項１７に記載の発明において、前記第２の金属層を形成する工程は、前記誘電体層および前記第１の金属層を覆うように前記第２の金属層を形成することで、前記第２の金属層と前記第１の金属層とを接続する工程と、前記第２の金属層を、前記第１の電極領域として機能する金属層と、前記第２の電極領域として機能する金属層とに分離する工程と、を含むものである。
また、請求項１９に記載の発明は、請求項１２ないし請求項１７のいずれか１項に記載の発明において、前記第１の金属層および前記誘電体層は、前記第１の基材が除去された状態で前記誘電体層から前記第１の金属層の少なくとも一部の領域が露出するように前記第２の基材上に形成され、前記第２の金属層は、前記第１の金属層の前記一部の領域が前記誘電体層から露出した状態となるように、前記誘電体層上に形成されるものである。
また、請求項２０に記載の発明は、請求項１２ないし請求項１９のいずれか１項に記載の発明において、前記第１の基材がアルミニウムであるものである。
請求項１に記載の発明によれば、キャパシタ素子からキャパシタ層を介して回路部品に電流を供給する構成において、キャパシタ層を構成する金属層がキャパシタ素子の電極として利用される、という効果が得られる。
請求項２に記載の発明によれば、第１の金属層が突出部を兼ねた構造の回路基板が提供される、という効果が得られる。
請求項３に記載の発明によれば、第２の電極領域が誘電体層の上面の高さの位置よりも高い位置に露出した回路基板が提供される、という効果が得られる。
請求項４および請求項５に記載の発明によれば、キャパシタ素子からキャパシタ層を介して回路部品に電流が供給される、という効果が得られる。
請求項６に記載の発明によれば、第１および第２の導電部、または第３および第４の導電部のいずれか一方のみが接続される構成と比較し、第１の金属層または第２の金属層における抵抗の影響が低減される、という効果が得られる。
請求項７に記載の発明によれば、第１ないし第４の導電部の全てが電極領域と重なっていない場合と比較して、第１の金属層または第２の金属層における抵抗の影響が低減される、という効果が得られる。
請求項８に記載の発明によれば、第１ないし第４の導電部のうちの１つの導電部のみが電極領域と重なっている場合と比較して、第１の金属層または第２の金属層における抵抗の影響が低減される、という効果が得られる。
請求項９に記載の発明によれば、第１の金属層を貫通する導電部を複数工程で形成する場合や導電部と第３の電極領域を別工程で形成する場合に発生する、界面のない構造の回路基板が提供される、という効果が得られる。
請求項１０および請求項１１に記載の発明によれば、搭載する回路部品の電極間のピッチを拡大する機能と、キャパシタ層としての機能とが分離される、という効果が得られる。
請求項１２に記載の発明によれば、キャパシタ素子が接続されるキャパシタ層を備える回路基板において、回路基板の基材である第２の基材に直接、誘電体層を成膜する場合と比較して、誘電体の成膜により適した基材上において誘電体層が成膜される、という効果が得られる。
また、第１の金属層および誘電体層を第１の基材から剥離してから第２の基材に移す必要がない、という効果が得られる。
請求項１３に記載の発明によれば、回路基板を構成する基材とは異なる金属の基材上において誘電体層が成膜される、という効果が得られる。
請求項１４に記載の発明によれば、回路基板の基材である第２の基材の耐熱温度よりも高い温度で形成する必要のある誘電体層であっても、第２の基材上に形成される、という効果が得られる。
請求項１５に記載の発明によれば、第１の基材の機械的な除去を伴うことなく、第１の金属層および誘電体層が第２の基材上に移される、という効果が得られる。
請求項１６に記載の発明によれば、第１の金属層を第２の基材に移すのと同時に、第１の金属層が第２の基材の表面に埋め込まれる、という効果が得られる。
請求項１７に記載の発明によれば、第１の金属層および誘電体層を第２の基材上に移した際に、第１の金属層の一部が誘電体層から露出した状態になる、という効果が得られる。
請求項１８に記載の発明によれば、キャパシタ層を構成する第２の金属層の一部の領域を第１の金属層の第１の電極領域として利用できる、という効果が得られる。
請求項１９に記載の発明によれば、第１の金属層の一部の領域を第１の電極領域として利用できる、という効果が得られる。
請求項２０に記載の発明によれば、第１の基材として特殊な材料を使用する場合と比較して入手が容易である、という効果が得られる。
第１の実施の形態に係る回路基板の構成の一例を示す平面図、および斜視図である。 第１の実施の形態に係る回路基板の構成の一例を示す縦断面図である。 第１の実施の形態に係るキャパシタ層を説明するための模式図である。 第１の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第１の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第１の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第１の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 実施の形態に係る回路基板の配線インピーダンスを説明するための模式図、および配線インピーダンスを示すグラフである。 第２の実施の形態に係る回路基板の構成の一例を示す縦断面図である。 第２の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第２の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第３の実施の形態に係るキャパシタ層を説明するための模式図である。 第３の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第３の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第３の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第４の実施の形態に係るキャパシタ層を説明するための模式図である。 第４の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第４の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 第４の実施の形態に係る回路基板の製造方法の一例を示す縦断面図の一部である。 実施の形態に係るキャパシタ層の製造ばらつきを説明するための模式図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１ないし図８を参照して、本実施の形態に係る回路基板および回路基板の製造方法について説明する。本実施の形態における回路基板は、回路基板の一方の面にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等の半導体素子等を搭載し、他方の面にバンプ等の接続部材を配置して、マザーボード等のプリント基板に実装する素子実装用の基板である。このような基板の一例としては、半導体パッケージ内で使用され、半導体集積回路を搭載するための半導体パッケージ基板がある。
図１（ａ）は、本実施の形態に係る回路基板１０の平面図を、図１（ｂ）は、回路基板１０の斜視図を、図２は、図１（ａ）のＡ−Ａ線における回路基板１０の断面図を、各々示している。
図１に示すように、回路基板１０の一方の面には、一例として、半導体素子搭載領域およびキャパシタ素子搭載領域を備え、半導体素子１００、キャパシタ素子１０２が搭載されている。
本実施の形態においては、キャパシタ素子１０２は、半導体素子１００に過渡電流（例えば、半導体素子１００内の回路がスイッチングするときに流れる交流電流）を供給するために設けられたキャパシタであり、例えば、低ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）タイプのＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）等が用いられる。キャパシタ素子１０２は、プラス側の端子およびマイナス側の端子として機能する第１の端子および第２の端子を有しており、第１の端子および第２の端子の数はそれぞれ単数であっても複数であってもよい。例えば、三端子、四端子、または八端子などの複数の端子を有するものであってもよい。なお、搭載される素子（回路部品）は、半導体素子、キャパシタ素子に限られず、インダクタ素子、抵抗素子等の他の素子が搭載されることもある。
図２に示すように、回路基板１０は、基板１４および該基板１４上に設けられたキャパシタ層１２を含む多層構造の基板によって構成されている。
図２に示すように、キャパシタ層１２は、第１金属層５０、誘電体層５４、および第２金属層５２を含んで構成され、第１金属層５０、誘電体層５４、および第２金属層５２の積層方向（図２の正面視上下方向。以下、この方向を「厚さ方向」という）で重なった部分が、キャパシタ（コンデンサ、容量）を構成している。本実施の形態では、第１金属層５０を電源電位層（回路基板１０に搭載される各素子の電源端子が接続される）とし、第２金属層５２を基準電位層（回路基板１０に搭載される各素子の基準電位端子が接続される）としている。換言すると、第１金属層５０は電源電位層として機能し、第２金属層５２は基準電位層として機能する。しかしながら、むろんこれに限られず、第１金属層５０を基準電位層とし、第２金属層５２を電源電位層としてもよい。なお、以下では、「基準電位」をグランド（接地）とした場合を例示して説明する。
本実施の形態では、第１金属層５０および第２金属層５２を構成する金属としてＣｕ（銅）を用いている。しかしながら、これに限定されることなく、Ａｕ（金）、Ａｌ（アルミニウム）等他の一般的な配線用金属を用いてもよい。また、本実施の形態では、誘電体層５４を構成する誘電体としてＳＴＯ（チタン酸ストロンチウム：ＳｒＴｉＯ３）を用いている。ＳＴＯは、比誘電率が３００程度であり、キャパシタを構成する誘電体として好適な材料である。また、チタン酸バリウム（ＢａＴｉＯ３）等の強誘電体材料を用いてもよい。しかしながら、キャパシタ層１２を構成する誘電体はこれに限定されることなく、キャパシタ層として機能する誘電体材料であればよい。一例として、基板の層間絶縁層を形成する材料よりも比誘電率が高い材料を使用することができる。
基板１４は、例えばガラスエポキシ基板を用いた多層配線基板であり、キャパシタ層１２が設けられた面とは反対側にパッド１６、およびパッド１６上に形成されたはんだバンプ（はんだボール）１８を備えている。はんだバンプ１８は、回路基板１０を、マザーボード等の図示しない他の基板に実装するための突起状の接続部材であり、図２に例示する回路基板１０では、電源Ｐ用、グランドＧ用、および信号Ｓ用のはんだバンプ１８を有している。
はんだバンプ１８は、パッド１６、基板１４内のビアＶ、配線層１４１を介して、キャパシタ層１２の第１金属層（電源電位層）５０および第２金属層（グランド層）５２、あるいは、半導体素子１００の信号端子に接続されている。一方、半導体素子１００は、Ａｕ等の材料で構成された突起状の接続部材であるバンプ１０６（１０６ａ、１０６ｂ、１０６ｃは具体的な接続の一例）で、キャパシタ素子１０２は、はんだ１０４（１０４ａ、１０４ｂ）で、各々キャパシタ層１２に接続されている。なお、はんだ１０４は、溶融にしてキャパシタ素子１０２の端子とキャパシタ層１２とを接続する接続部材の一例である。
図２を参照して、半導体素子１００およびキャパシタ素子１０２と、キャパシタ層１２との接続について、より詳細に説明する。図２では、半導体素子１００のバンプ１０６ａにより、半導体素子１００のグランド端子がキャパシタ層１２の第２金属層５２（グランド層）に接続され、バンプ１０６ｂにより、半導体素子１００の電源端子が第１金属層５０（電源電位層）に接続され、バンプ１０６ｃにより、半導体素子１００の信号端子が基板１４の内層配線（配線層１４１、ビアＶ）を介してはんだバンプ１８（Ｓ）に各々接続された例を示している。一方、キャパシタ素子１０２については、一方の端子がはんだ１０４ａにより第１金属層５０（電源電位層）に接続され、他方の端子がはんだ１０４ｂにより第２金属層５２（グランド層）に各々接続された例を示している。また、第２金属層５２は、バンプ１０６ｂとバンプ１０６ｃが搭載される領域やキャパシタ素子１０２の一方の端子が搭載される領域を囲むように連続した一枚の金属層として形成されている。なお、半導体素子１００がＬＳＩ等の半導体集積回路である場合、グランド端子、電源端子、および信号端子はそれぞれ複数設けられ、これに対応するように、バンプ１０６ａ、バンプ１０６ｂ、およびバンプ１０６ｃも複数設けられている。
以上の構成を有する回路基板１０では、キャパシタ層１２は、半導体素子１００やキャパシタ素子１０２を囲うように面状に構成されている。よって、キャパシタ層１２は、半導体素子１００へ過渡電流を供給する供給源になっているだけでなく、キャパシタ素子１０２から半導体素子１００へ過渡電流を供給する低インピーダンスの線路としての機能も有している。すなわち、単なる配線を介して過渡電流を供給する構成と比較して、キャパシタ素子１０２から低インピーダンスで電流が供給される構成となっている。また、図１に示すように、素子（図１の例示では、半導体素子１００、キャパシタ素子１０２）の搭載領域以外の表面の領域は、第２金属層５２、すなわちグランド層となっている。つまり、回路基板１０の表面はグランド層で覆われており、例えば、回路基板１０の外部からの電磁ノイズの影響が抑制された構成、あるいは回路基板１０の内部で発生した電磁ノイズが外部に漏れにくい構成となっている。
次に、図３を参照して、本実施の形態に係るキャパシタ層１２の構成について詳細について説明する。本実施の形態に係る回路基板１０は、一方の面に、素子が搭載されるキャパシタ層１２を有しているが、このキャパシタ層１２の構成は、詳細を以下で説明するように、様々なバリエーションを有し、搭載される素子の種類、実装方法等によって選択される。
図３に示すように、本実施の形態に係るキャパシタ層１２ａは、基板１４上にこの順で積層された、第１金属層５０、誘電体層５４、および第２金属層５２によって構成されている。
図３に示すように、第１金属層５０は、突出部５９を有し、この突出部５９は、半導体素子１００、キャパシタ素子１０２等の素子を搭載する素子搭載領域であって、回路基板１０の表面に露出した第１電極領域５６を有している。第２金属層５２は、突出部５９のような突出した部位を有さず、素子搭載領域であって、回路基板１０の表面に露出した第２電極領域５８を有している。すなわち、第２金属層５２は、第２金属層５２自体が第２電極領域５８を兼ねている。第１電極領域５６および第２電極領域５８は、例えば、素子の搭載領域以外に形成されるソルダレジスト４８を有していない点で、第１金属層５０および第２金属層５２と区別される。ただし、ソルダレジスト４８を必ずしも有している必要はなく、回路基板１０に設けられた複数のバンプ１０６のそれぞれを搭載できるスペースが第１電極領域５６および第２電極領域５８として確保されていればよい。
本実施の形態に係るキャパシタ層１２ａでは、第１金属層５０の表面（上面）から第１電極領域５６が突出しており、換言すれば、本実施の形態は、第１金属層５０上に第１電極領域５６が形成された形態である。そして、第１電極領域５６の表面が、第２電極領域５８の表面と実質的に同じ高さで回路基板１０の表面に露出している。図３に示すように、第１電極領域５６および第２電極領域５８の各々に、半導体素子１００のバンプ１０６、あるいはキャパシタ素子１０２のはんだ１０４が接続される。
次に、図４ないし図７を参照して、キャパシタ層１２ａの製造方法を含めた回路基板１０の製造方法について説明する。上述したように、本実施の形態に係る回路基板１０は大きくキャパシタ層１２ａと基板１４とに分かれている。
最初に、キャパシタ層１２ａの製造方法について説明する。まず、図４（ａ）に示すように、基材３０上に誘電体膜３２を成膜する。ここで「基材」とは、層構造を形成するための土台となる部材をいう。基材３０としては、例えば、Ａｌ箔（アルミ箔）を用いるが、銅箔やニッケル箔等の他の金属箔を用いてもよい。また、誘電体膜３２としては、一例としてＳＴＯ膜を用いる。ＳＴＯ膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法やＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：物理気相成長）法などのドライメッキ法を用いることができる。
具体的には、プラズマＣＶＤ法、エアロゾルＣＶＤ法、スパッタリング法、イオンプレーティング法、蒸着法等の気相成長法によって、数百ｎｍ〜数μｍ程度の厚さに成膜する。
一例として、ＳＴＯ膜を５００ｎｍ程度の厚さに成膜する。このように気相成長法により誘電体膜３２を成膜すれば、非常に薄い厚みで形成できるため同じ面積であってもキャパシタ容量が大きくなる。なお、基材３０はＳＴＯ膜等の誘電体膜を形成できる材料であればＡｌ以外の金属であってもよく、必ずしも箔形状でなくてもよい。更には、金属材料以外の他の材料であってもよい。また、ＳＴＯ膜等の誘電体膜の形成方法として、気相成長ではなく溶液を塗布する溶液法や、厚みは厚くなるものの、フィルム状の誘電体膜を貼り付けるなど、他の形成方法で行ってもよい。
次に、図４（ｂ）に示すように、フォトリソグラフィ、およびエッチングを用いて、誘電体膜３２を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。また、エッチングを使用せずに、マスク蒸着やリフトオフ等の他の形成方法によって誘電体膜のパターニングを行ってもよい。
次に、図４（ｃ）に示すように、金属膜３４を成膜する。金属膜３４の材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕを用いている。金属膜３４は、ＣＶＤ法やＰＶＤ法といったドライメッキ法などによって、例えば、１μｍ〜２０μｍ程度の厚さに成膜する。ここで、図４（ｂ）の工程のパターニング後に誘電体膜７２が除去された領域においては、金属膜３４は誘電体膜３２の間を埋めるように基材３０上に直接積層され、誘電体膜３２が残っている領域においては、誘電体膜３２上に金属膜３４が積層される。この結果、誘電体膜３２の下面側の位置と、金属膜３４のうち誘電体膜７２の間を埋めた領域の下面側の位置とが、基材７０の表面位置において一致した状態となる。
次に、図４（ｄ）に示すように、フォトリソグラフィ、およびエッチングを用いて、金属膜３４を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。また、エッチングを使用せずに、マスク蒸着やリフトオフ等の他の形成方法によって金属膜３４のパターニングを行ってもよい。以上の工程により、基材３０上に、誘電体膜３２と金属膜３４とがそれぞれパターニングされた状態で保持される。
一方、基板１４の製造は、以下のような方法で行う。
すなわち、図５（ａ）に示すように、まず、基材４０にビアホールＶＨ１を形成した後、金属膜４２を成膜する。基材４０としては、例えばガラスエポキシ樹脂を用いる。また、金属膜４２は、例えばＣｕをメッキして成膜する。
次に、図５（ｂ）に示すように、ビアホールＶＨ１を金属で埋めてビアＶ１を形成するとともに、基材４０の全体を金属膜４２ａで覆うメッキを行う。金属膜４２ａの材料としては、例えばＣｕを用いる。前工程のメッキも含め、メッキは、例えば、ドライメッキ法や電解メッキ法を用いて行う。
次に、図５（ｃ）に示すように、フォトリソグラフィ、およびエッチングを用いて、金属膜４２ａを予め定められた形状にパターニングする。また、エッチングを使用せずに、マスク蒸着やリフトオフ等の他の形成方法によって金属膜４２ａのパターニングを行ってもよい。
次に、図５（ｄ）に示すように、金属膜４２ａが形成された基材４０の両側に、層間絶縁膜４４を貼り付けた後、図４（ｄ）に示す基材３０を基材４０にアライメントする。層間絶縁膜４４としては、一般的なビルドアップ基板に使用されるフィルム状の層間絶縁膜を用いることができ、貼り付けはラミネートで行う。層間絶縁膜４４は熱硬化性樹脂であり、予め定められた熱を加える前は、誘電体膜３２および金属膜３４が形成された基材３０を貼り付けた場合に少なくとも誘電体膜３２や金属膜３４の一部が層間絶縁膜４４内に埋め込まれる程度の柔軟性を有している。
なお、本実施の形態とは異なる方法として、Ａｌ箔等の基材３０を使用せずに、基材４０上に直接、気相成長法等により誘電体膜３２を形成する方法も考えられる。この方法が採用できれば、薄い厚みの誘電体膜を基材４０上に直接形成できる。しかしながら、ＳＴＯ膜などのキャパシタ用の誘電体材料を気相成長法等により形成する場合、通常、高温下での処理が必要となり、一般的な回路基板で使用される樹脂系材料（ガラスエポキシ樹脂等）で構成される基材４０はその時の処理温度に耐えられない。よって、一般的な回路基板の材料である基材４０上に直接、誘電体膜３２を形成することは困難である。
そこで、本実施の形態では、金属材料であるＡｌ上に誘電体膜を一旦成膜し、その後に後述するように、基材４０側に移すようにしている。すなわち、本実施の形態の一例として、基材３０として、層間絶縁膜４４や基材４０の耐熱温度より高い耐熱温度の材料を選択する。このような選択により、耐熱性の高い基材３０上で誘電体膜３２を形成することができるので、層間絶縁膜４４や基材４０の耐熱温度よりも高い温度で形成する必要のある誘電体膜３２であっても、層間絶縁膜４４や基材４０上に形成される。なお、ここでいう「耐熱温度」とは、外から力を受けない状態で変形せずにその材料の性質を維持することのできる最大温度をいう。
次に、図６（ａ）に示すように、図５（ｄ）に示す基材３０、基材４０を含む構造体に熱を加えて、層間絶縁膜４４を熱硬化させる。本工程により、本実施の形態に係る基板１４のコア基板４６が形成され、基材３０上の金属膜３４および誘電体膜３２が、コア基板４６に移され、金属膜３４および誘電体膜３２の少なくとも一部が埋め込まれた状態となる。
次に、図６（ｂ）に示すように、基材３０を除去する。本実施の形態では、一例として、Ａｌ箔である基材３０を水酸化ナトリウム溶液で溶かして除去する。具体的には、図６（ａ）の状態まま水酸化ナトリウム溶液中に浸し、化学反応によりＡｌ箔を完全に溶かすことで除去を行う。なお、Ａｌ箔を研削等により機械的に除去してもよいが、溶液によって除去すれば機械的に除去するよりも基材への機械的ストレスが低減される。このように、基材３０の材料としては、誘電体膜を形成するための支持基材としての機能と溶液による除去のしやすさの観点から金属を使用することができ、更に、その厚みは、溶液による除去のしやすさの観点から箔形状を使用することができる。また、一般的な金属としての入手容易性の観点から、本実施の形態のようにＡｌを使用することができる。なお、ここでいう「箔形状」とは、厚みが３００μｍ以下の厚みのものをいう。
次に、図６（ｃ）に示すように、コア基板４６の両面の予め定められた箇所に、基材４０に到達する深さのビアホールＶＨ２を形成する。ビアホールＶＨ２の形成は、例えばレーザ装置を用いて行う。むろん、本実施の形態に係るビアホールＶＨ２の形成は、レーザ装置に限られず、ドリル等を用いて行ってもよい。
次に、ビアホールＶＨ２の内部を含むコア基板４６全体にドライメッキ法等により薄いＣｕ膜（シード層）を形成する（図示省略）。ここで、シード層とは、後工程でメッキ処理する際の導体となる層である。その後、電解メッキ等により、ビアホールＶＨ２を埋めてビアＶ２とするとともに、コア基板４６の全体を覆う金属膜４２ｂの成膜を行う。すなわち、金属膜４２ｂの形成とビアホールＶＨ２の埋め込みは同時に同一の工程で行われる。金属膜４２ｂの材料としては、例えばＣｕを用いる。なお、金属膜３４のうち、金属膜４２ｂを形成する際にコア基板４６の表面に露出していた個所（誘電体膜３２から露出していた個所）において、金属膜４２ｂと金属膜３４とが接続された状態となる。また、この工程により、金属膜３４と金属膜４２ｂとが、金属膜３４および誘電体膜３２を貫く、界面を有さない導電部の一例としてのビアＶ２を介して接続された状態となる。
その後、図７（ａ）に示すように、フォトリソグラフィ、およびエッチングを用いて、金属膜４２ｂを予め定められた形状にパターニングする。すなわち、金属膜４２ｂと金属膜３４とが接続された状態となっているコア基板４６において、金属膜４２ｂを、電源電位用のパターン、基準電位用のパターン、および信号用のパターンにそれぞれ電気的に分離する。これにより、電源電位用のパターン、基準電位用のパターン、および信号用のパターンのそれぞれが同じ高さに露出した状態で形成される。なお、ここでいう「同じ高さ」とは、完全に同じ高さであることを意味するものではなく、例えば、同じ高さとなるように製造した結果、ばらつき等によりその高さがずれる範囲を含むものである。
次に、図７（ｂ）に示すように、フォトリソグラフィを用いて、予め定められた箇所（素子の端子を接続する第１の電極領域、第２の電極領域等の箇所）に開口を有し、レジスト膜（絶縁膜）として機能するソルダレジスト４８を形成する。本工程により、パッド１６等を含む素子搭載領域が形成される。なお、ソルダレジスト４８は必ずしも設ける必要はなく、ソルダレジスト４８が形成されていない構成であってもよい。以上の製造工程により、本実施の形態に係る回路基板１０が製造される。
以上の工程により製造された回路基板１０は、金属膜４２ｂが基準電位層として機能するだけでなく、金属膜４２ｂの一部の領域が、基準電位用の電極領域も兼ねた構造となる。また、金属膜４２ｂの他の一部の領域は、金属膜４２ｂ自身によって電源電位層として機能する金属膜３４と接続され、金属膜３４と電気的に接続された電源電位用の電極領域として機能する。
次に、図７（ｃ）に示すように、回路基板１０の一方の面に（キャパシタ層１２上に）半導体素子１００、キャパシタ素子１０２等の必要な素子を搭載し、回路基板１０の他方の面のパッド１６上にはんだバンプ１８を形成する。また、回路基板１０の表面側は必要に応じて樹脂によりモールドする（図示省略）。以上の工程により、本実施の形態に係る回路基板１０および回路基板１０を使用した半導体パッケージが製造される。
次に、図８を参照して、回路基板１０の厚さ方向の接続（図２において、はんだバンプ１８から、ビアＶ、配線層１４１を介して、半導体素子１００、キャパシタ素子１０２、あるいはキャパシタ層１２に至る接続（以下、この接続を「縦接続」という）について説明する。
図８（ａ）は、回路基板１０（半導体パッケージ）を搭載するマザーボードのプリント基板１３０、回路基板１０におけるキャパシタ層１２、およびそれらをはんだバンプ１８を介して接続する縦接続を模式化した図である。プリント基板１３０は、電源電位層１４０、グランド層１４２、および電源電位層１４０とグランド層１４２との間に挟まれた層間絶縁層１４４を有している。一方、キャパシタ層１２は、第１金属層（電源電位層）５０、第２金属層（グランド層）５２（以下、両者を総称して「金属層」と言う場合がある）、および第１金属層５０と第２金属層５２との間に挟まれた誘電体層５４を有している。
図８（ａ）に示すように、プリント基板１３０の電源電位層１４０とグランド層１４２との間には電源ＶＤＤが接続され、キャパシタ層１２の第１金属層５０と第２金属層５２との間には、半導体素子１００およびキャパシタ素子１０２が接続されている。プリント基板１３０の電源電位層１４０とキャパシタ層１２の第１金属層５０とが、プリント基板１３０のグランド層１４２とキャパシタ層１２の第２金属層５２とが、各々縦接続を介して接続されている。
図８（ａ）に示すように、これらの縦接続のうち、キャパシタ素子１０２の近傍の縦接続を接続Ａといい、半導体素子１００の近傍の縦接続を接続Ｂということにする。接続Ａおよび接続Ｂの各々の電源とグランドとの接続の組は、接続的には、図２における符号「Ｐ」で示されたはんだバンプ１８による接続と、符号「Ｇ」で示されたはんだバンプ１８の接続の組に相当する。すなわち、本実施の形態に係る「縦接続」は、具体的には、ビアＶ（導電部）、配線層１４１も含んで構成されている。
ここで、本実施の形態におけるキャパシタ層１２では、金属層を気相成長等により、例えば１μｍ〜２０μｍ程度の薄い膜で形成する。よって、直流に対する金属層のシート抵抗（直流シート抵抗）が高くなりやすい。
ここで、半導体素子１００の電源−グランド端子間のインピーダンス（以下、このインピーダンスを「インピーダンスＺｐｇ」という）は、必要とされる周波数帯域において、極力小さくされることが望ましい。インピーダンスＺｐｇは、半導体素子１００の電源端子から、第１金属層５０、電源電位層１４０、電源ＶＤＤの正極、電源ＶＤＤの負極、グランド層１４２、第２金属層５２を経由して半導体素子１００のグランド端子に戻る、半導体素子１００の電源端子から外側を見込んだインピーダンスである。図８（ｂ）を参照して、インピーダンスＺｐｇと、金属層の抵抗、接続Ａおよび接続Ｂとの関係について説明する。図８（ｂ）は、横軸に周波数（Ｌｏｇｆ）、縦軸にインピーダンス（ＬｏｇＺ）をとり、各部のインピーダンスをグラフ化した図である。
図８（ａ）に示すように、半導体素子１００とキャパシタ素子１０２との距離をｄとすると、上記金属層のシート抵抗のために、半導体素子１００とキャパシタ素子１０２との間には、距離ｄに応じた直流抵抗が発生する。図８（ｂ）では、この抵抗を「Ｐｌａｎｅ ＤＣＲ」と表記している。Ｐｌａｎｅ ＤＣＲは、周波数に関わらず一定の値を示す。
一方、インピーダンスＺｐｇの目標特性を「インピーダンス要求」として示している。
まず、回路基板１０が接続Ａのみを有し、接続Ｂを欠いている場合には、インピーダンスＺｐｇは、図８（ｂ）中の「接続Ａのみ」と表記された特性を示す。すなわち、低周波数領域でインピーダンス要求を充足しない。これは、回路基板１０に搭載されるＬＳＩ等の半導体素子１００は大電流を必要とするものが多いにもかかわらず、接続Ａの位置から薄い金属層を介して大電流を供給しなければならないためである。これに対し、接続Ａおよび接続Ｂの両方を有する場合には、インピーダンスＺｐｇは、図８（ｂ）中の「接続Ａ，Ｂ両方」と表記された特性を示す。すなわち、低周波数領域におけるインピーダンス特性がインピーダンス要求を満たす。これは、高周波の電流が主として接続Ｂを介してキャパシタ素子１０２やキャパシタ層１２に流れる一方、低周波数の電流が主として接続Ｂを介して流れるからである。
一方、回路基板１０が接続Ｂのみを有し、接続Ａを欠く場合には、キャパシタ素子１０２が放出した電荷を再充電する電流を距離ｄの金属層、および接続Ｂを介してキャパシタ素子１０２に流す必要がある。しかしながら、上述したように、距離ｄの金属層は厚みが薄く比較的高い抵抗を示すため、該抵抗における電力の損失と発熱が発生する。
以上のように、本実施の形態に係る回路基板１０では、接続Ａおよび接続Ｂの双方を備えることがより好ましい。しかしながら、接続Ａ、あるいは接続Ｂは、半導体素子１００とキャパシタ素子１０２との距離ｄ、目標とするインピーダンスＺｐｇの特性等に応じて設ければよいもので、むろん、いずれか一方を設ける形態としてもよい。
具体的には、以下のように構成する。すなわち、接続Ａおよび接続Ｂの双方が、キャパシタ層１２を構成する金属層のうち、半導体素子１００が接続される電極領域の近傍およびキャパシタ素子１０２が接続される電極領域の近傍にそれぞれ接続されるように構成する。このように構成すれば、接続Ａおよび接続Ｂの一方のみが接続される構成と比較し、金属層を流れる電流量が減るため金属層における抵抗の影響が低減される。なお、本実施の形態において、半導体素子１００が接続される電極領域の「近傍」とは、電極領域自体を含み、この対象の電極領域と、キャパシタ素子１０２が搭載される電極領域との距離を２等分した距離よりも、対象の電極領域に近い領域をいう。また、キャパシタ素子１０２が接続される電極領域の「近傍」とは、半導体素子１００が搭載される電極領域の近傍の領域よりも対象の電極領域に近い領域をいう。一例として、半導体素子１００が接続される電極領域の近傍は、上面視において半導体素子１００と重なる領域であってもよく、また、キャパシタ素子１０２が接続される電極領域の近傍は、上面視においてキャパシタ素子１０２と重なる領域であってもよい。
また、接続Ａおよび接続Ｂのそれぞれは、電源接続とグランド接続をする２つの縦接続を含んでおり、接続Ａおよび接続Ｂの両方では、計４つの縦接続を含んでいる。そこで、４つの縦接続のうちの少なくとも１つの縦接続について、回路基板を一方の面側から透過して見た場合において、キャパシタ層１２を構成する金属層に設けられた電極領域と重なる位置において、この金属層に接続するようにしてもよい。このように構成すれば、重なる位置において接続した縦接続を流れる電流は、金属層を横方向に流れることなく、半導体素子１００またはキャパシタ素子１０２に供給されるようになる。よって、金属層における抵抗の影響が低減される。
更に、先に述べた４つの縦接続の全てについて、回路基板を一方の面側から透過して見た場合において、キャパシタ層１２を構成する金属層に設けられた電極領域と重なる位置において、この金属層に接続するようにしてもよい。このように構成すれば、重なる位置において接続した縦接続を流れる電流は、金属層を横方向に流れることなく、半導体素子１００またはキャパシタ素子１０２に供給されるようになる。よって、金属層における抵抗の影響が低減される。
［第２の実施の形態］
図９ないし図１１を参照して、本実施の形態に係る回路基板１０ａおよび回路基板１０ａの製造方法について説明する。本実施の形態は、上記実施の形態の回路基板１０において、キャパシタ層１２と基板１４とを分離した形態である。
図９に示すように、回路基板１０ａは、キャパシタ層１２およびキャパシタ層１２の下部に設けられた層間絶縁層２０を含んで構成されている。キャパシタ層１２は、第１金属層５０、誘電体層５４、および第２金属層５２を含んで構成されている。
回路基板１０ａの表面（素子搭載面、キャパシタ層１２の表面）側には半導体素子１００がバンプ１０６を介して接続され、キャパシタ素子１０２がはんだ１０４を介して接続されている。また、回路基板１０ａの裏面（層間絶縁層２０の表面）側には、回路基板１０ａ内部に設けられたＶＩＡ等の導電部を介して各々半導体素子１００、キャパシタ素子１０２、あるいはキャパシタ層１２に接続された複数のパッド２７が設けられている。なお、図９では、回路基板１０ａの第１金属層５０、誘電体層５４、および第２金属層５２の各層の構成、および半導体素子１００、キャパシタ素子１０２との接続は、図２に示すキャパシタ層１２と同様の例を示している。
また、回路基板１０ａの表面側の電極領域のそれぞれのピッチ（距離）と、裏面側の複数のパッド２７のそれぞれのピッチは同じである。一例として、回路基板１０ａを一方の面側から透過して見た場合において、表面側の電極領域と裏面側の複数のパッド２７とは、それぞれが重なる位置関係となっている。
一方、基板２２は、例えばガラスエポキシ基板を用いた多層配線基板である。基板２２の表面（キャパシタ層１２の搭載面）側には複数のパッド２９が設けられ、基板２２の裏面（キャパシタ層１２の搭載面と反対側の面）には、複数のパッド２６が設けられている。本実施の形態に係る基板２２は、回路基板１０ａのパッド２７による接続のピッチを、基板２２のパッド２６による接続のピッチに変更する（拡大する）インターポーザの機能を有している。換言すると、図９に示す構成において、回路基板１０ａは半導体素子１００との接続ピッチ（バンプ１０６のピッチ）を拡大する機能は有さず、回路基板１０ａの裏面のパッド２７と半導体素子１００のバンプ１０６のピッチは同じである。
パッド２９は、バンプ２４を介して回路基板１０ａのパッド２７と接続されている。複数のパッド２６の各々は、パッド２６上に形成されたはんだバンプ（はんだボール）２８を備えている。はんだバンプ２８は、回路基板１０ａを搭載した基板２２を、マザーボード等の図示しない他の基板に実装するための接続部であり、図９に例示する基板２２では、電源Ｐ、グランドＧ、および信号Ｓのはんだバンプ２８を有している。なお、図９は、基板２２の内層の配線、および回路基板１０ａ(キャパシタ層１２）との接続について、図２と同様の例を示している。従って、符号Ｐ、Ｇ、Ｓで示された各はんだバンプ２８と半導体素子１００、キャパシタ素子１０２、キャパシタ層１２との接続は図２と同様となっている。
回路基板１０ａ（キャパシタ層１２）の構成は、特に限定されない。本実施の形態では、図３と同様の構成としているが、後述する図１２や図１６等の構成であってもよい。
次に、図１０および図１１を参照して、回路基板１０ａの製造方法について説明する。
多くの工程において第１の実施の形態の同様の方法を使用できるが、一例を以下に示す。
まず、図１０（ａ）に示すように、基材６０に誘電体膜６２を成膜する。基材６０としては、例えば、Ａｌ箔を用いる。また、誘電体膜６２としては、一例としてＳＴＯ膜を用いる。ＳＴＯ膜は、例えば、ＣＶＤ法、ＰＶＤ法等によって、５００ｎｍ程度の厚さに成膜する。
次に、図１０（ｂ）に示すように、フォトリソグラフィ、およびエッチングを用いて、誘電体膜６２を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。
次に、図１０（ｃ）に示すように、金属膜６４を成膜する。金属膜６４の材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕを用いている。金属膜６４は、スパッタリング法、蒸着法、あるいはメッキ法等によって、１μｍ〜２０μｍ程度の厚さに成膜する。
次に、図１０（ｄ）に示すように、フォトリソグラフィ、およびエッチングを用いて、金属膜６４を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。
次に、図１０（ｅ）に示すように、金属膜６４が形成された基材６０に層間絶縁膜６６をラミネートし、該層間絶縁膜６６を熱硬化させる。層間絶縁膜６６としては、一般的なビルドアップ基板に使用される層間絶縁膜を用いることができる。本工程により、基材６０上の金属膜６４および誘電体膜６２が、層間絶縁膜６６に移される。
次に、図１１（ａ）に示すように、基材６０を除去する。本実施の形態では、本除去工程を、Ａｌで形成された基材６０を水酸化ナトリウム溶液で溶かして除去する。
次に、図１１（ｂ）に示すように、図１１（ａ）に示す構造体における層間絶縁膜６６の予め定められた箇所に、ビアホールＶＨ３を形成する。ビアホールＶＨ３の形成は、例えばレーザ装置を用いて行う。むろん、本実施の形態に係るビアホールＶＨ３の形成は、レーザ装置に限られず、ドリルを用いて行ってもよい。
次に、図１１（ｃ）に示すように、図１１（ｂ）に示す構造体の両面に金属膜６４ａを成膜するとともに、ビアホールＶＨ３を金属膜６４ａで埋めてビアＶ３とする。金属膜６４ａの材料としては、例えばＣｕを用い、成膜は、例えばドライメッキ法や電解メッキ法を用いて行う。
その後、図１１（ｄ）に示すように、フォトリソグラフィ、およびエッチングを用いて、図１１（ｃ）に示す構造体の両面の金属膜６４ａを予め定められた形状にパターニングする。本工程により、図１１（ｄ）に示す構造体の裏面に、パッド２７（図９参照）が形成される
次に、図１１（ｅ）に示すように、フォトリソグラフィを用いて、予め定められた箇所（素子の端子を接続する電極領域等の箇所）に開口を有し、レジスト膜（絶縁膜）として機能するソルダレジスト６９を形成する。本工程により、本実施の形態に係る回路基板１０ａの製造が完了する。図１１（ｅ）に示す回路基板１０ａでは、層間絶縁膜６６が図９に示す層間絶縁層２０となり、金属膜６４ａのうち、誘電体膜６２よりも層間絶縁膜６６側の部分が図９に示す第１金属層５０となり、金属膜６４ａのうち、誘電体膜６２よりも層間絶縁膜６６と反対側の部分が図９に示す第２金属層５２となる。
その後、図７（ｃ）と同様に、回路基板１０ａの表面（キャパシタ層１２側の面）上に半導体素子１００、キャパシタ素子１０２等の必要な素子を搭載し、回路基板１０ａの裏面には、必要に応じバンプ２４を形成する（以上、図示省略）。
以上の第２の実施の形態では、回路基板１０ａは半導体素子１００との接続ピッチ（バンプ１０６のピッチ）を拡大する機能は有さず、回路基板１０ａの裏面のパッド２７とバンプ１０６のピッチは同じである。一方で、基板２２が接続ピッチを拡大するインターポーザの機能を有している。すなわち、キャパシタ層としての機能とインターポーザとしての機能が分離された構成となっている。このような構成により、例えば、キャパシタ層１２を有さず、インターポーザの機能のみを有する従来のパッケージ基板（基板２２に相当）の層構造を大きく設計変更せずとも、キャパシタ層１２付きの新たなパッケージ基板とすることができる。
［第３の実施の形態］
図１２ないし図１５を参照して、本実施の形態に係る回路基板１０ｂおよび回路基板１０ｂの製造方法について説明する。本実施の形態は、図９に示す回路基板１０ａにおけるキャパシタ層１２の構成を変えた形態である。
図１２に示すように、本実施の形態に係るキャパシタ層１２ｂは、層間絶縁層２０上に、この順で積層された、第１金属層５０、誘電体層５４、および第２金属層５２によって構成されている。本実施の形態に係るキャパシタ層１２ｂは、第１金属層５０の表面の厚さ方向の位置と誘電体層５４の表面（上面）の厚さ方向の位置とが、一致している形態である。
第１金属層５０は、突出部５９を有し、この突出部５９は、半導体素子１００、キャパシタ素子１０２等の素子を搭載する素子搭載領域である第１電極領域５６を有している。
第２金属層５２は、突出部５９のような突出した部位を有さず、第２金属層５２自体が、素子搭載領域である第２電極領域５８を兼ねている。本実施の形態に係るキャパシタ層１２ｂでは、第１金属層５０の上面から第１電極領域５６が突出しており、換言すれば、本実施の形態は、第１金属層５０上に第１電極領域５６が形成された形態である。そして、第１電極領域５６の表面と、誘電体層５４の表面（上面）の位置とが同じ高さで基板の表面に露出している。そして、第１電極領域５６および第２電極領域５８の各々に、半導体素子１００のバンプ１０６、あるいはキャパシタ素子１０２のはんだ１０４が直接接触した状態で接続される。なお、ここでいう「同じ高さ」とは、両者が完全に同じ高さであることを意味するものではなく、例えば、同じ高さとなるように製造した結果、ばらつき等によりその高さがずれる範囲を含むものである。
次に、図１３ないし図１５を参照して、回路基板１０ｂの製造方法の一例について説明する。回路基板１０ｂの製造方法では、第１金属層５０と突出部５９（第１電極領域５６）とが、連続する金属層として同一の工程で同時に形成される。この結果、第１金属層５０と突出部５９の間には界面が形成されない構造となる。
まず、図１３（ａ）に示すように、基材７０に誘電体膜７２を成膜した後、フォトリソグラフィ、およびエッチングを用いて、誘電体膜７２を予め定められた形状にパターニングする。基材７０としては、例えば、Ａｌ箔を用いる。また、誘電体膜７２としては、一例としてＳＴＯ膜を用いる。ＳＴＯ膜は、例えば、ＣＶＤ法、ＰＶＤ法等によって、５００ｎｍ程度の厚さに成膜する。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。
次に、図１３（ｂ）に示すように、金属膜７４を成膜する。金属膜７４の材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕを用いている。金属膜７４は、例えば、ＣＶＤ法やＰＶＤ法などのドライメッキ法等によって、１μｍ〜２０μｍ程度の厚さに成膜する。ここで、図１３（ａ）の工程のパターニング後に誘電体膜７２が除去された領域においては、金属膜７４は誘電体膜７２の間を埋めるように基材７０上に直接積層され、誘電体膜７２が残っている領域においては、誘電体膜７２上に金属膜７４が積層される。この結果、誘電体膜７２の下面側の位置と、金属膜７４のうち誘電体膜７２の間を埋めた領域の下面側の位置とが、基材７０の表面位置において一致した状態となる。
次に、図１３（ｃ）に示すように、フォトリソグラフィ、およびエッチングを用いて、金属膜７４を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。
次に、図１３（ｄ）に示すように、金属膜７４が形成された基材７０を、回路基板１０ｂを構成する基材（層間絶縁膜７６）に貼り付け、該層間絶縁膜７６を熱硬化させる。層間絶縁膜７６としては、例えば、一般的なビルドアップ基板に使用される層間絶縁膜を用いることができる。なお、本実施の形態においては、回路基板１０ｂを構成する基材として層間絶縁膜７６を用いたが、基材として単一の膜のみで形成されている必要はなく、層間絶縁膜７６と別の基材とが組み合わされて回路基板１０ｂを構成する基材として機能するものであってもよい。
次に、図１３（ｅ）に示すように、基材７０を除去する。本工程により、基材７０上の金属膜７４および誘電体膜７２が、層間絶縁膜７６に移される。本実施の形態に係る本除去工程は、一例として、Ａｌで形成された基材７０を水酸化ナトリウム溶液で溶かして除去する。ここで、先の図１３（ｂ）の工程においては、誘電体膜７２の下面側の位置と、金属膜７４のうち誘電体膜７２の間を埋めた領域の下面側の位置とが一致した状態となっている。よって、誘電体膜７２を金属膜７４よりも内層側となるように層間絶縁膜７６に貼り付けて基材７０を除去すると、誘電体膜７２の上面の位置と、金属膜７４のうち誘電体膜７２の間を埋めた領域（金属膜７４から突出した領域）の上面の位置とが厚み方向において一致した状態となる。以上のように、図１３（ａ）〜（ｅ）の工程は、第１の実施の形態と同様の工程で行われる。
次に、図１４（ａ）に示すように、図１３（ｅ）に示す構造体の層間絶縁膜７６にビアホールＶＨ４を層間絶縁膜７６の裏面側から形成した後、該構造体の両面にシード層としての金属膜７１を成膜する。ビアホールＶＨ４の形成は、例えばレーザ装置、あるいはドリルを用いて行う。金属膜７１の成膜は、材料として例えばＣｕを用い、一例として、ＣＶＤ法やＰＶＤ法などのドライメッキ法によって行う。この際、ビアホールＶＨ４の内部にもシード層としての金属膜７１が成膜される（図示省略）。
次に、図１４（ｂ）に示すように、フォトリソグラフィ、およびエッチングを用いて、後工程において電解メッキを行わない領域（すなわち、金属膜７１ａを成膜しない領域）に、レジスト７８をパターニングする。
次に、図１４（ｃ）に示すように、電解メッキを行って、金属膜７１ａを成膜する。本工程によってビアホールＶＨ４も埋められ、ビアＶ４が形成される。金属膜７１ａの材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕとしている。また、金属膜７１ａの厚さは、一例として、１μｍ〜２０μｍ程度とする。本工程における金属膜７１ａは、後工程によって、キャパシタ層１２の第２金属層５２、および層間絶縁層２０のパッド２７を形成する。
次に、図１４（ｄ）に示すように、レジスト７８を除去する。この状態では、未だ金属膜７１（シード層）が残留しており、図１４（ｄ）に示す構造体の両面の全体がＣｕによって覆われた状態となっている。
次に、図１５（ａ）に示すように、少なくとも金属膜７１（シード層）の厚み分だけの金属膜を削除するように、図１４（ｄ）に示す構造体の全面をエッチングする。本工程によって、キャパシタ層１２の第１の金属層５０と第２金属層５２とが電気的に分離され、また、基材７０の裏面側においてはパッド２７（図９参照）が個々のパッドに分離される。なお、金属膜７１（シード層）のエッチング量によっては、図２０（ａ）や図２０（ｂ）の構造のように、第１電極領域５６の表面の位置の方が誘電体層５４の表面（上面）の位置より低くなる場合もある。
次に、フォトリソグラフィ、エッチングを用いて、予め定められた箇所（素子の端子を接続する電極領域等の箇所）に開口を有し、レジスト膜（絶縁膜）として機能するソルダレジスト７７を形成する。本工程により、本実施の形態に係る回路基板１０ｂの製造が完了する。
次に図１５（ｂ）に示すように、回路基板１０ｂの表面（キャパシタ層１２側の面）上に半導体素子１００、キャパシタ素子１０２等の必要な素子を搭載し、回路基板１０ｂの裏面には、必要に応じバンプ２４を形成する（図示省略）。図１５（ｂ）に示すように、図１５（ｂ）の金属膜７４、誘電体膜７２、金属膜７１ａ、および層間絶縁膜７６の各々が、図１２に示す第１金属層５０、誘電体層５４、第２金属層５２、および層間絶縁層２０となる。
［第４の実施の形態］
図１６ないし図１９を参照して、本実施の形態に係る回路基板１０ｃおよび回路基板１０ｃの製造方法について説明する。本実施の形態は、図２に示す回路基板１０におけるキャパシタ層１２の構成を変えた形態である。
図１６に示すように、本実施の形態に係るキャパシタ層１２ｃは、基板１４上に、この順で積層された、第１金属層５０、誘電体層５４、および第２金属層５２によって構成されている。キャパシタ層１２ｃは、第１金属層５０の表面の厚さ方向の位置が、誘電体層５４の下面の厚さ方向の位置において基板の表面に露出している。換言すれば、第１電極領域５６が上方に突出せずに第１金属層５０の表面が第１電極領域５６を兼ねた形態である。このように、本実施の形態は、誘電体層５４の上面の位置より低い位置において第１金属層５０が基板の表面に露出している形態を含むものであり、第１電極領域５６が、誘電体層５４の上面の厚さ方向の位置よりも低い位置において基板の表面に露出している形態の一例である。そして、第１電極領域５６および第２電極領域５８の各々に、半導体素子１００のバンプ１０６、あるいはキャパシタ素子１０２のはんだ１０４が直接接触した状態で接続される。なお、第１金属層５０の表面の厚さ方向の位置が、誘電体層５４の下面の厚さ方向の位置と完全に一致している必要はなく、例えば、製造ばらつき等によりその位置がずれる範囲を含んでよい。
図１７ないし図１９を参照して、回路基板１０ｃの製造方法の一例について説明する。
本実施の形態に係る回路基板１０ｃの製造方法では、第１金属層５０と第１電極領域５６とが、連続する金属層として同一の工程で同時に形成される。
まず、図１７（ａ）に示すように、基材９０に、シート状の金属膜９１および誘電体膜９２を貼り付ける。基材９０としては、一例として、ガラスエポキシ基板を用いる。また、金属膜９１の材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕを用いている。なお、金属膜９１および誘電体膜９２は、第１の実施の形態に開示したような他の方法を用いて基材９０上に形成してもよい。
誘電体膜９２としては、例えば、ポリイミド等の樹脂薄膜、さらに埋め込みキャパシタ専用として市販されているその他の材料が用いられる。膜厚は、例えば、１μｍ〜１０μｍ程度である。また、第１の実施の形態と同様にＳＴＯ膜を用いてもよい。
次に、図１７（ｂ）に示すように、フォトリソグラフィ、およびエッチングを用いて、誘電体膜９２を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。
次に、金属膜９１をパターニングするためのレジスト９３を塗布した後、図１７（ｃ）に示すように、フォトリソグラフィ、およびエッチングを用いて、配線層として残す金属膜９１の領域以外の領域に対応するレジスト９３を除去し、マスクを形成する。
次に、図１７（ｄ）に示すように、上記マスクを用いて金属膜９１をエッチングする。
その後、該マスク（レジスト９３）を除去する。
次に、図１７（ｅ）に示すように、金属膜９１と後述の金属膜９６とを接続する箇所に、フォトリソグラフィ、およびエッチングを用いて、絶縁層９４を形成する。
次に、図１８（ａ）に示すように、図１７（ｅ）に示す構造体の基材９０にビアホールＶＨ５を裏面側から形成した後、該構造体の両面にシード層としての金属膜９６を成膜する。ビアホールＶＨ５の形成は、例えばレーザ装置、あるいはドリルを用いて行う。金属膜９６の成膜は、材料として例えばＣｕを用い、一例として、ＣＶＤ法やＰＶＤ法などのドライメッキ法によって行う。この際、ビアホールＶＨ５の内部にもシード層としての金属膜９６が成膜される（図示省略）。
次に、図１８（ｂ）に示すように、フォトリソグラフィ、およびエッチングを用いて、後工程において電解メッキを行わない領域（すなわち、金属膜９６ａを成膜しない領域）に、レジスト９５をパターニングする。
次に、図１８（ｃ）に示すように、電解メッキを行って、金属膜９６ａを成膜する。本工程によってビアホールＶＨ５も埋められ、ビアＶ５が形成される。金属膜９６ａの材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕとしている。また、金属膜９６ａの厚さは、一例として、１μｍ〜２０μｍ程度とする。本工程における金属膜９６ａは、後工程によって、キャパシタ層１２の第２金属層５２、および基板１４のパッド１６（図２参照）を形成する。
次に、図１８（ｄ）に示すように、レジスト９５を除去する。この状態では、未だ金属膜９６（シード層）が残留しており、図１８（ｄ）に示す構造体の両面がＣｕによって覆われた状態となっている。
次に、図１９（ａ）に示すように、少なくとも金属膜９６（シード層）の厚み分だけの金属膜を削除するように、図１８（ｄ）に示す構造体の全面をエッチングする。本工程によって、回路基板１０ｃの両面の配線層、すなわち、キャパシタ層１２の第２金属層５２、および基板１４のパッド１６が形成される。なお、金属膜９６（シード層）のエッチング量によっては、図２０（ｂ）の構造のように、第１電極領域５６の表面の位置の方が誘電体層５４の底面（下面）の位置より低くなる場合もある。
次に、フォトリソグラフィ、エッチングを用いて、予め定められた箇所（素子の端子を接続する電極領域等の箇所）に開口を有し、レジスト膜（絶縁膜）として機能するソルダレジスト９７を形成する。本工程により、本実施の形態に係る回路基板１０ｃの製造が完了する。
次に図１９（ｂ）に示すように、回路基板１０ｃの表面（キャパシタ層１２側の面）上に半導体素子１００、キャパシタ素子１０２等の必要な素子を搭載し、回路基板１０ｃの裏面には、必要に応じバンプ１８を形成する（図示省略）。図１９（ｂ）に示すように、図１９（ｂ）の金属膜９１、誘電体膜９２、金属膜９６ａ、および基材９０の各々が、図１６に示す第１金属層５０、誘電体層５４、第２金属層５２、および基板１４となる。
以上のように、第３および第４の実施の形態は、第１および第２の実施の形態と異なり、第２金属層５２と第１電極領域５６との間に段差が生じている（図１２、図１６等参照）。これにより、第１電極領域５６の表面が誘電体層５４よりも高い位置に露出している第１および第２の実施の形態と比較し、キャパシタ素子１０２の端子や搭載される回路部品の端子がキャパシタ層を構成する第１金属層５０により近い位置で接続される。
また、第３および第４の実施の形態では、第１金属層５０の一部が第１電極領域５６を構成しており、第１金属層５０と第１電極領域５６は、連続する金属層として同一の工程で同時に形成される。一方、第１および第２の実施の形態においては、第１金属層５０を形成した後に、第１金属層５０上に別工程で第１電極領域５６を構成している。そして、第３および第４の実施の形態では、第１金属層５０と第１電極領域５６とが同一の工程で同時に形成されるため、第１金属層５０と第１電極領域５６との間に界面がない状態となる。これにより、第１金属層５０と第１電極領域５６とを別工程で形成することで界面が生じる構成と比較し、第１金属層５０から第１電極領域５６に至るインピーダンスがより小さくなる。
なお、第２金属層５２と第１電極領域５６との間の段差は、図１２においては第２金属層５２の厚みが厚いほど、また、図１６においては、第２金属層５２および誘電体層５４の厚みが厚いほど大きくなる。ここで、バンプ１０６の材料は例えばＡｕで構成され、接続前のバンプの高さは、例えば１５〜５０μｍ程度である。一方、第２金属層５２は１〜２μｍ程度の厚みでも機能的に足り、また、誘電体層５４は気相成長法等により１μｍ以下での成膜が可能である。すなわち、第３および第４の実施の形態における段差は、バンプ１０６の高さに対してそれほど大きくならないように構成できる。よって、半導体素子１００に設けられた複数のバンプ１０６が同じ高さであったとしても、半導体素子１００等を実装する際において段差が大きな障害とはならない。換言すれば、同じ高さの複数のバンプを有する半導体素子を回路基板に実装する際において、接続上の障害が生じない段差の大きさ（層の厚み）とバンプの高さの関係になるように設計を行う。
なお、上記第１の実施の形態では、図３に示すように、第１金属層５０上に形成された第１電極領域５６の上面の位置が第２金属層５２の上面の位置と一致している形態を、上記第３の実施の形態では、図１２に示すように、第１金属層５０上に形成された第１電極領域５６の上面の位置が誘電体層５４の上面の位置と一致している形態を、上記第４の実施の形態では、図１６に示すように、第１金属層５０の一部である第１電極領域５６の上面の位置が誘電体層５４の下面の位置と一致している形態を、各々例示して説明した。しかしながら、第１電極領域５６の厚さ方向の位置と、誘電体層５４の厚さ方向の位置との関係は、これらに限られない。例えば、第１金属層５０、第２金属層５２、誘電体層５４等の製造ばらつき、設計や製造上の制約等により、各実施の形態における第１電極領域５６と、誘電体層５４および第２電極領域５８との位置関係が変化する場合もある。
すなわち、例えば、図１２に示す第１電極領域５６の上面は、上記各層の製造ばらつき、設計や製造上の制約等により、図２０（ａ）に示すように、誘電体層５４の厚さ方向の範囲（誘電体層５４の上面と下面との間）に位置する場合もある。更には、図２０（ｂ）に示すように、第１金属層５０の厚さ方向の範囲（第１金属層５０の上面より低く、基材８０の上面より高い範囲）に位置する場合もある。また、図１６に示す第１電極領域の上面は、上記各層の製造バラツキ等により、図２０（ｂ）に示すように、第１金属層５０の厚さ方向の範囲（第１金属層５０の上面より低く、基材８０の上面より高い範囲）に位置する場合もある。よって、各実施の形態は、このような位置のばらつきを含むものである。
以上、本発明の実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。すなわち、例えば、ある実施の形態に記載した構造、材料、処理等は、技術的な矛盾がない限り、他の実施の形態に適用してよい。一例として、第２の実施の形態におけるキャパシタ層は、第３および第４の実施の形態で製造されたものであってもよい。
また、各実施の形態における金属層と誘電体層を含むキャパシタ層は、回路基板上において半導体素子の周囲に広がるように形成されていなくてもよく、回路基板上の一部の箇所のみに形成されてよい。一例として、通常の配線幅よりも十分に広い５００μｍ以上の幅の配線として形成されていてもよい。また、スペースがない場合などは、５００μｍ未満の幅の配線で構成するようにしてもよい。また、第１金属層５０と第２金属層５２の一方が５００μｍ以上の幅の面状の金属面で、他方が５００μｍ未満の幅の金属面であってもよい。
また、各実施の形態における電源電位層と基準電位層は、それぞれが複数の領域に分割されていてもよく、また、電源電位層と基準電位層の一方のみが複数の領域に分割されていてもよい。
また、キャパシタ層を構成する各金属層は必ずしも単一の層として形成されていなくてもよい。例えば、母体となる単一の金属層の表面や裏面にこの金属層よりも薄い厚みの他の金属からなる機能層が積層されていてもよい。
また、第１の実施の形態において、第１電極領域５６の上面の位置は必ずしも第１電極領域５８の上面の位置と同じ位置でなくてもよい。すなわち、第１電極領域５６および第１電極領域５８の両方が誘電体層５４の上面の位置よりも高い位置に位置してればよい。
また、各実施の形態における「上面」とは、基板１４に対してキャパシタ層１２が上側になるように配置したと仮定した場合における上面を言う。
また、本発明の実施の形態の変形例として、第２の実施の形態に開示した、表裏における電極のピッチを同じとした構成の回路基板１０ａは、第１〜４の実施の形態に開示したキャパシタ層以外の構成にも適用してよい。すなわち、第２の実施の形態に開示した回路基板１０ａとして、表面ではなく内層にキャパシタ層を有する回路基板や、キャパシタ層の置き換えとして内層にキャパシタ素子を有する回路基板に適用してもよい。
また、各実施の形態において信号用の電極の高さの位置は任意であるが、電源電位用の電極または基準電位用の電極のいずれかと高さを合わせるようにすれば、高さを異ならせる場合と比較し、製造工程が簡略化される。
なお、各図面のスケールや形状は、発明の特徴を分かり易くするために強調している場合があり、必ずしも実際の基板や各層のスケールや形状と同一ではないことに留意すべきである。
１０、１０ａ、１０ｂ、１０ｃ 回路基板
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ キャパシタ層
１４ 基板
１６ パッド
１８ はんだバンプ
２０ 層間絶縁層
２２ 基板
２４ バンプ
２６ パッド
２７ パッド
２８ はんだバンプ
２９ パッド
３０ 基材
３２ 誘電体膜
３４ 金属膜
４０ 基材
４２、４２ａ、４２ｂ 金属膜
４４ 層間絶縁膜
４６ コア基板
４８ ソルダレジスト
５０ 第１金属層
５２ 第２金属層
５４ 誘電体層
５６ 第１電極領域
５８ 第２電極領域
５９ 突出部
６０ 基材
６２ 誘電体膜
６４、６４ａ 金属膜
６６ 層間絶縁膜
６９ ソルダレジスト
７０ 基材
７１、７１ａ 金属膜
７２ 誘電体膜
７４ 金属膜
７６ 層間絶縁膜
７７ ソルダレジスト
７８ レジスト
８０、９０ 基材
９１ 金属膜
９２ 誘電体膜
９３ レジスト
９４ 絶縁層
９５ レジスト
９６、９６ａ 金属膜
９７ ソルダレジスト
１００ 半導体素子
１０２ キャパシタ素子
１０４、１０４ａ、１０４ｂ はんだ
１０６、１０６ａ、１０６ｂ、１０６ｃ バンプ
１３０ プリント基板
１４０ 電源電位層
１４１ 配線層
１４２ グランド層
１４４ 層間絶縁層
ＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４、ＶＨ５ ビアホール
Ｖ、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５ ビア
ＶＤＤ 電源

Claims (20)

  1. 基材と、
    前記基材上に設けられた第１の金属層と、当該第１の金属層上に設けられた誘電体層と、当該誘電体層上に設けられた第２の金属層とを有するキャパシタ層と、を備え、
    前記第１の金属層は、前記基材上に設けられ前記キャパシタ層を介して回路部品に電流を供給するキャパシタ素子の第１の端子が接続される、前記誘電体層から露出した第１の電極領域を有し、
    前記第２の金属層は、前記キャパシタ素子の第２の端子が接続される、当該第２の金属層が露出した第２の電極領域を有し、
    前記第１の電極領域が、前記誘電体層の上面の高さの位置において露出し、
    前記第１の電極領域の表面の高さと前記第２の電極領域の表面の高さとの差は、１μｍ〜２μｍである
    回路基板。
  2. 前記第１の金属層は、前記誘電体層の下面の高さの位置から前記誘電体層の上面の高さの位置に向けて突出する突出部を有し、
    前記第１の金属層と前記突出部との間には界面を有さない
    請求項１に記載の回路基板。
  3. 前記第２の電極領域は、前記誘電体層の上面の高さの位置よりも高い位置において露出している
    請求項１または請求項２に記載の回路基板。
  4. 前記第１の金属層は、前記回路部品が有する電源電位用の端子または基準電位用の端子の一方が接続される、前記誘電体層から露出した第３の電極領域を有し、
    前記第２の金属層は、前記電源電位用の端子または前記基準電位用の端子の他方が接続される、当該第２の金属層が露出した第４の電極領域を有する
    請求項１ないし請求項３のいずれか１項に記載の回路基板。
  5. 前記第１の電極領域および前記第２の電極領域に前記キャパシタ素子が接続されており、
    前記第３の電極領域および前記第４の電極領域に前記回路部品として半導体集積回路が接続されている
    請求項４に記載の回路基板。
  6. 前記第１の電極領域の近傍から前記基材の内層側に向けて延び、前記第１の金属層を外部の電源電位または基準電位の一方に接続するための第１の導電部と、
    前記第２の電極領域の近傍から前記基材の内層側に向けて延び、前記第２の金属層を外部の電源電位または基準電位の他方に接続するための第２の導電部と、
    前記第３の電極領域の近傍から前記基材の内層側に向けて延び、前記第１の金属層を外部の電源電位または基準電位の一方に接続するための第３の導電部と、
    前記第４の電極領域の近傍から前記基材の内層側に向けて延び、前記第２の金属層を外部の電源電位または基準電位の他方に接続するための第４の導電部と、を有する
    請求項４または請求項５に記載の回路基板。
  7. 前記第１ないし第４の導電部のうち少なくとも１つの導電部は、前記基材を一方の面側から透過して見た場合、対応する前記電極領域と重なる位置において前記第１の金属層または前記第２の金属層に接続されている
    請求項６に記載の回路基板。
  8. 前記第１ないし第４の導電部は、前記基材を一方の面側から透過して見た場合、それぞれが対応する前記電極領域と重なる位置において前記第１の金属層および前記第２の金属層に接続されている
    請求項６または請求項７に記載の回路基板。
  9. 前記第１の金属層は、前記回路部品が有する電源電位用の端子または基準電位用の端子の一方が接続される、前記誘電体層から露出した第３の電極領域を有し、
    前記第２の金属層は、前記電源電位用の端子または前記基準電位用の端子の他方が接続される、当該第２の金属層が露出した第４の電極領域を有し、
    前記第３の電極領域は、前記誘電体層の上面の高さの位置よりも高い位置において露出し、
    前記第１の金属層と前記第３の電極領域は、前記第１の金属層および前記誘電体層を貫く、界面を有さない導電部を介して接続されている
    請求項１または請求項２に記載の回路基板。
  10. 前記基材は、前記第３および第４の電極領域を含む複数の表面側の電極領域と、当該複数の表面側の電極領域のそれぞれと前記基材の内部を介して電気的に接続された複数の裏面側の電極領域とを有し、
    前記複数の表面側の電極領域間の距離と前記複数の裏面側の電極領域間の距離は同じである
    請求項４ないし請求項９のいずれか１項に記載の回路基板。
  11. 前記基材は、前記第３および第４の電極領域を含む複数の表面側の電極領域と、当該複数の表面側の電極領域のそれぞれと前記基材の内部を介して電気的に接続された複数の裏面側の電極領域とを有し、
    前記回路部品が接続される前記複数の表面側の電極領域のそれぞれと、当該それぞれの電極領域に対応する前記複数の裏面側の電極領域とが、前記基材を一方の面側から透過して見た場合において重なる位置に設けられている
    請求項４ないし請求項１０のいずれか１項に記載の回路基板。
  12. 第１の金属層と、当該第１の金属層上に設けられた誘電体層と、当該誘電体層上に設けられた第２の金属層とを有するキャパシタ層と、を備え、
    前記第１の金属層は、基材上に設けられ前記キャパシタ層を介して回路部品に電流を供給するキャパシタ素子の第１の端子が接続される、前記誘電体層から露出した第１の電極領域を有し、
    前記第２の金属層は、前記キャパシタ素子の第２の端子が接続される、当該第２の金属層が露出した第２の電極領域を有する回路基板の製造方法であって、
    第１の基材上に前記誘電体層を形成する工程と、
    前記誘電体層上に前記第１の金属層を形成する工程と、
    前記第１の基材上に形成された前記誘電体層および前記第１の金属層を、前記第１の金属層が前記誘電体層よりも内層側となるように第２の基材上に貼り付ける貼付工程と、
    前記貼付工程後に前記第１の基材を除去する工程と、
    前記第１の基材を除去することで露出した前記誘電体層上に、前記第２の金属層を形成する工程と、を備える
    回路基板の製造方法。
  13. 前記第１の基材は金属である
    請求項１２に記載の回路基板の製造方法。
  14. 前記第１の基材は前記第２の基材よりも耐熱温度が高い
    請求項１２または請求項１３に記載の回路基板の製造方法。
  15. 前記第１の基材を除去する工程は、前記第１の基材を溶液で全て除去する工程を含む
    請求項１２に記載の回路基板の製造方法。
  16. 前記第２の基材の表面は、前記第１の基材上に形成された前記誘電体層および前記第１の金属層を前記第２の基材上に貼り付ける時点において柔軟性を有し、
    前記第１の金属層を形成する工程は、前記第１の金属層をパターニングする工程を含み、
    前記貼付工程において、前記パターニングされた第１の金属層の少なくとも一部を前記第２の基材の表面に埋め込む
    請求項１２ないし請求項１５のいずれか１項に記載の回路基板の製造方法。
  17. 前記誘電体層を形成する工程は、前記誘電体層をパターニングする工程を含み、
    前記第１の金属層を形成する工程は、前記誘電体層上および前記誘電体層が存在しない前記第１の基材上に前記第１の金属層を形成する工程を含む
    請求項１２ないし請求項１６のいずれか１項に記載の回路基板の製造方法。
  18. 前記第２の金属層を形成する工程は、
    前記誘電体層および前記第１の金属層を覆うように前記第２の金属層を形成することで、前記第２の金属層と前記第１の金属層とを接続する工程と、
    前記第２の金属層を、前記第１の電極領域として機能する金属層と、前記第２の電極領域として機能する金属層とに分離する工程と、を含む
    請求項１７に記載の回路基板の製造方法。
  19. 前記第１の金属層および前記誘電体層は、前記第１の基材が除去された状態で前記誘電体層から前記第１の金属層の少なくとも一部の領域が露出するように前記第２の基材上に形成され、
    前記第２の金属層は、前記第１の金属層の前記一部の領域が前記誘電体層から露出した状態となるように、前記誘電体層上に形成される
    請求項１２ないし請求項１７のいずれか１項に記載の回路基板の製造方法。
  20. 前記第１の基材がアルミニウムである
    請求項１２ないし請求項１９のいずれか１項に記載の回路基板の製造方法。
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