CN108293304A - 电路基板以及制造电路基板的方法 - Google Patents

电路基板以及制造电路基板的方法 Download PDF

Info

Publication number
CN108293304A
CN108293304A CN201780004058.5A CN201780004058A CN108293304A CN 108293304 A CN108293304 A CN 108293304A CN 201780004058 A CN201780004058 A CN 201780004058A CN 108293304 A CN108293304 A CN 108293304A
Authority
CN
China
Prior art keywords
metal layer
layer
circuit board
base material
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780004058.5A
Other languages
English (en)
Other versions
CN108293304B (zh
Inventor
井口大介
服部笃典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
Publication of CN108293304A publication Critical patent/CN108293304A/zh
Application granted granted Critical
Publication of CN108293304B publication Critical patent/CN108293304B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • H01L21/4875Connection or disconnection of other leads to or from bases or plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

该电路基板设置有基材和电容器层,该电容器层具有:设置在基材上的第一金属层;以及设置在第一金属层上的介电层;以及设置在介电层上的第二金属层。第一金属层具有第一电极区域,该第一电极区域连接到设置在基材上并经由电容器层向电路组件供应电流的电容器元件的第一端子,并且从介电层露出。第二金属层具有第二电极区域,该第二电极区域连接到电容器元件的第二端子并且第二金属层在该第二电极区域中露出。

Description

电路基板以及制造电路基板的方法
技术领域
本发明涉及电路基板以及制造电路基板的方法。
背景技术
专利文献1公开了一种能够补充电源电压的变化的包含电容器的基板。此构造中的电容器8被设置在基板1在厚度方向上的中心附近并且通过从中心附近延伸的通孔连接到基板的正面侧和背面侧露出的电源端子和接地端子。
引用列表
[专利文献1]JP-A-2005-310814
发明内容
[技术目的]
因此,本发明的示例性实施方式在于提供一种电路基板以及制造该电路基板的方法,该电路基板具有这样的构造:在从电容器元件通过电容器层向电路部件供应电流的构造中将电容器层的金属层构造为电容器元件的电极。
[目的的解决方案]
[1]根据本发明的方面,提供了一种电路基板,该电路基板包括:基材;以及电容器层,该电容器层包括设置在基材上的第一金属层、设置在第一金属层上的介电层以及设置在介电层上的第二金属层。第一金属层包括第一电极区域,该第一电极区域设置在基材上并从介电层露出,并且用于通过电容器层向电路部件供应电流的电容器元件的第一端子连接到该第一电极区域。第二金属层包括第二电极区域,在该第二电极区域中,第二金属层露出并且电容器元件的第二端子连接到该第二电极区域。
[2]在根据[1]的电路基板中,第一金属层包括从介电层的下表面的高度位置朝着第一电极区域突出的突出部,并且在第一金属层与突出部之间不提供界面。
[3]在根据[1]或[2]的电路基板中,第一电极区域在介电层的上表面的高度位置或者在比介电层的上表面的高度位置低的位置露出。
[4]在根据[1]至[3]中任一项的电路基板中,第一电极区域在介电层的上表面的高度位置露出。
[5]在根据[1]的电路基板中,第一电极区域在介电层的下表面的高度位置或者在比介电层的下表面的高度位置低的位置露出。
[6]在根据[5]的电路基板中,第一电极区域在介电层的下表面的高度位置露出。
[7]在根据[1]至[6]中任一项的电路基板中,第二电极区域在比介电层的上表面的高度位置高的位置露出。
[8]在根据[1]至[7]中任一项的电路基板中,第一金属层包括第三电极区域,该第三电极区域从介电层露出并且包括在电路部件中的电源电位的端子和标准电位的端子中的一个端子连接到该第三电极区域,并且第二金属层包括第四电极区域,第二金属层在该第四电极区域中露出并且电源电位的端子和标准电位的端子中的另一个端子连接到该第四电极区域。
[9]在根据[8]的电路基板中,电容器元件连接到第一电极区域和第二电极区域,并且作为电路部件的半导体集成电路连接到第三电极区域和第四电极区域。
[10]在根据[8]或[9]的电路基板中,该电路基板还包括:用于将第一金属层连接到外部电源电位和标准电位中的一方的第一导电部,该第一导电部从第一电极区域附近朝着基材的内层侧延伸;用于将第二金属层连接到外部电源电位和标准电位中的另一方的第二导电部,该第二导电部从第二电极区域附近朝着基材的内层侧延伸;用于将第一金属层连接到外部电源电位和标准电位中的一方的第三导电部,该第三导电部从第三电极区域附近朝着基材的内层侧延伸;以及用于将第二金属层连接到外部电源电位和标准电位中的另一方的第四导电部,该第四导电部从第四电极区域附近朝着基材的内层侧延伸。
[11]在根据[10]的电路基板中,在从一个表面侧透视基材的情况下,第一导电部至第四导电部当中的至少一个导电部在与对应电极区域交叠的位置连接到第一金属层或第二金属层。
[12]在根据[10]或[11]的电路基板中,在从一个表面侧透视基材的情况下,第一导电部至第四导电部在与对应电极区域交叠的位置分别连接到第一金属层和第二金属层。
[13]在根据[1]或[2]的电路基板中,第一金属层包括第三电极区域,该第三电极区域从介电层露出并且包括在电路部件中的电源电位的端子和标准电位的端子中的一个端子连接到该第三电极区域,第二金属层包括第四电极区域,第二金属层在该第四电极区域中露出并且电源电位的端子和标准电位的端子中的另一个端子连接到该第四电极区域,第三电极区域在比介电层的上表面的高度位置高的位置露出,并且第一金属层和第三电极区域通过穿过第一金属层和介电层并且不具有界面的导电部彼此连接。
[14]在根据[8]至[13]中任一项的电路基板中,基材包括位于正面侧的包括第三电极区域和第四电极区域的电极区域以及位于背面侧的通过基材的内部分别与正面侧的电极区域电连接的电极区域,并且正面侧的电极区域之间的距离等于背面侧的电极区域之间的距离。
[15]在根据[8]至[14]中任一项的电路基板中,基材包括位于正面侧的包括第三电极区域和第四电极区域的电极区域以及位于背面侧的通过基材的内部分别与正面侧的电极区域电连接的电极区域,并且电路部件连接到的正面侧的各个电极区域以及与各个电极区域对应的背面侧的电极区域在从一个表面侧透视基材的情况下被设置在交叠的位置上。
[16]根据本发明的方面,提供一种制造电路基板的方法,该电路基板包括电容器层,该电容器层包括第一金属层、设置在第一金属层上的介电层以及设置在介电层上的第二金属层,其中,第一金属层包括第一电极区域,该第一电极区域设置在基材上并从介电层露出,并且用于通过电容器层向电路部件供应电流的电容器元件的第一端子连接到该第一电极区域,第二金属层包括第二电极区域,第二金属层在该第二电极区域中露出并且电容器元件的第二端子连接到该第二电极区域,该方法包括:在第一基材上形成介电层;在介电层上形成第一金属层;将形成在第一基材上的介电层和第一金属层转移到第二基材上,使得第一金属层比介电层更靠内层侧;以及在被转移到第二基材上的介电层上形成第二金属层。
[17]在根据[16]的制造电路基板的方法中,第一基材是金属。
[18]在根据[16]或[17]的制造电路基板的方法中,第一基材的耐热温度高于第二基材的耐热温度。
[19]在根据[16]至[18]中任一项的制造电路基板的方法中,该方法还包括:将第一金属层和介电层移到第二基材上包括:在将形成有第一金属层和介电层的第一基材附接到第二基材以使得第一金属层比介电层更靠内层侧设置之后,去除第一基材,。
[20]在根据[19]的制造电路基板的方法中,该方法还包括:去除第一基材包括:利用溶液来去除第一基材。
[21]在根据[16]至[20]中任一项的制造电路基板的方法中,在形成在第一基材上的介电层和第一金属层被转移到第二基材上的时间点,第二基材的正面具有柔性,该方法还包括:形成第一金属层包括:对第一金属层进行构图,并且将形成在第一基材上的介电层和第一金属层移到第二基材上,所构图的第一金属层的至少一部分被埋入第二基材的正面。
[22]在根据[16]至[21]中任一项的制造电路基板的方法中,该方法还包括:形成介电层包括:对介电层进行构图,并且形成第一金属层包括:在介电层上并且在不存在介电层的第一基材上形成第一金属层。
[23]在根据[22]的制造电路基板的方法中,该方法还包括:形成第二金属层包括:通过形成第二金属层以覆盖介电层和第一金属层来连接第二金属层和第一金属层;以及将第二金属层分离为用作第一电极区域的金属层和用作第二电极区域的金属层。
[24]在根据[16]至[22]中任一项的制造电路基板的方法中,第一金属层和介电层被形成在第二基材上,使得在介电层和第一金属层被转移到第二基材上的状态下第一金属层的区域的至少一部分从介电层露出,并且第二金属层被形成在介电层上,使得第一金属层的区域的所述部分从介电层露出。
[25]在根据[16]至[24]中任一项的制造电路基板的方法中,第一基材是铝。
[本发明的有益效果]
根据[1]的电路基板,在通过电容器层从电容器元件向电路部件供应电流的构造中,构成电容器层的金属层可用作电容器元件的电极。
根据[2]的电路基板,可提供具有第一金属层具有突出部的结构的电路基板。
根据[3]至[6]的电路基板,与第一电极区域在比介电层高的位置露出的构造相比,电容器元件的第一端子可在比第一金属层近的位置连接。
根据[7]的电路基板,可提供第二电极区域在比介电层的上表面的高度位置高的位置露出的电路基板。
根据[8]和[9]的电路基板,可通过电容器层从电容器元件向电路部件供应电流。
根据[10]的电路基板,与仅连接第一和第二导电部或者第三和第四导电部中的一方连接的构造相比,可降低第一金属层或第二金属层中的电阻的影响。
根据[11]的电路基板,与第一至第四导电部全部与电极区域交叠的情况相比,可降低第一金属层或第二金属层中的电阻的影响。
根据[12]的电路基板,与仅第一至第四导电部当中的一个导电部与电极区域交叠的情况相比,可降低第一金属层或第二金属层中的电阻的影响。
根据[13]的电路基板,电路基板具有没有界面的结构,所述界面在穿过第一金属层的导电部在多个步骤中形成的情况或者导电部和第三电极区域在不同的步骤中形成的情况下生成。
根据[14]和[15]的电路基板,用于扩大安装电路部件的电极之间的间距的功能与作为电容器层的功能可分离。
根据[16]的制造电路基板的方法,在包括与电容器元件连接的电容器层的电路基板中,与介电层直接形成在作为电路基板的基材的第二基材上的情况相比,介电层可形成在适合于沉积介电材料的基材上。
根据[17]的制造方法,介电层可形成在与构成电路基板的基材不同的金属基材上。
根据[18]的制造方法,即使需要在比作为电路基板的基材的第二基材的耐热温度高的温度下形成介电层,介电层也可形成在第二基材上。
根据[19]的制造方法,在将第一金属层和介电层从第一基材剥离之后,不需要将第一金属层和介电层移到第二基材。
根据[20]的制造方法,第一金属层和介电层可被移到第二基材上,无需机械去除第一基材。
根据[21]的制造方法,在第一金属层被移到第二基材的同时,第一金属层被埋入第二基材的正面。
根据[22]的制造方法,当第一金属层和介电层被移到第二基材上时,第一金属层的一部分从介电层露出。
根据[23]的制造方法,构成电容器层的第二金属层的区域的一部分可用作第一金属层的第一电极区域。
根据[24]的制造方法,第一金属层的区域的一部分可用作第一电极区域。
根据[25]的制造方法,与特殊材料用作第一基材的情况相比,易于获得材料。
附图说明
将基于以下附图详细描述本发明的示例性实施方式,附图中:
图1的(a)是示出根据第一示例性实施方式的电路基板的构造的示例的平面图,图1(b)是立体图;
图2是沿图1A的A-A截取的电路基板的纵截面图;
图3是示出根据第一示例性实施方式的电容器层的示意图;
图4的(a)至(d)例示了示出根据第一示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图5的(a)至(d)例示了示出根据第一示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图6的(a)至(c)例示了示出根据第一示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图7的(a)至(c)例示了示出根据第一示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图8的(a)是示出根据示例性实施方式的电路基板的布线阻抗的示意图,图8的(b)是示出布线阻抗的曲线图;
图9是示出根据第二示例性实施方式的电路基板的构造的示例的纵截面图;
图10的(a)至(e)例示了示出根据第二示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图11的(a)至(e)例示了示出根据第二示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图12是示出根据第三示例性实施方式的电容器层的示意图。
图13的(a)至(e)例示了示出根据第三示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图14的(a)至(d)例示了示出根据第三示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图15的(a)和(b)例示了示出根据第三示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图16是示出根据第四示例性实施方式的电容器层的示意图;
图17的(a)至(e)例示了示出根据第四示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图18的(a)至(d)例示了示出根据第四示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;
图19的(a)和(b)例示了示出根据第四示例性实施方式的电路基板的制造方法的示例的纵截面图的一部分;以及
图20的(a)和(b)是示出根据示例性实施方式的电容器层的制造变化的示意图。
具体实施方式
以下,将详细描述本发明的示例性实施方式。
[第一示例性实施方式]
将参照图1至图8描述根据本示例性实施方式的电路基板以及制造该电路基板的方法。本示例性实施方式安装中的电路基板是通过将诸如大规模集成(LSI)电路的半导体元件安装在电路基板的一个表面上,并且在另一表面上设置诸如凸块的连接构件来将元件安装在诸如母板的印刷基板上的元件安装用基板。作为基板的示例,包括在半导体封装中用于安装半导体集成电路的半导体封装基板。
图1的(a)示出根据本示例性实施方式的电路基板10的平面图,(b)示出电路基板10的立体图,并且图2示出沿图1A的A-A截取的电路基板10的截面图。
如图1所示,作为示例,电路基板10的一个表面包括半导体元件安装区域和电容器元件安装区域,其中,半导体元件100和电容器元件102安装在该表面上。
在本示例性实施方式中,电容器元件102是设置用于向半导体元件100供应瞬变电流(例如,当半导体元件100中的电路切换时流过的交流电流)的电容器。例如,使用低等效串联电感(ESL)型多层陶瓷电容器(MLCC)等。电容器元件102包括用作正侧端子和负侧端子的第一端子和第二端子,第一端子和第二端子的数量可为一个或多个。例如,可具有多个端子,例如三个端子、四个端子和八个端子。要安装的元件(电路部件)不限于半导体元件和电容器元件,在一些情况下安装诸如电感元件或电阻元件的其它元件。
如图2所示,电路基板10由具有包括基板14及设置在基板14上的电容器层12的多层结构的基板构成。
如图2所示,电容器层12通过包括第一金属层50、介电层54和第二金属层52来构成。在第一金属层50、介电层54和第二金属层52沿层压方向(在图2的正视图中,垂直方向,以下,该方向被称为“厚度方向”)彼此交叠的部分构成电容器(电容)。在本示例性实施方式中,第一金属层50被设定为电源电位层(连接要安装在电路基板10上的各个元件的电源端子),并且第二金属层52被设定为标准电位层(连接要安装在电路基板10上的各个元件的标准电位端子)。另一方面,第一金属层50用作电源电位层,并且第二金属层52用作标准电位层。然而,不限于此,第一金属层50可被设定为标准电位层,并且第二金属层52可被设定为电源电位层。以下,将描述“标准电位”被设定为接地的情况的示例。
在本示例性实施方式中,使用铜(Cu)作为构成第一金属层50和第二金属层52的金属。然而,不限于此,可使用诸如金(Au)或铝(Al)的另一种一般布线金属。另外,在本示例性实施方式中,使用钛酸锶(STO:SrTiO3)作为构成介电层54的介电材料。STO是作为构成电容器的介电材料的优选材料,其中,STO的相对介电常数为约300。另外,可使用诸如钛酸钡(BaTiO3)的铁电材料。然而,构成电容器层12的介电材料不限于此,并且可使用用作电容器层的介电材料。作为示例,可使用相对介电常数比形成基板的层间绝缘层的材料高的材料。
基板14例如是使用玻璃环氧基板的多层布线基板,并且包括在面向设置有电容器层12的表面的一侧的焊盘16以及形成在焊盘16上的焊接凸点(焊球)18。焊接凸点18是用于将电路基板10安装在诸如母板的另一基板(未示出)上的突出连接构件,并且在图2所示的电路基板10中,包括用于电源P的焊接凸点18、用于接地G的焊接凸点18以及用于信号S的焊接凸点18。
焊接凸点18通过焊盘16和基板14的通孔V和布线层141连接到电容器层12的第一金属层(电源电位层)50和第二金属层(接地层)52或者连接到半导体元件100的信号端子。另一方面,半导体元件100通过作为由诸如Au的材料构成的突出连接构件的凸点106(106a、106b和106c是详细连接的示例)连接到电容器层12,并且电容器元件102通过焊料104(104a和104b)连接到电容器层12。焊料104是用于通过焊接而将电容器元件102的端子和电容器层12连接起来的连接构件的示例。
将参照图2描述半导体元件100和电容器元件102与电容器层12之间的连接。在图2中,示出了如下示例:半导体元件100的接地端子通过半导体元件100的凸点106a连接到电容器层12的第二金属层52(接地层),半导体元件100的电源端子通过凸点106b连接到第一金属层50(电源电位层),并且半导体元件100的信号端子通过凸点106c通过基板14的内层布线(布线层141和通孔V)连接到焊接凸点18(S)。另一方面,关于电容器元件102,示出如下示例:一个端子通过焊料104a连接到第一金属层50(电源电位层),并且另一端子通过焊料104b连接到第二金属层52(接地层)。另外,第二金属层52形成为这样的一个金属层,即,该金属层连续以覆盖安装有凸点106b和凸点106c的区域或者安装有电容器元件102的一个端子的区域。在半导体元件100是诸如LSI的半导体集成电路的情况下,设置多个接地端子、电源端子和信号端子。关于此,提供多个凸点106a、多个凸点106b和多个凸点106c。
在具有上述构造的电路基板10中,电容器层12按照平面形状构成以覆盖半导体元件100或电容器元件102。因此,电容器层12由向半导体元件100供应瞬变电流的供给源形成,并且还包括作为从电容器元件102将瞬变电流供应给半导体元件100的低阻抗轨道的功能。即,与通过简单布线供应瞬变电流的构造相比,从电容器元件102以低阻抗供应电流。另外,如图1所示,正面的除了元件(在图1的示例中,半导体元件100和电容器元件102)的安装区域以外的区域成为作为接地层的第二金属层52。即,电路基板10的正面被接地层覆盖,例如,其具有来自电路基板10的外部的电磁噪声的影响被抑制的构造以及在电路基板10内部生成的电磁噪声很难泄漏到外部的构造。
接下来,将参照图3详细描述根据本示例性实施方式的电容器层12的构造。根据本示例性实施方式的电路基板10包括在一个表面上安装有元件的电容器层12。电容器层12的构造包括如下面详细描述的各种变化,并且根据要安装的元件的类型和安装方法来选择。
如图3所示,根据本示例性实施方式的电容器层12a由第一金属层50、介电层54和第二金属层52构成,第一金属层50、介电层54和第二金属层52按此顺序层压在基板14上。
如图3所示,第一金属层50包括突出部59,并且突出部59包括露出到电路基板10的正面的第一电极区域56,第一电极区域56是用于安装诸如半导体元件100和电容器元件102的元件的元件安装区域。第二金属层52不包括诸如突出部59的突出的部分,并且包括露出到电路基板10的正面的第二电极区域58。即,在第二金属层52中,第二金属层52本身包括第二电极区域58。第一电极区域56和第二电极区域58与第一金属层50和第二金属层52的区别之处在于,第一电极区域56和第二电极区域58不包括要在例如元件安装区域以外形成的阻焊剂48。然而,包括阻焊剂48并不是必须的。作为第一电极区域56和第二电极区域58,可确保可安装设置在电路基板10上的多个凸点106中的每一个的空间。
在根据本示例性实施方式的电容器层12a中,第一电极区域56从第一金属层50的正面(上表面)突出。换言之,本示例性实施方式是在第一金属层50上形成第一电极区域56的方面。第一电极区域56的正面在与第二电极区域58的正面基本上相同的高度处暴露于电路基板10的正面。如图3所示,半导体元件100的凸点106或电容器元件102的焊料104连接到第一电极区域56和第二电极区域58中的每一方。
接下来,将参照图4至图7描述制造电路基板10的方法,包括制造电容器层12a的方法。如上所述,根据本示例性实施方式的电路基板10被大致划分为电容器层12a和基板14。
首先,将描述制造电容器层12a的方法。首先,如图4的(a)所示,在基材30上形成介电膜32。“基材”这里是指用作构成层结构的基础的构件。例如,使用铝箔(Al箔)作为基材30。然而,可使用诸如铜箔或镍箔的其它金属箔。另外,作为示例,使用STO膜作为介电膜32。在STO膜中,可使用诸如化学气相沉积(CVD)法或物理气相沉积(PVD)法的干法蚀刻方法。具体地,通过诸如等离子体CVD法、气溶胶CVD法、溅射法、离子镀法和蒸发法的气相沉积法,膜被形成为约几百nm至几μm的厚度。作为示例,STO膜被形成为约500nm的厚度。当按照这样的方式通过气相沉积法形成介电膜32时,由于介电膜32可按照极薄的厚度形成,所以即使面积相同,电容器的电容也增加。基材30可以是Al以外的金属,只要基材30是可形成诸如STO膜的介电膜的材料即可,并且可必须具有箔的形状。此外,基材30可以是金属材料以外的其它材料。另外,作为形成诸如STO膜的介电膜的方法,可执行其它形成方法,例如在没有气相沉积的情况下涂布溶液的溶液法或者附接厚度增大的膜状介电膜。
接下来,如图4(b)所示,通过光刻和蚀刻将介电膜32构图为预定形状。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。另外,可在不使用蚀刻的情况下通过诸如掩模蒸发或剥离的另一形成方法来对介电膜进行构图。
接下来,如图4(c)所示,形成金属膜34。使用Cu、Au、Al等作为金属膜34的材料,而没有特定限制。在本示例性实施方式中,使用Cu。金属膜34通过诸如CVD法或PVD法的干法蚀刻形成为例如约1μm至20μm的厚度。这里,在图4的(b)的步骤中的构图之后介电膜72被去除的区域中,金属膜34直接层压在基材30上以埋在介电膜32之间,并且在介电膜32残留的区域中,金属膜34层压在介电膜32上。结果,在基材70的正面位置中,介电膜32的下表面侧的位置与金属膜34当中埋入介电膜72之间的区域的下表面侧的位置相同。
接下来,如图4的(d)所示,通过光刻和蚀刻将金属膜34构图为预定形状。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。另外,可在不使用蚀刻的情况下通过诸如掩模蒸发或剥离的另一形成法对金属膜34进行构图。通过上述步骤,在介电膜32和金属膜34中的每一个被构图的状态下,介电膜32和金属膜34维持在基材30上。
另一方面,通过以下方法执行基板14的制造。
另外,如图5的(a)所示,首先,在基材40上形成通路孔VH1之后,形成金属膜42。例如,使用玻璃环氧树脂作为基材40。另外,例如,通过镀覆Cu形成金属膜42。
接下来,如图5的(b)所示,通过利用金属埋入通路孔VH1来形成通孔V1,并且执行利用金属膜42a覆盖整个基材40的镀覆。例如,使用Cu作为金属膜42a的材料。除了先前步骤的镀覆之外,例如使用干法镀覆法或电解镀覆法执行镀覆。
接下来,如图5的(c)所示,通过光刻和蚀刻将金属膜42a构图为预定形状。另外,可在不使用蚀刻的情况下通过诸如掩模气相沉积和剥离的其它形成方法来执行金属膜42a的构图。
接下来,如图5的(d)所示,在将层间绝缘膜44附接到形成有金属膜42a的基材40的两侧之后,图4的(d)所示的基材30在基材40上对齐。作为层间绝缘膜44,可使用一般积层基板中所使用的膜状层间绝缘膜,并且通过层压来执行附接。层间绝缘膜44是热固性树脂。在施加预定的热之前,在形成有介电膜32和金属膜34的基材30被附接的情况下,层间绝缘膜44具有柔性以使得介电膜32和金属膜34中的至少一个被埋入层间绝缘膜44中。
作为不同于本示例性实施方式的方法,也可考虑在不使用诸如Al箔等的基材30的情况下通过气相沉积法直接在基材40上形成介电膜32的方法。如果可采用该方法,则可在基材40上形成具有薄厚度的介电膜。然而,在用于STO膜等的电容器的介电材料通过气相沉积形成的情况下,通常需要高温下的工艺,并且由一般电路基板中所使用的树脂材料(玻璃环氧树脂等)构成的基材40无法抵御此时的工艺温度。因此,难以在作为电路基板的一般材料的基材40直接形成介电膜32。
在本实施方式中,临时在作为金属材料的Al上形成介电膜,此后如下所述地将介电膜转移到基材40侧。即,作为本示例性实施方式的示例,选择耐热温度高于层间绝缘膜44或基材40的耐热温度的材料作为基材30。由于可通过选择在耐热性高的基材30上形成介电膜32,所以即使需要在比层间绝缘膜44或基材40的耐热温度高的温度形成介电膜32,也可在层间绝缘膜44或基材40上形成介电膜32。“耐热温度”这里是指在不施加外力的状态下可维持材料的性质不改变的最大温度。
接下来,如图6的(a)所示,通过对包括图5的(d)所示的基材30和基材40的结构加热,层间绝缘膜44被热固化。通过此步骤,形成根据本示例性实施方式的基板14的芯基板46,基材30上的金属膜34和介电膜32被转移到芯基板46,并且金属膜34和介电膜32的至少一部分被埋入。
接下来,如图6的(b)所示,去除基材30。在本示例性实施方式中,作为示例,利用氢氧化钠溶液溶解并去除作为Al箔的基材30。具体地,在图6A的状态下将基材30浸入氢氧化钠溶液中,并且通过由化学反应使Al箔完全溶解来去除基材30。可通过研磨等机械地去除Al箔。然而,当利用溶液去除Al箔时,与机械地去除Al箔的情况相比,基材上的机械应力减小。按照这样的方式,从作为用于形成介电膜的支撑基材的功能并且易于通过溶液去除的角度,可使用金属作为基材30的材料。此外,关于厚度,从易于通过溶液去除的角度,可使用箔形状。另外,从作为一般金属的可用性的角度,可如本示例性实施方式使用Al。“箔形状”这里是指具有300μm或以下的厚度的材料。
接下来,如图6的(c)所示,在芯基板46的两个表面的预定位置处形成底部到达基材40的通路孔VH2。例如,通过激光装置来执行通路孔VH2的形成。根据本示例性实施方式的通路孔VH2的形成不限于激光装置,并且可使用钻机来执行。
接下来,通过干法蚀刻方法(未示出)在包括通路孔VH2的内部部分的整个芯基板46上形成薄的Cu膜(种子层)。种子层这里是指在后续步骤中经受镀覆工艺时将成为导体的层。此后,通过由电解镀覆埋入通路孔VH2来形成通孔V2,并且形成用于覆盖整个芯基板46的金属膜42b。即,金属膜42b的形成和通路孔VH2的埋入在同一步骤中同时执行。例如,使用Cu作为金属膜42b的材料。在金属膜34当中,当金属膜42b形成时在暴露于芯基板46的正面的位置(从介电膜32露出的位置)金属膜42b和金属膜34彼此连接。另外,通过此步骤,金属膜34和金属膜42b通过作为穿过金属膜34和介电膜32并且不具有界面的导电部分的示例的通孔V2彼此连接。
此后,如图7的(a)所示,通过光刻和蚀刻将金属膜42b构图为预定形状。即,在处于金属膜42b连接到金属膜34的状态的芯基板46中,金属膜42b分别被电分离为用于电源电位的图案、用于标准电位的图案和用于信号的图案。因此,用于电源电位的图案、用于标准电位的图案和用于信号的图案中的每一个在各个图案在相同的高度露出的状态下形成。“相同的高度”这里并非是指完全相同的高度。例如,术语“相同的高度”包括作为以相同的高度形成图案的制造结果,高度由于变化等而移位的范围。
接下来,如图7的(b)所示,通过光刻在预定位置(连接到元件的端子的第一电极区域、第二电极区域等的位置)提供开口,并且形成用作抗蚀剂膜(绝缘膜)的阻焊剂48。通过此步骤,形成包括焊盘16等的元件安装区域。不是必需提供阻焊剂48,可使用未形成阻焊剂48的构造。通过上述制造步骤,制造根据本示例性实施方式的电路基板10。
通过上述步骤制造的电路基板10具有这样的结构:金属膜42b用作标准电位层,并且金属膜42b的区域的一部分包括用于标准电位的电极区域。另外,金属膜42b的另一区域的一部分连接到通过金属膜42b本身用作电源电位的金属膜34,并且用作电连接到金属膜34的用于电源电位的电极区域。
接下来,如图7(c)所示,在电路基板10的一个表面上(在电容器层12上)安装诸如半导体元件100或电容器元件102的所需元件,并且在电路基板10的另一表面的焊盘16上形成焊接凸点18。另外,根据需要利用树脂来模制电路基板10的正面侧(未示出)。通过上述步骤,制造根据本示例性实施方式的电路基板10以及使用电路基板10的半导体封装。
接下来,将参照图8描述电路基板10在厚度方向上的连接(在图2中,从焊接凸点18通过通孔V和布线层141到半导体元件100、电容器元件102或电容器层12的连接(以下,此连接将被称为“纵向连接”))。
图8的(a)是示出通过焊接凸点18连接安装电路基板10(半导体封装)的母板的印刷基板130和电路基板10中的电容器层12的纵向连接的示意图。印刷基板130包括电源电位层140、接地层142以及夹在电源电位层140与接地层142之间的层间绝缘层144。另一方面,电容器层12包括第一金属层(电源电位层)50、第二金属层(接地层)52(以下,在一些情况下,第一金属层和第二金属层二者被统称为“金属层”)以及夹在第一金属层50与第二金属层52之间的介电层54。
接下来,如图8的(a)所示,电源VDD连接在印刷基板130的电源电位层140与接地层142之间,并且半导体元件100与电容器元件102连接在电容器层12的第一金属层50与第二金属层52之间。印刷基板130的电源电位层140与电容器层12的第一金属层50通过纵向连接来连接,并且印刷基板130的接地层142与电容器层12的第二金属层52通过纵向连接来连接。
接下来,如图8的(a)所示,在这些纵向连接当中,电容器元件102附近的纵向连接被称为连接A,半导体元件100附近的纵向连接被称为连接B。连接A和连接B的各个电源与接地之间的连接的集合在连接上对应于通过焊接凸点18(在图2中由符号“P”指示)的连接和焊接凸点18(由符号“G”指示)的连接的集合。即,根据本示例性实施方式的“纵向连接”具体地包括通孔V(导电部)和布线层141。
这里,在根据本示例性实施方式的电容器层12中,金属层通过气相沉积形成为具有例如约1μm至20μm的厚度的薄膜。因此,金属层相对于直流的薄层电阻(直流薄层电阻)容易增大。
这里,期望半导体元件100的电源与接地端子之间的阻抗(以下,该阻抗将被称为“阻抗Zpg”)在所需频带中变得尽可能小。阻抗Zpg是将半导体元件100的电源端子的外部计算在内的阻抗,其中,该阻抗从半导体元件100的电源端子通过第一金属层50、电源电位层140、电源VDD的正电极、电源VDD的负电极、接地层142和第二金属层52返回到半导体元件100的接地端子。将参照图8B描述阻抗Zpg、金属层的电阻以及连接A与连接B之间的关系。图8的(b)是通过将水平轴定义为频率(Logf)并将垂直轴定义为阻抗(LogZ)而示出各个部分的阻抗的曲线图。
接下来,如图8的(a)所示,当半导体元件100与电容器元件102之间的距离被定义为d时,由于金属层的薄层电阻,在半导体元件100与电容器元件102之间生成与距离d相对应的直流电阻。在图8的(b)中,该电阻被表示为“平面(plane)DCR”。平面DCR表示与频率无关的恒定值。另一方面,阻抗Zpg的目标特性被示出为“阻抗要求”。
首先,在电路基板10仅包括连接A并且不包括连接B的情况下,阻抗Zpg表示图8的(b)中表示为“仅连接A”的特性。即,在低频范围内不满足阻抗要求。在低频范围内不满足阻抗要求的原因在于,尽管存在要安装在电路基板10上的诸如LSI的许多半导体元件100需要大电流,有必要从连接A的位置通过薄金属层供应大电流。关于此,在存在连接A和连接B二者的情况下,阻抗Zpg生成图8的(b)中表示为“连接A和B二者”的特性。即,低频区域中的阻抗特性满足阻抗要求。低频区域中的阻抗特性满足阻抗要求的原因在于,高频电流主要通过连接B流过电容器元件102和电容器层12,并且低频电流主要流过连接B。
另一方面,在电路基板10仅包括连接B并且不包括连接A的情况下,有必要使用于将由电容器元件102放电的电荷再充电的电流通过具有距离d的金属层和连接B流到电容器元件102。然而,如上所述,由于具有距离d的金属层的厚度表示相对高的电阻,所以产生电阻中的电力损失和发热。
如上所述,更优选的是在根据本实施方式的电路基板10中包括连接A和连接B二者。然而,由于连接A或连接B可根据半导体元件100与电容器元件102之间的距离d以及作为目标的阻抗Zpg的特性来提供,所以可使用提供连接A和连接B中的任一个的方面。
具体地,如下进行构造。即,连接A和连接B二者分别连接到构成电容器层12的金属层当中连接有半导体元件100的电极区域附近和连接有电容器元件102的电极区域附近。利用此构造,由于流过金属层的电流量减小,所以与仅连接A和连接B中的一方连接到电极区域附近的构造相比,金属层中的电阻的影响减小。在本示例性实施方式中,连接有半导体元件100的电极区域“附近”包括电极区域本身,并且是指与将目标电极区域与安装有电容器元件102的电极区域之间的距离2等分的距离相比更靠近目标电极区域的区域。另外,连接有电容器元件102的电极区域“附近”是指与安装有半导体元件100的电极区域附近的区域相比更靠近目标电极区域的区域。作为示例,连接有半导体元件100的电极区域附近可以是在顶视图中与半导体元件100交叠的区域,并且连接有电容器元件102的电极区域附近可以是在顶视图中与电容器元件102交叠的区域。
另外,连接A和连接B中的每一方包括用于连接电源连接和接地连接的两个纵向连接,并且在连接A和连接B二者中,包括总共四个纵向连接。在透过一个表面侧观看电路基板的情况下,四个纵向连接当中的至少一个纵向连接可在如下位置连接到金属层,即,该位置与设置在构成电容器层12的金属层上的电极区域交叠。利用此构造,流过在交叠位置连接的纵向连接的电流被供应给半导体元件100和电容器元件102而不在水平方向上流过金属层。因此,金属层中的电阻的影响减小。
此外,在透过一个表面侧观看电路基板的情况下,上述四个纵向连接全部可在如下位置连接到金属层,即,该位置与设置在构成电容器层12的金属层上的电极区域交叠。利用此构造,流过在交叠位置连接的纵向连接的电流被供应给半导体元件100和电容器元件102而不在水平方向上流过金属层。因此,金属层中的电阻的影响减小。
[第二示例性实施方式]
将参照图9至图11描述根据本示例性实施方式的电路基板10a以及制造电路基板10a的方法。本示例性实施方式是本示例性实施方式的电路基板10中电容器层12与基板14分离的方面。
接下来,如图9所示,电路基板10a通过包括设置在电容器层12下面的层间绝缘层20以及电容器层12而构成。电容器层12通过包括第一金属层50、介电层54和第二金属层52而构成。
半导体元件100通过凸点106连接到电路基板10a的正面(元件安装表面和电容器层12的正面)侧,并且电容器元件102通过焊料104与其连接。另外,在电路基板10a的背面(层间绝缘层20的正面)侧设置多个焊盘27,各个半导体元件100、电容器元件102或电容器层12通过诸如设置在电路基板10a内部的VIA的导电部连接到所述多个焊盘27。在图9中,电路基板10a的第一金属层50、介电层54和第二金属层52中的各个层的构造以及半导体元件100与电容器元件102之间的连接示出与图2所示的电容器层12相似的示例。
另外,电路基板10a的正面侧的各个电极区域的间距(距离)与背面侧的多个焊盘27的间距相同。作为示例,在透过一个表面侧观看电路基板10a的情况下,正面侧的电极区域和背面侧的多个焊盘27具有电极区域与多个焊盘27交叠的位置关系。
另一方面,例如,基板22是使用玻璃环氧树脂基板的多层布线基板。多个焊盘29设置在基板22的正面(电容器层12的安装表面)侧,并且多个焊盘26设置在基板22的背面(面向电容器层12的安装表面的表面)侧。根据本示例性实施方式的基板22具有用于将电路基板10a的焊盘27的连接间距改变(扩大)到基板22的焊盘26的连接间距的中介层的功能。换言之,在图9所示的构造中,电路基板10a不包括扩大半导体元件100的连接间距(凸点106的间距)的功能。电路基板10a的背面的焊盘27的间距与半导体元件100的凸点106的间距相同。
焊盘29通过凸点24连接到电路基板10a的焊盘27。多个焊盘26中的每一个都包括形成在焊盘26上的焊接凸点(焊球)28。焊接凸点28是用于将安装电路基板10a的基板22安装在诸如母板的另一基板(未示出)上的连接构件,并且在图9所示的基板22中,包括用于电源P的焊接凸点28、用于接地G的焊接凸点28和用于信号S的焊接凸点28。关于基板22的内层的布线与电路基板10a(电容器层12)之间的连接,图9中示出与图2相同的示例。因此,由符号P、G和S表示的各个凸点28与半导体元件100、电容器元件102和电容器层12之间的连接与图2相同。
电路基板10a(电容器层12)的构造不受具体限制。在本示例性实施方式中,采用与图3相同的构造。然而,可采用将要描述的图12或图16的构造。
将参照图10至图11描述制造电路基板10a的方法。可在许多步骤中使用第一示例性实施方式的相同方法。然而,其示例如下。
首先,如图10的(a)所示,在基材60上形成介电膜62。例如,使用Al箔作为基材60。另外,例如,使用STO膜作为介电膜62。STO膜通过例如CVD法、PVD法等形成为超过500nm的厚度。
接下来,如图10的(b)所示,通过光刻和蚀刻将介电膜62构图为预定形状。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。
接下来,如图10的(c)所示,形成金属膜64。使用Cu、Au、Al等作为金属膜64的材料而没有特定限制。在本示例性实施方式中,使用Cu。金属膜64通过诸如溅射法或蒸发法的干法蚀刻形成为约1μm至20μm的厚度。
接下来,如图10的(d)所示,通过光刻和蚀刻将金属膜64构图为预定形状。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。
接下来,如图10的(e)所示,将层间绝缘膜66层压在形成有金属膜64的基材60上,并且使层间绝缘膜66热固化。可使用一般积层基板中所使用的层间绝缘膜作为层间绝缘膜66。通过此步骤,基材60上的金属膜64和介电膜62被转移到层间绝缘膜66。
接下来,如图11的(a)所示,去除基材60。在本示例性实施方式中,在此去除步骤中,利用氢氧化钠溶液溶解并去除由Al形成的基材60。
接下来,如图11的(b)所示,在图11的(a)所示的结构中在层间绝缘膜66的预定位置中形成通路孔VH3。例如通过激光装置执行通路孔VH3的形成。根据本示例性实施方式的通路孔VH3的形成不限于激光装置,可使用钻机来执行。
接下来,如图11的(c)所示,在图11B所示的结构的两个表面上形成金属膜64a,并且通过利用金属膜64a埋入通路孔VH3来形成通孔V3。例如,使用Cu作为金属膜64a的材料。例如使用干法镀覆法或电解镀覆法来执行沉积。
此后,如图11的(d)所示,通过光刻和蚀刻将图11的(c)所示的结构的金属膜64a的两侧构图为预定形状。通过此步骤,在图11的(d)所示的结构的背面上形成焊盘27(参照图9)。
接下来,如图11的(e)所示,通过光刻在预定位置(连接到元件的端子的电极区域等的位置)提供开口,并且形成用作抗蚀剂膜(绝缘膜)的阻焊剂69。通过此步骤,完成根据本示例性实施方式的电路基板10a的制造。在图11的(e)所示的电路基板10a中,层间绝缘膜66成为图9所示的层间绝缘层20,金属膜64a当中比介电膜62更靠近的层间绝缘膜66侧的部分成为图9所示的第一金属层50,并且金属膜64a当中比介电膜62更靠近的层间绝缘膜66的相反侧的部分成为图9所示的第二金属层52。
此后,按照与图7的(c)相同的方式,诸如半导体元件100或电容器元件102的所需元件安装在电路基板10a的正面(电容器层12侧的表面)上,并且凸点24根据需要形成在电路基板10a的背面上(上文未示出)。
在上述第二示例性实施方式中,电路基板10a不包括用于扩大半导体元件100的连接间距(凸点106的间距)的功能。电路基板10a的背面的焊盘27的间距与凸点106的间距相同。另一方面,基板22具有用于扩大连接间距的中介层的功能。因此,作为电容器层的功能与作为中介层的功能分离。利用此构造,例如,可获得具有电容器层12的新封装基板,而无需电容器层12并且无需在设计方面极大地改变仅包括中介层的相关封装基板(对应于基板22)的层结构。
[第三示例性实施方式]
将参照图12至图15描述根据本示例性实施方式的电路基板10b以及制造电路基板10b的方法。本示例性实施方式是图9所示的电路基板10a中的电容器层12的构造改变的方面。
如图12所示,根据本示例性实施方式的电容器层12b由第一金属层50、介电层54和第二金属层52构成,第一金属层50、介电层54和第二金属层52按照此顺序层压在层间绝缘层20上。根据本示例性实施方式的电容器层12b具有第一金属层50的正面在厚度方向上的位置与介电层54的正面(上表面)在厚度方向上的位置相同的方面。
第一金属层50包括突出部59,并且突出部59包括第一电极区域56,第一电极区域56是用于安装诸如半导体元件100和电容器元件102的元件的元件安装区域。第二金属层52不包括诸如突出部59的突出的部分并且第二金属层52本身包括作为元件安装区域的第二电极区域58。在根据本示例性实施方式的电容器层12b中,第一电极区域56从第一金属层50的上表面突出。换言之,本示例性实施方式是第一电极区域56形成在第一金属层50上的方面。第一电极区域56的正面在与介电层54的表面(上表面)的位置相同的高度暴露于电路基板的正面。半导体元件100的凸点106或者电容器元件102的焊料104分别直接连接到第一电极区域56和第二电极区域58。“相同高度”这里并非是指完全相同的高度。例如,术语“相同高度”包括作为制造的结果,形成在相同的高度的图案,高度由于变化等而移位的范围。
接下来,将参照图13至图15描述制造电路基板10b的方法的示例。在制造电路基板10b的方法中,第一金属层50和突出部59(第一电极区域56)作为连续的金属层在同一步骤中同时形成。结果,在第一金属层50与突出部59之间没有形成界面。
首先,如图13的(a)所示,在基材70上形成介电膜72之后,通过光刻和蚀刻将介电膜72构图为预定形状。例如,使用Al箔作为基材70。另外,作为示例,使用STO膜作为介电膜72。STO膜例如通过CVD法、PVD法等形成为超过500nm的厚度。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。
接下来,如图13的(b)所示,形成金属膜74。使用Cu、Au、Al等作为金属膜74的材料而没有特定限制。在本示例性实施方式中,使用Cu。金属膜74通过诸如CVD法或PVD法的干法蚀刻形成为约1μm至20μm的厚度。这里,在图13的(a)的步骤中的构图之后介电膜72被去除的区域中,金属膜74被直接层压在基材70上以埋在介电膜72之间,并且在介电膜72残留的区域中,金属膜74被层压在介电膜72上。结果,在基材70的正面位置中的金属膜74当中,介电膜72的下表面侧的位置与埋入介电膜72之间的区域的下表面侧的位置相同。
接下来,如图13的(c)所示,通过光刻和蚀刻将金属膜74构图为预定形状。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。
接下来,如图13的(d)所示,将形成有金属膜74的基材70附接到构成电路基板10b的基材(层间绝缘膜76),并且使层间绝缘膜76热固化。可使用一般积层基板中所使用的层间绝缘膜作为层间绝缘膜76。在本示例性实施方式中,层间绝缘膜76用作构成电路基板10b的基材。然而,没有必要仅形成单个膜作为基材,基材可用作通过将层间绝缘膜76与另一基材组合来构成电路基板10b的基材。
接下来,如图13的(e)所示,去除基材70。通过此步骤,基材70上的金属膜74和介电膜72被转移到层间绝缘膜76。在根据本示例性实施方式的此去除步骤中,利用氢氧化钠溶液溶解并去除由Al形成的基材70。这里,在图13的(b)的先前步骤中,介电膜72在下表面侧的位置与金属膜74当中埋入介电膜72之间的区域在下表面侧的位置相同。因此,当通过将介电膜72附接到层间绝缘膜76以比金属膜74更靠近内层侧来去除基材70时,在厚度方向上介电膜72的上表面的位置与金属膜74当中在介电膜72之间埋入的区域(从金属膜74突出的区域)的上表面的位置相同。如上所述,图13的步骤按照与第一示例性实施方式相同的方式执行。
接下来,如图14的(a)所示,在图13的(e)所示的结构的层间绝缘膜76上从层间绝缘膜76的背面侧开始形成通路孔VH4之后,在该结构的两侧形成作为种子层的金属膜71。例如,通过激光装置或钻机来执行通路孔VH4的形成。例如,使用Cu作为沉积金属膜71的材料。作为示例,通过诸如CVD法或PVD法的干法蚀刻方法来执行金属膜71的沉积。在这种情况下,还在通路孔VH4内部形成作为种子层的金属膜71(未示出)。
接下来,如图14的(b)所示,在其中在后续步骤中不执行电解镀覆的区域(不形成金属膜71a的区域)上,通过光刻和蚀刻将抗蚀剂78构图为预定形状。
接下来,如图14的(c)所示,通过执行电解镀覆来形成金属膜71a。通过此步骤,还埋入通路孔VH4,并且形成通孔V4。使用Cu、Au、Al等作为金属膜71a的材料而没有特定限制。在本示例性实施方式中,使用Cu。另外,作为示例,金属膜71a的厚度是约1μm至20μm。此步骤中的金属膜71a、电容器层12的第二金属层52和层间绝缘层20的焊盘27通过后续步骤形成。
接下来,如图14的(d)所示,去除抗蚀剂78。在这种状态下,金属膜71(种子层)仍然残留,并且图14的(d)所示的结构的整个两个表面被Cu覆盖。
接下来,如图15的(a)所示,图14的(d)所示的结构的整个表面经受蚀刻以将金属膜去除至少金属膜71(种子层)的厚度。通过此步骤,电容器层12的第一金属层50与第二金属层52电分离。另外,在基材70的背面侧,焊盘27(参照图9)被分离为背面侧的各个焊盘。根据金属膜71(种子层)的蚀刻量,存在这样的情况,即,存在第一电极区域56的正面的位置低于介电层54的正面(上表面)的位置,作为图20的(a)或图20的(b)的结构。
接下来,通过光刻和蚀刻在预定位置(连接到元件的端子的电极区域等的位置)提供开口,并且形成用作抗蚀剂膜(绝缘膜)的阻焊剂77。通过此步骤,完成根据本示例性实施方式的电路基板10b的制造。
接下来,如图15的(b)所示,诸如半导体元件100或电容器元件102的所需元件安装在电路基板10b的正面(电容器层12侧的表面)上,并且凸点24根据需要形成在电路基板10b的背面上(上文未示出)。如图15的(b)所示,图15的(b)的金属膜74、介电膜72、金属膜71a和层间绝缘膜76中的每一方被设定为图12所示的第一金属层50、介电层54、第二金属层52和层间绝缘层20。
[第四示例性实施方式]
将参照图16至图19描述根据本示例性实施方式的电路基板10c以及制造电路基板10c的方法。本示例性实施方式是图2所示的电路基板10中的电容器层12的构造改变的方面。
如图16所示,根据本示例性实施方式的电容器层12c由第一金属层50、介电层54和第二金属层52构成,第一金属层50、介电层54和第二金属层52按照此顺序层压在基板14上。在电容器层12c中,第一金属层50的正面在厚度方向上的位置在介电层54的下表面在厚度方向上的位置暴露于基板的正面。换言之,第一电极区域56没有向上突出,并且第一金属层50的正面包括第一电极区域56。按照这样的方式,本示例性实施方式包括第一金属层50在比介电层54的上表面的位置低的位置暴露于基板的正面的方面,并且是第一电极区域56在比介电层54的上表面在厚度方向上的位置低的位置暴露于基板的正面的方面的示例。半导体元件100的凸点106或者电容器元件102的焊料104分别直接连接到第一电极区域56和第二电极区域58。没有必要使第一金属层50的正面在厚度方向上的位置与介电层54的下表面在厚度方向上的位置完全匹配。例如,所述位置可包括位置由于制造变化等而移位的范围。
将参照图17至图19描述制造电路基板10c的方法的示例。在根据本示例性实施方式的制造电路基板10c的方法中,第一金属层50和第一电极区域56作为连续的金属层在同一步骤中同时形成。
首先,如图17的(a)所示,将片状金属膜91和介电膜92附接到基材90。例如,使用玻璃环氧树脂基板作为基材90。另外,使用Cu、Au、Al等作为金属膜91的材料而没有特定限制。在本示例性实施方式中,使用Cu。如第一示例性实施方式中所述使用另一方法在基材90上形成金属膜91和介电膜92。
例如,使用诸如聚酰亚胺的树脂薄膜以及市售的可用作埋入电容器专用材料的其它材料作为介电膜92。例如,厚度是约1μm至10μm。另外,按照与第一示例性实施方式相同的方式,可使用STO膜。
接下来,如图17的(b)所示,通过光刻和蚀刻将介电膜92构图为预定形状。作为蚀刻,使用干法蚀刻、湿法蚀刻等而没有特定限制。
接下来,在为了对金属膜91进行构图而涂覆抗蚀剂93之后,如图17的(c)所示,通过光刻和蚀刻形成与作为布线层和掩模残留的金属膜91的区域以外的区域对应的抗蚀剂93。
接下来,如图17的(d)所示,使用掩模使金属膜91经受蚀刻。此后,去除掩模(抗蚀剂93)。
接下来,如图17的(e)所示,通过光刻和蚀刻在金属膜91连接到将要描述的金属膜96的位置形成绝缘层94。
接下来,如图18的(a)所示,在图17的(e)所示的结构的基材90上从背面侧开始形成通路孔VH5之后,在该结构的两侧形成作为种子层的金属膜96。通路孔VH5的形成例如通过激光装置或钻机来执行。例如,使用Cu作为沉积金属膜96的材料。作为示例,通过诸如CVD法或PVD法的干法蚀刻方法来执行金属膜96的沉积。在这种情况下,还在通路孔VH5内部形成作为种子层的金属膜96(未示出)。
接下来,如图18的(b)所示,在其中在后续步骤中不执行电解镀覆的区域(不形成金属膜96a的区域)上,通过光刻和蚀刻将抗蚀剂95构图为预定形状。
接下来,如图18的(c)所示,通过执行电解镀覆来形成金属膜96a。通过此步骤,同样将通路孔VH5埋入,并且形成通孔V5。使用Cu、Au、Al等作为金属膜96a的材料而没有特定限制。在本示例性实施方式中,使用Cu。另外,作为示例,金属膜96a的厚度是约1μm至20μm。此步骤中的金属膜96a、电容器层12的第二金属层52和基板14的焊盘16(参照图2)通过后续步骤形成。
接下来,如图18的(d)所示,去除抗蚀剂95。在这种状态下,金属膜96(种子层)仍残留,并且图18的(d)所示的结构的整个两个表面被Cu覆盖。
接下来,如图19的(a)所示,图18的(d)所示的结构的整个表面经受蚀刻以将金属膜去除至少金属膜96(种子层)的厚度。通过此步骤,电路基板10c的两个表面的布线层,即,电容器层12的第二金属层52和基板14的焊盘16形成。根据金属膜96(种子层)的蚀刻量,作为图20的(b)的结构存在第一电极区域56的正面的位置低于介电层54的底表面(下表面)的位置的情况。
接下来,通过光刻和蚀刻在预定位置(连接到元件的端子的电极区域等的位置)提供开口,并且形成用作抗蚀剂膜(绝缘膜)的阻焊剂97。通过此步骤,根据本示例性实施方式的电路基板10c的制造完成。
接下来,如图19的(b)所示,诸如半导体元件100或电容器元件102的所需元件安装在电路基板10c的正面(电容器层12侧的表面)上,并且凸点18根据需要形成在电路基板10c的背面上(上文未示出)。
如图19的(b)所示,图19的(b)的金属膜91、介电膜92、金属膜96a和基材90中的每一个被设定为图16所示的第一金属层50、介电层54、第二金属层52和基板14。
如上所述,第三和第四示例性实施方式不同于第一和第二示例性实施方式。在第二金属层52与第一电极区域56之间出现台阶(参照图12、图16等)。因此,与第一电极区域56的正面在高于介电层54的位置露出的第一和第二示例性实施方式相比,电容器元件102的端子或者要安装的电路部件的端子在比构成电容器层的第一金属层50更靠近的位置连接。
另外,在第三和第四示例性实施方式中,第一金属层50的一部分构成第一电极区域56,并且第一金属层50和第一电极区域56作为连续的金属层在同一步骤中同时形成。另一方面,在第一和第二示例性实施方式中,在形成第一金属层50之后,在不同的步骤中在第一金属层50上构成第一电极区域56。在第三和第四示例性实施方式中,由于第一金属层50和第一电极区域56在同一步骤中同时形成,所以在第一金属层50与第一电极区域56之间不存在界面。因此,与在不同的步骤中形成第一金属层50和第一电极区域56的构造相比,从第一金属层50到第一电极区域56的阻抗变小。
在图12中,随着第二金属层52的厚度变大,第二金属层52与第一电极区域56之间的台阶变大。另外,在图16中,随着第二金属层52和介电层54的厚度变大,第二金属层52与第一电极区域56之间的台阶变大。这里,凸点106的材料例如由Au构成,并且连接之前凸点的高度例如为约15至50μm。另一方面,即使当第二金属层52的厚度为约1至2μm时,第二金属层52在机械性能上也足够了。另外,介电层54可通过气相沉积法等形成1μm或更小的厚度。因此,第三和第四示例性实施方式中的台阶可被构成为不相对于凸点106的高度而变大。因此,即使设置在半导体元件100上的多个凸点106具有相同的高度,当安装半导体元件100等时,台阶不会成为大的障碍。换言之,当包括具有相同高度的多个凸点的半导体元件被安装在电路基板上时,执行设计以具有使得连接上不存在障碍的台阶的尺寸(层的厚度)与凸点的高度之间的关系。
在上述第一示例性实施方式中,如图3所示,描述了形成在第一金属层50上的第一电极区域56的上表面的位置与第二金属层52的上表面的位置相同的方面作为示例,在上述第三示例性实施方式中,如图12所示,描述了形成在第一金属层50上的第一电极区域56的上表面的位置与介电层54的上表面的位置相同的方面作为示例,在上述第四示例性实施方式中,如图16所示,描述了作为第一金属层50的一部分的第一电极区域56的上表面的位置与介电层54的下表面的位置相同的方面的示例。然而,第一电极区域56在厚度方向上的位置与介电层54在厚度方向上的位置之间的关系不限于此。例如,存在各个示例性实施方式中的第一电极区域56、介电层54和第二电极区域58之间的位置关系由于第一金属层50、第二金属层52和介电层54的制造变化以及设计和制造方面的限制而改变的情况。
也就是说,例如,存在这样的情况,即,图12所示的第一电极区域56的上表面由于各个层的制造变化以及设计和制造方面的限制而如图20的(a)所示定位在介电层54在厚度方向上的范围内(介电层54的上表面与下表面之间)。此外,如图20的(b)所示,存在这样的情况,即,上表面定位在第一金属层50在厚度方向上的范围(低于第一金属层50的上表面且高于基材80的上表面的范围)内。另外,存在这样的情况,即,图16所示的第一电极区域的上表面由于各个层的制造变化而如图20的(b)所示定位在第一金属层50在厚度方向上的范围(低于第一金属层50的上表面且高于基材80的上表面的范围)内。因此,示例性实施方式包括诸如位置的变化。
尽管详细描述了本发明的示例性实施方式,本发明不限于特定示例性实施方式,在不脱离本发明的范围和精神的情况下可进行各种变型和修改。即,例如,特定示例性实施方式中所公开的结构、材料、工艺等可被应用于其它示例性实施方式,只要其中不发生技术冲突即可。作为示例,第二示例性实施方式中的电容器层可在第三和第四示例性实施方式中制造。
另外,示例性实施方式中包括金属层和介电层的电容器层可不形成为使得半导体元件的范围在电路基板中散布,其可仅形成在电路基板的一部分上。作为示例,其可形成为具有比常用布线宽度足够宽的500μm或以上的宽度的布线。另外,在不存在空间的情况下,其可由具有小于500μm的宽度的布线来构成。另外,第一金属层50和第二金属层52中的一方可以是宽度为500μm或以上的平面形状的金属表面,另一方可以是宽度小于500μm的金属表面。
另外,示例性实施方式中的电源电位层和标准电位层可分别分成多个区域。另外,仅电源电位层和标准电位层中的一方可被分成多个区域。
另外,构成电容器层的各个金属层不是必须形成为单个层。例如,由厚度比金属层薄的其它金属形成的功能层可层压在要作为基础的单个金属层的正面或背面上。
另外,在第一示例性实施方式中,第一电极区域56的上表面的位置可能未必是与第二电极区域58的上表面的位置相同的位置。即,第一电极区域56和第二电极区域58二者可定位在比介电层54的上表面的位置高的位置。另外,示例性实施方式中的“上表面”是指在假定电容器层12相对于基板14定位在上面的情况下的上表面。
作为本发明的示例性实施方式的变型例,第二示例性实施方式中所公开的具有提供两侧的电极的相同间距的构造的电路基板10a也可被应用于第一至第四示例性实施方式中所公开的电容器层以外的构造。即,作为第二示例性实施方式中所公开的电路基板10a,可被应用于在内层中包括电容器层而没有正面的电路基板或者代替电容器层而在内层中包括电容器元件的电路基板。
在示例性实施方式中,用于信号的电极的高度位置是任意的。通过使高度与用于电源电位的电极和用于标准电位的电极中的任一方匹配,与高度不同于电极的情况相比,简化了制造工艺。
应该注意,为了易于理解本发明的特征,附图的比例和形状可能被强调,未必与实际基板的比例或形状相同。
本申请基于2016年2月3日提交的日本专利申请(日本专利申请No.2016-019170),其内容通过引用并入本文中。

Claims (25)

1.一种电路基板,该电路基板包括:
基材;以及
电容器层,该电容器层包括:
设置在所述基材上的第一金属层;
设置在所述第一金属层上的介电层;以及
设置在所述介电层上的第二金属层,
所述第一金属层包括第一电极区域,所述第一电极区域设置在所述基材上并且从所述介电层露出,并且用于通过所述电容器层向电路部件供应电流的电容器元件的第一端子连接到所述第一电极区域,
所述第二金属层包括第二电极区域,所述第二金属层在所述第二电极区域中露出,并且所述电容器元件的第二端子连接到所述第二电极区域。
2.根据权利要求1所述的电路基板,
其中,所述第一金属层包括突出部,所述突出部从所述介电层的下表面的高度位置朝着所述第一电极区域突出,并且
在所述第一金属层与所述突出部之间不提供界面。
3.根据权利要求1或2所述的电路基板,
其中,所述第一电极区域在所述介电层的上表面的高度位置或者在比所述介电层的上表面的高度位置低的位置露出。
4.根据权利要求1至3中任一项所述的电路基板,
其中,所述第一电极区域在所述介电层的上表面的高度位置露出。
5.根据权利要求1所述的电路基板,
其中,所述第一电极区域在所述介电层的下表面的高度位置或者在比所述介电层的下表面的高度位置低的位置露出。
6.根据权利要求5所述的电路基板,
其中,所述第一电极区域在所述介电层的下表面的高度位置露出。
7.根据权利要求1至6中任一项所述的电路基板,
其中,所述第二电极区域在比所述介电层的上表面的高度位置高的位置露出。
8.根据权利要求1至7中任一项所述的电路基板,
其中,所述第一金属层包括第三电极区域,所述第三电极区域从所述介电层露出,并且包括在所述电路部件中的电源电位端子和标准电位端子中的一个端子连接到所述第三电极区域,并且
所述第二金属层包括第四电极区域,所述第二金属层在所述第四电极区域中露出,并且所述电源电位端子和所述标准电位端子中的另一个端子连接到所述第四电极区域。
9.根据权利要求8所述的电路基板,
其中,所述电容器元件连接到所述第一电极区域和所述第二电极区域,并且
作为所述电路部件的半导体集成电路连接到所述第三电极区域和所述第四电极区域。
10.根据权利要求8或9所述的电路基板,该电路基板还包括:
用于将所述第一金属层连接到外部电源电位和标准电位中的一方的第一导电部,所述第一导电部从所述第一电极区域附近朝着所述基材的内层侧延伸;
用于将所述第二金属层连接到所述外部电源电位和所述标准电位中的另一方的第二导电部,所述第二导电部从所述第二电极区域附近朝着所述基材的所述内层侧延伸;
用于将所述第一金属层连接到所述外部电源电位和所述标准电位中的一方的第三导电部,所述第三导电部从所述第三电极区域附近朝着所述基材的所述内层侧延伸;以及
用于将所述第二金属层连接到所述外部电源电位和所述标准电位中的另一方的第四导电部,所述第四导电部从所述第四电极区域附近朝着所述基材的所述内层侧延伸。
11.根据权利要求10所述的电路基板,
其中,在从一个表面侧透视所述基材的情况下,所述第一导电部至所述第四导电部当中的至少一个导电部在与对应电极区域交叠的位置连接到所述第一金属层或所述第二金属层。
12.根据权利要求10或11所述的电路基板,
其中,在从一个表面侧透视所述基材的情况下,所述第一导电部至所述第四导电部在与对应电极区域交叠的位置分别连接到所述第一金属层和所述第二金属层。
13.根据权利要求1或2所述的电路基板,
其中,所述第一金属层包括第三电极区域,所述第三电极区域从所述介电层露出,并且包括在所述电路部件中的电源电位端子和标准电位端子中的一个端子连接到所述第三电极区域,
所述第二金属层包括第四电极区域,所述第二金属层在所述第四电极区域中露出,并且所述电源电位端子和所述标准电位端子中的另一个端子连接到所述第四电极区域,
所述第三电极区域在比所述介电层的上表面的高度位置高的位置露出,并且
所述第一金属层和所述第三电极区域通过穿过所述第一金属层和所述介电层并且不具有界面的导电部来彼此连接。
14.根据权利要求8至13中任一项所述的电路基板,
其中,所述基材包括包含所述第三电极区域和所述第四电极区域在内的多个正面侧电极区域以及多个背面侧电极区域,所述多个背面侧电极区域通过所述基材的内部分别电连接到所述多个正面侧电极区域,并且
所述多个正面侧电极区域之间的距离等于所述多个背面侧电极区域之间的距离。
15.根据权利要求8至14中任一项所述的电路基板,
其中,所述基材包括包含所述第三电极区域和所述第四电极区域在内的多个正面侧电极区域以及多个背面侧电极区域,所述多个背面侧电极区域通过所述基材的内部分别电连接到所述多个正面侧电极区域,并且
所述电路部件连接到的所述多个正面侧电极区域中的每一个电极区域以及与每一个电极区域对应的所述多个背面侧电极区域被设置在从一个表面侧透视所述基材的情况下交叠的位置上。
16.一种制造电路基板的方法,所述电路基板包括电容器层,所述电容器层包括第一金属层、设置在所述第一金属层上的介电层以及设置在所述介电层上的第二金属层,其中,所述第一金属层包括第一电极区域,所述第一电极区域设置在所述基材上并从所述介电层露出,并且用于通过所述电容器层向电路部件供应电流的电容器元件的第一端子连接到所述第一电极区域,所述第二金属层包括第二电极区域,所述第二金属层在所述第二电极区域中露出,并且所述电容器元件的第二端子连接到所述第二电极区域,所述方法包括:
在第一基材上形成所述介电层;
在所述介电层上形成所述第一金属层;
将形成在所述第一基材上的所述介电层和所述第一金属层转移到第二基材上,使得所述第一金属层定位为比所述介电层更靠内层侧;以及
在被转移到所述第二基材上的所述介电层上形成所述第二金属层。
17.根据权利要求16所述的制造电路基板的方法,
其中,所述第一基材是金属。
18.根据权利要求16或17所述的制造电路基板的方法,
其中,所述第一基材的耐热温度高于所述第二基材的耐热温度。
19.根据权利要求16至18中任一项所述的制造电路基板的方法,
其中,将所述第一金属层和所述介电层移到所述第二基材上包括在将形成有所述第一金属层和所述介电层的所述第一基材附接到所述第二基材以使得所述第一金属层比所述介电层更靠所述内层侧之后,去除所述第一基材。
20.根据权利要求19所述的制造电路基板的方法,
其中,去除所述第一基材包括利用溶液来去除所述第一基材。
21.根据权利要求16至20中任一项所述的制造电路基板的方法,
其中,在形成在所述第一基材上的所述介电层和所述第一金属层被转移到所述第二基材上的时间点,所述第二基材的正面具有柔性,
形成所述第一金属层包括对所述第一金属层进行构图,并且
在将形成在所述第一基材上的所述介电层和所述第一金属层移到所述第二基材上的过程中,经构图的第一金属层的至少一部分被埋在所述第二基材的正面上。
22.根据权利要求16至21中任一项所述的制造电路基板的方法,
其中,形成所述介电层包括对所述介电层进行构图,并且
形成所述第一金属层包括在所述介电层上并且在不存在所述介电层的所述第一基材上形成所述第一金属层。
23.根据权利要求22所述的制造电路基板的方法,
其中,形成所述第二金属层包括:
通过形成所述第二金属层以覆盖所述介电层和所述第一金属层来连接所述第二金属层和所述第一金属层;以及
将所述第二金属层分离为用作所述第一电极区域的金属层和用作所述第二电极区域的金属层。
24.根据权利要求16至22中任一项所述的制造电路基板的方法,
其中,所述第一金属层和所述介电层被形成在所述第二基材上,使得在所述介电层和所述第一金属层被转移到所述第二基材上的状态下,所述第一金属层的区域的至少一部分从所述介电层露出,并且
所述第二金属层被形成在所述介电层上,使得所述第一金属层的所述区域的所述部分从所述介电层露出。
25.根据权利要求16至24中任一项所述的制造电路基板的方法,
其中,所述第一基材是铝。
CN201780004058.5A 2016-02-03 2017-01-24 电路基板以及制造电路基板的方法 Active CN108293304B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016019170A JP6669513B2 (ja) 2016-02-03 2016-02-03 回路基板および回路基板の製造方法
JP2016-019170 2016-02-03
PCT/JP2017/002396 WO2017135111A1 (ja) 2016-02-03 2017-01-24 回路基板および回路基板の製造方法

Publications (2)

Publication Number Publication Date
CN108293304A true CN108293304A (zh) 2018-07-17
CN108293304B CN108293304B (zh) 2021-01-01

Family

ID=59387668

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780004058.5A Active CN108293304B (zh) 2016-02-03 2017-01-24 电路基板以及制造电路基板的方法

Country Status (5)

Country Link
US (2) US10020277B2 (zh)
JP (1) JP6669513B2 (zh)
CN (1) CN108293304B (zh)
TW (1) TWI621211B (zh)
WO (1) WO2017135111A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110796949A (zh) * 2019-11-08 2020-02-14 京东方科技集团股份有限公司 一种显示基板、其制作方法及母板、显示面板、显示装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442387B1 (ko) * 2017-10-20 2022-09-14 삼성전기주식회사 인쇄회로기판
JP7206589B2 (ja) 2017-12-22 2023-01-18 凸版印刷株式会社 キャパシタ内蔵ガラス回路基板の製造方法
US11071213B2 (en) * 2019-07-24 2021-07-20 The Boeing Company Methods of manufacturing a high impedance surface (HIS) enhanced by discrete passives
US11309246B2 (en) 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216282A (ja) * 1999-01-22 2000-08-04 Sharp Corp エリアアレイ電極型デバイス、それを実装する配線基板構造、及び回路基板実装体、並びにその実装方法
JP2000323845A (ja) * 1999-05-14 2000-11-24 Sony Corp 電子回路実装用基板の製造方法
JP2007116177A (ja) * 2005-10-21 2007-05-10 E I Du Pont De Nemours & Co 電力コアデバイスおよびその製造方法
JP2008258312A (ja) * 2007-04-03 2008-10-23 Hitachi Ltd 半導体装置及びその配線部品
JP2009200470A (ja) * 2007-12-03 2009-09-03 E I Du Pont De Nemours & Co 中間周波数デカップリングの改良された方法
JP2012199533A (ja) * 2011-03-04 2012-10-18 Fuji Xerox Co Ltd パッケージ基板及び半導体パッケージ
JP2014135502A (ja) * 2011-03-28 2014-07-24 Murata Mfg Co Ltd 回路基板の製造方法及び回路基板
CN110572926A (zh) * 2018-06-06 2019-12-13 奥特斯奥地利科技与系统技术有限公司 部件承载件中的rf功能和电磁辐射屏蔽

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
JPH0677628A (ja) * 1992-08-26 1994-03-18 Mitsubishi Electric Corp プリント配線板およびその製造方法
JP3036629B2 (ja) 1996-10-07 2000-04-24 富士ゼロックス株式会社 プリント配線基板装置
JP2005310814A (ja) 2004-04-16 2005-11-04 Alps Electric Co Ltd キャパシタ内蔵基板
US7701052B2 (en) 2005-10-21 2010-04-20 E. I. Du Pont De Nemours And Company Power core devices
FR2906140B1 (fr) * 2006-09-22 2008-12-05 Philippe Perovitch Forme galenique pour l'administration par voie trans-muqueuse de principes actifs
JP2008172182A (ja) * 2006-12-14 2008-07-24 Hitachi Chem Co Ltd 薄膜コンデンサ搭載基板、および該基板の製造方法と該基板を用いてなる半導体装置
TW200836607A (en) * 2007-02-26 2008-09-01 Unimicron Technology Corp Circuit board with embedded capacitor
US20100224960A1 (en) * 2009-03-04 2010-09-09 Kevin John Fischer Embedded capacitor device and methods of fabrication
US8829648B2 (en) 2012-03-05 2014-09-09 Fuji Xerox Co., Ltd. Package substrate and semiconductor package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216282A (ja) * 1999-01-22 2000-08-04 Sharp Corp エリアアレイ電極型デバイス、それを実装する配線基板構造、及び回路基板実装体、並びにその実装方法
JP2000323845A (ja) * 1999-05-14 2000-11-24 Sony Corp 電子回路実装用基板の製造方法
JP2007116177A (ja) * 2005-10-21 2007-05-10 E I Du Pont De Nemours & Co 電力コアデバイスおよびその製造方法
JP2008258312A (ja) * 2007-04-03 2008-10-23 Hitachi Ltd 半導体装置及びその配線部品
JP2009200470A (ja) * 2007-12-03 2009-09-03 E I Du Pont De Nemours & Co 中間周波数デカップリングの改良された方法
JP2012199533A (ja) * 2011-03-04 2012-10-18 Fuji Xerox Co Ltd パッケージ基板及び半導体パッケージ
JP2014135502A (ja) * 2011-03-28 2014-07-24 Murata Mfg Co Ltd 回路基板の製造方法及び回路基板
CN110572926A (zh) * 2018-06-06 2019-12-13 奥特斯奥地利科技与系统技术有限公司 部件承载件中的rf功能和电磁辐射屏蔽

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110796949A (zh) * 2019-11-08 2020-02-14 京东方科技集团股份有限公司 一种显示基板、其制作方法及母板、显示面板、显示装置
CN110796949B (zh) * 2019-11-08 2021-11-30 京东方科技集团股份有限公司 一种显示基板、其制作方法及母板、显示面板、显示装置

Also Published As

Publication number Publication date
US10340243B2 (en) 2019-07-02
CN108293304B (zh) 2021-01-01
TWI621211B (zh) 2018-04-11
US20170221848A1 (en) 2017-08-03
JP6669513B2 (ja) 2020-03-18
TW201733010A (zh) 2017-09-16
JP2017139326A (ja) 2017-08-10
US20180294240A1 (en) 2018-10-11
US10020277B2 (en) 2018-07-10
WO2017135111A1 (ja) 2017-08-10

Similar Documents

Publication Publication Date Title
CN108293304A (zh) 电路基板以及制造电路基板的方法
US6747216B2 (en) Power-ground plane partitioning and via connection to utilize channel/trenches for power delivery
JP3980658B2 (ja) 薄膜コンデンサの形成方法、薄膜コンデンサの製造方法、薄膜バイパスコンデンサの製造方法および薄膜コンデンサ
CN105957692A (zh) 线圈电子组件和制造该线圈电子组件的方法
TWI522026B (zh) 具有電子元件內嵌於其中的基板及其製造方法
JP2017539084A (ja) 基板及び製造方法
US20120307466A1 (en) Component-embedded substrate
TW201517710A (zh) 電路板及電路板製作方法
JP2006519475A (ja) ケーシングのないモジュール上に直接に形成された自立コンタクト構造体
US7506435B2 (en) Manufacturing method of a multi-layer circuit board with an embedded passive component
US9837209B2 (en) Capacitor structure for wideband resonance suppression in power delivery networks
WO2011118307A1 (ja) コンデンサ内蔵基板の製造方法、及び該製造方法に使用可能な素子シートの製造方法
CN105990307B (zh) 封装基板及包含该封装基板的封装结构及其制作方法
CN108550531B (zh) 封装基板的制造方法
JP2016157924A (ja) 回路基板および回路基板組立体
JP4296628B2 (ja) フレキシブルプリント配線板の製造方法
KR100653247B1 (ko) 내장된 전기소자를 구비한 인쇄회로기판 및 그 제작방법
CN108682630B (zh) 封装基板的制造方法
KR101055502B1 (ko) 금속회로기판 및 그 제조방법
RU2629714C2 (ru) Многослойная комбинированная плата гис и способ ее изготовления
RU2575641C2 (ru) Способ изготовления радиоэлектронных узлов
CN109791840A (zh) 电子部件
JP2020013925A (ja) 回路基板及び半導体モジュール
KR20160141084A (ko) 내장형 캐패시터를 구비하는 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: Fuji film business innovation Co.,Ltd.

Patentee after: NODA SCREEN Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Fuji Xerox Co.,Ltd.

Patentee before: NODA SCREEN Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20211215

Address after: Tokyo, Japan

Patentee after: Fuji film business innovation Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Fuji film business innovation Co.,Ltd.

Patentee before: Noda shiklin Co., Ltd