KR20160141084A - 내장형 캐패시터를 구비하는 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법에 제공된다. 상기 임베디드 인쇄회로기판의 제조 방법에 있어서, 절연층을 포함하는 캐리어 기판을 제공한다. 상기 캐리어 기판 상에 인접하게 배치되고 서로 절연되는 제1 및 제2 금속 전극 패턴을 형성한다. 상기 캐리어 기판 상에서 상기 제1 및 제2 금속 전극 패턴을 덮는 유전 물질층을 적층한다. 상기 캐리어 기판과 상기 제1 및 제2 금속 전극 패턴을 분리하여, 상기 제1 및 제2 금속 전극 패턴 및 상기 유전 물질층을 구비하는 캐패시터 구조물을 형성한다. 상기 캐패시터 구조물의 양쪽 표면에 층간 절연층을 적층한다. 상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아을 형성한다. 상기 층간 절연층 상에서 상기 제1 및 제2 비아과 각각 연결되는 회로 패턴층을 형성한다.

Description

내장형 캐패시터를 구비하는 인쇄회로기판 및 그 제조방법{PCB with embedded capacitor and method of manufacturing the same}
본 발명은 인쇄회로기판(PCB)에 관한 것으로, 보다 상세하게는, 내장형 캐패시터를 구비하는 인쇄회로기판 및 그 제조방법에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 디지털 네트워크의 고도화에 의해, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 정보 단말 기기가 고성능 및 고기능화되고 있으며, 다양한 기능이 하나의 기기에 융합되어 복합화되고 있다.
이와 같이, 전자 기기가 소형화되고 고기능화됨에 따라 인쇄회로기판에 실장되어야 하는 부품 소자 수가 크게 증가하고 있으나, 이에 반해 기판의 면적은 감소되지 않는 추세이다. 오히려, 상술한 소형화의 추세에 따라, 기존의 인쇄회로기판의 두께 및 상기 부품 소자의 두께를 감소할 것을 요청하고 있다.
최근에는, 상술한 요구를 만족시키기 위한 인쇄회로기판의 제조 방법으로서, 소자칩 또는 회로 패턴을 인쇄회로기판에 내장하는 임베디드 인쇄회로기판 기술이 등장하게 되었다. 임베디드 인쇄회로기판 기술은 소자칩 또는 회로 패턴을 인쇄회로기판에 내장함으로써, 전체 부품의 두께를 감소시키는 데 유리할 수 있다.
이러한 임베디드 인쇄회로기판의 제조 기술의 일 예로서, 한국 공개특허 2012-0070075에 개시된 기술이 있다.
본 발명이 해결하고자 하는 과제는 높은 캐패시턴스의 값을 가지는 캐패시터 소자를 내장하는 얇은 두께의 인쇄회로기판을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 높은 캐패시턴스 값을 가지는 캐패시터를 얇은 두께의 인쇄회로기판 내부에 내장하는 임베디드 인쇄회로기판의 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법에 제공된다. 상기 임베디드 인쇄회로기판의 제조 방법에 있어서, 절연층을 포함하는 캐리어 기판을 제공한다. 상기 캐리어 기판 상에 인접하게 배치되고 서로 절연되는 제1 및 제2 금속 전극 패턴을 형성한다. 상기 캐리어 기판 상에서 상기 제1 및 제2 금속 전극 패턴을 덮는 유전 물질층을 적층한다. 상기 캐리어 기판과 상기 제1 및 제2 금속 전극 패턴을 분리하여, 상기 제1 및 제2 금속 전극 패턴 및 상기 유전 물질층을 구비하는 캐패시터 구조물을 형성한다. 상기 캐패시터 구조물의 양쪽 표면에 층간 절연층을 적층한다. 상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아을 형성한다. 상기 층간 절연층 상에서 상기 제1 및 제2 비아과 각각 연결되는 회로 패턴층을 형성한다.
다른 측면에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법에 제공된다. 상기 임베디드 인쇄회로기판의 제조 방법에 있어서, 유전 물질층을 구비하는 예비 구조물을 준비한다. 상기 유전 물질층을 가공하여 상기 인접하게 배치되나 서로 분리된 형태의 제1 및 제2 트렌치 패턴을 형성한다. 상기 트렌치 패턴 내부를 채우는 제1 및 제2 금속 전극 패턴을 형성하여 상기 제1 및 제2 금속 전극 패턴 및 상기 유전 물질층을 구비하는 캐패시터 구조물을 형성한다. 상기 캐패시터 구조물의 양쪽 표면에 층간 절연층을 적층한다. 상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아를 형성한다. 상기 층간 절연층 상에 상기 제1 및 제2 비아와 각각 연결되는 회로 패턴층을 형성한다.
또다른 측면에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판이 제공된다. 상기 임베디드 인쇄회로기판은 서로 인접하여 배치되며 전기적으로 절연되는 트레이스 형태의 제1 및 제2 금속 전극 패턴, 및 상기 제1 및 제2 금속 전극 패턴 사이를 채우는 유전 물질층을 포함하는 적어도 하나의 캐패시터 구조물; 상기 캐패시터 구조물의 상기 유전 물질층 상에 적층되는 층간 절연층; 상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아; 및 상기 층간 절연층 상에서 상기 제1 및 제2 비아와 각각 연결되는 회로 패턴층을 포함한다.
일 실시 예에 따르면, 다양한 형태의 캐패시터 구조물을 캐리어 기판을 이용하는 인쇄회로기판 제조법으로 먼저, 제조할 수 있다. 이후에, 상기 캐패시터 구조물의 양쪽 표면에 도금법에 의해 비아 및 회로패턴층을 이용하여 배선을 적층 형성함으로써, 상기 캐패시터 구조물을 내장하는 인쇄회로기판을 제조할 수 있다.
이로써, 인쇄회로기판에 내장되는 캐패시터 구조물의 면적을 충분히 확보할 수 있어서, 충분히 캐패시턴스를 확보할 수 있다. 또한, 캐패시터 구조물 상에서 층간 절연층 및 회로패턴층의 적층과 같은 인쇄회로기판 제조 과정을 진행하여 캐패시터 구조물을 매몰시킬 수 있다. 이러한, 종래의 임베디드 인쇄회로기판의 제조 방법 시 기판 내에 소자가 배치되는 캐비티를 형성하는 공정을 생략할 수 있는 장점, 및, 임베디드 인쇄회로기판의 두께를 전체적으로 감소시킬 수 있는 장점이 있다.
도 1 내지 도 4는 본 발명의 제1 실시 예에 따르는 임베디드 인쇄회로기판의 캐패시터 구조물을 제조하는 방법을 개략적으로 나타내는 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 의해 제조되는 캐패시터 구조물의 금속 전극 패턴의 형태를 개략적으로 나타내는 평면도이다.
도 6 내지 도 8은 본 발명의 제2 실시 예에 따르는 임베디드 인쇄회로기판의 캐패시터 구조물을 제조하는 방법을 개략적으로 나타내는 단면도이다.
도 9 내지 도 11은 본 발명의 일 실시 예에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 12a 내지 도 12d는 본 발명의 다른 실시 예들에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 사용되는, 기판 또는 칩의 '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 따라서, 기판 또는 칩의 측면을 제외한 두 면 중 어느 한 면을 '상면' 또는 '하면'으로 지칭할 수 있으며, 이에 대응하여 나머지 한 면을 '하면' 또는 '상면'으로 지칭할 수 있다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용되어 질 수 있다.
도 1 내지 도 4는 본 발명의 제1 실시 예에 따르는 임베디드 인쇄회로기판의 캐패시터 구조물을 제조하는 방법을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 절연층(101) 및 도금용 시드 구리층(105)을 포함하는 캐리어 기판(100)을 제공한다. 절연층(101)은, 일 예로서, 에폭시와 같은 수지를 포함할 수 있다. 다른 예로서, 절연층(101)은 프리프레그층일 수 있다.
도 2를 참조하면, 캐리어 기판(100) 상에 인접하게 배치되고 서로 절연되는 제1 및 제2 금속 전극 패턴(110a, 110b)을 형성한다. 제1 및 제2 금속 전극 패턴(110a, 110b)은 도 5a 내지 도 5c에 도시되는 바와 같이, 서로 엇갈리도록 배치되는 트레이스 패턴의 형태로 형성될 수 있다. 제1 및 제2 금속 전극 패턴(110a, 110b)는 후술하는 캐패시터 구조물의 제1 및 제2 전극으로 기능할 수 있다.
일 실시 예에서, 제1 및 제2 금속 전극 패턴(110a, 110b)을 형성하는 방법은, 도금용 시드 구리층(105)을 이용하는 어디티브법(additive process)에 의해 구리 도금 패턴을 형성하는 과정으로 진행될 수 있다. 일 예로서, 상기 어디티브법은 SAP(semi-additive process)를 포함할 수 있다.
다른 실시 예에서, 제1 및 제2 금속 전극 패턴(110a, 110b)을 형성하는 방법은, 먼저, 도금용 시드 구리층(105) 상에 구리 도금층을 형성하고, 상기 구리 도금층을 서브트랙티브법(subtractive process)에 의해 패터닝하는 과정으로 진행될 수 있다. 상기 서브트랙티브법은, 식각액으로 상기 구리 도금층을 선택적으로 식각하는 과정을 포함한다.
몇몇 다른 실시예들에 있어서, 상기 서브트랙티브법을 이용하여 제1 및 제2 금속 전극 패턴(110a, 110b)을 형성할 때에, 캐리어 기판(100)의 절연층(101) 상에 도금용 시드 구리층(105)이 생략될 수도 있다. 즉, 절연층(101) 상에서 도금법에 의해 구리 도금층을 바로 형성할 수도 있다.
도 3을 참조하면, 캐리어 기판(100) 상에서 제1 및 제2 금속 전극 패턴(110a, 110b)를 덮는 유전 물질층(120)을 적층한다. 구체적으로, 본 공정은 다음과 같은 다양한 방법으로 진행될 수 있다.
일 실시 예에 있어서, 먼저, 소정의 유전율을 구비하는 필름 형태의 유전층 시트를 준비한다. 이어서, 상기 유전층 시트가 상기 금속 전극 패턴을 함몰시키도록, 상기 유전층 시트를 상기 금속 전극 패턴에 접합시킨다. 이로써, 유전 물질층(120)을 적층할 수 있다.
다른 실시 예에서, 소정의 유전율을 구비하고 유동성을 가지는 유전 물질을 상기 캐리어 기판 상에 도포한다. 이어서, 상기 도포된 유전 물질을 건조시킨다. 이때, 유전 물질은 일 예로서, 액상 또는 페이스트 형태로 도포될 수 있다. 이로써, 유전 물질층(120)을 적층할 수 있다.
상술한 실시예들을 따라 유전 물질층(120)을 적층한 후에는, 추가적으로, 적층된 유전 물질층(120)의 표면을 평탄화하는 공정이 진행될 수도 있다. 상기 평탄화 공정은 화학적 식각 방법, 물리화학적 폴리싱 방법, 그라인딩 방법 등이 적용될 수 있다.
도 4를 참조하면, 캐리어 기판(100)과 제1 및 제2 금속 전극 패턴(110a, 110b)을 서로 분리하여, 제1 및 제2 금속 전극 패턴(110a, 110b) 및 유전 물질층(120)을 구비하는 캐패시터 구조물(10)을 형성한다.
캐리어 기판(100)과 제1 및 제2 금속 전극 패턴(110a, 110b)을 서로 분리하는 공정은, 캐리어 기판(100)의 절연층(101)과 도금용 시드 구리층(105) 사이의 경계면을 서로 분리시켜 도금용 시드 구리층(105) 상에 제1 및 제2 금속 전극 패턴(110a, 110b) 및 유전 물질층(120)이 적층된 중간 구조물을 먼저 형성하고, 이어서, 상기 중간 구조물의 도금용 시드 구리층(105)을 제거하는 과정으로 진행될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 의해 제조되는 캐패시터 구조물의 금속 전극 패턴의 형태를 개략적으로 나타내는 평면도이다. 도 5a 내지 도 5c를 참조하면, 금속 전극 패턴은 서로 인접하여 배치되되, 전기적으로 절연되도록 물리적으로 분리된 한 쌍의 제1 금속 전극 패턴(110a) 및 제2 금속 전극 패턴(110b)을 포함한다. 제1 금속 전극 패턴(110a) 및 제2 금속 전극 패턴(110b)은 일 예로서, 도 5a에 도시되는 금속 패턴층이 서로 엇갈려 배치되는 사다리 형태, 도 5b 및 도 5c에 도시되는 금속 패턴층이 서로 엇갈려 배치되는 나선형 형태를 가질 수 있다.
도 6 내지 도 8은 본 발명의 제2 실시 예에 따르는 임베디드 인쇄회로기판의 캐패시터 구조물을 제조하는 방법을 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 유전 물질층(620)을 구비하는 예비 구조물을 준비한다. 상기 예비 구조물은, 유전 물질층(620)으로 이루어지는 소정 두께의 시트 형태를 가질 수 있다.
도 7을 참조하면, 유전 물질층(620)을 가공하여 서로 인접하게 배치되나 서로 분리된 형태의 제1 및 제2 트렌치 패턴(310a, 310b)을 형성한다. 상기 제1 및 제2 트렌치 패턴(310a, 310b)은 도 5a 내지 도 5c에서, 제1 및 제2 금속 전극 패턴(110a, 110b)이 형성될 영역에 각각 형성될 수 있다. 따라서, 상기 제1 및 제2 트렌치 패턴(310a, 310b)은 트레이스 패턴의 형태로 형성될 수 있으나, 물리적으로 서로 분리될 수 있다.
이때, 유전 물질층(620)을 가공하는 방법은, 일 예로서, 기계적 드릴링, 레이저 드릴링, 화학적 식각 및 플라즈마 식각 중에서 선택되는 적어도 하나의 방법을 적용하여 진행될 수 있다.
도 8을 참조하면, 제1 및 제2 트렌치 패턴(310a, 310b)의 내부를 채우는 제1 및 제2 금속 전극 패턴(110a, 110b)을 형성한다. 제1 및 제2 금속 전극 패턴(110a, 110b)을 형성하는 단계는 일 예로서, 도금법, 인쇄법 및 화학기상증착법 중에서 선택되는 적어도 하나의 방법을 적용하여 진행될 수 있다. 이로써, 제1 및 제2 금속 전극 패턴(110a, 110b) 및 유전 물질층(120)을 구비하는 캐패시터 구조물(10)을 형성할 수 있다.
도 9 내지 도 11은 본 발명의 일 실시 예에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 9를 참조하면, 도 1 내지 도 4와 관련하여 상술한 제1 실시 예 및 도 6 내지 도 8과 관련하여 상술한 제2 실시 예에 따라 제조된 캐패시터 구조물(10)을 준비한다. 이어서, 캐패시터 구조물(10)의 양쪽 표면에 층간 절연층(910)을 적층한다. 또한, 층간 절연층(910) 상에 도금용 시드 구리층(920)을 적층한다.
도 10을 참조하면, 층간 절연층(910) 내에서 제1 및 제2 금속 전극 패턴(110a, 110b)과 각각 전기적으로 연결되는 제1 및 제2 비아(931a, 931b)를 형성한다. 이어서, 층간 절연층(910) 상에서 제1 및 제2 비아와 각각 연결되는 제1 및 제2 회로 패턴층(932a, 932b)를 형성한다.
제1 및 제2 비아(931a, 931b), 제1 및 제2 회로 패턴층(932a, 932b)을 형성하는 단계는, 층간 절연층(910)을 패터닝하여 비아홀을 형성하는 과정, 도금법을 이용하여 상기 비아홀을 채우는 구리 도금층(931a, 931b) 및 층간 절연층(910) 상에 배치되는 구리 도금 패턴(932, 932a, 932b)를 형성하는 과정으로 진행될 수 있다. 구리 도금 패턴 중 일부분(932a, 932b)는 제1 및 제2 비아(931a, 931b)와 연결될 수 있다. 나머지 부분(932)는 층간 절연층(930) 상에서 회로 배선을 구성할 수 있다.
한편, 구리 도금층(931a, 931b) 및 구리 도금 패턴(932, 932a, 932b)을 형성하는 과정은 일 예로서, 공지의 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 법을 적용하여 진행할 수 있다.
도 11을 참조하면, 제1 및 제2 회로 패턴층(932a, 932b)를 선택적으로 노출시키는 솔더 레지스트층(940)을 층간 절연층(910) 상에 형성한다. 솔더 레지스트층(940)에 의해 노출되는 제1 및 제2 회로 패턴층(932a, 932b)의 부분은 외부 장치와 연결되는 접속 패드로서 기능할 수 있다.
상술한 공정을 거쳐서, 본 발명의 일 실시 예에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판을 제조할 수 있다.
본 발명의 일 실시 예에 따르면, 다양한 형태의 캐패시터 구조물을 캐리어 기판을 이용하는 인쇄회로기판 제조법으로 먼저, 제조할 수 있다. 이후에, 상기 캐패시터 구조물의 양쪽 표면에 도금법에 의해 비아 및 회로패턴층을 이용하여 배선을 적층 형성함으로써, 상기 캐패시터 구조물을 내장하는 인쇄회로기판을 제조할 수 있다.
이로써, 인쇄회로기판에 내장되는 캐패시터 구조물의 면적을 충분히 확보할 수 있어서, 충분히 캐패시턴스를 확보할 수 있다. 또한, 캐패시터 구조물 상에서 층간 절연층 및 회로패턴층의 적층과 같은 인쇄회로기판 제조 과정을 진행하여 캐패시터 구조물을 매몰시킬 수 있다. 이러한, 종래의 임베디드 인쇄회로기판의 제조 방법 시 기판 내에 소자가 배치되는 캐비티를 형성하는 공정을 생략할 수 있는 장점, 및, 임베디드 인쇄회로기판의 두께를 전체적으로 감소시킬 수 있는 장점이 있다.
한편, 본 발명의 실시 예에 따르는 제조 방법으로 제조되는 임베디드 인쇄회로기판은 도 11에 개시되는 바와 같이, 적어도 하나의 캐패시터 구조물(10)을 포함할 수 있다. 캐패시터 구조물(10)은 서로 인접하여 배치되며 전기적으로 절연되는 트레이스 형태의 제1 및 제2 금속 전극 패턴(110a, 110b), 및 제1 및 제2 금속 전극 패턴(110a, 110b) 사이를 채우는 유전 물질층(120)을 포함한다. 이때, 제1 및 제2 금속 전극 패턴(110a, 110b)은 동일 평면 상에 배치될 수 있다.
또한, 상기 임베디드 인쇄회로기판은 캐패시터 구조물(10)의 유전 물질층(120) 상에 적층되는 층간 절연층(910), 층간 절연층(910) 내에서 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아(931a, 931b), 층간 절연층(910) 상에서 제1 및 제2 비아(931a, 931b)와 각각 연결되는 제1 및 제2 회로 패턴층(932a, 932b)을 포함한다.
도 12a 내지 도 12d는 본 발명의 다른 실시 예들에 따르는 내장형 캐패시터를 구비하는 임베디드 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 12a의 실시예는 도 11에 개시된 실시예의 임베디드 인쇄회로기판과 대비하여, 캐패시터 구조물(10)에서, 트레이스 형태의 제1 및 제2 금속 전극 패턴의 쌍이 복층으로 배치되는 구성상 차별점을 구비할 수 있다. 이때, 복층의 제1 및 제2 금속 전극 패턴의 쌍은 유전 물질층(120)에 의해 절연될 수 있다.
한편, 제1 금속 전극 패턴(110a) 및 제2 금속 전극 패턴(110b)가 구성하는 제1 캐패시터 소자와, 또다른 제1 금속 전극 패턴(111a) 및 제2 금속 전극 패턴(111b)가 구성하는 제2 캐패시터 소자가 제1 및 제2 연결 비아(112a, 112b)에 의해 병렬 연결된다. 이를 통해, 내장형 캐패시터의 캐패시턴스가 향상될 수 있다.
도 12b의 실시예는, 도 11에 개시된 실시예의 임베디드 인쇄회로기판과 대비하여, 유전 물질층(120) 상에 배치되는 제1 및 제2 내부 전극 패턴(1210a. 1210b)을 더 포함한다는 구성상 차별점을 구비할 수 있다.
제1 및 제2 내부 전극 패턴(1210a, 1210b)은 유전 물질층(120) 상에서 층간 절연층(910)에 의해 매몰되도록 배치될 수 있다. 또한, 제1 내부 전극 패턴(1210a)은 제1 비아(931a) 및 제1 금속 전극 패턴(110a)과 서로 전기적으로 연결될 수 있다. 이때, 제1 연결비아(1211a)는 제1 금속 전극 패턴(110a)과 제1 내부 전극 패턴(1210a)을 전기적으로 연결할 수 있다. 한편, 제2 내부 전극 패턴(1210b)은 제2 비아(931b) 및 제2 금속 전극 패턴(110b)을 서로 전기적으로 연결될 수 있다. 이때, 제2 연결비아(1211b)는 제2 금속 전극 패턴(11b)와 제2 내부 전극 패턴(1210b)을 전기적으로 연결시킬 수 있다.
제1 및 제2 내부 전극 패턴(1210a, 1210b)는 전류가 흐르는 회로 배선들 내부의 전기적 저항을 감소시키는 효과가 있다.
도 12c의 실시예는, 도 11에 개시된 실시예의 임베디드 인쇄회로기판과 대비하여, 제1 및 제2 전극 패턴(110a, 110b)이 서로 다른 평면 상에서 지그재그 형태로 배치되는 구성상 특징이 있다.
도 12d의 실시예는, 도 11에 개시된 실시예의 임베디드 인쇄회로기판과 대비하여, 유전 물질층(210)이 서로 다른 복수의 유전체층(212, 214)의 적층 구조이며, 서로 다른 복수의 유전층(212, 214)은 제1 및 제2 전극 패턴(110a, 110b)의 서로 다른 부분을 높이 방향으로 커버하도록 배치된다는 구성상 특징이 있다.
본 실시예에서는, 서로 다른 캐패시턴스를 구비하는 2개의 캐패시터가 병렬 연결되는 구성을 구비할 수 있다. 이에 따라, 캐패시터 구조물의 캐패시턴스를 증가시킬 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 캐리어 기판, 101: 절연층, 105: 도금용 시드 구리층,
110a: 제1 금속 전극 패턴, 110b: 제2 금속 전극 패턴,
120 620: 유전 물질층, 10: 캐패시터 구조물,
210: 유전 물질층, 212. 214: 복수의 유전체층,
310a: 제1 트렌치 패턴, 310b: 제2 트렌치 패턴,
910: 층간 절연층, 920: 도금용 시드 구리층,
931a: 제1 비아, 931b: 제2 비아,
932, 932a, 932b: 회로 패턴층,
940: 솔더 레지스트층,
1210a: 제1 내부 전극 패턴, 1210b: 제2 내부 전극 패턴,
1211a: 제1 연결비아, 1211b: 제2 연결비아.

Claims (20)

  1. (a) 절연층을 포함하는 캐리어 기판을 제공하는 단계;
    (b) 상기 캐리어 기판 상에 인접하게 배치되고 서로 절연되는 제1 및 제2 금속 전극 패턴을 형성하는 단계;
    (c) 상기 캐리어 기판 상에서 상기 제1 및 제2 금속 전극 패턴을 덮는 유전 물질층을 적층하는 단계;
    (d) 상기 캐리어 기판과 상기 제1 및 제2 금속 전극 패턴을 분리하여, 상기 제1 및 제2 금속 전극 패턴 및 상기 유전 물질층을 구비하는 캐패시터 구조물을 형성하는 단계;
    (e) 상기 캐패시터 구조물의 양쪽 표면에 층간 절연층을 적층하는 단계;
    (f) 상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아을 형성하는 단계;
    (g) 상기 층간 절연층 상에서 상기 제1 및 제2 비아과 각각 연결되는 회로 패턴층을 형성하는 단계를 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 금속 전극 패턴은 상기 캐패시터 구조물의 제1 및 제2 전극으로 기능하며,
    상기 제1 및 제2 금속 전극 패턴은 트레이스 패턴의 형태로 형성되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  3. 제1 항에 있어서,
    (a) 단계에서,
    상기 캐리어 기판은 상기 절연층 상에 적층된 도금용 시드 구리층을 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  4. 제3 항에 있어서,
    (b) 단계는
    상기 도금용 시드 구리층을 이용하는 어디티브(additive)법에 의해 구리 도금 패턴을 형성하는 단계를 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  5. 제1 항에 있어서,
    (b) 단계는
    (b1) 상기 절연층 상에 구리 도금층을 형성하는 단계; 및
    (b2) 상기 구리 도금층을 서브트랙티브(subtractive)법에 의해 패터닝하는 단계를 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  6. 제1 항에 있어서,
    (c) 단계는
    필름 형태의 유전층 시트를 준비하는 단계; 및
    상기 유전층 시트가 상기 금속 전극 패턴을 함몰시키도록, 상기 유전층 시트를 상기 금속 전극 패턴에 접합시키는 단계를 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  7. 제1 항에 있어서,
    (c) 단계는
    유동성을 가지는 유전 물질을 상기 캐리어 기판 상에 도포하는 단계; 및
    상기 유전 물질을 건조시키는 단계를 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  8. 제1 항에 있어서,
    (h) 상기 제1 및 제2 회로 패턴층을 선택적으로 노출시키는 솔더 레지스트층을 형성하는 단계를 더 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  9. (a) 유전 물질층을 구비하는 예비 구조물을 준비하는 단계;
    (b) 상기 유전 물질층을 가공하여 상기 인접하게 배치되나 서로 분리된 형태의 제1 및 제2 트렌치 패턴을 형성하는 단계;
    (c) 상기 트렌치 패턴 내부를 채우는 제1 및 제2 금속 전극 패턴을 형성하여 상기 제1 및 제2 금속 전극 패턴 및 상기 유전 물질층을 구비하는 캐패시터 구조물을 형성하는 단계;
    (d) 상기 캐패시터 구조물의 양쪽 표면에 층간 절연층을 적층하는 단계;
    (e) 상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아를 형성하는 단계;
    (f) 상기 층간 절연층 상에 상기 제1 및 제2 비아와 각각 연결되는 회로 패턴층을 형성하는 단계를 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 및 제2 금속 전극 패턴은 상기 캐패시터 구조물의 제1 및 제2 전극으로 기능하며,
    상기 제1 및 제2 금속 전극 패턴은 트레이스 패턴의 형태로 형성되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  11. 제9 항에 있어서,
    (b) 단계의 상기 유전 물질층의 가공 방법은 기계적 드릴링, 레이저 드릴링, 화학적 식각, 및 플라즈마 식각 중에서 선택되는 적어도 하나의 방법을 적용하여 진행되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  12. 제9 항에 있어서,
    (c) 단계는
    도금법, 인쇄법 및 화학기상증착법 중에서 선택되는 적어도 하나의 방법을 적용하여 진행되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  13. 제1 항에 있어서,
    (g) 상기 회로 패턴층을 선택적으로 노출시키는 솔더 레지스트층을 형성하는 단계를 더 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판의 제조 방법.
  14. 서로 인접하여 배치되며 전기적으로 절연되는 트레이스 형태의 제1 및 제2 금속 전극 패턴, 및 상기 제1 및 제2 금속 전극 패턴 사이를 채우는 유전 물질층을 포함하는 적어도 하나의 캐패시터 구조물;
    상기 캐패시터 구조물의 상기 유전 물질층 상에 적층되는 층간 절연층;
    상기 층간 절연층 내에서 상기 제1 및 제2 금속 전극 패턴과 각각 전기적으로 연결되는 제1 및 제2 비아; 및
    상기 층간 절연층 상에서 상기 제1 및 제2 비아와 각각 연결되는 회로 패턴층을 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
  15. 제14 항에 있어서,
    상기 회로 패턴층을 선택적으로 노출시키는 솔더 레지스트 패턴을 더 포함하고,
    상기 솔더 레지스트 패턴에 의해 노출되는 상기 회로 패턴층의 부분은 외부 장치와 연결되는 접속 패드로 기능하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
  16. 제14 항에 있어서,
    상기 제1 및 제2 전극 패턴은 동일 평면 상에 배치되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
  17. 제14 항에 있어서,
    상기 캐패시터 구조물은, 상기 트레이스 형태의 제1 및 제2 금속 전극 패턴의 쌍이 복층으로 배치되고,
    상기 복층의 제1 및 제2 금속 전극 패턴의 쌍은 상기 유전 물질층에 의해 절연되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
  18. 제14 항에 있어서,
    상기 유전 물질층 상에서 상기 층간 절연층에 의해 매몰되도록 배치되고,
    상기 제1 금속 전극 패턴 및 상기 제1 비아와 서로 전기적으로 연결되거나, 상기 제2 금속 전극 패턴 및 상기 제2 비아와 서로 전기적으로 연결되는 내부 전극 패턴을 더 포함하는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
  19. 제14 항에 있어서,
    상기 제1 및 제2 전극 패턴은 서로 다른 평면 상에서 지그 재그 형태로 배치되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
  20. 제14 항에 있어서,
    상기 유전 물질층은 서로 다른 복수의 유전체층의 적층 구조이며,
    서로 다른 복수의 유전층은 상기 제1 및 제2 전극 패턴의 서로 다른 부분을 높이 방향으로 커버하도록 배치되는
    내장형 캐패시터를 구비하는 임베디드 인쇄회로기판.
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* Cited by examiner, † Cited by third party
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JP2010027976A (ja) * 2008-07-23 2010-02-04 Shinko Electric Ind Co Ltd 積層コンデンサ及びそれを内蔵した半導体パッケージ並びにそれらの製造方法
US20120223047A1 (en) * 2005-01-10 2012-09-06 Endicott Interconnect Technologies, Inc. Method of forming multilayer capacitors in a printed circuit substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120223047A1 (en) * 2005-01-10 2012-09-06 Endicott Interconnect Technologies, Inc. Method of forming multilayer capacitors in a printed circuit substrate
JP2010027976A (ja) * 2008-07-23 2010-02-04 Shinko Electric Ind Co Ltd 積層コンデンサ及びそれを内蔵した半導体パッケージ並びにそれらの製造方法

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