KR101983266B1 - 인쇄회로기판 및 그 제조 방법 - Google Patents

인쇄회로기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101983266B1
KR101983266B1 KR1020170084634A KR20170084634A KR101983266B1 KR 101983266 B1 KR101983266 B1 KR 101983266B1 KR 1020170084634 A KR1020170084634 A KR 1020170084634A KR 20170084634 A KR20170084634 A KR 20170084634A KR 101983266 B1 KR101983266 B1 KR 101983266B1
Authority
KR
South Korea
Prior art keywords
layer
circuit pattern
pattern layer
insulating layer
circuit board
Prior art date
Application number
KR1020170084634A
Other languages
English (en)
Other versions
KR20190004853A (ko
Inventor
최종규
염인호
강병필
Original Assignee
(주)심텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)심텍 filed Critical (주)심텍
Priority to KR1020170084634A priority Critical patent/KR101983266B1/ko
Publication of KR20190004853A publication Critical patent/KR20190004853A/ko
Application granted granted Critical
Publication of KR101983266B1 publication Critical patent/KR101983266B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide

Abstract

일 실시 예에 있어서, 인쇄회로기판의 제조 방법은 베이스 절연층, 및 상기 베이스 절연층 상에 배치되는 베이스 구리층을 포함하는 캐리어 기판을 준비하는 단계, 상기 베이스 구리층 상에 제1 회로 패턴층을 형성하는 단계, 상기 베이스 구리층 상에서 상기 제1 회로 패턴층을 함몰시키는 절연층을 형성하는 단계, 상기 베이스 절연층과 상기 베이스 구리층을 서로 분리시켜 상기 베이스 구리층을 노출시키되, 상기 베이스 구리층 상에 상기 제1 회로 패턴층 및 상기 절연층이 적층된 기판 구조물을 형성하는 단계, 상기 노출된 베이스 구리층 상에 제2 회로 패턴층을 형성하되, 상기 제1 및 제2 회로 패턴층은 서로 중첩되지 않도록 형성되는 단계, 및 상기 제1 회로 패턴층을 상기 절연층의 두께 방향으로 리세스하여, 상기 리세스된 제1 회로 패턴층과 상기 제2 회로 패턴층을 이격하여 배치시키는 단계를 포함한다.

Description

인쇄회로기판 및 그 제조 방법{printed circuit board and method of manufacturing the same}
본 발명은 인쇄회로기판(PCB)에 관한 것으로, 보다 상세하게는, 고밀도의 회로 패턴을 구현하는 인쇄회로기판 및 인쇄회로기판의 제조방법에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 디지털 네트워크의 고도화에 의해, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 정보 단말 기기가 고성능 및 고기능화되고 있으며, 다양한 기능이 하나의 기기에 융합되어 복합화되고 있다.
이와 같이, 전자 기기가 고기능화됨에 따라 인쇄회로기판에 형성되어야 할 회로 패턴층의 개수 및 종류가 증가하고 있으나, 기기의 소형화 추세에 따라 인쇄회로기판의 면적은 증가되지 않는 추세이다. 이에 따라, 단위 면적당 회로 패턴층의 미세화를 위한 시도가 계속 진행되고 있다. 다만, 최근의 경우, 미세 회로 구현 기술이, 제조 설비 및 원자재 개발과 관련됨으로써, 기술 개발이 어려움에 처해 있는 상태이다. 이에 따라, 회로 패턴을 고밀도로 배치하는 새로운 기술의 등장이 요청된다.
종래의 고밀도 회로 패턴을 구비하는 인쇄회로기판의 제조 기술의 일 예로서, 한국 공개특허 2017-002179에 개시된 기술이 있다.
본 개시의 실시 예는 고밀도의 회로 패턴을 구현할 수 있는 인쇄회로기판 제조 방법 및 그 제조 방법에 의해 제조된 인쇄회로기판을 제공한다.
본 개시의 일 측면에 따르는 인쇄회로기판의 제조 방법이 개시된다. 상기 제조 방법은 베이스 절연층, 및 상기 베이스 절연층 상에 배치되는 베이스 구리층을 포함하는 캐리어 기판을 준비하는 단계, 상기 베이스 구리층 상에 제1 회로 패턴층을 형성하는 단계, 상기 베이스 구리층 상에서 상기 제1 회로 패턴층을 함몰시키는 절연층을 형성하는 단계, 상기 베이스 절연층과 상기 베이스 구리층을 서로 분리시켜 상기 베이스 구리층을 노출시키되, 상기 베이스 구리층 상에 상기 제1 회로 패턴층 및 상기 절연층이 적층된 기판 구조물을 형성하는 단계, 상기 노출된 베이스 구리층 상에 제2 회로 패턴층을 형성하되, 상기 제1 및 제2 회로 패턴층은 서로 중첩되지 않도록 형성되는 단계, 및 상기 제1 회로 패턴층을 상기 절연층의 두께 방향으로 리세스하여, 상기 리세스된 제1 회로 패턴층과 상기 제2 회로 패턴층을 이격하여 배치시키는 단계를 포함한다.
본 개시의 다른 측면에 따르는 인쇄회로기판이 개시된다. 상기 인쇄회로기판은 라인 형태의 트렌치를 구비하는 절연층, 상기 트렌치의 바닥면으로부터 소정의 두께로 채워지는 라인 형태의 제1 회로 패턴층, 및 상기 절연층 상에 배치되는 복수의 제2 회로 패턴층을 포함한다. 상기 제2 회로 패턴층은 상기 트렌치 상부의 에치부를 따라 배열되는 라인 형태의 패턴이다. 상기 복수의 제2 회로 패턴층 간 간격은 상기 제2 회로 패턴층의 에지부로부터 상기 트렌치 내부의 상기 제1 회로 패턴층의 상면까지의 간격과 동일하다.
본 발명의 실시예들에 따르면, 인쇄회로기판의 절연층 내부에 회로 패턴층을 배치할 수 있다. 구체적으로, 종래의 경우 절연층의 일 평면 상에 소정의 's' 간격의 회로 패턴층을 배치함과 대비하여, 본 발명의 경우, 절연층의 내부의 두께 방향으로 's' 간격만큼 이격하여 회로 패턴층을 추가로 배치할 수 있다.
이와 같이, 소정의 절연층을 기준으로 상하 방향으로, 회로 패턴층을 추가적으로 배치함으로써, 종래의 회로 패턴층의 폭 및 간격을 유지하면서도, 회로 패턴층의 피치 크기를 감소시킬 수 있다. 이에 따라, 종래보다 고밀도의 회로 패턴층을 집적할 수 있는 인쇄회로기판의 구조 및 그 제조 방법을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 비교예 및 일 실시예에 따르는 인쇄회로기판을 각각 개략적으로 나타내는 도면이다.
도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 일 비교예 또는 일 실시예에 따르는 인쇄회로기판의 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따르는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 13 내지 도 15는 본 발명의 다른 실시 예에 따르는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 사용되는, 기판 또는 소자칩의 '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 따라서, 기판 또는 소자칩의 측면을 제외한 두 면 중 어느 한 면을 '상면' 또는 '하면'으로 지칭할 수 있으며, 이에 대응하여 나머지 한 면을 '하면' 또는 '상면'으로 지칭할 수 있다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용되어질 수 있다.
도 1a 및 도 1b는 본 발명의 일 비교예 및 일 실시예에 따르는 인쇄회로기판을 각각 개략적으로 나타내는 도면이다.
도 1a를 참조하면, 일 비교예의 인쇄회로기판(1)은 절연층(110) 상에 회로 패턴층(120a, 120b)가 배치된다. 회로 패턴층(120a, 120b)는 일 예로서, x 방향을 따라 배열되는 라인 패턴일 수 있다. 회로 패턴층(120a, 120b)은 절연층(110) 상에서 서로 이격하여 배치될 수 있다. 도 1b를 참조하면, 일 실시 예의 인쇄회로기판(2)은 절연층(110) 상에 배치되는 회로 패턴층(120a, 120b)과 함께, 절연층(110) 내부에 배치되는 별도의 회로 패턴층(120c)을 구비할 수 있다. 이하의 명세서에서는, 설명의 편의상 절연층(110) 내부에 배치되는 회로 패턴층(120c)을 제1 회로 패턴층이라고 명명하고, 절연층(110)의 상면 또는 하면에 배치되는 회로 패턴층(120a, 120b)를 제2 회로 패턴층이라 명명한다.
도 1b를 다시 참조하면, 제1 및 제2 회로 패턴층(120a, 120b, 120c)는 x 방향으로 배열되는 라인 패턴일 수 있다. 제1 회로 패턴층(120c)과 제2 회로 패턴층(120a, 120b)은 서로 다른 평면 상에서 서로 이격하여 배치될 수 있다. 또한, 제2 회로 패턴층(120a, 120b)은 동일 평면 상에서 서로 이격하여 배치될 수 있다.
도 2a 및 도 2b는 도 1a 및 도 1b에 도시된 일 비교예 또는 일 실시예에 따르는 인쇄회로기판의 단면도이다. 먼저, 도 2a를 참조하면, 인쇄회로기판(1)의 제2 회로 패턴층(120a, 120b)은 소정의 제1 폭(w)을 가질 수 있다. 제2 회로 패턴층(120a, 120b)은 절연층(110) 상에서 소정의 제1 간격(s)를 가질 수 있다. 제2 회로 패턴층(120a, 120b)의 피치(pitch) 크기는 소정의 제1 크기(p1)일 수 있다. 본 명세서에서, 피치(pitch) 크기는 하나의 회로 패턴층의 폭의 1/2 지점으로부터, 최인접 회로 패턴층의 폭의 1/2 지점까지의 거리를 의미할 수 있다. 도 2a의 비교예에서, 피치의 크기(p1)는 상기 제1 폭(w)과 제1 간격(s)의 합일 수 있다.
인쇄회로기판 내의 회로 패턴층의 고밀도화가 지속되면서, 상기 제1 폭(w), 제1 간격(s), 및 제1 피치 크기(p1)는 감소할 수 있다. 이에 따라, 상기 제1 폭(w), 제1 간격(s) 및 제1 피치 크기(p1)는 회로 패턴층의 전기적 구조적 신뢰성을 저해하지 않는 한도 내에서 최소화될 수 있다.
도 2b를 참조하면, 본 발명의 실시 예에 따르는 인쇄회로기판(2)은 도 2a의 인쇄회로기판(1)과 대비하여, 절연층(110) 내부로 배치되는 제1 회로 패턴층(120c)를 추가로 구비할 수 있다. 제1 회로 패턴층(120c)은 절연층(110) 내에 형성되는 트렌치(10) 내부에 배치될 수 있다. 트렌치(10)는 x 방향을 따라 라인 형태를 가질 수 있다. 제1 회로 패턴층(120c)는 트렌치(10)의 바닥면으로부터 소정의 두께로 채워지는 라인 형태로 형성될 수 있다.
제2 회로 패턴층(120a, 120b)은 절연층(110) 상에 배치될 수 있다. 또한 제2 회로 패턴층(120a, 120b)는 트렌치(10) 상부의 에지부에 각각 배치될 수 있다. 제2 회로 패턴층(120a, 120b)은 트렌치(10) 상부의 에치부를 따라 배열되는 라인 형태의 패턴일 수 있다.
도 2b를 참조하면, 제1 및 제2 회로 패턴층(120a, 120b, 120c)는 상기 제1 폭(w)을 가질 수 있다. 제2 회로 패턴층(120a, 120b)은 절연층(110) 상에서 상기 제1 간격(s)를 가질 수 있다. 또한, 트렌치(10) 내부의 제1 회로 패턴층(120c)은 절연층(110)의 두께 방향을 따라, 제2 회로 패턴층(120a, 120b)와 상기 제1 간격(s)으로 이격 배치될 수 있다. 즉, 복수의 제2 회로 패턴층(120a, 120b) 사이의 간격은 제2 회로 패턴층(120a, 120b)의 에지부로부터 트렌치(10) 내부의 제1 회로 패턴층(120c)의 상면까지의 간격(s)과 동일할 수 있다.
상기 구조에서, 제1 및 제2 회로 패턴층(120a, 120b, 120c)을 포함하는 회로 패턴층은 제2 크기(p2)의 피치를 가질 수 있다. 본 실시 예에서, 회로 패턴층의 피치 크기(p2)는 상기 제1 폭(w)의 크기에 대응할 수 있다. 이에 따라, 본 발명의 실시예에 따를 경우, 도 2a의 비교예와 대비하여, 회로 패턴층의 폭(w) 및 간격(s)은 그대로 유지하면서, 피치 크기를 상대적으로 감소시킬 수 있다. 이와 같이, 절연층의 두께 방향으로 형성되는 트렌치 내부에 라인 패턴을 가지는 회로 패턴층을 추가로 배치함으로써, 인쇄회로기판 내 회로 패턴의 밀집도를 효과적으로 증가시킬 수 있다.
도 3 내지 도 12는 본 발명의 일 실시예에 따르는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 캐리어 기판(300)을 준비한다. 캐리어 기판(300)은 절연층(310) 상에 배치되는 캐리어 구리층(312) 및 베이스 구리층(314)을 포함한다. 베이스 구리층(314)은 후술하는 바와 같이, 도금 공정에서 도금 시드층으로 기능할 수 있다. 몇몇 실시예들에 있어서, 캐리어 구리층(312)은 생략될 수 있다. 캐리어 기판(300)은 일 예로서, 구리 적층 기판(Copper clad laminate)일 수 잇다. 절연층(310)은 일 예로서, PPG 재질일 수 있다.
도 4를 참조하면, 베이스 구리층(314) 상에 제1 회로 패턴층(320)을 형성한다. 제1 회로 패턴층(320)을 형성하는 공정은, 일 예로서, 베이스 구리층을 도금 시드층으로 이용하는 도금법을 이용하여, SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process), 텐팅법(Tenting Process), 또는 이들의 조합을 적용할 수 있다.
제1 회로 패턴층(320)은 일 예로서, 라인 패턴을 가지도록 형성될 수 있다. 즉, 제1 회로 패턴층(320)은 소정의 폭을 가진 상태로, 일 방향으로 연장되어 배열될 수 있다. 제1 회로 패턴층(320)은 서로 소정 간격으로 이격되어 배열되는 복수의 라인 패턴일 수 있다. 일 예로서, 제1 회로 패턴층(320)은 배선 패턴일 수 있다.
도 5를 참조하면, 베이스 구리층(314) 상의 제1 회로 패턴층(320)을 절연층(332)으로 함몰시킬 수 있다. 구체적인 실시예에서, 먼저, 절연층(332) 및 절연층(332) 상에 배치되는 구리 포일층(334)을 포함하는 중간 기판(330)을 준비한다. 절연층(332)은 박막 또는 필름 형태로 제공될 수 있다. 이어서, 절연층(332)이 제1 회로 패턴층(320)을 함몰시키도록, 중간 기판(330)과 캐리어 기판(300)을 접합시킨다. 그 결과, 제1 회로 패턴층(320)을 함몰시키는 절연층(332)을 베이스 구리층(314) 상에 형성할 수 있다.
절연층(332)은 일 예로서, 프리프레그, ABF(Ajinomoto Build-up Film), 폴리이미드 수지, 에폭시 수지, BT(bismaleimide Triazine) 수지 또는 이들의 둘 이상의 조합을 포함할 수 있다. 구리 포일층(334)는 후속 도금 공정에서 도금 시드층의 역할을 수행하거나, 다른 도금 시드층의 하부층으로서 전기 도금을 도울 수 있다.
도 6을 참조하면, 캐리어 기판(300)의 캐리어 구리층(312)과 베이스 구리층(314)을 서로 분리시켜, 베이스 구리층(314)을 노출시킨다. 이에 따라, 베이스 구리층(314) 상에 제1 회로 패턴층(320), 절연층(332) 및 구리 포일층(334)가 적층된 기판 구조물을 형성한다.
다른 실시예에 있어서, 캐리어 기판(300)이 캐리어 구리층(312)을 구비하지 않는 경우, 베이스 절연층(310)과 베이스 구리층(314)을 분리시켜, 상기 기판 구조물을 형성할 수도 있다.
도 7을 참조하면, 베이스 구리층(314), 절연층(332) 및 구리 포일층(334)를 관통하는 관통 비아홀(20)을 형성한다. 이어서, 관통 비아홀(20)의 측벽 및 관통 비아홀(20) 외부의 베이스 구리층(314) 및 구리 포일층(334) 상에 화학 도금을 실시한다. 그 결과, 절연층(332)의 상면 및 하면에 각각 도금 시드층(316, 318)을 형성하고, 관통 비아홀(20)의 측면에 도금 시드층(338)을 형성할 수 있다.
도 8을 참조하면, 도금 시드층(316, 318, 338)을 이용하는 전해 도금을 실시하여, 도금 시드층(338)으로부터 성장하여 관통 비아홀(20)을 채우는 비아 도금층(340)을 형성하고, 도금 시드층(316, 318) 상에 제2 회로 패턴층(350a, 350b)을 각각 형성할 수 있다.
이때, 제1 회로 패턴층(320)과 접촉하는 도금 시드층(316) 상에 형성되는 제2 회로 패턴층(350a)는, 제1 회로 패턴층(320)과 적어도 서로 중첩되지 않도록 형성될 수 있다. 또한, 일 실시 예에서, 도 2b에 도시되는 구조를 형성하기 위해, 제1 회로 패턴층(320)의 에지부와 제2 회로 패턴층(350a)의 에지부가 서로 일치하도록, 제2 회로 패턴층(350a)이 형성될 수 있다.
일 실시 예에서, 제2 회로 패턴층(350a)은 도금 시드층(316) 상에서, 소정의 간격으로 서로 이격하여 배치되는 복수의 라인 패턴의 형태로 형성될 수 있다. 마찬가지로, 제2 회로 패턴층(350b)는 도금 시드층(318) 상에서, 소정의 간격으로 서로 이격하여 배치되는 복수의 라인 패턴의 형태로 형성될 수 있다.
비아 도금층(340) 및 제2 회로 패턴층(350a, 350b)를 형성하는 공정은 일 예로서, SAP법 또는 MSAP법을 적용할 수 있다.
도 9를 참조하면, 절연층(332)의 상면 및 하면 상에서, 베이스 구리층(316) 및 구리 포일층(318)을 선택적으로 제거하여, 제2 회로 패턴층(350a, 350b)을 측면 방향으로 서로 절연한다. 제거되는 베이스 구리층(316) 및 구리 포일층(318)의 부분은, 제2 회로 패턴층(350a, 350b)에 의해 덮이지 않은 부분일 수 있다. 상기 제거 공정은, 일 예로서, 습식 식각 방법으로 진행될 수 있다.
상기 베이스 구리층(316) 및 구리 포일층(318)의 제거 공정 중에, 제2 회로 패턴층(350a, 350b)의 상면의 일부분도 각각 식각 제거될 수 있다. 이하, 도 9에서와 같이, 베이스 구리층(316) 및 구리 포일층(318)의 선택적 식각 이후에, 잔존하는 제2 회로 패턴층을, 각각 "352a" 및 "352b"의 도면 부호로 표현한다. 또한, 관통 비아홀(20) 내부를 채우는 도금 시드층(338) 및 비아 도금층(340)을 통칭하여 관통 비아(342)로 명명한다. 관통 비아(342)는 제2 회로 패턴층(352a, 352b)의 일부분과 전기적으로 연결될 수 있다.
도 10을 참조하면, 절연층(332)의 상면 및 하면 상에서 제1 회로 패턴층(320)을 선택적으로 노출시키는 마스크 패턴층(360)을 형성한다. 일 실시 예에 있어서, 마스크 패턴층(360)은, 드라이필름과 같은 광감응성 물질막을 절연층(332)의 상면 및 하면 상에 도포하고, 상기 제1 회로 패턴층(320)의 일부분을 노출시키도록 상기 광감응성 물질막을 광으로 현상하는 과정을 통하여 형성될 수 있다.
이어서, 마스크 패턴층(360)에 의해 노출되는 제1 회로 패턴층(320)의 부분을 습식 식각한다. 이때, 상기 습식 식각에 의해, 제1 회로 패턴층(320)이 절연층(332) 내부로 리세스(recess)될 수 있다.
도 11을 참조하면, 제1 회로 패턴층(320)은 절연층(332)의 두께 방향으로 리세스되어, 절연층(332)의 상면으로부터 소정 간격을 유지하도록 배치될 수 있다. 이하, 리세스된 제1 회로 패턴층(320)을 '322' 도면 부호로 나타낸다. 상기 리세스 공정이 완료된 후에, 마스크 패턴층(360)은 제거될 수 있다.
제1 회로 패턴층(322)이 제2 회로 패턴층(352a)과 적어도 상기 소정 간격만큼 이격하여 배치될 수 있다. 이에 따라, 도 2b에 도시되는 회로 패턴층 배치 구조와 실질적으로 동일한 배치 구조를 형성할 수 있다. 즉, 절연층(332)의 상면에 위치하는 제2 회로 패턴층(352a)는 각각 제1 폭(w)을 가질 수 있다. 제2 회로 패턴층(352a)은 서로 제1 간격(s)만큼 이격하여 배치될 수 있다. 제1 회로 패턴층(322)과 제2 회로 패턴층(352a)는 절연층(332)의 두께 방향을 따라 소정의 제1 간격(S)만큼 이격하여 배치될 수 있다.
따라서, 제1 회로 패턴층(322)와 제2 회로 패턴층(352a)를 포함하는 회로 패턴층이 서로 이격하여 배열될 때, 절연층(332)의 내부에 제1 회로 패턴층(322)을 배치시킴으로써, 상기 회로 패턴층의 피치 크기를 감소시킬 수 있다. 즉, 도 2a 및 도 2b의 도면에서 비교 설명한 바와 같이, 동일한 제1 폭(w) 및 제1 간격(s)을 가지도록 배치됨에도 불구하고, 회로 패턴층의 피치 크기를 상대적으로 감소시킬 수 있어, 인쇄회로기판 내에 회로 패턴층을 고밀도로 집적할 수 있다.
도 12를 참조하면, 절연층(332)의 상면 및 하면 상에서, 제1 및 제2 회로 패턴층(322, 352a, 352b)을 선택적으로 덮는 솔더 레지스트 패턴층(370)을 형성한다. 상술한 도 3 내지 도 12와 관련된 공정을 포함하여 본 발명의 일 실시 예에 따르는 인쇄회로기판을 제조할 수 있다.
도 13 내지 도 15는 본 발명의 다른 실시 예에 따르는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 13을 참조하면, 캐리어 기판(300a)를 준비한다. 캐리어 기판(300a)은 도 3 내지 도 12와 관련하여 상술한 실시예의 캐리어 기판(300)과 대비할 때, 절연층(310)의 양쪽 면 상에 캐리어 구리층(312) 및 베이스 구리층(314)이 배치되는 구성상 차이점이 있다. 한 쌍의 베이스 구리층(314)은 후술하는 바와 같이, 도금 공정에서 도금 시드층으로 기능할 수 있다. 몇몇 실시예들에 있어서, 캐리어 구리층(312)은 생략될 수 있다. 캐리어 기판(300)은 일 예로서, 구리 적층 기판(Copper clad laminate)일 수 잇다. 절연층(310)은 일 예로서, PPG 재질일 수 있다.
도 14를 참조하면, 캐리어 기판(300a)의 한쌍의 베이스 구리층(314) 상에, 제1 회로 패턴층(320)이 각각 형성될 수 있다. 도 15를 참조하면, 캐리어 기판(300a)의 캐리어 구리층(312)과 베이스 구리층(314)을 서로 분리시킴으로써, 한쌍의 기판 구조물을 형성할 수 있다. 각각의 기판 구조물은, 베이스 구리층(314) 상에 적층된 제1 회로 패턴층(320) 및 중간 기판(300)을 포함할 수 있다. 중간 기판(300)은 절연층(332) 및 절연층(332) 상에 배치되는 구리 포일층(334)을 포함할 수 있다.
기판 구조물을 이용하여, 본 발명의 인쇄회로기판을 제조하는 공정은 도 3 내지 도 12와 관련하여 상술한 공정과 실질적으로 동일하다. 따라서, 중복을 배제하기 위해, 상세한 설명은 생략한다.
상술한 바와 같이, 본 발명의 다양한 실시예들을 통해, 고밀도의 회로 패턴층을 구비하는 인쇄회로기판을 제공할 수 있다. 본 발명의 실시예들에 따르면, 인쇄회로기판의 절연층 내부에 회로 패턴층을 배치할 수 있다. 종래의 경우 절연층의 일 평면 상에 소정의 's' 간격의 회로 패턴층을 배치함과 대비하여, 본 발명의 경우, 절연층의 내부의 두께 방향으로 's' 간격만큼 이격하여 회로 패턴층을 추가로 배치할 수 있다.
이와 같이, 소정의 절연층을 기준으로 상하 방향으로, 회로 패턴층을 추가적으로 배치함으로써, 종래의 회로 패턴층의 폭 및 간격을 유지하면서도, 회로 패턴층의 피치 크기를 감소시킬 수 있다. 이에 따라, 종래보다 고밀도의 회로 패턴층을 집적할 수 있는 인쇄회로기판의 구조 및 그 제조 방법을 제공할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2: 인쇄회로기판,
110: 절연층, 120a, 120b, 120c: 제1~제3 회로 패턴층,
10: 트렌치, 300, 300a: 캐리어 기판, 310: 베이스 절연층,
312: 캐리어 구리층, 314: 베이스 구리층,
320: 제1 회로 패턴층,
330: 중간 기판, 332: 절연층, 334: 구리 포일층,
316, 318, 338: 도금 시드층, 340: 비아 도금층, 342: 관통 비아,
350a, 352a, 350b, 352b: 제2 회로 패턴층,
360: 마스크 패턴층, 370: 솔더 레지스터 패턴층.

Claims (16)

  1. (a) 베이스 절연층, 및 상기 베이스 절연층 상에 배치되는 베이스 구리층을 포함하는 캐리어 기판을 준비하는 단계;
    (b) 상기 베이스 구리층 상에 제1 회로 패턴층을 형성하는 단계;
    (c) 상기 베이스 구리층 상에서 상기 제1 회로 패턴층을 함몰시키는 절연층을 형성하는 단계;
    (d) 상기 베이스 절연층과 상기 베이스 구리층을 서로 분리시켜 상기 베이스 구리층을 노출시키되, 상기 베이스 구리층 상에 상기 제1 회로 패턴층 및 상기 절연층이 적층된 기판 구조물을 형성하는 단계;
    (e) 상기 노출된 베이스 구리층 상에 제2 회로 패턴층을 형성하되, 상기 제1 및 제2 회로 패턴층이 서로 중첩되지 않도록 형성하는 단계; 및
    (f) 상기 제1 회로 패턴층을 상기 절연층의 두께 방향으로 리세스하여, 상기 리세스된 제1 회로 패턴층과 상기 제2 회로 패턴층을 서로 이격하여 배치시키는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  2. 제1 항에 있어서,
    (b) 단계는
    상기 베이스 구리층을 도금 시드층으로 이용하는 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process), 및 텐팅법 중 적어도 하나의 방법에 의해 진행되는
    인쇄회로기판의 제조 방법.
  3. 제1 항에 있어서,
    (b) 단계는
    상기 제1 회로 패턴층이 일 방향을 따라 배열되는 라인 패턴을 가지도록 형성되는
    인쇄회로기판의 제조 방법.
  4. 제1 항에 있어서,
    (c) 단계는
    상기 절연층을 포함하는 중간 기판을 준비하는 단계; 및
    상기 절연층이 상기 제1 회로 패턴층을 함몰시키도록, 상기 중간 기판과 상기 캐리어 기판을 접합시키는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  5. 제4 항에 있어서,
    상기 절연층은 프리프레그, ABF(Ajinomoto Build-up Film), 폴리이미드 수지, 에폭시 수지, 및 BT(bismaleimide Triazine) 수지 중 적어도 하나를 포함하는
    인쇄회로기판의 제조 방법.
  6. 제1 항에 있어서,
    (d) 단계가 종료된 후에,
    상기 절연층을 관통하는 관통 비아홀을 형성하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  7. 제6 항에 있어서,
    (e) 단계는
    상기 관통 비아홀을 채우는 구리 비아를 형성하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  8. 제1 항에 있어서,
    (e) 단계는
    상기 제2 회로 패턴층을 소정의 간격으로 서로 이격하여 배치되는 복수의 라인 패턴의 형태로 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  9. 제8 항에 있어서,
    (f) 단계에서,
    상기 제1 회로 패턴층은 상기 제2 회로 패턴층과 상기 절연층의 두께 방향으로 적어도 상기 소정의 간격만큼 이격되도록 리세스되는
    인쇄회로기판의 제조 방법.
  10. 제1 항에 있어서,
    (f) 단계는
    상기 절연층 상에서 상기 베이스 구리층을 선택적으로 제거하여, 상기 제2 회로 패턴층을 서로 절연하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  11. 제1 항에 있어서,
    상기 리세스 공정은
    상기 제1 회로 패턴층을 선택적으로 노출시키는 마스크 패턴층을 형성하는 단계;
    상기 마스크 패턴층에 의해 노출되는 상기 제1 회로 패턴층의 부분을 습식 식각하는 단계; 및
    상기 습식 식각 후에 상기 마스크 패턴층을 제거하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  12. 제1 항에 있어서,
    (g) 상기 절연층 상에서, 상기 제1 및 제2 회로 패턴층을 선택적으로 덮는 솔더 레지스트 패턴층을 형성하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020170084634A 2017-07-04 2017-07-04 인쇄회로기판 및 그 제조 방법 KR101983266B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170084634A KR101983266B1 (ko) 2017-07-04 2017-07-04 인쇄회로기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170084634A KR101983266B1 (ko) 2017-07-04 2017-07-04 인쇄회로기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20190004853A KR20190004853A (ko) 2019-01-15
KR101983266B1 true KR101983266B1 (ko) 2019-05-30

Family

ID=65030372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170084634A KR101983266B1 (ko) 2017-07-04 2017-07-04 인쇄회로기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101983266B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100276182A1 (en) * 2007-09-06 2010-11-04 Ricardo Ehrenpfordt Method for hot embossing at least one conductor track onto a substrate and substrate having at least one conductor track
JP2015109392A (ja) * 2013-12-05 2015-06-11 株式会社イースタン 配線基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100276182A1 (en) * 2007-09-06 2010-11-04 Ricardo Ehrenpfordt Method for hot embossing at least one conductor track onto a substrate and substrate having at least one conductor track
JP2015109392A (ja) * 2013-12-05 2015-06-11 株式会社イースタン 配線基板の製造方法

Also Published As

Publication number Publication date
KR20190004853A (ko) 2019-01-15

Similar Documents

Publication Publication Date Title
US8707554B2 (en) Method of manufacturing multilayer wiring substrate
US8772643B2 (en) Multilayer wiring substrate, and method of manufacturing the same
US8859077B2 (en) Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
US20050196898A1 (en) Process of plating through hole
KR102333091B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
TWI624912B (zh) 於層狀基版上具有嵌埋墊的積體電路封裝系統及其製造方法
KR101709468B1 (ko) Pop 구조용 인쇄회로기판, 그 제조 방법 및 이를 이용하는 소자 패키지
US20110155438A1 (en) Multilayer Wiring Substrate
US20120097319A1 (en) Method of manufacturing multilayer wiring substrate
TWI479972B (zh) Multi - layer flexible printed wiring board and manufacturing method thereof
KR20150102504A (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102254874B1 (ko) 패키지 기판 및 패키지 기판 제조 방법
KR20140018027A (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
TW201639422A (zh) 印刷電路板、其製造方法及電子元件模組
KR20110098677A (ko) 다층 배선 기판 및 그 제조방법
KR101766476B1 (ko) 캐비티 인쇄회로기판 제조 방법
CN104392937A (zh) 增加bbul封装中的i/o密度和降低层数的方法
US8357861B2 (en) Circuit board, and chip package structure
US8510940B2 (en) Method of fabricating a multi-trace via substrate
KR101983266B1 (ko) 인쇄회로기판 및 그 제조 방법
KR101501902B1 (ko) 금속 포스트를 구비한 인쇄회로기판 및 이의 제조 방법
JP7283027B2 (ja) プリント回路基板
JP2017126740A (ja) プリント回路基板
KR102023729B1 (ko) 인쇄회로기판 및 그 제조 방법
KR101212526B1 (ko) 보드온칩 패키지, 이를 위한 인쇄회로기판 및 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant