TWI522026B - 具有電子元件內嵌於其中的基板及其製造方法 - Google Patents

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TWI522026B
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申伊那
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Description

具有電子元件內嵌於其中的基板及其製造方法
本發明係有關於一種具有一電子元件內嵌於其中的基板。
由於近日已經發行之如智慧型手機、平板個人電腦(Personal Computer,PC)、或類似者的行動裝置(mobile apparatus)的效能(performance)已經快速地改善，並且這些行動裝置已經有高度的可攜帶性之需求，對於這些行動裝置所使用之電子元件的微型化(miniaturization)、薄型化(slimness)、與效能改善之研究已經持續的執行。
此處，在如專利文件1(韓國專利公開號第2007-0101183號)或類似者所揭示之具有一電子元件內嵌於其中的基板中，電子元件係內嵌於基板中，從而可確保另外的元件安裝於基板之表面上的空間。因此，如專利文件1中所揭示之具有 一電子元件內嵌於其中的基板，係已被強調為用於執行行動裝置中電子元件之微型化、薄型化、與效能改善之方法。
特別是，當半導體晶片之效能已經受到改善，對於半導體晶片之電源供應的穩定性變得更為重要。對此，在半導體晶片與電源供應線(power supply line)之間提供去耦電容器(decoupling capacitor)或旁路電容器(bypass capacitor)，以去除電源(power)之雜訊(noise)並供應穩定的電流給半導體晶片，即便是在電源供應電流突然改變的狀態下。
此時，當半導體晶片係安裝於具有電容器內嵌於其中的基板上，由於去耦電容器與半導體晶片之間的距離可以最小化，可穩定供應電源給高效能半導體晶片，並實現微小化與薄型化。
同時，為了容許如半導體晶片、電容器、或類似者的電子元件在其內嵌於基板中的狀態下執行其最大效能，經由這些電子元件連接於其他裝置的路徑的阻抗(impedance)應要降低。
然而，包括專利文件1或類似者的相關技術並沒有揭示用於降低阻抗的有效方法。因此，即使電子元件之效能已快速地改善，用於內嵌這些電子元件之技術並未充分地支持，使得電子元件的效能無法充分地利用。
本發明之一目的係提供能夠降低通過外部裝置 (external device)連接至電子元件(electronic component)之路徑的阻抗(impedance)之技術。
根據本發明之一實施例，係提供一種具有一電子元件內嵌於其中的基板，包括：一電子元件、一第一絕緣層、一第二絕緣層、一第三絕緣層、一第三電路圖案、一第四電路圖案、一第一介層、一第二介層、一第三介層、與一第四介層。電子元件包括一外部電極。第一絕緣層包括一空腔、一第一電路圖案及一第二電路圖案，電子元件之至少一部份插入空腔中，第一電路圖案提供於第一絕緣層之一表面上，第二電路圖案提供於第一絕緣層之另一表面上。第二絕緣層覆蓋第一電路圖案與第一絕緣層之一表面。第三絕緣層覆蓋第二電路圖案與第一絕緣層之另一表面。第三電路圖案提供於第二絕緣層之一表面上。第四電路圖案提供於第三絕緣層之一表面上。第一介層直接將外部電極與第三電路圖案彼此連接而穿透通過第二絕緣層。第二介層直接將第一電路圖案與第三電路圖案彼此連接而穿透通過第二絕緣層。第三介層直接將第一電路圖案與第二電路圖案彼此連接而穿透通過第一絕緣層。第四介層直接將第二電路圖案與第四電路圖案彼此連接而穿透通過第三絕緣層，其中第二介層之整個下表面係設置於第一電路圖案上。
第二介層之下表面與第三介層之上表面可以至少部分地彼此重疊，且第一電路圖案位於第二介層之下表面與第三介層之上表面之間。
第三介層之一下表面與第四介層之一上表面可以至少部分地彼此重疊，且第二電路圖案位於第三介層之下表面與第四介層之上表面之間。
第一電路圖案在包括第三介層之一區域的一寬度可以是170至200微米，且第一介層之一中線與第二介層之一中線之間之一距離以及第一介層之中線與第三介層之一中線之間之一距離之間的差距可以小於50微米。
由電子元件之一側壁至第三介層之一中線的最短距離可以等於或大於電子元件之側壁與空腔之間之一容許距離之一最小值、空腔與第一電路圖案之間之一容許距離之一最小值、與第一電路圖案之一側表面與第三介層之中線之間之一容許距離之一最小值的總和。
電子元件之側壁與空腔之間之容許距離之最小值可以小於120微米，空腔與第一電路圖案之間之容許距離之最小值可以是30至50微米，且第一電路圖案之一側表面與第三介層之中線之間之容許距離之最小值可以是40至140微米。
第一介層之數量可以為複數個。
電子元件可以為多層陶瓷電容器(multilayered ceramic capacitor,MLCC)。
具有一電子元件內嵌於其中的基板可以更包括一主動元件，此主動元件具有接觸於第三電路圖案的一外部終端(external terminal)。
具有一電子元件內嵌於其中的基板可以更包括一第五介層，此第五介層直接將外部電極與第四電路圖案彼此連接而穿透通過第三絕緣層，其中此第五介層之數量係為複數個。
根據本發明之另一實施例，係提供一種具有一電子元件內嵌於其中的基板，包括：一第一絕緣層、一電子元件、一上電路圖案與一下電路圖案、與複數個介層。第一絕緣層包括一空腔，且包括一第一電路圖案與一第二電路圖案，第一電路圖案與第二電路圖案分別提供於第一絕緣層之一上表面與一下表面上。電子元件至少部分地插入於空腔中，且電子元件包括一外部電極。複數個堆積的絕緣層堆疊於第一絕緣層之上或之下。上電路圖案與下電路圖案分別形成於堆積的絕緣層上。複數個介層將外部電極、上電路圖案、第一電路圖案、第二電路圖案、與下電路圖案彼此連接，以形成一電性迴路(electrical loop)。
複數個堆積的絕緣層可以包括：一第二絕緣層以及一第三絕緣層。第二絕緣層覆蓋第一電路圖案與第一絕緣層之上表面。第三絕緣層覆蓋第二電路圖案與第一絕緣層之下表面。
上電路圖案可以包括一第三電路圖案，第三圖案提供於第二絕緣層之一表面上，且下電路圖案可以包括一第四電路圖案，第四電路圖案提供於第三絕緣層之一表面上。
複數個介層可以包括：一第一介層、一第二介層、一第三介層、一第四介層、以及一第五介層。第一介層直接將外部電極與第三電路圖案彼此連接而穿透通過第二絕緣層。第二介 層直接將第一電路圖案與第三電路圖案彼此連接而穿透通過第二絕緣層。第三介層直接將第一電路圖案與第二電路圖案彼此連接而穿透通過該第一絕緣層。第四介層直接將第二電路圖案與第四電路圖案彼此連接而穿透通過第三絕緣層。第五介層直接將外部電極與第四電路圖案彼此連接而穿透通過第三絕緣層。
第二介層之一下表面與第三介層之一上表面可以至少部分地彼此重疊，而第一電路圖案位於第二介層之下表面與第三介層之上表面之間。
第三介層之一下表面與第四介層之一上表面可以至少部分地彼此重疊，且第二電路圖案位於第三介層之下表面與第四介層之上表面之間。
根據本發明之又一實施例，係提供一種具有一電子元件內嵌於其中的基板之製造方法，該方法包括：提供一第一絕緣層，第一絕緣層包括一空腔；插入電子元件之至少一部分於空腔中，電子元件包括一外部電極，形成一第一電路圖案於第一絕緣層之一上表面上，形成一第二電路圖案於第一絕緣層之一下表面上，且形成一第三介層，第三介層直接將第一電路圖案與第二電路圖案彼此連接，而穿透通過第一絕緣層；形成複數個堆積的絕緣層分別位於第一絕緣層之上與之下；形成複數個介層孔洞穿透堆積的絕緣層；以及填充導電材料於複數個介層孔洞中，以形成複數個介層，且分別形成一上電路圖案與一下電路圖案於堆積的絕緣層上，其中外部電極、上電路圖案、第一電路圖案、第二 電路圖案、與下電路圖案係藉由複數個介層彼此連接，以形成一電性迴路。
複數個堆積的絕緣層可以包括：一第二絕緣層及一第三絕緣層。第二絕緣層覆蓋第一電路圖案與第一絕緣層之上表面。第三絕緣層覆蓋第二電路圖案與第一絕層之下表面，上電路圖案可以包括一第三電路圖案，第三電路圖案提供於第二絕緣層之一表面上，下電路圖案可以包括一第四電路圖案，第四電路圖案提供於第三絕緣層之一表面上，且複數個介層可以包括：一第一介層、一第二介層、一第四介層、及一第五介層。第一介層直接將外部電極與第三電路圖案彼此連接，而穿透通過第二絕緣層。第二介層直接將第一電路圖案與第三電路圖案彼此連接，而穿透通過第二絕緣層。第四介層直接將第二電路圖案與第四電路圖案彼此連接，而穿透通過第三絕緣層。第五介層直接將外部電極與第四電路圖案彼此連接，而穿透通過第三絕緣層。
第二介層之一下表面與第三介層之一上表面可以至少部分地彼此重疊，且第一電路圖案位於第二介層之下表面與第三介層之上表面之間。
100、200、300‧‧‧基板
110‧‧‧電子元件
111‧‧‧外部電極
130‧‧‧第二絕緣層
131‧‧‧第三電路圖案
140‧‧‧第一絕緣層
141‧‧‧第一電路圖案
142‧‧‧第二電路圖案
145‧‧‧空腔
150‧‧‧第三絕緣層
151‧‧‧第四電路圖案
190‧‧‧主動元件
191‧‧‧外部終端
230‧‧‧第四絕緣層
250‧‧‧第五絕緣層
331‧‧‧第五電路圖案
332‧‧‧第六電路圖案
333‧‧‧第七電路圖案
351‧‧‧第八電路圖案
352‧‧‧第九電路圖案
353‧‧‧第十電路圖案
V1‧‧‧第一介層
V2‧‧‧第二介層
V3‧‧‧第三介層
V4‧‧‧第四介層
V5‧‧‧第五介層
V2’‧‧‧第二附加介層
V4’‧‧‧第四附加介層
V5’‧‧‧第五附加介層
VH‧‧‧介層孔洞
D1、D2、D3‧‧‧距離
a、b、c‧‧‧容許距離
第1圖繪示根據本發明之一實施例之具有一電子元件內嵌於其中的基板之剖面圖。
第2圖繪示根據本發明之實施例之具有一電子元件內嵌於其中的基板之剖面圖。
第3圖繪示根據本發明之另一實施例之具有一電子元件內嵌於其中的基板之剖面圖。
第4A圖繪示根據本發明之一實施例之具有一電子元件內嵌於其中的基板之剖面圖；第4B圖繪示根據本發明之實施例沿第4A圖的I-I’連線之具有一電子元件內嵌於其中的基板之剖面圖；第4C圖繪示根據本發明之另一實施例沿第4A圖的I-I’連線之具有一電子元件內嵌於其中的基板之剖面圖。
第5圖繪示根據本發明之又一實施例之具有一電子元件內嵌於其中的基板之剖面圖。
第6A至6F圖繪示根據本發明之實施例之具有一電子元件內嵌於其中之基板的製造方法之製程剖面圖，其中第6A圖繪示提供一第一絕緣層之狀態的示意圖；第6B圖繪示一第一電路圖案、一第二電路圖案、一第三介層、與一空腔形成於第一絕緣層且一電子元件設置於空腔之中之狀態的示意圖；第6C圖繪示形成一第二絕緣層與一第三絕緣層之狀態的示意圖；第6D圖繪示介層孔洞形成於第二絕緣層與第三絕緣層之中之狀態的示意圖；第6E圖繪示形成第一至第六介層、一第三電路圖案、與一第四電路圖案之狀態的示意圖；第6F圖繪示安裝一主動元件之狀態的示意圖。
藉由參考以下詳細敘述的實施例和所附圖式，以顯 示本發明之優點與特徵及達成其之方法。然而，本發明並不受限於下述實施例，而可以各種不同形式加以實行。所提供的實施例僅用以完整揭露本發明，和用以完整地將本發明之範疇呈現予本發明所屬技術領域中具有通常知識者。在整篇說明書中，相似的元件符號係用以指示相似的元件。
此處所使用之術語係提供以解釋實施例，並非用以限定本發明。在整篇說明書中，除非上下文有明確指出，否則單數形式係包括複數形式。當在此處使用「包括」之術語時，並不排除除了上述的構件、步驟、操作、和/或元件之外，還存在與增添有另外的構件、步驟、操作、和/或元件。
為了繪圖上的簡潔性與清晰性，圖式中繪示出了構造的一般方式，並且對於眾所周知的特徵與技術，其描述與細節可能被省略，以避免不必要地模糊本發明實施例所述的討論。此外，圖式中的元件並不一定依尺寸繪示。例如，相對於其他元件而言，某些圖式中元件的尺寸可能被誇大以幫助提高對本發明實施例的理解。在不同的圖式中的相同符號表示相同的元件，且不同的圖式中的相似符號表示相似的元件，但並不需限定於此。
在本說明書與申請專利範圍中，若有使用任何「第一」、「第二」、「第三」、「第四」與相似的描述，係用以區分相似的元件，並非限定於用以描述一特定順序或一產生順序。應當理解的是，這樣使用的術語在適當情況下是可互換的，如此一來，這裡所描述的本發明的實施例能夠以不同於本文中所繪示或描 述的其他方式操作。亦即，某些所述步驟可能會被省略和/或某些其他於此處未描述的步驟可添加至方法當中。
在本說明書和申請專利範圍中，如果有「左」、「右」、「前」、「後」、「頂部」、「底部」、「之上」、「之下」等類似術語，係用於描述性目的，並且不一定用於描述永久的相對位置。應理解的是，這樣使用的術語在適當的情況下可以互換，例如使得這裡所描述的本發明的實施例能夠在其它方位操作而非依本文中所繪式或描述之方式操作。如這裡使用術語「耦合」係定義為以電性或非電性的方式直接或間接地連接。這裡描述為互相「相鄰」之物件可能係指彼此間為物理性接觸、彼此靠近、或彼位於相同的一般區域或範圍，以適合於使用其之內容的上下文之用語而定。這裡「在一實施例中」之用語的出現在並不一定全部代表相同的實施例。
在下文中，本發明之示範性實施例的配置與作用效果將參照附圖做更詳細地描述。
第1圖為繪示根據本發明之一實施例具有一電子元件內嵌於其中的基板100之剖面圖。
第2圖為繪示根據本發明之實施例具有一電子元件內嵌於其中的基板100之剖面圖。
請參閱第1圖與第2圖，根據本發明之實施例之具有一電子元件內嵌於其中的基板100可以配置為包括電子元件110、複數個絕緣層、複數個電路圖案、與複數個介層(via)。
首先，電子元件110可以是如半導體晶片(semiconductor chip)或其他類似者的主動元件(active element)，電子元件110包括外部電極111或終端(terminal)或如電容器(capacitor)或其他類似者的被動元件(passive element)，且內嵌於具有一電子元件內嵌於其中的基板100。
接著，第一絕緣層140可以包括一空腔(cavity)145，使得電子元件110可以插入於空腔145之中。
此外，第一絕緣層140可以包括分別配置於其之上表面與下表面上的第一電路圖案141與第二電路圖案142，其中第一電路圖案141與第二電路圖案142可以藉由第三介層V3彼此電性連接。
此處，第一絕緣層140可以為一核心基板(core substrate)與包括金屬材料的金屬核心。
接著，堆積的絕緣層(build-up insulating layer)可以形成於第一絕緣層140之上與之下。因此，形成於第一絕緣層140之上的絕緣層可以定義為第二絕緣層130，並且形成於第一絕緣層140之下的絕緣層可以定義為第三絕緣層150。
此處，第二絕緣層130與第三絕緣層150可以分別覆蓋於第一絕緣層140與電子元件110之上與之下的部分。
同時，堆積的絕緣層可以具有形成於其上的電路圖案與形成於其下的下電路圖案。亦即，提供於第二絕緣層130之上表面上的第三電路圖案131，可以對應於上電路圖案，而提供 於第三絕緣層150之下表面上的第四電路圖案151，可以對應於下電路圖案。
此外，複數個介層可以形成於堆積的絕緣層之中，以將電子元件110之電路圖案或外部電極111電性連接於外部裝置(external device)。
特別是，在本發明之說明書中，為了便於解釋，複數個介層可以定義為如下所述。
具有一表面接觸於外部電極111且另一表面接觸於第三電路圖案131而穿透通過第二絕緣層130的介層，可以定義為第一介層V1，而具有另一表面接觸於第三電路圖案131且一表面接觸於第一電路圖案141的介層，可以定義為第二介層V2。
此外，將第一電路圖案141與第二電路圖案142彼此連接而穿透通過第一絕緣層140的介層，可以定義為如上所述的第三介層V3。
此外，具有一表面接觸於第二電路圖案142且另一表面接觸於第四電路圖案151而穿透通過第三絕緣層150的介層，可以定義為第四介層V4，而具有一表面接觸於外部電極111且另一表面接觸於第四電路圖案151的介層，可以定義為第五介層V5。
如上所述，外部電極111、第一介層V1、第三電路圖案131、第二介層V2、第一電路圖案141、第三介層V3、第二電路圖案142、第四介層V4、第四電路圖案151、與第五介層V5 可以形成一電性迴路(electrical loop)。因此，可能減低阻抗(impedance)。
以下所示的表一為根據第一介層V1之數量、第五介層V5之數量、與介層之間的距離所整理的阻抗值之列表。
表一中，D1表示由第一介層V1之中線至第二介層V2之中線的距離，D2表示由第一介層V1之中線至第三介層V3之中線的距離，以及D3表示由第四介層V4之中線至第五介層V5之中線的距離。
此外，係使用多層陶瓷電容器(multilayered ceramic capacitor,MLCC)作為電子元件110，多層陶瓷電容器包括具有外部電極寬度220微米或更多、且具有1000×500微米或更大的尺寸的外部電極111，並在第一絕緣層140之厚度為100微米、第二絕緣層130之厚度為40至50微米、以及第三絕緣150之厚度為40至50微米的狀態下模擬(simulate)阻抗。
再者，在下列表一中所包括的一些樣本係確實地製造以確實地量測阻抗值，從而確認模擬結果。
請參閱表一，可以理解係具有一隨著D1與D2愈短，阻抗愈小的趨勢。此外，D1與D2之間的差距愈小，阻抗愈小。再者，第一介層V1之數量或第二介層V2之數量愈多，阻抗 愈小。
特別是，可以確認出即使D1或D2變大，仍具有D1與D2之間的差距愈小，阻抗便愈小的趨勢。亦即，第二介層V2之中線與第三介層V3之中線彼此愈靠近，阻抗特性(impedance characteristic)便愈小。
當考量這些實驗數據時，可以理解到第二介層V2之下表面與接觸於第一電路圖案141之第三介層V3的上表面係至少部分地彼此重疊，有降低阻抗的優點。
此外，可以理解到藉由與如上所述的原則相同的原則，第三介層V3之下表面與接觸於第二電路圖案142之第四介層V4的上表面係至少部分地彼此重疊，有降低阻抗的優點。
又，當分析表一的結果時，可以理解到相較於D1與D2之間之差距係為100微米的例子而言，在D1與D2之間之差距係為0微米的例子中阻抗係顯著地減少。當考量到此點，較佳地為D1與D2之間之差距係小於50微米。
再者，根據相關技術內嵌電子元件110之一般製程中，第三介層V3之直徑係在80至100微米的範圍之中，且第一電路圖案141之寬度係在170至200微米的範圍之中。因此，當第二介層V2或第三介層V3形成於第一電路圖案141上時，一邊的容許偏差(allowable deviation)變成小於50微米。因此，亦在此觀點中，較佳地為D1與D2之間之差距係小於50微米。
同時，請參閱第2圖，由電子元件110之側壁至第 三介層V3之中線的最短距離可以等於或大於a、b、c之最小值的總合。
此處，a表示電子元件110之側壁與空腔145之間的容許距離(allowable distance)，b表示空腔145與第一電路圖案141之間的容許距離，以及c表示第一電路圖案141之一側表面與第三介層V3之中線之間的容許距離。
首先，a係為一值，可以取決於電子元件110之尺寸偏差、安裝電子元件110於空腔145中的安裝位置偏差、以及空腔145的製程偏差之考量，a可基於目前製程程度定義為小於120微米的值。
此外，b可以對應於當電路圖案形成於絕緣層上時，電路圖案至少由空腔145之一邊緣隔開的距離，此距離根據空腔145之形狀或空腔145之製程方法而改變，且一般為30至50微米。
接著，c為當接觸於介層之電路圖案形成時，容許介層與電路圖案彼此匹配(match)的一容許距離。
基於目前的製程技術，當假定電路圖案之中心與介層之中心準確地彼此重合(coincide)時，介層與電路圖案彼此接觸的一表面上的一外側線以及電路圖案之一側表面之間，係設置為具有約20微米或更多的隔開距離。因此，當考量到目前的製程技術，c可能具有40至140微米的值。
因此，隨著第一介層V1之中線與第二介層V2之中 線之間的距離、與第一介層V1之中線與第三介層V3之中線之間的距離愈小，更確切地說，隨著上述兩個距離之間的差距愈小，阻抗便愈小，並且第三介層V3與電子元件110之側壁係藉由在製程中所容許的一最小值或更大的值彼此隔開，從而可能使得阻抗降低的效果最大化。
第3圖為繪示根據本發明之另一實施例具有一電子元件內嵌於其中的基板200的剖面圖。
請參閱第3圖，如半導體晶片或類似者的主動元件190可以提供於第三電路圖案131之上，且藉由將提供於主動元件之下表面上的一外部終端(external terminal)191連接於第三電路圖案131，而讓主動元件電性連接於一電子元件110。
此外，如上所述，在根據本發明之示範性實施例之具有一電子元件內嵌於其中的基板100中，由於通過電子元件110經由介層、電路圖案、和類似者連接於外部的路徑之阻抗，相較於相關技術可能降低，當主動元件190係電性連接於第三電路圖案131之上表面時，相較於相關技術而言，電子元件110與主動元件190之間的電流或訊號傳輸效率(current or signal transmission efficiency)可能更為改善。
第4A圖繪示根據本發明之一實施例之具有一電子元件內嵌於其中之基板的剖面圖；第4B圖繪示根據本發明之一實施例沿第4A圖的I-I’連線之具有一電子元件內嵌於其中之基板的剖面圖；第4C圖為繪示根據本發明之另一實施例沿第4A圖的 I-I’連線之具有一電子元件內嵌於其中之基板的剖面圖。
請參閱第4A至4C圖，各個連接於電子元件110之外部電極111的第一與第五介層V1與V5之數量可以至少為一個。
請再次參閱表一，第一介層V1的數量愈多，阻抗愈小，且第二介層V2之數量愈多，阻抗愈小。
因此，可如第4B圖所示，一個第一介層V1與一個第五介層V5接觸於電子元件110之外部電極111，或者可如第4C圖所示，兩個或更多個第一介層V1以及兩個或更多個第五介層V5接觸於電子元件110之外部電極111。
第5圖為繪示根據本發明之又一示範性實施例之具有一電子元件內嵌於其中之基板300的剖面圖。
請參閱第5圖，可以理解到第四絕緣層230可進一步提供於第二絕緣層130之上，且第五絕緣層250可進一步提供於第三絕緣層150之下。
亦即，堆積的絕緣層亦可以依據需求包括四個或更多個層。
同時，藉由複數個介層與電路圖案連接於外部電極111所形成的迴路(loop)可以配置為外部電極111、一第一介層V1、一第五電路圖案331、一第一附加介層(additional via)V1’、一第七電路圖案333、一第二附加介層V2’、一第六電路圖案332、一第二介層V2、一第一電路圖案141、一第三介層V3、一第二 電路圖案142、一第四介層V4、一第九電路圖案352、一第四附加介層V4’、一第十電路圖案353、一第五附加介層V5’、一第八電路圖案351、與一第五介層V5。
此外，迴路可以是多迴路(multi-loop)，包括穿透通過第三電路圖案131與第四電路圖案151的一迴路，以及穿透通過第七電路圖案333與第十電路圖案353的一迴路。
第6A至6F圖繪示根據本發明之示範性實施例之具有一電子元件內嵌於其中之基板的製造方法之製程剖面圖。
首先，請參閱第6A與6B圖，第一電路圖案141、第二電路圖案142、第三介層V3、與空腔145可以形成於第一絕緣層140，且電子元件110可以設置於空腔145之中。
此處，形成第一電路圖案141、第二電路圖案142、與第三介層V3之製程順序，以及設置電子元件110於空腔145之中的製程可以依據需求適當地選擇。
爾後，請參閱第6C圖，可以形成第二絕緣層130與第三絕緣層150。
雖然未顯示，可在第二絕緣層130形成之後，形成第三絕緣層150。
例如，在設置電子元件110於第一絕緣層140之空腔145之中，於提供接觸於第二電路圖案142之分離薄膜(detach film)的狀態下固定電子元件110之後，可以形成第二絕緣層130，從而可以使得電子元件110固定至空腔145之內部部分。爾後， 可以移除分離薄膜，且可以形成第三絕緣層150。
接著，請參閱第6D圖，可以加工介層孔洞(via hole)VH曝露外部電極111、第一電路圖案141、第二電路圖案142、與類似者。
此後，請參閱第6E圖，可以藉由印刷法(printing method)、電鍍方法(plating method)、或類似方法填充導電材料於介層孔洞VH之中，以形成第一至第五介層V1至V5。然後，可以形成第三電路圖案131與第四電路圖案151。
接著，請參閱第6F圖，主動元件190可以連接於第三電路圖案131之上表面。
由於其他的特點與上述有所重疊，將省略這些描述。
經由本發明之示範性實施例進行如上所述之配置，相較於相關技術而言，通過電子元件與外部裝置彼此連接之路徑的阻抗可以降低。
100‧‧‧基板
110‧‧‧電子元件
111‧‧‧外部電極
130‧‧‧第二絕緣層
131‧‧‧第三電路圖案
140‧‧‧第一絕緣層
141‧‧‧第一電路圖案
142‧‧‧第二電路圖案
145‧‧‧空腔
150‧‧‧第三絕緣層
151‧‧‧第四電路圖案
V1‧‧‧第一介層
V2‧‧‧第二介層
V3‧‧‧第三介層
V4‧‧‧第四介層
V5‧‧‧第五介層
D1、D2、D3‧‧‧距離

Claims (19)

  1. 一種具有一電子元件內嵌於其中的基板，包括：該電子元件，包括一外部電極；一第一絕緣層，包括一空腔、一第一電路圖案及一第二電路圖案，該電子元件之至少一部份插入該空腔中，該第一電路圖案提供於該第一絕緣層之一表面上，該第二電路圖案提供於該第一絕緣層之另一表面上，一第二絕緣層，覆蓋該第一電路圖案與該第一絕緣層之一表面；一第三絕緣層，覆蓋該第二電路圖案與該第一絕緣層之另一表面；一第三電路圖案，提供於該第二絕緣層之一表面上；一第四電路圖案，提供於該第三絕緣層之一表面上；一第一介層，直接將該外部電極與該第三電路圖案彼此連接而穿透通過該第二絕緣層；一第二介層，直接將該第一電路圖案與該第三電路圖案彼此連接而穿透通過該第二絕緣層；一第三介層，直接將該第一電路圖案與該第二電路圖案彼此連接而穿透通過該第一絕緣層；一第四介層，直接將該第二電路圖案與該第四電路圖案彼此連接而穿透通過該第三絕緣層；以及一第五介層，直接將該外部電極與該第四電路圖案彼此連接 而穿透通過該第三絕緣層；其中該第二介層之整個下表面係設置於該第一電路圖案上，且該外部電極、該第一電路圖案、該第二電路圖案、該第三電路圖案、與該第四電路圖案係藉由該第一介層、該第二介層、該第三介層、該第四介層、及該第五介層彼此連接，以形成一電性迴路。
  2. 如申請專利範圍第1項所述之具有一電子元件內嵌於其中的基板，其中該第二介層之下表面與該第三介層之一上表面係至少部分地彼此重疊，且該第一電路圖案位於該第二介層之該下表面與該第三介層之該上表面之間。
  3. 如申請專利範圍第1項所述之具有一電子元件內嵌於其中的基板，其中該第三介層之一下表面與該第四介層之一上表面係至少部分地彼此重疊，且該第二電路圖案位於該第三介層之該下表面與該第四介層之該上表面之間。
  4. 如申請專利範圍第1項所述之具有一電子元件內嵌於其中的基板，其中該第一電路圖案在包括該第三介層之一區域的寬度係170至200微米，且該第一介層之一中線與該第二介層之一中線之間之一距離以及該第一介層之該中線與該第三介層之一中線之間之一距離之間的差距係小於50微米。
  5. 如申請專利範圍第1項所述之具有一電子元件內嵌於其中的基板，其中由該電子元件之一側壁至該第三介層之一中線的 最短距離，係等於或大於該電子元件之該側壁與該空腔之間之一容許距離之一最小值、該空腔與該第一電路圖案之間之一容許距離之一最小值、與該第一電路圖案之一側表面與該第三介層之該中線之間之一容許距離之一最小值的總和。
  6. 如申請專利範圍第5項所述之具有一電子元件內嵌於其中的基板，其中該電子元件之該側壁與該空腔之間之該容許距離之該最小值係小於120微米，該空腔與該第一電路圖案之間之該容許距離之該最小值係30至50微米，且該第一電路圖案之一側表面與該第三介層之該中線之間之該容許距離之該最小值係40至140微米。
  7. 如申請專利範圍第1項所述之具有一電子元件內嵌於其中的基板，該第一介層之數量係為複數個。
  8. 如申請專利範圍第1項所述之具有一電子元件內嵌於其中的基板，其中該電子元件係一多層陶瓷電容器。
  9. 如申請專利範圍第8項所述之具有一電子元件內嵌於其中的基板，更包括一主動元件，該主動元件具有接觸於該第三電路圖案的一外部終端。
  10. 如申請專利範圍第8項所述之具有一電子元件內嵌於其中的基板，其中該第五介層之數量係為複數個。
  11. 一種具有一電子元件內嵌於其中的基板，包括： 一第一絕緣層，包括一空腔，且包括一第一電路圖案與一第二電路圖案，該第一電路圖案與該第二電路圖案分別提供於該第一絕緣層之一上表面與一下表面上；該電子元件至少部分地插入於該空腔中，且該電子元件包括一外部電極；複數個堆積的絕緣層堆疊於該第一絕緣層之上或之下；一上電路圖案與一下電路圖案分別形成於該些堆積的絕緣層上；且複數個介層將該外部電極、該上電路圖案、該第一電路圖案、該第二電路圖案、與該下電路圖案彼此連接，以形成一電性迴路。
  12. 如申請專利範圍第11項所述之具有一電子元件內嵌於其中的基板，其中該些堆積的絕緣層包括：一第二絕緣層，覆蓋該第一電路圖案與該第一絕緣層之該上表面；以及一第三絕緣層，覆蓋該第二電路圖案與該第一絕緣層之該下表面。
  13. 如申請專利範圍第12項所述之具有一電子元件內嵌於其中的基板，其中該上電路圖案包括一第三電路圖案，該第三圖案提供於該第二絕緣層之一表面上，且該下電路圖案包括一第四電路圖案，該第四電路圖案提供於該第三絕緣層之一表面上。
  14. 如申請專利範圍第13項所述之具有一電子元件內嵌於其中的基板，其中該些介層包括：一第一介層，直接將該外部電極與該第三電路圖案彼此連接而穿透通過該第二絕緣層；一第二介層，直接將該第一電路圖案與該第三電路圖案彼此連接而穿透通過該第二絕緣層；一第三介層，直接將該第一電路圖案與該第二電路圖案彼此連接而穿透通過該第一絕緣層；一第四介層，直接將該第二電路圖案與該第四電路圖案彼此連接而穿透通過該第三絕緣層；以及一第五介層，直接將該外部電極與該第四電路圖案彼此連接而穿透通過該第三絕緣層。
  15. 如申請專利範圍第14項所述之具有一電子元件內嵌於其中的基板，其中該第二介層之一下表面與該第三介層之一上表面係至少部分地彼此重疊，且該第一電路圖案位於該第二介層之該下表面與該第三介層之該上表面之間。
  16. 如申請專利範圍第14項所述之具有一電子元件內嵌於其中的基板，其中該第三介層之一下表面與該第四介層之一上表面係至少部分地彼此重疊，且該第二電路圖案位於該第三介層之該下表面與該第四介層之該上表面之間。
  17. 一種具有一電子元件內嵌於其中的基板之製造方法，該方法包括： 提供一第一絕緣層，該第一絕緣層包括一空腔；插入該電子元件之至少一部分於該空腔中，該電子元件包括一外部電極，形成一第一電路圖案於該第一絕緣層之一上表面上，形成一第二電路圖案於該第一絕緣層之一下表面上，且形成一第三介層，該第三介層直接將該第一電路圖案與該第二電路圖案彼此連接，而穿透通過該第一絕緣層；形成複數個堆積的絕緣層分別位於該第一絕緣層之上與之下；形成複數個介層孔洞穿透該些堆積的絕緣層；以及填充導電材料於該些介層孔洞中，以形成複數個介層，且分別形成一上電路圖案與一下電路圖案於該些堆積的絕緣層上，其中該外部電極、該上電路圖案、該第一電路圖案、該第二電路圖案、與該下電路圖案係藉由該些介層彼此連接，以形成一電性迴路。
  18. 如申請專利範圍第17項所述之方法，其中該些堆積的絕緣層包括：一第二絕緣層及一第三絕緣層，該第二絕緣層覆蓋該第一電路圖案與該第一絕緣層之該上表面，該第三絕緣層覆蓋該第二電路圖案與該第一絕層之該下表面，該上電路圖案包括一第三電路圖案，該第三電路圖案提供於該第二絕緣層之一表面上，該下電路圖案包括一第四電路圖案，該第四電路圖案提供於該第三絕緣層之一表面上，且 該些介層包括：一第一介層、一第二介層、一第四介層及一第五介層，該第一介層直接將該外部電極與該第三電路圖案彼此連接，而穿透通過該第二絕緣層；該第二介層直接將該第一電路圖案與該第三電路圖案彼此連接，而穿透通過該第二絕緣層；該第四介層直接將該第二電路圖案與該第四電路圖案彼此連接，而穿透通過該第三絕緣層；該第五介層直接將該外部電極與該第四電路圖案彼此連接，而穿透通過該第三絕緣層。
  19. 如申請專利範圍第18項所述之方法，其中該第二介層之一下表面與該第三介層之一上表面係至少部分地彼此重疊，且該第一電路圖案位於該第二介層之該下表面與該第三介層之該上表面之間。
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