KR20140087744A

KR20140087744A - 전자부품 내장기판 및 그 제조방법

Info

Publication number: KR20140087744A
Application number: KR1020120158339A
Authority: KR
Inventors: 이두환; 정율교; 박대현; 신이나; 이승은
Original assignee: 삼성전기주식회사
Priority date: 2012-12-31
Filing date: 2012-12-31
Publication date: 2014-07-09
Also published as: JP2014131032A; KR101472639B1; TWI522026B; TW201431456A; US20140182896A1; US9313893B2

Abstract

본 발명은 전자부품이 내장된 기판에 관한 것으로, 캐비티를 포함하며 상면 및 하면에 각각 제1 회로 패턴 및 제2 회로 패턴이 구비된 제1 절연층; 상기 캐비티에 적어도 일부가 삽입되며 외부전극을 구비하는 전자부품; 상기 제1 절연층의 상부 및 하부에 적층되는 복수의 빌드업 절연층들; 상기 빌드업 절연층들 상에 형성되는 상부 회로 패턴 및 하부 회로 패턴; 및 상기 외부전극, 상기 상부 회로 패턴, 상기 제1 회로 패턴, 상기 제2 회로 패턴 및 상기 하부 회로 패턴을 연결하여 전기적 루프(loop)를 형성하는 복수의 비아들;을 포함하여, 전자부품과 외부 디바이스가 연결되는 경로의 임피던스가 종래보다 감소될 수 있다.

Description

전자부품 내장기판 및 그 제조방법{SUBSTRATE EMBEDDING ELECTRONIC COMPONENT AND MANUFACTURING MEHTOD THEREOF}

본 발명은 전자부품이 내장된 기판에 관한 것이다.

최근 출시되고 있는 스마트폰, 태블릿 PC 등의 모바일 기기들은 그 성능이 비약적으로 향상되면서도 높은 휴대성이 요구됨에 따라, 이러한 모바일 기기에 사용되는 전자부품들의 소형화, 슬림화 및 고성능화를 위한 연구가 계속되고 있다.

여기서, 특허문헌1 등에 소개된 바 있는 전자부품 내장기판은, 전자부품을 기판 내부에 내장함으로써, 그 표면에 여분의 부품을 실장할 수 있는 공간을 확보할 수 있는 바, 모바일 기기에 탑재되는 전자부품들의 소형화, 슬림화 및 고성능화를 구현하기 위한 한 방법으로써 각광받고 있다.

특히, 반도체 칩의 성능이 향상될 수록, 반도체 칩에 공급되는 전원의 안정성이 중요시되는데, 이를 위하여 소위 디커플링 캐패시터(Decoupling capacitor) 또는 바이패스 캐패시터(Bypass capacitor)를 반도체 칩과 전원공급선 사이에 구비하여 전원의 노이즈를 제거하고 전원전류가 급변하는 상황에서도 반도체 칩에 안정적인 전류가 공급될 수 있도록 하고 있다.

이때, 캐패시터가 내장된 기판에 반도체 칩을 실장하게 되면, 디커플링 캐패시터와 반도체 칩 사이의 거리를 최소화 할 수 있게 되므로 고성능 반도체 칩에 안정적인 전원공급이 가능하면서도 소형화 및 슬림화가 가능해 질 수 있다.

한편, 반도체 칩이나 캐패시터 등의 전자부품들이 기판에 내장된 상태에서 각 전자부품들이 가진 최대 성능을 발현하기 위해서는 이들 전자부품이 다른 디바이스들과 연결되는 경로의 임피던스가 낮아져야 한다.

그러나, 특허문헌1 등을 포함한 종래 기술들에서는 임피던스 감소를 위한 효과적인 수단을 제시하고 있지 못하는 실정이었고, 그에 따라, 전자부품의 비약적인 성능향상에도 불구하고, 이러한 전자부품들을 내장하는 기술이 충분히 뒷받침되지 못함으로써, 전자부품의 성능을 충분하게 활용하지 못하고 있었다는 문제점이 있었다.

대한민국공개특허공보 제2007-0101183호

상기와 같은 문제점들을 해결하기 위하여 창안된 본 발명은, 전자부품에 연결되는 경로의 임피던스를 감소시킬 수 있는 기술을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 일실시예에 따른 전자부품 내장기판은, 외부전극이 구비된 전자부품; 상기 전자부품의 적어도 일부가 삽입되는 캐비티가 구비되고, 일면에 제1 회로 패턴이 구비되며, 타면에 제2 회로 패턴이 구비되는 제1 절연층; 상기 제1 회로 패턴 및 상기 제1 절연층 일면을 커버하는 제2 절연층; 상기 제2 회로 패턴 및 상기 제1 절연층 타면을 커버하는 제3 절연층; 상기 제2 절연층 표면에 구비되는 제3 회로 패턴; 상기 제3 절연층 표면에 구비되는 제4 회로 패턴; 상기 제2 절연층을 관통하여 상기 외부전극과 상기 제3 회로 패턴을 직접 연결하는 제1 비아; 상기 제2 절연층을 관통하여 상기 제1 회로 패턴과 상기 제3 회로 패턴을 직접 연결하는 제2 비아; 상기 제1 절연층을 관통하여 상기 제1 회로 패턴과 상기 제2 회로 패턴을 직접 연결하는 제3 비아; 및 상기 제3 절연층을 관통하여 상기 제3 회로 패턴과 상기 제4 회로 패턴을 직접 연결하는 제4 비아;를 포함하되, 상기 제2 비아아의 하부면 전체가 상기 제1 회로 패턴 상에 위치하는 것일 수 있다.

이때, 상기 제2 비아의 하부면과 상기 제3 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것이 바람직하다.

또한, 상기 제3 비아의 하부면과 상기 제4 비아의 상부면은 상기 제2 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것이 바람직하다.

또한, 상기 제3 비아를 포함하는 영역에서의 제1 회로 패턴의 폭은 170 ~ 200 um이고, 상기 제1 비아의 중심선과 상기 제2 비아의 중심선 사이의 거리와, 상기 제1 비아의 중심선과 상기 제3 비아의 중심선 사이의 거리의 차이는 50um 미만이 되도록 하는 것이 바람직하다.

이때, 상기 전자부품의 측벽과 상기 제3 비아의 중심선 까지의 최단거리는, 상기 전자부품의 측벽과 상기 캐비티 사이의 허용거리 최소값, 상기 캐비티와 상기 제1 회로 패턴 사이의 허용거리 최소값 및 상기 제1 회로 패턴의 일측면과 상기 제3 비아 중심선 사이의 허용거리 최소값의 합 이상인 것이 바람직하다.

또한, 상기 전자부품의 측벽과 상기 캐비티 사이의 허용거리 최소값은 120um 미만이고, 상기 캐비티와 상기 제1 회로 패턴 사이의 허용거리 최소값은 30 ~ 50um 이며, 상기 제1 회로 패턴의 일측면과 상기 제3 비아 중심선 사이의 허용거리 최소값은 40 ~ 140um 일 수 있다.

또한, 상기 제1 비아는 복수 개 구비되는 것이 바람직하다.

또한, 상기 전자부품은 MLCC일 수 있고, 상기 제3 회로 패턴에 외부단자가 접촉되는 능동소자를 더 포함할 수 있다.

이때, 상기 제3 절연층을 관통하여 상기 외부전극과 상기 제4 회로 패턴을 직접 연결하는 제5 비아를 더 포함할 수 있으며, 상기 제5 비아는 복수 개 구비될 수 있다.

본 발명의 일실시예에 따른 전자부품 내장기판은, 캐비티를 포함하며 상면 및 하면에 각각 제1 회로 패턴 및 제2 회로 패턴이 구비된 제1 절연층; 상기 캐비티에 적어도 일부가 삽입되며 외부전극을 구비하는 전자부품; 상기 제1 절연층의 상부 및 하부에 적층되는 복수의 빌드업 절연층들; 상기 빌드업 절연층들 상에 형성되는 상부 회로 패턴 및 하부 회로 패턴; 및 상기 외부전극, 상기 상부 회로 패턴, 상기 제1 회로 패턴, 상기 제2 회로 패턴 및 상기 하부 회로 패턴을 연결하여 전기적 루프(loop)를 형성하는 복수의 비아들;을 포함할 수 있다.

이때, 상기 복수의 빌드업 절연층들은, 상기 제1 회로 패턴 및 상기 제1 절연층 상부면을 커버하는 제2 절연층; 및 상기 제2 회로 패턴 및 상기 제1 절연층 하부면을 커버하는 제3 절연층;을 포함할 수 있다.

또한, 상기 상부 회로 패턴은 상기 제2 절연층 표면에 구비되는 제3 회로 패턴을 포함하고, 상기 하부 회로 패턴은 상기 제3 절연층 표면에 구비되는 제4 회로 패턴을 포함할 수 있다.

이때, 상기 복수의 비아들은, 상기 제2 절연층을 관통하여 상기 외부전극과 상기 제3 회로 패턴을 직접 연결하는 제1 비아; 상기 제2 절연층을 관통하여 상기 제1 회로 패턴과 상기 제3 회로 패턴을 직접 연결하는 제2 비아; 상기 제1 절연층을 관통하여 상기 제1 회로 패턴과 상기 제2 회로 패턴을 직접 연결하는 제3 비아; 상기 제3 절연층을 관통하여 상기 제3 회로 패턴과 상기 제4 회로 패턴을 직접 연결하는 제4 비아; 및 상기 제3 절연층을 관통하여 상기 외부전극과 상기 제4 회로 패턴을 직접 연결하는 제5 비아;를 포함할 수 있다.

또한, 상기 제2 비아의 하부면과 상기 제3 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것이 바람직하다.

또한, 상기 제3 비아의 하부면과 상기 제4 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것이 바람직하다.

본 발명의 일실시예에 따른 전자부품 내장기판 제조방법은, 캐비티를 포함하는 제1 절연층을 제공하는 단계; 외부전극이 구비된 전자부품의 적어도 일부를 상기 캐비티 내로 삽입하며, 상기 제1 절연층의 상부면에 제1 회로 패턴, 상기 제1 절연층의 하부면에 제2 회로 패턴 및 상기 제1 절연층을 관통하여 상기 제1 회로 패턴과 상기 제2 회로 패턴을 직접 연결하는 제3 비아를 형성하는 단계; 상기 제1 절연층의 상부 및 하부에 복수의 빌드업 절연층들을 형성하는 단계; 상기 복수의 빌드업 절연층들을 관통하는 복수의 비아홀을 형성하는 단계; 및 상기 복수의 비아홀에 도전재를 구비하여 복수의 비아를 형성하고, 상기 빌드업 절연층들에 상부 회로 패턴 및 하부 회로 패턴을 형성하는 단계;를 포함하여, 상기 외부전극, 상기 상부 회로 패턴, 상기 제1 회로 패턴, 상기 제2 회로 패턴 및 상기 하부 회로 패턴이 상기 복수의 비아들로 연결되어 전기적 루프(loop)를 형성하는 것일 수 있다.

이때, 상기 복수의 빌드업 절연층들은, 상기 제1 회로 패턴 및 상기 제1 절연층 상부면을 커버하는 제2 절연층; 및 상기 제2 회로 패턴 및 상기 제1 절연층 하부면을 커버하는 제3 절연층;을 포함하고, 상기 상부 회로 패턴은 상기 제2 절연층 표면에 구비되는 제3 회로 패턴을 포함하며, 상기 하부 회로 패턴은 상기 제3 절연층 표면에 구비되는 제4 회로 패턴을 포함하고, 상기 복수의 비아들은, 상기 제2 절연층을 관통하여 상기 외부전극과 상기 제3 회로 패턴을 직접 연결하는 제1 비아; 상기 제2 절연층을 관통하여 상기 제1 회로 패턴과 상기 제3 회로 패턴을 직접 연결하는 제2 비아; 상기 제3 절연층을 관통하여 상기 제3 회로 패턴과 상기 제4 회로 패턴을 직접 연결하는 제4 비아; 및 상기 제3 절연층을 관통하여 상기 외부전극과 상기 제4 회로 패턴을 직접 연결하는 제5 비아;를 포함할 수 있다.

또한, 상기 제2 비아의 하부면과 상기 제3 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되도록 형성되는 것이 바람직하다.

이상과 같이 구성된 본 발명은 전자부품과 외부 디바이스가 연결되는 경로의 임피던스가 종래보다 감소될 수 있다는 유용한 효과를 제공한다.

도 1은 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 예시한 단면도이다.
도 2는 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 예시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판을 개략적으로 예시한 단면도이다.
도 4a는 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 예시한 단면도이고, 도 4b는 본 발명의 일실시예에 따른 전자부품 내장기판에서 도 4a의 I-I' 선 단면을 개략적으로 예시한 단면도이며, 도 4c는 본 발명의 다른 실시예에 따른 전자부품 내장기판에서 도 4a의 I-I' 선 단면을 개략적으로 예시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판을 개략적으로 예시한 단면도이다.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 개략적으로 예시한 공정단면도로써, 도 6a는 제1 절연층이 제공된 상태, 도 6b는 제1 절연층에 제1 회로 패턴, 제2 회로 패턴, 제3 비아 및 캐비티가 형성되고, 캐비티 내부에 전자부품이 위치한 상태, 도 6c는 제2 절연층 및 제3 절연층이 형성된 상태, 도 6d는 제2 절연층 및 제3 절연층에 비아홀이 형성된 상태, 도 6e는 제1 내지 제6 비아, 제3 회로 패턴 및 제4 회로 패턴이 형성된 상태, 도 6f는 능동소자가 실장된 상태를 개략적으로 예시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.

명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.

명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다. 여기서 "일 실시예에서"라는 문구의 존재는 반드시 그런 것은 아니지만 동일한 실시예를 의미한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 전자부품 내장기판(100)을 개략적으로 예시한 단면도이다.

도 2는 본 발명의 일실시예에 따른 전자부품 내장기판(100)을 개략적으로 예시한 단면도이다.

도 1 및 도 2을 참조하면, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은, 전자부품(110), 복수의 절연층, 복수의 회로 패턴, 복수의 비아를 포함할 수 있다.

먼저, 전자부품(110)은 외부전극(111) 또는 단자를 구비한 반도체 칩 등의 능동소자(190) 또는 캐패시터 등의 수동소자 일 수 있으며, 전자부품 내장기판(100)에 내장된다.

다음으로, 제1 절연층(140)은 전자부품(110)이 제1 절연층(140)에 삽입될 수 있도록 캐비티(145)를 구비할 수 있다.

또한, 제1 절연층(140)의 상면과 하면에는 각각 제1 회로 패턴(141)과 제2 회로 패턴(142)이 구비될 수 있으며, 제1 회로 패턴(141)과 제2 회로 패턴(142)은 제1 절연층(140)을 관통하는 제3 비아(V3)에 의하여 전기적으로 연결될 수 있다.

이때, 제1 절연층(140)은 코어기판일 수 있으며, 금속재를 포함하는 메탈코어일 수 있다.

다음으로, 제1 절연층(140)의 상부 및 하부에는 빌드업 절연층들이 형성될 수 있다. 따라서, 제1 절연층(140)의 상부에 형성되는 절연층을 제2 절연층(130)으로 정의하고, 제1 절연층(140)의 하부에 형성되는 절연층을 제3 절연층(150)으로 정의할 수 있다.

이때, 제1 절연층(140)과 제3 절연층(150)은 제1 절연층(140) 및 전자부품(110)을 각각 상방 및 하방에서 커버할 수 있다.

한편, 빌드업 절연층의 상부에는 상부 회로 패턴이 형성되고, 하부에는 하부 회로 패턴이 형성될 수 있다. 즉, 제2 절연층(130)의 상부면에 구비된 제3 회로 패턴(131)이 상부 회로 패턴에 해당할 수 있고, 제3 절연층(150)의 하부면에 구비된 제4 회로 패턴(151)이 하부 회로 패턴에 해당할 수 있다.

그리고, 빌드업 절연층에는 복수의 비아가 형성되어 회로 패턴들 또는 전자부품(110)의 외부전극(111)을 외부의 디바이스와 전기적으로 연결할 수 있다.

특히, 본 명세서에서는 설명의 편의를 위하여 복수의 비아들을 하기와 같이 정의하기로 한다.

제2 절연층(130)을 관통하면서, 외부전극(111)에 일면이 접촉되고 타면은 제3 회로 패턴(131)에 접촉되는 비아를 제1 비아(V1), 타면이 제3 회로 패턴(131)에 접촉되고 일면은 제1 회로 패턴(141)에 접촉되는 비아를 제2 비아(V2)로 정의할 수 있다.

또한, 제1 절연층(140)을 관통하면서 제1 회로 패턴(141)과 제2 회로 패턴(142)을 연결하는 비아를 제3 비아(V3)로 앞서 정의한 바 있다.

또한, 제3 절연층(150)을 관통하면서, 제2 회로 패턴(142)에 일면이 접촉되고 타면은 제4 회로 패턴(151)에 접촉되는 비아를 제4 비아(V4), 외부전극(111)에 일면이 접촉되고 타면은 제4 회로 패턴(151)에 접촉되는 비아를 제5 비아(V5)로 정의할 수 있다.

이렇게 외부전극(111), 제1 비아(V1), 제3 회로 패턴(131), 제2 비아(V2), 제1 회로 패턴(141), 제3 비아(V3), 제2 회로 패턴(142), 제4 비아(V4), 제4 회로 패턴(151) 및 제5 비아(V5)가 전기적 루프(loop)를 형성할 수 있으며, 이에 따라 임피던스가 감소될 수 있다.

하기 [표 1]은 제1 비아(V1) 및 제2 비아(V2)의 개수와, 비아들 사이의 거리에 따른 임피던스 값을 정리한 표이다.

[표 1]에서, D1은 제1 비아(V1)의 중심선에서 제2 비아(V2)의 중심선 까지의 거리, D2은 제1 비아(V1)의 중심선에서 제3 비아(V3)의 중심선 까지의 거리, D3은 제4 비아(V4)의 중심선에서 제5 비아(V5)의 중심선 까지의 거리를 의미한다.

또한, 전자부품(110)은 전극 폭이 220um 이상인 외부전극(111)을 포함하는 1000x500um 사이즈의 MLCC를 사용하였고, 제1 절연층(140)의 두께 100um, 제2 절연층(130)의 두께 40-50um, 제3 절연층(150)의 두께 40-50um 가 되도록 하여 임피던스를 시뮬레이션하였다.

또한, 하기 표에 포함된 샘플들 가운데 일부를 실제로 제작하여 임피던스 값을 실측하여 시뮬레이션 결과를 검증하였다.

[표 1]을 참조하면, D1과 D2가 짧을 수록 임피던스가 감소되는 경향이 있음을 이해할 수 있다. 또한, D1과 D2의 차이가 작을 수록 임피던스가 작아진다. 또한, 제1 비아(V1) 또는 제2 비아(V2)의 개수가 증가할 수록 임피던스가 작아진다.

특히, D1과 D2의 차이가 작을 수록, D1 또는 D2가 커지더라도 임피던스가 작아지는 경향이 있음을 확인할 수 있다. 즉, 제2 비아(V2)와 제3 비아(V3)의 중심선이 일치할 수록 임피던스 특성이 감소될 수 있다는 것이다.

이러한 실험데이터를 고려하면, 제1 회로 패턴(141)에 접촉되는 제2 비아(V2)의 하부면과 제3 비아(V3)의 상부면은 적어도 일부가 중첩되도록 하는 것이 임피던스 감소에 유리함을 이해할 수 있을 것이다.

또한, 제2 회로 패턴(142)에 접촉되는 제3 비아(V3)의 하부면과 제4 비아(V4)의 상부면이 적어도 일부가 중첩되도록 하면 위와 동일한 원리에 의하여 임피던스 감소에 유리함을 이해할 수 있을 것이다.

또한, [표 1]의 결과를 분석해 보면 D1과 D2의 차이가 100um 인 경우에 비하여, 0 um인 경우의 임피던스가 월등하게 감소됨을 알 수 있는데, 이러한 점을 고려하면, D1과 D2의 차이는 50um 미만이 되도록 하는 것이 바람직하다.

뿐만 아니라, 종래의 일반적인 전자부품(110) 내장 공정에서, 제3 비아(V3)의 직경은 약 80~100um 범위로 형성되고 있으며, 제1 회로 패턴(141)의 폭은 170~200um 범위에 있는 바, 제2 비아(V2) 또는 제3 비아(V3)가 제1 회로 패턴(141) 상에 형성될 때 편측 허용편차는 50um 미만이 된다. 따라서, 이러한 관점에서 보더라도, D1과 D2의 차이는 50um 미만이 되도록 하는 것이 바람직하다.

한편, 도 2를 참조하면, 전자부품(110)의 측벽과 제3 비아(V3)의 중심선 까지의 최단거리는 a, b, c의 최소값의 합 이상이 될 수 있다.

여기서, a는 전자부품(110)의 측벽과 캐비티(145) 사이의 허용거리이고, b는 캐비티(145)와 제1 회로 패턴(141) 사이의 허용거리이고, c는 제1 회로 패턴(141)의 일측면과 제3 비아(V3) 중심선 사이의 허용거리를 나타낸다.

먼저, a는 전자부품(110)의 크기편차, 전자부품(110)을 캐비티(145)에 실장함에 있어서의 실장위치편차 및 캐비티(145) 가공편차를 고려하여 정해질 수 있는 값으로써, 현재 공정기술을 기준으로 120um 미만의 값으로 정해질 수 있다.

또한, b는 절연층 상에 회로 패턴을 형성할 때, 캐비티(145)의 에지로부터 최소한 이격되어야 하는 거리에 해당하며, 캐비티(145)의 형상이나, 캐비티(145) 가공 방법에 따라 차이가 있을 수 있으며, 통상적으로 30 ~ 50um가 될 수 있다.

다음으로, c는 비아에 접촉되는 회로 패턴을 형성할 때, 비아와 회로 패턴이 정합되도록 하기 위한 허용거리이다.

현재의 공정기술을 기준으로, 회로 패턴의 중심에 비아의 중심이 정확하게 일치되는 경우를 가정하면, 비아와 회로 패턴이 접촉되는 면의 외각선 부터 회로 패턴의 일측면 까지의 거리가 약 20um 이상 이격되도록 설계되고 있다. 따라서, 현재 공정기술을 고려하면, c는 40 ~ 140um 값을 가질 수 있다.

이에 따라, 제1 비아(V1)의 중심선과 제2 비아(V2)의 중심선 사이의 거리 및 제1 비아(V1)의 중심선과 제3 비아(V3)의 중심선 사이의 거리가 감소될 수록, 더 나아가, 이 두 거리의 차이가 작아질 수록 임피던스가 감소될 수 있으며, 공정상 허용되는 최소값 이상으로 제3 비아(V3)와 전자부품(110)의 측벽이 이격되도록 함으로써 임피던스 감소 효과를 극대화 할 수 있게 되는 것이다.

도 3은 본 발명의 다른 실시예에 따른 전자부품 내장기판(200)을 개략적으로 예시한 단면도이다.

도 3을 참조하면, 제3 회로 패턴(131) 상방에는 반도체 칩 등의 능동소자(190)가 구비될 수 있는데, 능동소자(190)의 하면에 구비되는 외부단자(191) 등이 제3 회로 패턴(131)에 연결됨으로써, 전자부품(110)과 능동소자(190)가 전기적으로 연결될 수 있다.

또한, 전술한 바와 같이, 본 발명의 일실시예에 따른 전자부품 내장기판(100)은 전자부품(110)으로부터 비아 및 회로 패턴 등을 거쳐 외부로 연결되는 경로의 임피던스가 종래보다 감소될 수 있으므로, 제3 회로 패턴(131) 상부면에 능동소자(190)가 전기적으로 연결되면 전자부품(110)과 능동소자(190) 간의 전류 또는 신호 전송 효율이 종래보다 향상될 수 있는 것이다.

도 4a는 본 발명의 일실시예에 따른 전자부품 내장기판을 개략적으로 예시한 단면도이고, 도 4b는 본 발명의 일실시예에 따른 전자부품 내장기판에서 도 4a의 I-I' 선 단면을 개략적으로 예시한 단면도이며, 도 4c는 본 발명의 다른 실시예에 따른 전자부품 내장기판에서 도 4a의 I-I' 선 단면을 개략적으로 예시한 단면도이다.

도 4a 내지 도 4c를 참조하면, 전자부품(110)의 외부전극(111)에 접촉되는 제1 비아(V1) 및 제5 비아(V5)는 적어도 한 개 이상이 될 수 있다.

다시 [표 1]을 참조하면, 제1 비아(V1)의 개수가 증가할 수록 임피던스가 감소될 수 있고, 제2 비아(V2)의 개수가 증가할 수록 임피던스가 감소될 수 있다.

따라서, 도 4b에 예시된 바와 같이 제1 비아(V1)와 제5 비아(V5)가 전자부품(110)의 외부전극(111)에 한 개씩 접촉될 수 있지만, 도 4c에 예시된 바와 같이 제1 비아(V1)와 제5 비아(V5)가 전자부품(110)의 외부전극(111)에 두개 이상 접촉될 수도 있다.

도 5는 본 발명의 또 다른 실시예에 따른 전자부품 내장기판(300)을 개략적으로 예시한 단면도이다.

도 5를 참조하면, 제2 절연층(130) 상부에 제4 절연층(230)이 더 구비되고, 제3 절연층(150) 하부에 제5 절연층(250)이 더 구비될 수 있음을 이해할 수 있을 것이다.

즉, 빌드업 절연층은 필요에 따라 4층 이상으로 구비될 수도 있다는 것이다.

한편, 외부전극(111)과 연결되는 복수의 비아 및 회로 패턴들이 이루는 루프(loop)는 외부전극(111), 제1 비아(V1), 제5 회로 패턴(331), 제1 추가비아(V1'), 제7 회로 패턴(333), 제2 추가비아(V2'), 제6 회로 패턴(332), 제2 비아(V2), 제1 회로 패턴(141), 제3 비아(V3), 제2 회로 패턴(142), 제4 비아(V4), 제9 회로 패턴(352), 제4 추가비아(V4'), 제10 회로 패턴(353), 제5 추가비아(V5'), 제8 회로 패턴(351) 및 제5 비아(V5)로 이루어질 수 있다.

또한, 이 루프(loop)는 제3 회로 패턴(131)과 제4 회로 패턴(151)을 경유하는 루프 및 제7 회로 패턴(333)과 제10 회로 패턴(353)을 경유하는 루프를 포함하여 다중 루프로 이루어질 수도 있다.

도 6a 내지 도 6f는 본 발명의 일실시예에 따른 전자부품 내장기판 제조방법을 개략적으로 예시한 공정단면도이다.

먼저, 도 6a 및 도 6b를 참조하면, 제1 절연층(140)에 제1 회로 패턴(141), 제2 회로 패턴(142), 제3 비아(V3) 및 캐비티(145)가 형성되고, 캐비티(145) 내부에 전자부품(110)이 위치될 수 있다.

이때, 제1 회로 패턴(141), 제2 회로 패턴(142) 및 제3 비아(V3)가 형성되는 과정과, 캐비티(145) 내부에 전자부품(110)이 위치되는 과정의 선후는 필요에 따라 적절히 선택될 수 있다.

다음으로, 도 6c를 참조하면, 제2 절연층(130) 및 제3 절연층(150)이 형성될 수 있다.

도시하지는 않았지만, 제2 절연층(130)이 먼저 형성된 후 제3 절연층(150)이 형성될 수도 있다.

예컨데, 제1 절연층(140)의 캐비티(145)에 전자부품(110)을 안착함에 있어서, 제2 회로 패턴(142)에 접촉되는 디테치 필름을 구비한 상태에서 전자부품(110)을 고정한 후 제2 절연층(130)을 형성함으로써 전자부품(110)이 캐비티(145) 내부에 고정되도록 할 수 있으며, 그 이후에 디테치 필름을 제거하고 제3 절연층(150)을 형성할 수 있다.

다음으로, 도 6d을 참조하면, 외부전극(111), 제1 회로 패턴(141), 제2 회로 패턴(142) 등을 노출시키는 비아홀(VH)을 가공할 수 있다.

다음으로, 도 6e를 참조하면, 인쇄법 또는 도금법 등을 적용하여 비아홀(VH) 내부에 도전성 물질을 충진하여 제1 내지 제5 비아(V5)를 형성할 수 있으며, 그 이후에 제3 회로 패턴(131) 및 제4 회로 패턴(151)을 형성할 수 있다.

다음으로, 도 6f를 참조하면, 제3 회로 패턴(131)의 상면에 능동소자(190)를 연결할 수 있다.

나머지 사항들은 전술한 설명과 중복되므로 생략하기로 한다.

100, 200, 300 : 전자부품 내장기판
110 : 전자부품 111 : 외부전극
130 : 제2 절연층 131 : 제3 회로 패턴
140 : 제1 절연층 141 : 제1 회로 패턴
142 : 제2 회로 패턴 145 : 캐비티
150 : 제3 절연층 151 : 제4 회로 패턴
V1 ~ V5 : 제1 내지 제5 비아 VH : 비아홀
190 : 능동소자 191 : 외부단자
230 : 제4 절연층 250 : 제5 절연층
331 : 제5 회로 패턴 332 : 제6 회로 패턴
333 : 제7 회로 패턴 351 : 제8 회로 패턴
352 : 제9 회로 패턴 353 : 제10 회로 패턴

Claims

외부전극이 구비된 전자부품;
상기 전자부품의 적어도 일부가 삽입되는 캐비티가 구비되고, 일면에 제1 회로 패턴이 구비되며, 타면에 제2 회로 패턴이 구비되는 제1 절연층;
상기 제1 회로 패턴 및 상기 제1 절연층 일면을 커버하는 제2 절연층;
상기 제2 회로 패턴 및 상기 제1 절연층 타면을 커버하는 제3 절연층;
상기 제2 절연층 표면에 구비되는 제3 회로 패턴;
상기 제3 절연층 표면에 구비되는 제4 회로 패턴;
상기 제2 절연층을 관통하여 상기 외부전극과 상기 제3 회로 패턴을 직접 연결하는 제1 비아;
상기 제2 절연층을 관통하여 상기 제1 회로 패턴과 상기 제3 회로 패턴을 직접 연결하는 제2 비아;
상기 제1 절연층을 관통하여 상기 제1 회로 패턴과 상기 제2 회로 패턴을 직접 연결하는 제3 비아; 및
상기 제3 절연층을 관통하여 상기 제3 회로 패턴과 상기 제4 회로 패턴을 직접 연결하는 제4 비아;
를 포함하되,
상기 제2 비아아의 하부면 전체가 상기 제1 회로 패턴 상에 위치하는 것을 특징을 하는
전자부품 내장기판.
청구항 1에 있어서,
상기 제2 비아의 하부면과 상기 제3 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 제3 비아의 하부면과 상기 제4 비아의 상부면은 상기 제2 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 제3 비아를 포함하는 제1 회로 패턴의 폭은 170 ~ 200 um이고,
상기 제1 비아의 중심선과 상기 제2 비아의 중심선 사이의 거리와
상기 제1 비아의 중심선과 상기 제3 비아의 중심선 사이의 거리의 차이는 50um 미만인 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 전자부품의 측벽과 상기 제3 비아의 중심선 까지의 최단거리는,
상기 전자부품의 측벽과 상기 캐비티 사이의 허용거리 최소값, 상기 캐비티와 상기 제1 회로 패턴 사이의 허용거리 최소값 및 상기 제1 회로 패턴의 일측면과 상기 제3 비아 중심선 사이의 허용거리 최소값의 합 이상인 것을 특징으로 하는 전자부품 내장기판.
청구항 5에 있어서,
상기 전자부품의 측벽과 상기 캐비티 사이의 허용거리 최소값은 120um 미만이고,
상기 캐비티와 상기 제1 회로 패턴 사이의 허용거리 최소값은 30 ~ 50um 이며,
상기 제1 회로 패턴의 일측면과 상기 제3 비아 중심선 사이의 허용거리 최소값은 40 ~ 140um 인 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 제1 비아가 복수 개 구비되는 것을 특징으로 하는 전자부품 내장기판.
청구항 1에 있어서,
상기 전자부품은 MLCC인 것을 특징으로 하는 전자부품 내장기판.
청구항 8에 있어서,
상기 제3 회로 패턴에 외부단자가 접촉되는 능동소자를 더 포함하는 것을 특징으로 하는 전자부품 내장기판.
청구항 8에 있어서,
상기 제3 절연층을 관통하여 상기 외부전극과 상기 제4 회로 패턴을 직접 연결하는 제5 비아를 더 포함하는 전자부품 내장기판.
청구항 10에 있어서,
상기 제5 비아가 복수 개 구비되는 것을 특징으로 하는 전자부품 내장기판.
캐비티를 포함하며 상면 및 하면에 각각 제1 회로 패턴 및 제2 회로 패턴이 구비된 제1 절연층;
상기 캐비티에 적어도 일부가 삽입되며 외부전극을 구비하는 전자부품;
상기 제1 절연층의 상부 및 하부에 적층되는 복수의 빌드업 절연층들;
상기 빌드업 절연층들 상에 형성되는 상부 회로 패턴 및 하부 회로 패턴; 및
상기 외부전극, 상기 상부 회로 패턴, 상기 제1 회로 패턴, 상기 제2 회로 패턴 및 상기 하부 회로 패턴을 연결하여 전기적 루프(loop)를 형성하는 복수의 비아들;
을 포함하는 전자부품 내장기판.
청구항 12에 있어서,
상기 복수의 빌드업 절연층들은,
상기 제1 회로 패턴 및 상기 제1 절연층 상부면을 커버하는 제2 절연층; 및
상기 제2 회로 패턴 및 상기 제1 절연층 하부면을 커버하는 제3 절연층;을 포함하는 것을 특징으로 하는 전자부품 내장기판.
청구항 13에 있어서,
상기 상부 회로 패턴은 상기 제2 절연층 표면에 구비되는 제3 회로 패턴을 포함하고,
상기 하부 회로 패턴은 상기 제3 절연층 표면에 구비되는 제4 회로 패턴을 포함하는 것을 특징으로 하는 전자부품 내장기판.
청구항 14에 있어서,
상기 복수의 비아들은,
상기 제2 절연층을 관통하여 상기 외부전극과 상기 제3 회로 패턴을 직접 연결하는 제1 비아;
상기 제2 절연층을 관통하여 상기 제1 회로 패턴과 상기 제3 회로 패턴을 직접 연결하는 제2 비아;
상기 제1 절연층을 관통하여 상기 제1 회로 패턴과 상기 제2 회로 패턴을 직접 연결하는 제3 비아;
상기 제3 절연층을 관통하여 상기 제3 회로 패턴과 상기 제4 회로 패턴을 직접 연결하는 제4 비아; 및
상기 제3 절연층을 관통하여 상기 외부전극과 상기 제4 회로 패턴을 직접 연결하는 제5 비아;
를 포함하는 것을 특징으로 하는 전자부품 내장기판.
청구항 15에 있어서,
상기 제2 비아의 하부면과 상기 제3 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것을 특징으로 하는 전자부품 내장기판.
청구항 15에 있어서,
상기 제3 비아의 하부면과 상기 제4 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되는 것을 특징으로 하는 전자부품 내장기판.
캐비티를 포함하는 제1 절연층을 제공하는 단계;
외부전극이 구비된 전자부품의 적어도 일부를 상기 캐비티 내로 삽입하며, 상기 제1 절연층의 상부면에 제1 회로 패턴, 상기 제1 절연층의 하부면에 제2 회로 패턴 및 상기 제1 절연층을 관통하여 상기 제1 회로 패턴과 상기 제2 회로 패턴을 직접 연결하는 제3 비아를 형성하는 단계;
상기 제1 절연층의 상부 및 하부에 복수의 빌드업 절연층들을 형성하는 단계;
상기 복수의 빌드업 절연층들을 관통하는 복수의 비아홀을 형성하는 단계; 및
상기 복수의 비아홀에 도전재를 구비하여 복수의 비아를 형성하고, 상기 빌드업 절연층들에 상부 회로 패턴 및 하부 회로 패턴을 형성하는 단계;
를 포함하여, 상기 외부전극, 상기 상부 회로 패턴, 상기 제1 회로 패턴, 상기 제2 회로 패턴 및 상기 하부 회로 패턴이 상기 복수의 비아들로 연결되어 전기적 루프(loop)를 형성하는 것을 특징으로 하는 전자부품 내장기판 제조방법.
청구항 18에 있어서,
상기 복수의 빌드업 절연층들은,
상기 제1 회로 패턴 및 상기 제1 절연층 상부면을 커버하는 제2 절연층; 및
상기 제2 회로 패턴 및 상기 제1 절연층 하부면을 커버하는 제3 절연층;을 포함하고,
상기 상부 회로 패턴은 상기 제2 절연층 표면에 구비되는 제3 회로 패턴을 포함하며,
상기 하부 회로 패턴은 상기 제3 절연층 표면에 구비되는 제4 회로 패턴을 포함하고,
상기 복수의 비아들은, 상기 제2 절연층을 관통하여 상기 외부전극과 상기 제3 회로 패턴을 직접 연결하는 제1 비아; 상기 제2 절연층을 관통하여 상기 제1 회로 패턴과 상기 제3 회로 패턴을 직접 연결하는 제2 비아; 상기 제3 절연층을 관통하여 상기 제3 회로 패턴과 상기 제4 회로 패턴을 직접 연결하는 제4 비아; 및 상기 제3 절연층을 관통하여 상기 외부전극과 상기 제4 회로 패턴을 직접 연결하는 제5 비아;를 포함하는 것을 특징으로 하는
전자부품 내장기판 제조방법.
청구항 19에 있어서,
상기 제2 비아의 하부면과 상기 제3 비아의 상부면은 상기 제1 회로 패턴을 사이에 두고 적어도 일부가 중첩되도록 형성되는 것을 특징으로 하는 전자부품 내장기판 제조방법.