KR102354519B1 - 인쇄회로기판 - Google Patents

Abstract

본 발명은 인쇄회로기판에 관한 것으로, 절연 기판; 상기 절연 기판의 일면에 형성되는 제1 회로 패턴; 상기 절연 기판의 타면에 형성되는 제2 회로 패턴; 및 상기 절연 기판 내에서 상기 절연 기판의 일면 측에 배치되는 소자;를 포함하여 구성된다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}

본 발명의 실시예는 인쇄회로기판에 관한 것이다.

인쇄회로기판(PCB: Printed Circuit Board)은 전기 절연 기판에 전도성 재료로 인쇄회로를 인쇄한 기판이다.

인쇄회로기판은 여러 종류의 소자를 평판 위에 밀집 탑재시키기 위하여 각 소자의 장착 위치를 확정하고 소자를 연결하는 회로패턴을 평판 표면에 인쇄하여 고정하는 구조로 구성하거나, 인쇄회로기판의 내부에 소자가 매립되는 형태의 임베디드(embedded) 구조로 구성된다.

일반적으로, 인쇄회로기판이 다수의 절연 기판이 다수의 절연층으로 구성되는 경우에는 비아(via)를 통해 인쇄회로기판 내부의 회로 패턴과 인쇄회로기판의 외부의 표면에 형성되는 회로 패턴을 연결하도록 구성된다.

그러나, 종래의 인쇄회로기판은 측면 부식 효과(Side Etching Effect)로 인하여 인쇄회로기판의 표면에 미세 회로 패턴의 구현이 어려운 문제점이 있었으며, 다수의 절연 기판을 포함하는 구조로 형성되어 인쇄회로기판의 두께가 두꺼워지는 문제점이 있었다.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 인쇄회로기판의 두께를 감소시켜 보다 슬림한 인쇄회로기판을 구성하고, 소자의 단자를 노출하여 신호 전달 경로의 길이를 최소화함으로써, 소자의 성능을 보다 향상시키고자 한다.

또한, 본 발명은 측면 부식 효과(Side Etching Effect)를 감소시켜 미세 회로 구현이 가능하도록 하고자 한다.

또한, 본 발명은 내측의 분리가 가능한 동박적층판(CCL: Copper Clad Lamiantes)을 사용하여 더 많은 제품 생산이 가능하여 인쇄회로기판의 제조 비용을 보다 줄이고자 한다.

전술한 문제를 해결하기 위한 본 실시예에 따른 인쇄회로기판은, 절연 기판; 상기 절연 기판의 일면에 형성되는 제1 회로 패턴; 상기 절연 기판의 타면에 형성되는 제2 회로 패턴; 및 상기 절연 기판 내에서 상기 절연 기판의 일면 측에 배치되는 소자;를 포함한다.

본 발명의 다른 일실시예에 따르면, 상기 소자는 상기 절연 기판의 일면을 통해 일측이 노출될 수 있다.

본 발명의 다른 일실시예에 따르면, 상기 소자는 상기 절연 기판의 일면을 통해 단자가 노출될 수 있다.

본 발명의 다른 일실시예에 따르면, 상기 소자는 멀티 레이어 세라믹 캐패시터(MLCC: Multi Layer Ceramic Capacitor)일 수 있다.

본 발명의 다른 일실시예에 따르면, 상기 제1 회로 패턴과 상기 제2 회로 패턴을 연결하는 비아;를 더 포함할 수 있다.

본 발명의 다른 일실시예에 따르면, 상기 절연 기판 내부에 포함되는 제3 회로 패턴; 상기 제1 회로 패턴과 상기 제3 회로 패턴을 연결하는 제1 비아; 및 상기 제2 회로 패턴과 상기 제3 회로 패턴을 연결하는 제2 비아;를 더 포함할 수 있다.

본 발명의 다른 일실시예에 따르면, 상기 인쇄회로기판의 일면과 타면에 형성되는 보호층;을 더 포함할 수 있다.

본 발명의 다른 일실시예에 따르면, 상기 보호층은 상기 제1, 2 회로 패턴의 표면을 노출하는 노출부;를 더 포함할 수 있다.

본 발명의 실시예에 따르면 실시예에 따르면 인쇄회로기판의 두께를 감소시켜 보다 슬림한 인쇄회로기판을 구성할 수 있으며, 소자의 단자를 노출하여 신호 전달 경로의 길이를 최소화함으로써, 소자의 성능을 보다 향상시킬 수 있다.

또한, 본 발명에 실시예에 따르면 회로 패턴의 매립을 통하여 측면 부식 효과(Side Etching Effect)를 감소시켜 미세 회로 구현이 가능하도록 할 수 있다.

또한, 본 발명에 실시예에 따르면 내측의 분리가 가능한 동박적층판(CCL: Copper Clad Lamiantes)을 사용하여 더 많은 제품 생산이 가능하여 인쇄회로기판의 제조 비용을 보다 줄일 수 있다.

도 1은 본 발명의 일실시예에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 일실시예에 따른 인쇄회로기판의 상면도이다.
도 3은 본 발명의 다른 일실시예에 따른 인쇄회로기판의 단면도이다.
도 4는 본 발명의 일실시예에 따른 인쇄회로기판의 제조 방법을 설명하기 위한 도면이다.

이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.

도 1은 본 발명의 일실시예에 따른 인쇄회로기판의 단면도이고, 도 2는 본 발명의 일실시예에 따른 인쇄회로기판의 상면도이다.

도 1 및 도 2를 참조하여 본 발명의 일실시예에 따른 인쇄회로기판의 구성을 설명하기로 한다.

도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 인쇄회로기판(100)은 절연 기판(110), 제1 회로 패턴(120), 제2 회로 패턴(130), 소자(140)를 포함하고, 비아(151, 152) 및 보호층(160)을 더 포함하여 구성될 수 있다.

절연 기판(110)의 일면에는 제1 회로 패턴(120)이 형성되고, 상기 절연 기판(110)의 타면에는 제2 회로 패턴(130)이 형성된다.

비아(151, 152)는 상기 제1 회로 패턴(120)과 제2 회로 패턴(130)을 연결하도록 구성될 수 있다.

또한, 상기 절연 기판(110) 내에는 소자(140)가 배치된다.

보다 상세하게 설명하면, 상기 소자(140)는 상기 절연 기판(110)의 일면 측에 치우치도록 배치될 수 있다.

그에 따라, 상기 소자(140)는 절연 기판(110)의 일면을 통해 일측이 노출되도록 배치될 수 있다.

이때, 상기 소자(140)는 절연 기판(110)의 일면을 통해 단자(141)가 노출될 수 있다.

이와 같이, 소자(140)가 절연 기판(110)의 일측으로 치우치도록 배치되면 소자(140)을 인쇄회로기판(100)의 표면 측으로 최대한 배치하여 소자(140)의 성능을 최대한 발휘할 수 있다.

한편, 상기 소자(140)는 멀티 레이어 세라믹 캐패시터(MLCC: Multi Layer Ceramic Capacitor)일 수 있다.

상기 멀티 레이어 세라믹 캐패시터(MLCC)는 고온에서 소결된 세라믹을 유전체로 하여 정전용량 및 정격전압의 용도에 따라 유전체층과 전극면적을 소형박막으로 다층화된 칩 타입(Chip type) 콘덴서 세라믹과 전극을 적층한 캐패시터(Capacitor)이다.

상기와 같이 소자(140)가 매립된 인쇄회로기판(100)의 양면에는 보호층(160)이 형성될 수 있다.

또한, 도 2에 도시된 바와 같이 상기 보호층(160)에는 제1 회로 패턴(120), 제2 회로 패턴(130) 또는 소자(140)의 단자(141)를 노출하는 노출부(161, 162, 163, 164)가 형성될 수 있다.

따라서, 본 발명의 일실시예에 따르면 인쇄회로기판(100)의 두께(T)를 감소시켜 보다 슬림한 인쇄회로기판(100)을 구성할 수 있으며, 소자(140)의 단자(141)를 노출하여 신호 전달 경로의 길이(P)를 최소화함으로써, 소자(140)의 성능을 보다 향상시킬 수 있다.

또한, 본 발명에 일실시예에 따르면 회로 패턴의 매립을 통하여 측면 부식 효과(Side Etching Effect)를 감소시켜 미세 회로 구현이 가능하도록 할 수 있다.

도 3은 본 발명의 다른 일실시예에 따른 인쇄회로기판의 단면도이다.

도 3을 참조하여 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기로 한다.

도 3의 실시예에 따른 인쇄회로기판(100)은 절연 기판(110), 제1 회로 패턴(120), 제2 회로 패턴(130), 제3 회로 패턴(125), 소자(140)를 포함하고, 비아(151, 152) 및 보호층(160)을 더 포함하여 구성될 수 있다.

도 1의 실시예와 마찬가지로, 도 3의 실시예에서는 절연 기판(110)의 일면에는 제1 회로 패턴(120)이 형성되고, 상기 절연 기판(110)의 타면에는 제2 회로 패턴(130)이 형성된다.

이때, 도 3의 실시예에서는 제3 회로 패턴(125)을 더 포함하고, 비아(151, 152)가 상기 제1 회로 패턴(120), 제2 회로 패턴(130) 그리고 제3 회로 패턴(125)을 상호 연결하도록 구성될 수 있다.

또한, 상기 절연 기판(110) 내에는 소자(140)가 배치되며, 상기 소자(140)는 상기 절연 기판(110)의 일면 측에 치우치도록 배치되어, 상기 소자(140)가 절연 기판(110)의 일면을 통해 일측이 노출되도록 배치될 수 있으며, 이때 상기 소자(140)는 절연 기판(110)의 일면을 통해 단자(141)가 노출될 수 있다.

상기와 같이 소자(140)가 매립된 인쇄회로기판(100)의 양면에는 보호층(160)이 형성될 수 있으며, 상기 보호층(160)의 노출부(161, 162, 163, 164)를 통해 제1 회로 패턴(120), 제2 회로 패턴(130) 또는 소자(140)의 단자(141)가 노출될 수 있다.

이와 같이, 도 3의 실시예에서는 인쇄회로기판(100)의 내층에 제3 회로 패턴(125)을 더 포함하도록 하면서도 인쇄회로기판(100)의 두께(T)를 감소시켜 보다 슬림한 인쇄회로기판(100)을 구성할 수 있으며, 소자(140)의 단자(141)를 노출하여 신호 전달 경로의 길이(P)를 최소화함으로써, 소자(140)의 성능을 보다 향상시킬 수 있다.

도 4는 본 발명의 일실시예에 따른 인쇄회로기판의 제조 방법을 설명하기 위한 도면이다.

도 4를 참조하여 본 발명의 일실시예에 따른 인쇄회로기판의 제조 방법을 설명하기로 한다.

본 발명의 일실시예에 따른 인쇄회로기판은 내측의 분리가 가능한 동박적층판(CCL: Copper Clad Lamiantes: 300)을 사용하여 제조할 수 있다.

즉, 동박적층판(300)의 양면에 인쇄회로기판(100, 200)을 각각 형성한 이후에 상기 동박적층판(300)으로부터 인쇄회로기판(100, 200)을 각각 분리하여, 인쇄회로기판(100, 200)을 제조할 수 있다.

따라서, 본 발명에 실시예에 따르면 내측의 분리가 가능한 동박적층판(CCL: Copper Clad Lamiantes)을 사용하여 더 많은 인쇄회로기판의 생산이 가능하여 인쇄회로기판의 제조 비용을 보다 줄일 수 있다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 인쇄회로기판
110: 절연 기판
120: 제1 회로 패턴
125: 제3 회로 패턴
130: 제2 회로 패턴
140: 소자
141: 단자
151, 152: 비아
160: 보호층
161, 162, 163, 164: 노출부

Claims (8)

1. 절연 기판;
   상기 절연 기판의 상면에 배치되는 제1 회로 패턴;
   상기 절연 기판의 하면에 배치되는 제2 회로 패턴;
   상기 절연 기판 내에 배치되고, 상기 절연 기판의 상면을 통해 일측이 노출되는 소자;
   상기 절연 기판의 상면에 배치되고, 상기 제1 회로 패턴의 상면 및 상기 소자의 상면을 노출하는 노출부를 포함하는 보호층을 포함하고,
   상기 보호층은,
   상기 절연 기판의 상기 상면과 직접 접촉하는 제1 부분과,
   상기 소자의 상면과 직접 접촉하는 제2 부분을 포함하고,
   상기 노출부는,
   상기 보호층의 상기 제1 부분에 형성되고, 상기 제1 회로 패턴의 상면을 노출하는 제1 노출부와,
   상기 보호층의 상기 제2 부분에 형성되고, 상기 소자의 단자를 노출하는 제2 노출부를 포함하는, 인쇄회로기판.
2. 청구항 1에 있어서,
   상기 절연 기판은 복수의 절연층을 포함하고,
   상기 제1 회로 패턴은,
   상기 복수의 절연층 중 최상측에 배치된 제1 절연층의 상면에 배치되고,
   상기 제2 회로 패턴은,
   상기 복수의 절연층 중 최하측에 배치된 절연층의 하면에 배치되며,
   상기 소자는,
   상기 제1 절연층 내에 적어도 일부가 배치되고, 상기 제1 절연층의 상면을 통해 일측이 노출되는, 인쇄회로기판.
3. 청구항 1에 있어서,
   상기 소자의 상면은,
   상기 제1 회로 패턴의 상면과 동일 평면 상에 위치하는, 인쇄회로기판.
4. 청구항 1에 있어서,
   상기 소자는,
   멀티 레이어 세라믹 캐패시터(MLCC: Multi Layer Ceramic Capacitor)인 인쇄회로기판.
5. 청구항 2에 있어서,
   상기 절연 기판을 관통하며, 상기 제1 회로 패턴과 상기 제2 회로 패턴을 연결하는 비아;를 포함하고,
   상기 비아는,
   상기 제1 절연층을 관통하며, 상기 제1 회로 패턴과 연결되는 제1 비아와,
   상기 제2 절연층을 관통하며, 상기 제1 비아 및 상기 제2 회로 패턴 사이를 연결하는 제2 비아를 포함하고,
   상기 제1 비아는, 측면이 제1 경사를 가지며, 상기 제1 경사의 일단에 대응하는 상면은 상기 제1 회로 패턴과 직접 연결되고, 상기 제1 경사의 타단에 대응하는 하면은 상기 제2 비아의 상면과 직접 연결되며,
   상기 제2 비아는, 측면이 제2 경사를 가지며, 상기 제2 경사의 일단에 대응하는 상면은 상기 제1 비아의 하면과 직접 연결되고, 상기 제2 경사의 타단에 대응하는 하면은 상기 제2 회로 패턴과 직접 연결되는 인쇄회로기판.
6. 청구항 2에 있어서,
   상기 제1 절연층과 상기 제2 절연층 사이에 배치되는 제3 회로 패턴;
   상기 제1 절연층을 관통하며, 상기 제1 회로 패턴과 상기 제3 회로 패턴을 연결하는 제1 비아; 및
   상기 제2 절연층을 관통하며, 상기 제2 회로 패턴과 상기 제3 회로 패턴을 연결하는 제2 비아;
   를 더 포함하는 인쇄회로기판.
7. 청구항 1에 있어서,
   상기 소자의 상면은,
   상기 절연기판의 상면과 동일 평면 상에 위치하는 인쇄회로기판.
8. 삭제

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