KR20140118161A - 인쇄회로기판 및 인쇄회로기판 제조 방법 - Google Patents

인쇄회로기판 및 인쇄회로기판 제조 방법 Download PDF

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KR20140118161A
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insulating layer
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김영곤
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Abstract

본 발명의 실시 예에 따른 인쇄회로기판은 제1 면 및 제2 면을 갖는 절연층, 절연층의 제1 면에 형성되며, 하나 이상의 제1 회로 패턴을 포함하는 제1 회로층, 제1 회로층 상에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층 및 제1 회로층 및 제2 회로층의 절연 영역에 형성되는 절연막을 포함할 수 있다.

Description

인쇄회로기판 및 인쇄회로기판 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
인쇄회로기판은 전기, 전자 기기에 복수의 부품을 전기적으로 연결하여, 전기적으로 연결된 부품들이 서로 전원 또는 전기 신호를 교환할 수 있도록 하는 기판이다. 인쇄회로기판은 휴대폰, 노트북, 디스플레이 장치 등과 같은 전기, 전자 기기 전반에 걸쳐서 널리 사용되고 있다.
인쇄회로기판에는 베이스기판의 한쪽 면에만 회로층을 형성한 단면 인쇄회로기판, 양쪽 면에 회로층을 형성한 양면 인쇄회로기판 및 다층의 회로층을 형성한 다층 인쇄회로기판이 있다. 일반적으로 베이스 기판에 회로층이 형성되며, 회로층을 매립하는 절연층이 형성된다. 회로층과 절연층이 반복적으로 적층됨으로써 다층 인쇄회로기판에 형성된다.(미국 등록특허 제 05837427호) 이때, 하나의 회로층의 패턴을 연결 시, 패턴 간의 전기적 절연을 위해서 임의의 간격으로 서로 이격되어 형성되도록 설계되어야 하기 때문에 기판의 넓은 면적을 필요로 하게 된다.
본 발명의 일 측면에 따르면, 설계 면적을 감소시킬 수 있는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면에 따르면, 설계 자유도가 향상된 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 측면에 따르면, 안정적인 2층 구조의 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따르면, 제1 면 및 제2 면을 갖는 절연층, 절연층의 제1 면에 형성되며, 하나 이상의 제1 회로 패턴을 포함하는 제1 회로층, 제1 회로층 상에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층 및 제1 회로층 및 제2 회로층의 절연 영역에 형성되는 절연막을 포함하는 인쇄회로기판이 제공된다.
절연막은 절연 영역의 제1 회로 패턴을 둘러싸도록 형성될 수 있다.
제1 회로층은 절연층의 제1 면의 상부에 형성될 수 있다.
제1 회로층은 제1 접속 패턴 및 제2 접속 패턴을 더 포함할 수 있다.
제2 회로 패턴은 제1 접속 패턴과 제2 접속 패턴을 전기적으로 연결할 수 있다.
제1 회로층은 절연층의 제1 면의 내부에 매립되며, 제1 회로층의 상면이 절연층의 제1 면의 외부로 노출되도록 형성될 수 있다.
절연층의 제1 면의 상부, 제1 회로층 상부 및 제2 회로층 상부에 형성되는 제1 솔더 레지스트를 더 포함할 수 있다.
제2 회로 패턴은 절연 영역에서 제1 회로 패턴과 교차할 수 있다.
제2 회로 패턴의 하면은 절연층의 제1 면과 접촉할 수 있다.
절연층의 제2 면에 형성되며, 하나 이상의 제3 회로 패턴을 포함하는 제3 회로층을 더 포함할 수 있다.
절연층의 제2 면의 상부 및 제3 회로층 상에 형성된 제2 솔더 레지스트를 더 포함할 수 있다.
절연층 내부에 한 층 이상의 내부 회로층을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 제1 면 및 제2 면을 갖는 절연층, 기 절연층의 제1 면에 매립되고, 하나 이상의 제1 회로 패턴을 포함하며, 상면이 절연층의 제1 면의 외부로 노출되도록 형성된 제1 회로층, 기 제1 회로층 상에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층 및 제1 회로층 및 제2 회로층의 절연 영역에 형성되는 절연막을 포함하는 인쇄회로기판이 제공된다.
절연막은 절연 영역의 제1 회로 패턴을 둘러싸도록 형성될 수 있다.
제2 회로 패턴의 하면은 절연층의 제1 면과 접촉할 수 있다.
절연층의 제2 면에 형성되며, 하나 이상의 제3 회로 패턴을 포함하는 제3 회로층을 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 제1 면 및 제2 면을 갖는 절연층을 준비하는 단계, 절연층의 제1 면에 하나 이상의 제1 회로 패턴을 포함하는 제1 회로층을 형성하는 단계, 절연 영역의 제1 회로 패턴을 둘러싸도록 절연막을 형성하는 단계 및 절연막 상부에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층을 형성하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
절연막을 형성하는 단계에서, 절연막은 절연 영역에서 제2 회로 패턴이 적층되는 제1 회로 패턴 상부에 형성될 수 있다.
절연막을 형성하는 단계에서, 절연막은 잉크젯 프린팅(Ink Jet Printing) 방법으로 형성될 수 있다.
제2 회로층을 형성하는 단계는, 절연층의 제1면 및 제1 회로층에 무전해 도금법으로 시드층을 형성하는 단계, 제2 회로 패턴의 영역이 개방되도록 개구부가 형성된 도금 레지스트를 형성하는 단계, 개구부에 전해 도금을 수행하여 제2 회로 패턴을 형성하는 단계, 도금 레지스트를 제거하는 단계 및 제거된 도금 레지스트에 의해서 외부로 노출된 시드층을 제거하는 단계를 포함할 수 있다.
제1 회로층은 절연층의 제1 면의 상부에 형성될 수 있다.
제1 회로층은 절연층의 제1 면의 내부에 매립되어 형성되되, 제1 회로층의 상면은 절연층의 제1 면의 외부로 노출되도록 형성될 수 있다.
제2 회로층을 형성하는 단계 이후에, 절연층의 제1 면의 상부, 제1 회로층 상부 및 제2 회로층 상부에 제1 솔더 레지스트를 형성하는 단계를 더 포함할 수 있다.
제1 회로층을 형성하는 단계에서, 절연층의 제2 면에 형성되며, 제3 회로 패턴을 포함하는 제3 회로층을 형성하는 단계를 더 포함할 수 있다.
제3 회로층을 형성하는 단계 이후에, 절연층의 제2 면의 상부 및 제3 회로층 하부에 제2 솔더 레지스트를 형성하는 단계를 더 포함할 수 있다.
제1 회로층을 형성하는 단계에서, 제1 회로층은 제1 접속 패턴 및 제2 접속 패턴을 더 포함할 수 있다.
제2 회로 패턴을 형성하는 단계에서, 제2 회로 패턴은 제1 접속 패턴과 제2 접속 패턴을 전기적으로 연결하도록 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 안되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 회로 패턴을 2층 구조로 형성함에 따라 설계 면적을 감소시킬 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 제1 회로 패턴과 제2 회로 패턴을 자유롭게 연결할 수 있으므로 설계 자유도가 향상될 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 절연층에 매립된 구조의 1차 회로 패턴에 의해서 상부에 형성된 제2 회로 패턴을 안정적으로 형성할 수 있다.
도1은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 평면도이다.
도2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도3 내지 도9는 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도10은 본 발명의 다른 실시 예에 따른 인쇄회로기판을 나타낸 평면도이다.
도11은 본 발명의 다른 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도12 내지 도18은 본 발명의 다른 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 평면도이다.
도1을 참조하면, 인쇄회로기판(100)은 절연층(110), 제1 회로층(120), 제2 회로 패턴(170) 및 절연막(140)을 포함할 수 있다.
절연층(110)은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 절연층(110)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(110)은 기판 또는 필름의 형태로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(110)의 재질 및 형태에 대해서 한정되는 것은 아니다.
절연층(110)은 절연 영역(113)을 포함할 수 있다. 절연 영역(113)은 제1 회로층(120)과 제2 회로 패턴(170)이 서로 교차되도록 형성되며, 제1 회로층(120)과 제2 회로 패턴(170)이 전기적으로 절연되는 영역일 수 있다.
제1 회로층(120)은 절연층(110) 상부에 형성될 수 있다. 제1 회로층(120)은 제1 접속 패턴(121), 제2 접속 패턴(122) 및 제1 회로 패턴(123)을 포함할 수 있다.
제1 접속 패턴(121) 및 제2 접속 패턴(122)은 상호 전기적으로 연결되는 구성부일 수 있다. 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 절연층(110) 내부에 형성된 각각의 비아(미도시) 패드가 될 수 있다. 또는 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 일반적인 패턴일 수 있다. 이와 같이, 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 상호 전기적으로 연결되기 위한 어떠한 구성부도 될 수 있다.
제1 회로 패턴(123)은 도1에 도시되어 있지 않은 다른 구성부들 간의 전기적 연결을 위해 형성될 수 있다. 또는 제1 회로 패턴(123)은 개별적인 패턴일 수 있다.
제2 회로층은 제2 회로 패턴(170)을 포함할 수 있다. 제2 회로 패턴(170)은 제1 접속 패턴(121)과 제2 접속 패턴(122)을 전기적으로 연결할 수 있다. 제2 회로 패턴(170)은 제1 접속 패턴(121)과 제2 접속 패턴(122)을 전기적으로 연결할 때, 도1에 도시된 바와 같이 제1 회로 패턴(123)의 상부에 교차되는 형태로 적층될 수 있다. 이때, 제2 회로 패턴(170)과 제1 회로 패턴(123)은 절연 영역(113)에서 교차되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 회로층(120) 및 제2 회로층은 전도성 금속으로 형성될 수 있다. 여기서 전도성 금속은 구리, 니켈, 금 등과 같이 회로 패턴에 통상적으로 사용되는 어느 것도 가능하다.
절연막(140)은 제1 회로 패턴(123)과 제2 회로 패턴(170) 사이에 형성될 수 있다. 절연막(140)은 절연층(110)의 절연 영역(113)에 형성될 수 있다. 즉, 절연막(140)은 제1 회로 패턴(123)과 제2 회로 패턴(170)이 교차하는 위치에 형성되어, 제1 회로 패턴(123)과 제2 회로 패턴(170)을 전기적으로 절연이 되도록 할 수 있다. 절연막(140)은 절연층(110)과 마찬가지로 통상적인 층간 절연 소재가 될 수 있다. 예를 들어 절연막(140)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 접속 패턴(121)과 제2 접속 패턴(122)의 전기적 연결을 할 때 제2 회로 패턴(170)을 제1 회로 패턴(123) 상부를 교차하도록 형성할 수 있다. 따라서, 제1 회로 패턴(123)과 제2 회로 패턴(170)이 겹치지 않고 상호 이격되도록 형성하는 종래기술보다 면적을 감소시킬 수 있다. 또한, 제2 회로 패턴(170)이 절연막(140)에 의해서 제1 회로 패턴(123)과 절연되어 형성 위치에 대한 제약이 감소하므로, 설계 자유도가 증가할 수 있다. 즉, 제1 회로층(120)과 제2 회로 패턴(170)을 자유롭게 연결할 수 있다.
본 발명의 실시 예에서는 도시되지 않았지만. 제1 회로층(120) 및 제2 회로 패턴(170)을 보호하기 위한 솔더 레지스트가 더 형성될 수 있다. 또한, 제1 회로층(120)이 형성된 절연층(110)의 일면 뿐만 아니라 타면에도 회로층 및 솔더 레지스트가 더 형성될 수 있음은 당업자에게 자명한 사항이다.
도2는 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도2는 도1에 도시된 인쇄회로기판(100)의 A-B 단면을 나타낸 예시도이다.
도2를 참조하면, 인쇄회로기판(100)은 절연층(110), 제1 회로층(120), 제2 회로 패턴(170), 제3 회로층(130), 절연막(140)을 포함할 수 있다.
절연층(110)은 제1 면(111) 및 제2 면(112) 갖도록 형성될 수 있다. 절연층(110)은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 절연층(110)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(110)은 기판 또는 필름의 형태로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(110)의 재질 및 형태에 대해서 한정되는 것은 아니다.
절연층(110)은 절연 영역(113)을 포함할 수 있다. 절연 영역(113)은 제1 회로층(120)과 제2 회로 패턴(170)이 서로 교차되도록 형성되며, 제1 회로층(120)과 제2 회로 패턴(170)이 전기적으로 절연되는 영역일 수 있다.
제1 회로층(120)은 절연층(110)의 제1 면(111) 상부에 형성될 수 있다. 절연층(110) 상부에 형성된 제1 회로층(120)은 제1 접속 패턴(121), 제2 접속 패턴(122) 및 제1 회로 패턴(123)을 포함할 수 있다. 여기서 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 제1 회로 패턴(123) 또는 제2 회로 패턴(170)에 의해서 상호 전기적으로 연결되는 구성부가 될 수 있다. 도시된 바에 따르면, 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 절연층(110) 내부에 형성된 제1 비아(115) 및 제2 비아(116)의 패드가 될 수 있다. 그러나 이는 실시 예일 뿐, 제1 접속 패턴(121) 및 제2 접속 패턴(122)이 비아의 패드로 한정되는 것은 아니다. 즉, 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 상호 전기적으로 연결되기 위한 패턴이면 어느 것도 가능할 수 있다.
제2 회로층은 제2 회로 패턴(170)을 포함할 수 있다. 제2 회로 패턴(170)은 제1 절연층(110)의 제1 면(111) 및 제1 회로 패턴(123) 상부에 형성될 수 있다. 이때, 제2 회로 패턴(170)의 일단은 제1 접속 패턴(121)과 접촉되도록 형성될 수 있다. 또한, 제2 회로 패턴(170)의 타단은 제2 접속 패턴(122)과 접촉되도록 형성될 수 있다. 이와 같이 형성된 제2 회로 패턴(170)은 제1 접속 패턴(121)과 제2 접속 패턴(122)을 전기적으로 연결할 수 있다.
절연막(140)은 절연층(110)의 절연 영역(113)에 형성될 수 있다. 그리고 절연막(140)은 제1 회로 패턴(123)과 제2 회로 패턴(170) 사이에 형성될 수 있다. 즉, 절연막(140)은 제1 회로 패턴(123)과 제2 회로 패턴(170)이 교차하는 위치에 형성되어, 제1 회로 패턴(123)과 제2 회로 패턴(170)을 전기적으로 절연이 되도록 할 수 있다. 절연막(140)은 제2 회로 패턴(170)이 교차하는 영역의 제1 회로 패턴(123)을 둘러싸도록 형성될 수 있다. 제1 회로 패턴(123)과 제2 회로 패턴(170)이 교차하지 않는 영역에서는 제1 회로 패턴(123) 상부에 절연막(140)이 형성되지 않을 수 있다.
절연막(140)은 절연층(110)과 마찬가지로 통상적인 층간 절연 소재가 될 수 있다. 예를 들어 절연막(140)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
제3 회로층(130)은 하나 이상의 제3 회로 패턴(131) 및 제3 접속 패턴(132)을 포함할 수 있다. 제3 접속 패턴(132)은 통상적인 회로 패턴일 뿐만 아니라 절연층(110) 내부에 형성된 제1 비아(115) 및 제2 비아(116)의 패드가 될 수 있다.
본 발명의 실시 예에 따르면, 제1 회로층(120), 제2 회로층 및 제3 회로층(130)은 전도성 금속으로 형성될 수 있다. 여기서 전도성 금속은 구리, 니켈, 금 등과 같이 회로 패턴에 통상적으로 사용되는 어느 것도 가능하다.
도1에는 도시되어 있지 않지만, 본 발명의 실시 예에 따른 인쇄회로기판(100)은 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)를 더 포함할 수 있다. 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)는 제1 회로층(120), 제2 회로 패턴(170) 및 제3 회로층(130)을 보호하기 위해서 형성될 수 있다. 또한, 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)는 외부 접속을 위한 영역이 개방되도록 개구부가 형성될 수 있다. 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)는 통상의 내열성 피복 재료로 형성될 수 있다.
본 발명의 실시 예에서 절연층(110)의 제2 면(112)에 제3 회로층(130)이 형성됨을 도시하였지만, 이에 한정되는 것은 아니다. 즉, 절연층(110)의 제2 면(112)에도 제1 면(111)의 제1 회로층(120) 및 제2 회로 패턴(170)과 같이 상호 교차 적층하는 회로 패턴이 형성될 수 있다.
도3 내지 도9는 본 발명의 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도3을 참조하면, 절연층(110)이 제공된다. 절연층(110)은 제1 면(111) 및 제2 면(112) 갖도록 형성될 수 있다. 절연층(110)은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 절연층(110)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(110)은 기판 또는 필름의 형태로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(110)의 재질 및 형태에 대해서 한정되는 것은 아니다.
절연층(110)은 절연 영역(113)을 포함할 수 있다. 절연 영역(113)은 제1 회로층(120)과 제2 회로 패턴(170)이 서로 교차되도록 형성되며, 제1 회로층(120)과 제2 회로 패턴(170)이 전기적으로 절연되는 영역일 수 있다.
절연층(110)의 제1 면(111)에는 제1 회로층(120)이 형성될 수 있다. 절연층(110) 상부에 형성된 제1 회로층(120)은 제1 접속 패턴(121), 제2 접속 패턴(122) 및 제1 회로 패턴(123)을 포함할 수 있다. 여기서 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 제1 회로 패턴(123) 또는 제2 회로 패턴(170)에 의해서 상호 전기적으로 연결되는 구성부가 될 수 있다. 도시된 바에 따르면, 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 절연층(110) 내부에 형성된 제1 비아(115) 및 제2 비아(116)의 패드가 될 수 있다. 그러나 이는 실시 예일 뿐, 제1 접속 패턴(121) 및 제2 접속 패턴(122)이 비아의 패드로 한정되는 것은 아니다. 즉, 제1 접속 패턴(121) 및 제2 접속 패턴(122)은 상호 전기적으로 연결되기 위한 패턴이면 어느 것도 가능할 수 있다.
절연층(110)의 제2 면(112)에는 제3 회로층(130)이 형성될 수 있다. 제3 회로층(130)은 하나 이상의 제3 회로 패턴(131) 및 제3 접속 패턴(132)을 포함할 수 있다. 제3 접속 패턴(132)은 통상적인 회로 패턴일 뿐만 아니라 절연층(110) 내부에 형성된 제1 비아(115) 및 제2 비아(116)의 패드가 될 수 있다.
제1 회로층(120) 및 제3 회로층(130)은 SAP(Semi-Additive Process) 및 MSAP(Modified Semi-Additive Process) 방법으로 형성될 수 있다. 그러나 제1 회로층(120) 및 제3 회로층(130)은 이에 한정되는 것은 아니며, 통상의 회로 패턴 형성 방법 중 어느 것으로도 형성될 수 있다.
도4를 참조하면, 제1 회로 패턴(123)에 절연막(140)을 형성할 수 있다. 절연막(140)은 절연층(110)의 절연 영역(113)에 형성될 수 있다. 그리고 절연막(140)은 제1 회로 패턴(123)을 둘러싸도록 형성될 수 있다. 절연막(140)은 절연층(110)과 마찬가지로 통상적인 층간 절연 소재가 될 수 있다. 예를 들어 절연막(140)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 절연막(140)은 잉크젯 프린팅(Ink Jet Printing) 방법으로 형성될 수 있다. 즉 잉크젯을 이용하여 액상 상태의 절연재를 제1 회로 패턴(123) 상에 도포함으로써 절연막(140)이 형성될 수 있다. 이와 같은 잉크젯 프린팅 방법은 실시 예일 뿐, 절연막(140)을 형성하는 방법이 이에 한정되는 것은 아니다. 절연막(140)은 잉크젯 프린팅 방법뿐만 아니라 통상의 절연재를 도포하는 어느 방법으로도 형성될 수 있다. 도시되지 않았지만, 제1 회로 패턴(123)과 추후 형성될 제2 회로 패턴(170)이 교차하지 않는 영역에서는 제1 회로 패턴(123) 상부에 절연막(140)이 형성되지 않을 수 있다.
도5를 참조하면, 제1 시드층(151) 및 제2 시드층(152)이 형성될 수 있다. 절연층(110)의 제1 면(111) 및 제1 회로층(120) 상부에는 제1 시드층(151)이 형성될 수 있다. 절연층(110)의 제2 면(112) 및 제3 회로층(130) 상부에 제2 시드층(152)이 형성될 수 있다. 제1 시드층(151) 및 제2 시드층(152)은 시드층을 형성할 때 사용되는 통상의 전기 전도성 물질로 형성될 수 있다. 예를 들어, 제1 시드층(151) 및 제2 시드층(152)은 구리, 니켈, 금, 은, 아연, 팔라듐, 루테늄, 로듐, 납, 주석 중 적어도 하나를 포함하여 형성될 수 있다. 여기서 제1 시드층(151)은 제1 접속 패턴(121), 제2 접속 패턴(122) 및 절연막(140) 상에 형성될 수 있다. 이때, 제1 시드층(151)은 제1 접속 패턴(121) 및 제2 접속 패턴(122)과는 전기적으로 연결될 수 있다. 그러나 제1 시드층(151)은 절연막(140)에 의해서 제1 회로 패턴(123)과는 절연 상태가 될 수 있다.
본 발명의 실시 예에서는 제1 시드층(151) 및 제2 시드층(152)을 모두 형성하였지만, 이에 한정되는 것은 아니다. 즉, 당업자의 선택에 의해서 제2 시드층(152)을 형성하는 단계는 생략될 수 있다.
제1 시드층(151) 및 제2 시드층(152)은 무전해 도금법으로 형성될 수 있다. 그러나 제1 시드층(151) 및 제2 시드층(152)을 형성하는 방법은 무전해 도금법으로 한정되는 것은 아니다. 제1 시드층(151) 및 제2 시드층(152)은 통상의 증착법을 통해서 형성될 수 있다. 예를 들어, 제1 시드층(151) 및 제2 시드층(152)은 무전해 도금법과 같은 습식 도금법뿐만 아니라 스퍼터링(Sputtering)과 같은 건식 도금법에 의해서 형성될 수 있다.
도6을 참조하면, 제1 시드층(151) 상에 제1 도금 레지스트(161)가 형성될 수 있다. 제1 도금 레지스트(161)는 제1 시드층(151) 상에 제2 회로 패턴(170)이 형성될 영역이 개방되도록 개구부가 패터닝 될 수 있다.
제2 시드층(152) 상에는 제2 도금 레지스트(162)가 형성될 수 있다. 이때, 제2 시드층(152) 상에는 회로 패턴을 형성하지 않기 때문에, 제2 시드층(152) 전체에 제2 도금 레지스트(162)가 형성될 수 있다. 다른 예로 제2 시드층(152) 상에 회로 패턴을 형성하면, 제2 도금 레지스트(162) 역시 개구부가 패터닝 될 수 있다.
도7을 참조하면, 제2 회로층인 제2 회로 패턴(170)을 형성할 수 있다. 제2 도금 레지스트(162)의 개구부에 전해도금 방법으로 제2 회로 패턴(170)이 형성될 수 있다. 이때, 제2 회로 패턴(170)은 전해도금 방법뿐만 아니라 통상의 회로 패턴을 형성하는 어느 방법으로도 형성될 수 있다. 제2 회로 패턴(170)은 회로 패턴을 형성할 때 사용되는 통상의 전기 전도성 물질로 형성될 수 있다. 예를 들어, 제2 회로 패턴(170)은 구리, 니켈, 금, 은, 아연, 팔라듐, 루테늄, 로듐, 납, 주석 중 적어도 하나를 포함하여 형성될 수 있다.
이와 같이 형성된 제2 회로 패턴(170)은 제1 회로층(120) 상부에 형성될 수 있다. 제2 회로 패턴(170)의 일단은 제1 접속 패턴(121)과 접촉되도록 형성될 수 있다. 또한, 제2 회로 패턴(170)의 타단은 제2 접속 패턴(122)과 접촉되도록 형성될 수 있다. 이와 같이 형성된 제2 회로 패턴(170)은 제1 접속 패턴(121)과 제2 접속 패턴(122)을 전기적으로 연결할 수 있다. 이때, 제1 회로 패턴(123) 상부에 형성된 제2 회로 패턴(170)은 절연막(140)에 의해서 상호 절연된 상태가 될 수 있다.
도8을 참조하면, 제1 도금 레지스트(161) 및 제2 도금 레지스트(162)를 제거할 수 있다. 또한, 제1 도금 레지스트(161)를 제거하여 노출된 제1 시드층(151)을 제거할 수 있다. 또한, 제2 도금 레지스트(162)를 제거하여 노출된 제2 시드층(152)을 제거할 수 있다. 제1 시드층(151) 및 제2 시드층(152)의 제거 방법은 특별히 한정되지 않으며, 당업계에 공지된 통상의 방법에 의해서 제거 될 수 있다. 예를 들어, 제1 시드층(151) 및 제2 시드층(152)은 NaOH 또는 KOH와 같은 강염기를 사용한 퀵에칭 방법에 의해 제거될 수 있다. 또한, 제1 시드층(151) 및 제2 시드층(152)은 플레시 에칭 방법에 의해서 제거될 수 있다.
도9를 참조하면, 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)가 형성될 수 있다. 제1 솔더 레지스트(181)는 제1 회로층(120) 및 제2 회로 패턴(170)을 보호하기 위해서 형성될 수 있다. 제2 솔더 레지스트(182)는 제3 회로층(130)을 보호하기 위해서 형성될 수 있다. 또한, 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)는 외부 접속을 위한 영역이 개방되도록 개구부가 형성될 수 있다. 제1 솔더 레지스트(181) 및 제2 솔더 레지스트(182)는 통상의 내열성 피복 재료로 형성될 수 있다.
도10은 본 발명의 다른 실시 예에 따른 인쇄회로기판을 나타낸 평면도이다.
도10을 참조하면, 인쇄회로기판(200)은 절연층(210), 제1 회로층(220), 제2 회로 패턴(270) 및 절연막(240)을 포함할 수 있다.
절연층(210)은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 절연층(210)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(210)은 기판 또는 필름의 형태로 형성될 수 있다.
절연층(210)은 절연 영역(213)을 포함할 수 있다. 절연 영역(213)은 제1 회로층(220)과 제2 회로 패턴(270)이 서로 교차되도록 형성되며, 제1 회로층(220)과 제2 회로 패턴(270)이 전기적으로 절연되는 영역일 수 있다.
제1 회로층(220)은 절연층(210) 내부에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 회로층(220)은 절연층(210)의 제1 면(211) 내부에 매립되도록 형성될 수 있다. 이때, 제1 회로층(220)의 상면이 절연층(210)의 제1 면(211)의 외부로 노출되도록 형성될 수 있다.
제1 회로층(220)은 제1 접속 패턴(221), 제2 접속 패턴(222) 및 제1 회로 패턴(223)을 포함할 수 있다.
제1 접속 패턴(221) 및 제2 접속 패턴(222)은 상호 전기적으로 연결되는 구성부일 수 있다. 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 절연층(210) 내부에 형성된 각각의 비아(미도시) 패드가 될 수 있다. 또는 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 일반적인 회로 패턴일 수 있다. 이와 같이, 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 상호 전기적으로 연결되기 위한 어떠한 구성부도 될 수 있다.
제1 회로 패턴(223)은 도10에 도시되어 있지 않은 다른 구성부들 간의 전기적 연결을 위해 형성될 수 있다. 또는 제1 회로 패턴(223)은 개별적인 패턴일 수 있다.
제2 회로층은 제2 회로 패턴(270)을 포함할 수 있다. 제2 회로 패턴(270)은 제1 접속 패턴(221)과 제2 접속 패턴(222)을 전기적으로 연결할 수 있다. 제2 회로 패턴(270)의 일부는 제1 회로 패턴(223)의 일부와 교차되도록 형성될 수 있다.
제1 회로층(220) 및 제2 회로층은 전도성 금속으로 형성될 수 있다. 여기서 전도성 금속은 구리, 니켈, 금 등과 같이 회로 패턴에 통상적으로 사용되는 어느 것도 가능하다.
절연막(240)은 절연층(210)의 절연 영역(213)에 형성될 수 있다. 그리고 절연막(240)은 제1 회로 패턴(223)과 제2 회로 패턴(270) 사이에 형성될 수 있다. 즉, 절연막(240)은 제1 회로 패턴(223)과 제2 회로 패턴(270)이 교차하는 위치에 형성되어, 제1 회로 패턴(223)과 제2 회로 패턴(270)을 전기적으로 절연이 되도록 할 수 있다. 절연막(240)은 절연층(210)과 마찬가지로 통상적인 층간 절연 소재가 될 수 있다. 예를 들어 절연막(240)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 접속 패턴(221)과 제2 접속 패턴(222)의 전기적 연결을 할 때 제2 회로 패턴(270)을 제1 회로 패턴(223) 상부를 교차하도록 형성할 수 있다. 따라서, 제1 회로 패턴(223)과 제2 회로 패턴(270)이 겹치지 않고 상호 이격되도록 형성하는 종래기술보다 설계 면적을 감소시킬 수 있다. 또한, 제2 회로 패턴(270)이 절연막(240)에 의해서 제1 회로 패턴(223)과 절연되어 형성 위치에 대한 제약이 감소하므로, 설계 자유도가 증가할 수 있다. 즉, 제1 회로층(220)과 제2 회로 패턴(270)을 자유롭게 연결할 수 있다.
본 발명의 실시 예에서는 도시되지 않았지만. 제1 회로층(220) 및 제2 회로 패턴(270)을 보호하기 위한 솔더 레지스트가 더 형성될 수 있다. 또한, 제1 회로층(220)이 형성된 절연층(210)의 일면 뿐만 아니라 타면에도 회로층 및 솔더 레지스트가 더 형성될 수 있음은 당업자에게 자명한 사항이다.
도11은 본 발명의 다른 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도11은 도10에 도시된 인쇄회로기판(200)의 C-D 단면을 나타낸 예시도이다.
도11을 참조하면, 인쇄회로기판(200)은 절연층(210), 제1 회로층(220), 제2 회로 패턴(270), 제3 회로층(230), 절연막(240)을 포함할 수 있다.
절연층(210)은 제1 면(211) 및 제2 면(212) 갖도록 형성될 수 있다. 절연층(210)은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 절연층(210)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(210)은 기판 또는 필름의 형태로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(210)의 재질 및 형태에 대해서 한정되는 것은 아니다.
절연층(210)은 절연 영역(213)을 포함할 수 있다. 절연 영역(213)은 제1 회로층(220)과 제2 회로 패턴(270)이 서로 교차되도록 형성되며, 제1 회로층(220)과 제2 회로 패턴(270)이 전기적으로 절연되는 영역일 수 있다.
제1 회로층(220)은 절연층(210)의 제1 면(211) 내부에 형성될 수 있다. 이때, 제1 회로층(220)의 상면은 절연층(210)의 제1 면(211)의 외부로 노출되도록 형성될 수 있다. 절연층(210) 상부에 형성된 제1 회로층(220)은 제1 접속 패턴(221), 제2 접속 패턴(222) 및 제1 회로 패턴(223)을 포함할 수 있다. 여기서 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 제1 회로 패턴(223) 또는 제2 회로 패턴(270)에 의해서 상호 전기적으로 연결되는 구성부가 될 수 있다. 도시된 바에 따르면, 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 절연층(210) 내부에 형성된 제1 비아(215) 및 제2 비아(216)의 패드가 될 수 있다. 그러나 이는 실시 예일 뿐, 제1 접속 패턴(221) 및 제2 접속 패턴(222)이 비아의 패드로 한정되는 것은 아니다. 즉, 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 상호 전기적으로 연결되기 위한 패턴이면 어느 것도 가능할 수 있다.
제2 회로층은 제2 회로 패턴(270)을 포함할 수 있다. 제2 회로 패턴(270)은 제1 절연층(210)의 제1 면(211) 및 제1 회로 패턴(223) 상부에 형성될 수 있다. 이때, 제2 회로 패턴(270)의 일단은 제1 접속 패턴(221)과 접촉되도록 형성될 수 있다. 또한, 제2 회로 패턴(270)의 타단은 제2 접속 패턴(222)과 접촉되도록 형성될 수 있다. 이와 같이 형성된 제2 회로 패턴(270)은 제1 접속 패턴(221)과 제2 접속 패턴(222)을 전기적으로 연결할 수 있다.
절연막(240)은 절연층(210)의 절연 영역(213)에 형성될 수 있다. 그리고 절연막(240)은 제1 회로 패턴(223)과 제2 회로 패턴(270) 사이에 형성될 수 있다. 절연막(240)은 제1 회로 패턴(223)과 제2 회로 패턴(270)이 교차하는 위치에 형성되어, 제1 회로 패턴(223)과 제2 회로 패턴(270)을 전기적으로 절연이 되도록 할 수 있다. 이때, 절연막(240)은 제2 회로 패턴(270)이 교차하는 영역의 제1 회로 패턴(223)을 둘러싸도록 형성될 수 있다. 도2에 도시되지 않았지만, 제1 회로 패턴(223)과 제2 회로 패턴(270)이 교차하지 않는 영역에서는 제1 회로 패턴(223) 상부에 절연막(240)이 형성되지 않을 수 있다.
절연막(240)은 절연층(210)과 마찬가지로 통상적인 층간 절연 소재가 될 수 있다. 예를 들어 절연막(240)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다.
제3 회로층(230)은 절연층(210)의 제2 면(212) 상부에 형성될 수 있다. 제3 회로층(230)은 하나 이상의 제3 회로 패턴(231) 및 제3 접속 패턴(232)을 포함할 수 있다. 제3 접속 패턴(232)은 통상적인 회로 패턴일 뿐만 아니라 절연층(210) 내부에 형성된 제1 비아(215) 및 제2 비아(216)의 패드가 될 수 있다.
본 발명의 실시 예에 따르면, 제1 회로층(220), 제2 회로층 및 제3 회로층(230)은 전도성 금속으로 형성될 수 있다. 여기서 전도성 금속은 구리, 니켈, 금 등과 같이 회로 패턴에 통상적으로 사용되는 어느 것도 가능하다.
도1에는 도시되어 있지 않지만, 본 발명의 실시 예에 따른 인쇄회로기판(200)은 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)를 더 포함할 수 있다. 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)는 제1 회로층(220), 제2 회로 패턴(270) 및 제3 회로층(230)을 보호하기 위해서 형성될 수 있다. 또한, 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)는 외부 접속을 위한 영역이 개방되도록 개구부가 형성될 수 있다. 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)는 통상의 내열성 피복 재료로 형성될 수 있다.
본 발명의 실시 예에서 절연층(210)의 제2 면(212)에 제3 회로층(230)이 형성됨을 도시하였지만, 이에 한정되는 것은 아니다. 즉, 절연층(210)의 제2 면(212)에도 제1 면(211)의 제1 회로층(220) 및 제2 회로 패턴(270)과 같이 상호 교차 적층하는 회로 패턴이 형성될 수 있다.
본 발명의 실시 예에 따라 제1 회로층(220)이 절연층(210)에 매립되도록 형성하면, 절연막(240) 및 2차 회로 패턴(270) 형성에 의해 발생하는 다른 층 간의 단차를 최소화 할 수 있다. 또한, 기판의 두께 역시 감소시킬 수 있다. 또한, 제1 회로층(220)이 절연층(210)에 매립되도록 형성함으로써, 2차 회로 패턴(270)이 안정적으로 형성될 수 있다.
도12 내지 도18은 본 발명의 다른 실시 예에 따른 인쇄회로기판의 제조 방법을 나타낸 예시도이다.
도12를 참조하면, 절연층(210)이 제공된다. 절연층(210)은 제1 면(211) 및 제2 면(212) 갖도록 형성될 수 있다. 절연층(210)은 통상적으로 층간 절연 소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 절연층(210)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 또한, 절연층(210)은 기판 또는 필름의 형태로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(210)의 재질 및 형태에 대해서 한정되는 것은 아니다.
절연층(210)은 절연 영역(213)을 포함할 수 있다. 절연 영역(213)은 제1 회로층(220)과 제2 회로 패턴(270)이 서로 교차되도록 형성되며, 제1 회로층(220)과 제2 회로 패턴(270)이 전기적으로 절연되는 영역일 수 있다.
절연층(210)의 제1 면(211) 내부에는 제1 회로층(220)이 형성될 수 있다. 이때, 제1 회로층(220)의 상면은 절연층(210)의 제1 면(211)의 외부로 노출되도록 형성될 수 있다. 이와 같이 형성된 제1 회로층(220)은 제1 접속 패턴(221), 제2 접속 패턴(222) 및 제1 회로 패턴(223)을 포함할 수 있다. 여기서 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 제1 회로 패턴(223) 또는 제2 회로 패턴(270)에 의해서 상호 전기적으로 연결되는 구성부가 될 수 있다. 도시된 바에 따르면, 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 절연층(210) 내부에 형성된 제1 비아(215) 및 제2 비아(216)의 패드가 될 수 있다. 그러나 이는 실시 예일 뿐, 제1 접속 패턴(221) 및 제2 접속 패턴(222)이 비아의 패드로 한정되는 것은 아니다. 즉, 제1 접속 패턴(221) 및 제2 접속 패턴(222)은 상호 전기적으로 연결되기 위한 패턴이면 어느 것도 가능할 수 있다.
절연층(210)의 제2 면(212)에는 제3 회로층(230)이 형성될 수 있다. 제3 회로층(230)은 하나 이상의 제3 회로 패턴(231) 및 제3 접속 패턴(232)을 포함할 수 있다. 제3 접속 패턴(232)은 통상적인 회로 패턴일 뿐만 아니라 절연층(210) 내부에 형성된 제1 비아(215) 및 제2 비아(216)의 패드가 될 수 있다.
제1 회로층(220) 및 제3 회로층(230)은 SAP(Semi-Additive Process) 및 MSAP(Modified Semi-Additive Process) 방법으로 형성될 수 있다. 그러나 제1 회로층(220) 및 제3 회로층(230)은 이에 한정되는 것은 아니며, 통상의 회로 패턴 형성 방법 중 어느 것으로도 형성될 수 있다.
도13을 참조하면, 제1 회로 패턴(223)에 절연막(240)을 형성할 수 있다. 절연막(240)은 절연층(210)의 절연 영역(213)에 형성될 수 있다. 그리고 절연막(240)은 절연층(210)의 제1 면(211)에 노출된 제1 회로 패턴(223)의 상부에 형성될 수 있다. 절연막(240)은 절연층(210)과 마찬가지로 통상적인 층간 절연 소재가 될 수 있다. 예를 들어 절연막(240)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 절연막(240)은 잉크젯 프린팅(Ink Jet Printing) 방법으로 형성될 수 있다. 즉 잉크젯을 이용하여 액상 상태의 절연재를 제1 회로 패턴(223) 상에 도포함으로써 절연막(240)이 형성될 수 있다. 이와 같은 잉크젯 프린팅 방법은 실시 예일 뿐, 절연막(240)을 형성하는 방법이 이에 한정되는 것은 아니다. 절연막(240)은 잉크젯 프린팅 방법뿐만 아니라 통상의 절연재를 도포하는 어느 방법으로도 형성될 수 있다. 도시되지 않았지만, 제1 회로 패턴(223)과 추후 형성될 제2 회로 패턴(270)이 교차하지 않는 영역에서는 제1 회로 패턴(223) 상부에 절연막(240)이 형성되지 않을 수 있다.
도14를 참조하면, 제1 시드층(251) 및 제2 시드층(252)이 형성될 수 있다. 절연층(210)의 제1 면(211) 및 제1 회로층(220) 상부에는 제1 시드층(251)이 형성될 수 있다. 절연층(210)의 제2 면(212) 및 제3 회로층(230) 상부에 제2 시드층(252)이 형성될 수 있다. 제1 시드층(251) 및 제2 시드층(252)은 시드층을 형성할 때 사용되는 통상의 전기 전도성 물질로 형성될 수 있다. 예를 들어, 제1 시드층(251) 및 제2 시드층(252)은 구리, 니켈, 금, 은, 아연, 팔라듐, 루테늄, 로듐, 납, 주석 중 적어도 하나를 포함하여 형성될 수 있다. 여기서 제1 시드층(251)은 제1 접속 패턴(221), 제2 접속 패턴(222) 및 절연막(240) 상에 형성될 수 있다. 이때, 제1 시드층(251)은 제1 접속 패턴(221) 및 제2 접속 패턴(222)과는 전기적으로 연결될 수 있다. 그러나 제1 시드층(251)은 절연막(240)에 의해서 제1 회로 패턴(223)과는 절연 상태가 될 수 있다.
본 발명의 실시 예에서는 제1 시드층(251) 및 제2 시드층(252)을 모두 형성하였지만, 이에 한정되는 것은 아니다. 즉, 당업자의 선택에 의해서 제2 시드층(252)을 형성하는 단계는 생략될 수 있다.
제1 시드층(251) 및 제2 시드층(252)은 무전해 도금법으로 형성될 수 있다. 그러나 제1 시드층(251) 및 제2 시드층(252)을 형성하는 방법은 무전해 도금법으로 한정되는 것은 아니다. 제1 시드층(251) 및 제2 시드층(252)은 통상의 증착법을 통해서 형성될 수 있다. 예를 들어, 제1 시드층(251) 및 제2 시드층(252)은 무전해 도금법과 같은 습식 도금법뿐만 아니라 스퍼터링(Sputtering)과 같은 건식 도금법에 의해서 형성될 수 있다.
도15를 참조하면, 제1 시드층(251) 상에 제1 도금 레지스트(261)가 형성될 수 있다. 제1 도금 레지스트(261)는 제1 시드층(251) 상에 제2 회로 패턴(270)이 형성될 영역이 개방되도록 개구부가 패터닝 될 수 있다.
제2 시드층(252) 상에는 제2 도금 레지스트(262)가 형성될 수 있다. 이때, 제2 시드층(252) 상에는 회로 패턴을 형성하지 않기 때문에, 제2 시드층(252) 전체에 제2 도금 레지스트(262)가 형성될 수 있다. 다른 예로 제2 시드층(252) 상에 회로 패턴을 형성하면, 제2 도금 레지스트(262) 역시 개구부가 패터닝 될 수 있다.
도16을 참조하면, 제2 회로층인 제2 회로 패턴(270)을 형성할 수 있다. 제2 도금 레지스트(262)의 개구부에 전해도금 방법으로 제2 회로 패턴(270)이 형성될 수 있다. 이때, 제2 회로 패턴(270)은 전해도금 방법뿐만 아니라 통상의 회로 패턴을 형성하는 어느 방법으로도 형성될 수 있다. 제2 회로 패턴(270)은 회로 패턴을 형성할 때 사용되는 통상의 전기 전도성 물질로 형성될 수 있다. 예를 들어, 제2 회로 패턴(270)은 구리, 니켈, 금, 은, 아연, 팔라듐, 루테늄, 로듐, 납, 주석 중 적어도 하나를 포함하여 형성될 수 있다.
이와 같이 형성된 제2 회로 패턴(270)은 제1 회로층(220) 상부에 형성될 수 있다. 제2 회로 패턴(270)의 일단은 제1 접속 패턴(221)과 접촉되도록 형성될 수 있다. 또한, 제2 회로 패턴(270)의 타단은 제2 접속 패턴(222)과 접촉되도록 형성될 수 있다. 이와 같이 형성된 제2 회로 패턴(270)은 제1 접속 패턴(221)과 제2 접속 패턴(222)을 전기적으로 연결할 수 있다. 이때, 제1 회로 패턴(223) 상부에 형성된 제2 회로 패턴(270)은 절연막(240)에 의해서 상호 절연된 상태가 될 수 있다.
도17을 참조하면, 제1 도금 레지스트(261) 및 제2 도금 레지스트(262)를 제거할 수 있다. 또한, 제1 도금 레지스트(261)를 제거하여 노출된 제1 시드층(251)을 제거할 수 있다. 또한, 제2 도금 레지스트(262)를 제거하여 노출된 제2 시드층(252)을 제거할 수 있다. 제1 시드층(251) 및 제2 시드층(252)의 제거 방법은 특별히 한정되지 않으며, 당업계에 공지된 통상의 방법에 의해서 제거 될 수 있다. 예를 들어, 제1 시드층(251) 및 제2 시드층(252)은 NaOH 또는 KOH와 같은 강염기를 사용한 퀵에칭 방법에 의해 제거될 수 있다. 또한, 제1 시드층(251) 및 제2 시드층(252)은 플레시 에칭 방법에 의해서 제거될 수 있다.
도18을 참조하면, 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)가 형성될 수 있다. 제1 솔더 레지스트(281)는 제1 회로층(220) 및 제2 회로 패턴(270)을 보호하기 위해서 형성될 수 있다. 제2 솔더 레지스트(282)는 제3 회로층(230)을 보호하기 위해서 형성될 수 있다. 또한, 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)는 외부 접속을 위한 영역이 개방되도록 개구부가 형성될 수 있다. 제1 솔더 레지스트(281) 및 제2 솔더 레지스트(282)는 통상의 내열성 피복 재료로 형성될 수 있다.
도 19는 본 발명의 실시 예에 따른 인쇄회로기판의 평면도이다.
도19를 참조하면, 인쇄회로기판(300)은 제1 회로 패턴(323) 및 제2 회로 패턴(370)을 포함할 수 있다.
제1 회로 패턴(323)은 제1-1 접속 패턴(321) 및 제1-2 접속 패턴(322)을 전기적으로 연결할 수 있다. 또한, 제2 회로 패턴(370)은 제2-1 접속 패턴(371) 및 제2-2 접속 패턴(372)을 전기적으로 연결할 수 있다. 이때, 제2 회로 패턴(370)을 형성할 때, 제1 회로 패턴(323)에 교차하도록 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 회로 패턴(323)과 제2 회로 패턴(370)이 교차하는 영역에 절연막(미도시)을 형성할 수 있다. 따라서, 절연막(340)에 의해서 제1 회로 패턴(323)과 제2 회로 패턴(370)이 교차 적층되어도 상호 전기적으로 절연 상태가 될 수 있다. 이와 같이 제1 회로 패턴(323) 및 제2 회로 패턴(370)을 교차 적층 함으로써, 회로 패턴 형성에 있어서 설계 자유도가 향상될 수 있다. 또한, 회로 패턴 형성을 위한 기판의 면적 사용량을 감소시킬 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 300: 인쇄회로기판
110, 210: 절연층
111, 211: 제1 면
112, 212: 제2 면
113, 213: 절연 영역
115, 215: 제1 비아
116, 216: 제2 비아
120, 220: 제1 회로층
121, 221: 제1 접속 패턴
122, 222: 제2 접속 패턴
123, 223, 323: 제1 회로 패턴
130, 230: 제3 회로층
131, 231: 제3 회로 패턴
132, 232: 제3 접속 패턴
140, 240: 절연막
151, 251: 제1 시드층
152, 252: 제2 시드층
161, 261: 제1 도금 레지스트
162, 262: 제2 도금 레지스트
170, 270, 370: 제2 회로 패턴
181, 281: 제1 솔더 레지스트
182, 282: 제2 솔더 레지스트
321: 제1-1 접속 패턴
322: 제1-2 접속 패턴
371: 제2-1 접속 패턴
372: 제2-2 접속 패턴

Claims (27)

  1. 제1 면 및 제2 면을 갖는 절연층;
    상기 절연층의 제1 면에 형성되며, 하나 이상의 제1 회로 패턴을 포함하는 제1 회로층;
    상기 제1 회로층 상에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층; 및
    상기 제1 회로층 및 상기 제2 회로층의 절연 영역에 형성되는 절연막;
    을 포함하는 인쇄회로기판.
  2. 청구항1에 있어서,
    상기 절연막은 상기 절연 영역의 상기 제1 회로 패턴을 둘러싸도록 형성된 인쇄회로기판.
  3. 청구항1에 있어서,
    상기 제1 회로층은 상기 절연층의 제1 면의 상부에 형성된 인쇄회로기판.
  4. 청구항1에 있어서,
    상기 제1 회로층은 제1 접속 패턴 및 제2 접속 패턴을 더 포함하는 인쇄회로기판.
  5. 청구항4에 있어서,
    상기 제2 회로 패턴은 상기 제1 접속 패턴과 상기 제2 접속 패턴을 전기적으로 연결하는 인쇄회로기판.
  6. 청구항1에 있어서,
    상기 제1 회로층은 상기 절연층의 제1 면의 내부에 매립되며, 상기 제1 회로층의 상면이 상기 절연층의 제1 면의 외부로 노출되도록 형성된 인쇄회로기판.
  7. 청구항1에 있어서,
    상기 절연층의 제1 면의 상부, 상기 제1 회로층 상부 및 상기 제2 회로층 상부에 형성되는 제1 솔더 레지스트를 더 포함하는 인쇄회로기판.
  8. 청구항1에 있어서,
    상기 제2 회로 패턴은 상기 절연 영역에서 상기 제1 회로 패턴과 교차하는 인쇄회로기판.
  9. 청구항1에 있어서,
    상기 제2 회로 패턴의 하면은 상기 절연층의 제1 면과 접촉하는 인쇄회로기판.
  10. 청구항1에 있어서,
    상기 절연층의 제2 면에 형성되며, 하나 이상의 제3 회로 패턴을 포함하는 제3 회로층을 더 포함하는 인쇄회로기판.
  11. 청구항8에 있어서,
    상기 절연층의 제2 면의 상부 및 상기 제3 회로층 상에 형성된 제2 솔더 레지스트를 더 포함하는 인쇄회로기판.
  12. 청구항1에 있어서,
    상기 절연층 내부에 한 층 이상의 내부 회로층을 더 포함하는 인쇄회로기판.
  13. 제1 면 및 제2 면을 갖는 절연층;
    상기 절연층의 제1 면에 매립되고, 하나 이상의 제1 회로 패턴을 포함하며, 상면이 상기 절연층의 제1 면의 외부로 노출되도록 형성된 제1 회로층;
    상기 제1 회로층 상에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층; 및
    상기 제1 회로층 및 상기 제2 회로층의 절연 영역에 형성되는 절연막;
    을 포함하는 인쇄회로기판.
  14. 청구항13에 있어서,
    상기 절연막은 상기 절연 영역의 상기 제1 회로 패턴을 둘러싸도록 형성된 인쇄회로기판.
  15. 청구항13에 있어서,
    상기 제2 회로 패턴의 하면은 상기 절연층의 제1 면과 접촉하는 인쇄회로기판.
  16. 청구항13에 있어서,
    상기 절연층의 제2 면에 형성되며, 하나 이상의 제3 회로 패턴을 포함하는 제3 회로층을 더 포함하는 인쇄회로기판.
  17. 제1 면 및 제2 면을 갖는 절연층을 준비하는 단계;
    상기 절연층의 제1 면에 하나 이상의 제1 회로 패턴을 포함하는 제1 회로층을 형성하는 단계;
    절연 영역의 상기 제1 회로 패턴을 둘러싸도록 절연막을 형성하는 단계; 및
    상기 절연막 상부에 형성되며, 하나 이상의 제2 회로 패턴을 포함하는 제2 회로층을 형성하는 단계;
    를 포함하는 인쇄회로기판 제조 방법.
  18. 청구항17에 있어서,
    상기 절연막을 형성하는 단계에서,
    상기 절연막은 상기 절연 영역에서 상기 제2 회로 패턴이 적층되는 상기 제1 회로 패턴 상부에 형성되는 인쇄회로기판 제조 방법.
  19. 청구항17에 있어서,
    상기 절연막을 형성하는 단계에서,
    상기 절연막은 잉크젯 프린팅(Ink Jet Printing) 방법으로 형성되는 인쇄회로기판 제조 방법.
  20. 청구항17에 있어서,
    상기 제2 회로층을 형성하는 단계는
    상기 절연층의 제1면 및 상기 제1 회로층에 무전해 도금법으로 시드층을 형성하는 단계;
    상기 제2 회로 패턴의 영역이 개방되도록 개구부가 형성된 도금 레지스트를 형성하는 단계;
    상기 개구부에 전해 도금을 수행하여 상기 제2 회로 패턴을 형성하는 단계;
    상기 도금 레지스트를 제거하는 단계; 및
    제거된 상기 도금 레지스트에 의해서 외부로 노출된 상기 시드층을 제거하는 단계;
    를 포함하는 인쇄회로기판 제조 방법.
  21. 청구항17에 있어서,
    상기 제1 회로층은 상기 절연층의 제1 면의 상부에 형성되는 인쇄회로기판 제조 방법.
  22. 청구항 17에 있어서,
    상기 제1 회로층은 상기 절연층의 제1 면의 내부에 매립되어 형성되되, 상기 제1 회로층의 상면은 상기 절연층의 제1 면의 외부로 노출되도록 형성되는 인쇄회로기판 제조 방법.
  23. 청구항17에 있어서,
    상기 제2 회로층을 형성하는 단계 이후에,
    상기 절연층의 제1 면의 상부, 상기 제1 회로층 상부 및 상기 제2 회로층 상부에 제1 솔더 레지스트를 형성하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  24. 청구항17에 있어서,
    상기 제1 회로층을 형성하는 단계에서,
    상기 절연층의 제2 면에 형성되며, 제3 회로 패턴을 포함하는 제3 회로층을 형성하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  25. 청구항17에 있어서,
    상기 제3 회로층을 형성하는 단계 이후에,
    상기 절연층의 제2 면의 상부 및 상기 제3 회로층 하부에 제2 솔더 레지스트를 형성하는 단계를 더 포함하는 인쇄회로기판 제조 방법.
  26. 청구항17 있어서,
    상기 제1 회로층을 형성하는 단계에서,
    상기 제1 회로층은 제1 접속 패턴 및 제2 접속 패턴을 더 포함하는 인쇄회로기판 제조 방법.
  27. 청구항17에 있어서,
    상기 제2 회로 패턴을 형성하는 단계에서,
    상기 제2 회로 패턴은 상기 제1 접속 패턴과 상기 제2 접속 패턴을 전기적으로 연결하도록 형성되는 인쇄회로기판 제조 방법.
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