JP2007150201A

JP2007150201A - チップ抵抗器

Info

Publication number: JP2007150201A
Application number: JP2005346088A
Authority: JP
Inventors: Hideo Yokoo; 秀雄横尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-06-14
Also published as: US7277006B2; US20070120266A1

Abstract

【課題】実装されるプリント基板上で電気的に分離された回路交叉を実現できるチップ抵抗器を提供する。
【解決手段】セラミック等で作られ面Ｆ１および面Ｆ２を持った矩形第１基板１００と、セラミック等で作られ面Ｆ３および面Ｆ４を持った矩形第２基板２００と、面Ｆ２および面Ｆ３の間に挟まれガラス等で作られた接合層３００で構成されたチップ抵抗器１０において、基板１００の対向２辺に電極１０２および電極１０４が形成され、電極１０２と電極１０４に抵抗Ｒ１が形成される。また、基板２００対向２辺に電極２０２および電極２０４が形成され、電極２０２と電極２０４の間に抵抗Ｒ２が形成される。ここで、Ｒ１とＲ２は電気的に分離され、Ｒ１の形成方向とＲ２の形成方向は交叉するように構成される。
【選択図】図１

Description

この発明は、プリント基板の配線パターン上にハンダ付け等で直接実装されるチップ抵抗器に関する。特に、複数の抵抗素子やジャンパ配線等を電気的に独立して組み込むことができる多層構造のチップ抵抗器に関する。

近年、携帯電話やハンディムービーカメラ等に見られるように、電子機器の小型化、高密度化および高機能化が進んでいる。これ伴い、所望の機能を持った回路を組み込むプリント基板の配線パターンも密集化かつ複雑化してきており、配線が電気的に接触することなく交叉できる多層プリント基板の要求も多い。しかし積層数の多い多層プリント基板はコストが高いので、できるだけ単層のプリント基板（それが無理でもなるべく層数の少ない多層プリント基板）で所望の部品実装を完結したい要求がある。

単層プリント基板上（あるいは多層プリント基板の表面プリントパターン上）に回路部品を高密度に組み込む場合、回路部品（抵抗、キャパシタ、トランジスタ、ＩＣ等）の電極リードの合間に配線を通すようなプリント基板のパターン設計が多用される。しかし、このような電極リードの合間を利用したくてもできない回路パターン部分にはジャンパ線が用いられる。この場合、ジャンパ線部分でプリント基板面積が余分にとられ、（多層プリント基板の積層基板内部でジャンパ線部分の配線をする場合よりも）プリント基板の小型化あるいは高密度化が難しくなる。

上記ジャンパ線を用いた場合と同様に単層プリント基板上で回路の交叉を可能にする表面実装用の多極型抵抗器がある（特許文献１参照）。類似の表面実装型抵抗器として２連チップ抵抗器（特許文献２参照）あるいはニ連抵抗チップ（特許文献３参照）がある。
特開２００２−３４３６１４公報（図１、図５等）特開平０６−２７５４１１号公報（図１、図２等）特開２０００−０３０９１５公報（図１、図６等）

特許文献１の多極型抵抗器では、各々の一端が電気的に接続された４つの抵抗器を１つのチップ基板上に形成し、２組の抵抗回路の両端（１ａ−１ｃと１ｂ−１ｄ）を交叉配置している（図１）。この場合、前述したジャンパ線部分を抵抗器と置換して考えれば単層プリント基板上での回路交叉が可能となる。また、２組の抵抗回路の一方をジャンパ線に置換した構成も開示されている（図５）。この場合は、一見、ジャンパ線を用いた単層プリント基板上での回路交叉が可能となるように見える。しかし、いずれの場合も交叉する回路が電気的に分離されないので、回路設計上の制約が大きい（通常、ジャンパ線は電気的に接触したくない別回路配線の交叉箇所で用いられる）。

特許文献２の２連チップ抵抗器では、２組の抵抗回路がチップ基板の両面に交叉配置されている（図１、図２）。この場合は、ジャンパ線を用いた単層プリント基板上での回路交叉が可能となる。しかし、実装されるプリント基板と接触する面上の抵抗器（４ｂ）の表面は薄い保護コーティング（５）があるだけなので、用途によっては、この抵抗器（４ｂ）とその真下のプリント基板配線（図示せず）との間の耐圧や容量結合が問題となることがある。また、形成された薄膜抵抗器（４ｂ）の凹凸は薄いコーティング（５）をしても残るため、プリント基板に実装するチップ抵抗器の下面をプリント基板に完全密着させることができない。この場合、チップ抵抗の発熱をプリント基板に逃がす際の放熱効率が悪くなる。

特許文献３のニ連抵抗チップでは、２組の抵抗が並設されており交叉配置されていない（図１、図２、図４、図６）。そのため、特許文献３の抵抗チップでは、それが実装されるプリント基板（図示せず）上で回路交叉を実現できない。

この発明の課題の１つは、実装されるプリント基板上で電気的に分離された回路交叉を実現できるチップ抵抗器を提供することである。

この発明の一実施の形態に係るチップ抵抗器（１０）は、多角形平板形状を持ち電気的絶縁材料（セラミック等）で作られ第１上面（Ｆ１）および第１下面（Ｆ２）を持った第１基板（１００）と、多角形平板形状を持ち電気的絶縁材料（セラミック等）で作られ第２上面（Ｆ３）および第２下面（Ｆ４）を持った第２基板（２００）と、前記第１基板（１００）の第１下面（Ｆ２）および前記第２基板（２００）の第２上面（Ｆ３）の間に挟まれ電気的絶縁材料（ガラス、エポキシ樹脂等）で作られた接合層（３００）とで構成される。

このようなチップ抵抗器（１０）において、前記第１基板（１００）の多角形平板形状のうち第１の対向２辺に第１電極（１０２）および第２電極（１０４）が形成され、前記第１電極（１０２）と前記第２電極（１０４）の間の前記第１上面（Ｆ１）および／または前記第１下面（Ｆ２）に所定の導通特性（短絡等）または所定の電気抵抗（Ｒ１）を持つ第１の電気回路（ＥＣ１）が形成される。また、前記第２基板（２００）の多角形平板形状のうち第２の対向２辺に第３電極（２０２）および第４電極（２０４）が形成され、前記第３電極（２０２）と前記第４電極（２０４）の間の前記第２上面（Ｆ３）および／または前記第２下面（Ｆ４）に所定の導通特性（短絡等）または所定の電気抵抗（Ｒ２）を持つ第２の電気回路（ＥＣ２）が形成される。

前記第１および第２電極（１０２、１０４）と前記第３および第４電極（２０２、２０４）の間には、電気的導通を遮断する（かつ、これら第１ないし第４電極にハンダ付けがなされる際のハンダブリッジを防止する）ギャップ（Ｇ１〜Ｇ４）が設けられる。

ここで、前記第１基板（１００）と前記第２基板（２００）が前記接合層（３００）を介して重なった状態で、前記第１上面（Ｆ１）からみて、前記第１の対向２辺を結ぶ第１方向（図１のｘ方向）と前記第２の対向２辺を結ぶ第２方向（図１のｙ方向）とは交叉している。そして、前記第１の電気回路（ＥＣ１）と前記第２の電気回路（ＥＣ２）とは前記接合層（３００）により電気的に分離され、前記第２の電気回路（ＥＣ２）と前記第２基板（２００）の前記第２下面（Ｆ４：実装されるプリント基板のパターン面に接する面）との間は前記第２基板（２００）の厚み（ｔ２）により隔離されるように構成されている。

実装されるプリント基板上で電気的に分離された回路交叉を実現できる。

以下この発明の一実施の形態を図面を参照して説明する。図１は、この発明の一実施の形態に係るチップ抵抗の構造を説明する斜視図である。図示ｙ方向に長さＬ１（例えば０．５〜１．５ｍｍ程度）を持ち、図示ｘ方向に長さＬ２（例えば１．０〜２．５ｍｍ程度）を持ち、図示ｚ方向に厚さｔ１（例えば０．２〜０．３ｍｍ程度）を持つセラミック基板１００の上面Ｆ１には、第１の電気回路ＥＣ１として、酸化ルテニウム等を用いた薄膜抵抗Ｒ１（あるいは銀ペースト等を焼成した極低抵抗のジャンパ線パターン）が形成される。基板１００のｘ方向の対向２辺には、その端部をコの字型に覆うように銀／パラジウム系ペースト（あるいは銀ペースト）を塗布した後加熱焼成して、電極１０２および１０４が形成される。なお、図示しないが、基板１００の下面Ｆ２に薄膜抵抗（あるいはジャンパ線）を形成することも可能である。

基板１００と同サイズのＬ１およびＬ２を持ち、図示ｚ方向に厚さｔ２（例えば０．２〜０．３ｍｍ程度：ｔ１と同じでも異なっていてもよい）を持つセラミック基板２００の上面Ｆ３には、第２の電気回路ＥＣ２として、酸化ルテニウム等を用いた薄膜抵抗Ｒ２（あるいは銀ペースト等を焼成した極低抵抗のジャンパ線パターン）が形成される。基板２００のｙ方向の対向２辺には、その端部をコの字型に覆うように銀／パラジウム系ペースト（あるいは銀ペースト）を塗布した後加熱焼成して、電極２０２および２０４が形成される。ここで、電極２０２および２０４のペースト塗布幅（つまり電極幅）Ｗ２は、基板１００の電極１０２および１０４の間隔Ｗ１よりも狭くする（例えばＬ２が１．５ｍｍのとき、Ｗ１が１．２ｍｍならＷ２を０．６ｍｍにするなど）。そうすることにより、基板１００を鉛ガラス（あるいはエポキシ樹脂）等の絶縁性接合層３００を介して基板２００に接合した場合に、電極１０２および１０４と電極２０２および２０４との間に、セラミック基板の表面が露出したギャップＧ１〜Ｇ４が形成される。このギャップがあるとチップ抵抗単体で第１の電気回路ＥＣ１と第２の電気回路ＥＣ２との間の電気的な分離が確保されるだけでなく、このチップ抵抗を図示しないプリント基板のパターン面にハンダ付け（ろう付け）で表面実装した場合に、電極１０２および１０４と電極２０２および２０４との間のハンダブリッジ発生を防止できる（セラミック表面はハンダをはじくのでセラミック表面がむき出しの部分はハンダブリッジを防止するギャップになる）。

なお、図１の実施の形態では、基板２００の下面Ｆ４（図示しないプリント基板のパターン面に接する面）には何も形成されていないが、ここに薄膜抵抗やジャンパ線等の電気回路を形成することは可能である。その場合、面Ｆ４をカバーするように、ガラスあるいはエポキシ樹脂などで絶縁層（図示せず）をさらに形成することができる。

図２は、この発明の一実施の形態に係るチップ抵抗の基板が正方形の場合の構成例（例１）を説明する図である。この例は、基板が正方形（Ｌ１＝Ｌ２）の場合を示している。正方形の場合、第１の電気回路ＥＣ１と第２の電気回路ＥＣ２が同じもの（例えばＲ１＝Ｒ２であるとか、ともにジャンパ線である等）であれば、チップ抵抗がプリント基板に実装されハンダ付けされた際、プリント基板の取付位置に対してチップ抵抗が９０゜ずれた位置に取り付けられても実害は出ないので、チップ抵抗が機械実装されるプリント基板の製造上の不良発生率を下げることが期待できる。（Ｒ１＝Ｒ２であっても、チップ抵抗の基板が長方形の場合では、取付向きが９０゜ずれると、チップ抵抗の電極位置とプリント基板のハンダ付け位置とのずれが問題になることがある。）
図３は、この発明の一実施の形態に係るチップ抵抗の基板が長方形の場合の構成例（例２）を説明する図である。この例は、チップの長手方向に複数の薄膜抵抗が連続して形成された多連チップ抵抗の簡単な例である。この例では、図３（ａ）に示すように、基板２００にギャップＧ５、Ｇ６を介して電気的に分離された２つの薄膜抵抗Ｒ２１、Ｒ２２が設けられ、基板１００に多連抵抗Ｒ２１、Ｒ２２から絶縁されて交叉するジャンパ線Ｊ１１が設けられている。なお、ギャップＧ５、Ｇ６は、図１、図２のギャップＧ１〜Ｇ４の場合と同様に、基板側面だけでなく基板平面の一部に至るまで伸びている（図３（ｂ）参照）。このようなギャップ（Ｇ１〜Ｇ６）を設けることにより、隣接抵抗素子間および隣接電極間の電気的な絶縁を確保している。なお、図３のように多連チップ抵抗を構成する場合は、実装される抵抗数に応じて、サイズ（Ｌ２）が大きくなる。

図４は、この発明の一実施の形態に係るチップ抵抗の基板が正方形の場合の他例（例３）を説明する図である。この例では、チップ基板の形状を正方形とし（Ｌ１＝Ｌ２）、基板１００の電気回路（抵抗Ｒ１１、ジャンパＪ１２）と基板２００の電気回路（抵抗Ｒ２１、ジャンパＪ２２）とが、チップ基板中心に対して回転対称となるように構成している（Ｒ１１＝Ｒ２１、Ｊ１２＝Ｊ２２）。これにより、チップ抵抗がプリント基板に実装されハンダ付けされた際、プリント基板の取付位置に対してチップ抵抗が９０゜ずれた位置に取り付けられても実害は出ないようになる。図４の構成において、ギャップＧ５、Ｇ６は抵抗２１とジャンパＪ２２を電気的に分離するものであり、ギャップＧ７、Ｇ８は抵抗Ｒ１１とジャンパＪ１２を電気的に分離するものである。なお、図４の構成においてジャンパＪ１２、Ｊ２２を抵抗器とすれば、交叉配置される多連チップ抵抗器となる。

＜この発明の一実施の形態による効果＞
（１）チップ抵抗をプリント基板のパターン面に高密度搭載する際の実装精度は維持可能（チップ抵抗が2個プリント基板上の同一ロケーションに存在可能なため、高密度化のために各チップ抵抗を小型化する必要がない…チップ抵抗が小さくなるとその分高い実装精度が求められるようになる)。

（２）回路の交叉（パターンクロス化）が容易であり、抵抗体をジャンパーとして利用でき、また抵抗体のクロス通しが可能。

（３）多連チップ抵抗使用時の基板占有率の縮小が可能（理論上半分に出来る）。

（４）交叉する回路の一方（Ｒ２）が第２基板（２００）の厚み分プリント基板接触面から離れるため、交叉する回路の一方（Ｒ２）とその真下の図示しないプリント基板の配線との間の耐圧を十分に大きくとることができる。また交叉する回路の一方（Ｒ２）とその真下の図示しないプリント基板の配線との間の結合容量を小さくすることもできる（例えばＧＨｚ帯の高周波回路基板ではこの容量結合が問題となることがあり得る）。

（５）プリント基板と接触する面（Ｆ４）に電気回路パターンを設けなくても（このチップ抵抗器を介して）回路交叉が実現可能なので、実装時にプリント基板と接触する面（Ｆ４）をプリント基板面に密着させることができる。そのためこのチップ抵抗の発熱を効率よくプリント基板側へ放熱できる。

なお、この発明は前述した実施の形態に限定されるものではなく、現在または将来の実施段階では、その時点で利用可能な技術に基づき、その要旨を逸脱しない範囲で種々に変形することが可能である。例えば、図１の実施の形態では電極間の回路要素として抵抗とジャンパ線を例示したが、その他にキャパシタやダイオードなどを電極間回路要素として使用してもよい。

また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、この構成要件が削除された構成が発明として抽出され得る。

この発明の一実施の形態に係るチップ抵抗の構造を説明する斜視図。この発明の一実施の形態に係るチップ抵抗の基板が正方形の場合の構成例（例１）を説明する図。この発明の一実施の形態に係るチップ抵抗の基板が長方形の場合の構成例（例２）を説明する図。この発明の一実施の形態に係るチップ抵抗の基板が正方形の場合の他例（例３）を説明する図。

符号の説明

１００…第１基板（セラミック等）；２００…第２基板（セラミック等）；３００…接合層（ガラスあるいはエポキシ樹脂等）；１０２、１０４、２０２、２０４…電極（銀／パラジウム系の合金薄膜等）；Ｆ１…第１基板上面；Ｆ２…第１基板下面；Ｆ３…第２基板上面；Ｆ４…第２基板下面；ｇ１〜ｇ８…ギャップ（基板のセラミック表面）；ＥＣ１…第１基板の電極間に形成される電気回路（薄膜抵抗、ジャンパ線パターン等）；ＥＣ２…第２基板の電極間に形成される電気回路（薄膜抵抗、ジャンパ線パターン等）；Ｌ１…基板の一辺長；Ｌ２…基板の他辺長；Ｗ１…第１基板の電極間隔；Ｗ２…第２基板の電極幅。

Claims

多角形平板形状を持ち電気的絶縁材料で作られ第１上面および第１下面を持った第１基板と、多角形平板形状を持ち電気的絶縁材料で作られ第２上面および第２下面を持った第２基板と、前記第１基板の第１下面および前記第２基板の第２上面の間に挟まれ電気的絶縁材料で作られた接合層とで構成されたチップ抵抗器であって、
前記第１基板の多角形平板形状のうち第１の対向２辺に第１電極および第２電極が形成され、前記第１電極と前記第２電極の間の前記第１上面および／または前記第１下面に所定の導通特性または所定の電気抵抗を持つ第１の電気回路が形成され、
前記第２基板の多角形平板形状のうち第２の対向２辺に第３電極および第４電極が形成され、前記第３電極と前記第４電極の間の前記第２上面に所定の導通特性または所定の電気抵抗を持つ第２の電気回路が形成され、
前記第１および第２電極と前記第３および第４電極の間には、電気的導通を遮断するギャップが設けられ、
前記第１基板と前記第２基板が前記接合層を介して重なった状態で、前記第１上面からみて、前記第１の対向２辺を結ぶ第１方向と前記第２の対向２辺を結ぶ第２方向とが交叉しており、
前記第１の電気回路と前記第２の電気回路とが前記接合層により電気的に分離され、
前記第２の電気回路と前記第２基板の前記第２下面との間が前記第２基板の厚みにより隔離されるように構成されたチップ抵抗器。
前記第１基板および第２基板の多角形平板形状は正方形であり、前記第１の電気回路と前記第２の電気回路は同じ電気的特性を持つ請求項１に記載のチップ抵抗器。
前記第１基板および第２基板の多角形平板形状が長方形である請求項１に記載のチップ抵抗器。
前記第１基板および／または前記第２基板がセラミックを用いて構成される請求項１ないし請求項３のいずれか１項に記載のチップ抵抗器。
前記接合層がガラスまたは樹脂を用いて構成される請求項１ないし請求項４のいずれか１項に記載のチップ抵抗器。
前記第１ないし第４電極がろう付けの容易な金属を用いて構成される請求項１ないし請求項５のいずれか１項に記載のチップ抵抗器。
多角形平板形状を持ち電気的絶縁材料で作られ第１上面および第１下面を持った第１基板と、多角形平板形状を持ち電気的絶縁材料で作られ第２上面および第２下面を持った第２基板と、前記第１基板の第１下面および前記第２基板の第２上面の間に挟まれ電気的絶縁材料で作られた接合層とで構成されたチップ抵抗器であって、
前記第１基板の多角形平板形状のうち第１の対向２辺に第１電極および第２電極が形成され、前記第１電極と前記第２電極の間の前記第１上面および／または前記第１下面に所定の導通特性または所定の電気抵抗を持つ第１の電気回路が形成され、
前記第２基板の多角形平板形状のうち第２の対向２辺に第３電極および第４電極が形成され、前記第３電極と前記第４電極の間の前記第２上面および／または前記第２下面に所定の導通特性または所定の電気抵抗を持つ第２の電気回路が形成され、
前記第１基板と前記第２基板が前記接合層を介して重なった状態で、前記第１上面からみて、前記第１の対向２辺を結ぶ第１方向と前記第２の対向２辺を結ぶ第２方向とが交叉しており、
前記第１の電気回路と前記第２の電気回路とが前記接合層により電気的に分離されるように構成されたチップ抵抗器。