JP5138260B2

JP5138260B2 - チップ型電子部品

Info

Publication number: JP5138260B2
Application number: JP2007090453A
Authority: JP
Inventors: 由隆青木
Original assignee: 株式会社テラミクロス
Priority date: 2006-05-19
Filing date: 2007-03-30
Publication date: 2013-02-06
Anticipated expiration: 2027-03-30
Also published as: JP2007335842A

Description

この発明はチップ型電子部品に関する。

従来のチップ型電子部品には、集積回路が形成された半導体基板上に薄膜回路素子を一体的に形成したものが知られている（例えば、特許文献１参照）。この特許文献１に記載されたチップ型電子部品は、集積回路が形成された半導体基板上に第１の絶縁膜が設けられ、第１の絶縁膜上にグランド層が設けられ、グランド層を含む第１の絶縁膜上に第２の絶縁膜が設けられ、第２の絶縁膜上にグランド層に接続されたグランド用接続パッド部と薄膜回路素子とが設けられている。また、グランド用接続パッド部上および薄膜回路素子上にグランド用柱状電極および素子用柱状電極が設けられている。そして、グランド用柱状電極および素子用柱状電極の周囲に封止膜がその上面がグランド用柱状電極および素子用柱状電極の上面と面一となるように設けられている。

特許第３４６５６１７号公報

しかしながら、上記従来のチップ型電子部品では、半導体基板上に１個の薄膜回路素子を設けているので、実装密度が小さいという問題があった。また、薄膜回路素子が薄膜容量素子である場合には、グランド層を含む第１の絶縁膜上に設けられた第２の絶縁膜上に、下部電極、絶縁膜および上部電極をこの順で積層してなる薄膜容量素子を設けているので（特許文献１の図９参照）、グランド層を含む薄膜容量素子の部分における層構造がグランド層、第２の絶縁膜、下部電極、絶縁膜および上部電極の５層となり、層数が多く、製造工程数が多くなるという問題があった。

そこで、この発明は、実装密度を大きくすることができるチップ型電子部品を提供することを目的とする。
また、この発明は、薄膜回路素子が薄膜容量素子である場合には、製造工程数を少なくすることができるチップ型電子部品を提供することを目的とする。

上記目的を達成するため、この発明のチップ型電子部品は、基板と、前記基板上に設けられた共通電位層と、前記共通電位層上に少なくとも前記共通電位層の一部を露出して設けられた絶縁膜と、前記共通電位層上に設けられた共通電位用柱状電極と、前記絶縁膜上に設けられ、それぞれ、少なくとも薄膜回路素子の一部を構成する蛇行状に形成された導電体と、少なくとも前記１つの導電体に接続されて設けられた、上部電極及び該上部電極上に設けられた素子用柱状電極と、前記共通電位用柱状電極および前記素子用柱状電極の周囲に設けられた封止膜とを有し、前記上部電極は、前記絶縁膜上の左上、右上、中央部、左下及び右下に設けられた電極を含み、各々、前記絶縁膜及び前記共通電位層を含む薄膜容量素子を構成し、前記蛇行状に形成された導電体は絶縁膜上の上、下、右、及び左に設けられた導電体を含み、それぞれ薄膜誘導素子を構成し、上および下に設けられた前記薄膜誘導素子の左端部はその左側に設けられた前記薄膜容量素子に接続され、右端部はその右側に設けられた前記薄膜容量素子に接続され、中央部に設けられた薄膜容量素子には、その左側および右側に設けられた薄膜誘導素子の各一端部が接続されていることを特徴とするものである。

この発明によれば、基板上に設けられた共通電位層上に絶縁膜を介して複数の導電体を設け、各々、少なくとも導電体の１つを含む複数の薄膜回路素子を構成しているので、実装密度を大きくすることができる。また、薄膜回路素子を構成する層数を少なくすることができ、ひいては製造工程数を少なくすることができる。

（第１実施形態）
図１（Ａ）はこの発明の第１実施形態としてのチップ型電子部品の透過平面図を示し、図１（Ｂ）は図１（Ａ）のＩ_B−Ｉ_B線に沿う断面図を示す。このチップ型電子部品は、簡単に説明すると、平面正方形状の基板１上の中央部に複数例えば５個の平面方形状の薄膜容量素子２が設けられた構造となっている。

すなわち、この半導体装置は、シリコンからなる平面正方形状の半導体基板１を備えている。半導体基板１の上面には、図示はしないが、集積回路が形成されている。集積回路が形成された領域を含む半導体基板１の上面全体にはポリイミド系樹脂等からなる下地絶縁膜３が設けられている。下地絶縁膜３の上面全体には銅等からなる下地金属層４ａが設けられている。下地金属層４ａの上面全体には銅からなる上部金属層４ｂが形成されている。図１（Ｂ）に図示されるように、下地金属層４ａと上部金属層４ｂとは積層構造を有し、接地電位が供給されるグランド層（共通電位層）５を構成する。

グランド層５の上面周辺部には銅等からなる複数の平面円形状の下地金属層６ａが設けられている。下地金属層６ａの上面全体には銅からなる上部金属層６ｂが形成されている。図１（Ｂ）に図示されるように、下地金属層６ａと上部金属層６ｂとは積層構造を有し、グランド用接続パッド部７を構成する。グランド用接続パッド部７の上面には銅からなるグランド用柱状電極８が設けられている。

グランド層５の上面中央部には平面正方形状の絶縁膜９が設けられている。この場合、絶縁膜９はＴａ₂Ｏ₅、ＳＴＯ、ＢＳＴ等の強誘電体によって形成されている。絶縁膜９の上面には銅等からなる５つの平面方形状の下地金属層１０ａが設けられている。下地金属層１０ａの上面全体には銅からなる上部金属層１０ｂが形成されている。図１（Ｂ）に図示されるように、下地金属層６ａと上部金属層６ｂとは積層構造を有し、上部電極（導電体）１１を構成する。この場合、５つの上部電極１１の平面サイズは、異なっていてもよく、また同じであってもよい。

ここで、上部電極１１、上部電極１１下に設けられた強誘電体からなる絶縁膜９および当該絶縁膜９下に設けられたグランド層５からなる下部電極により、薄膜容量素子（薄膜回路素子）２が構成されている。すなわち、上部電極１１下に設けられたグランド層５は、複数の薄膜容量素子２に共通であって、且つ、下部電極を兼ねている。

薄膜容量素子２の上部電極１１の上面には銅からなる素子用柱状電極１２が設けられている。グランド用柱状電極８および素子用柱状電極１２の周囲にはエポキシ系樹脂等からなる封止膜１３がその上面がグランド用柱状電極８および素子用柱状電極１２の上面と面一となるように設けられている。グランド用柱状電極８および素子用柱状電極１２の上面にはグランド用半田ボール（グランド用半田層）１４および素子用半田ボール（素子用半田層）１５が設けられている。

以上のように、この半導体装置では、半導体基板１上に設けられたグランド層５を共通の下部電極５とし、この下部電極５上に絶縁膜９を介して複数例えば５個の上部電極１１を形成することにより、複数例えば５個の薄膜容量素子２を形成しているので、実装密度を大きくすることができ、また、層構造が下部電極を兼ねたグランド層５、絶縁膜９および上部電極２の３層となり、層数を少なくすることができ、ひいては製造工程数を少なくすることができる。

（第２実施形態）
図２（Ａ）はこの発明の第２実施形態としての半導体装置の透過平面図を示し、図２（Ｂ）は図２（Ａ）のII_B−II_B線にほぼ沿う断面図を示す。この半導体装置において、図１（Ａ）、（Ｂ）に示す半導体装置と大きく異なる点は、絶縁膜９の上面に複数例えば６個のスパイラル状の薄膜誘導素子２１を設けた点である。

この場合、絶縁膜９はポリイミド系樹脂等によって形成されている。薄膜誘導素子２１は、絶縁膜９の上面にスパイラル状に設けられた銅等からなる下地金属層２２ａと、下地金属層２２ａの上面全体に設けられた銅からなる上層金属層２２ｂとが積層された積層構造を有する導電体２３からなっている。薄膜誘導素子２１の内端部は、絶縁膜９に設けられた開口部２４を介してグランド層５の上面に接続されている。

薄膜誘導素子２１の内端部は、絶縁膜９の上面に設けられた銅等からなる下地金属層２５ａおよびその上面全体に設けられた銅からなる上層金属層２５ｂとが積層された積層構造を有する素子用接続パッド部２６に接続されている。素子用接続パッド部２６の上面には素子用柱状電極１２が設けられている。素子用柱状電極１２の上面には素子用半田ボール１５が設けられている。

以上のように、この半導体装置では、半導体基板１上に設けられた共通のグランド層５上に絶縁膜９を介して複数例えば６個の導電体２３をスパイラル状に形成することにより、複数例えば６個の薄膜誘導素子２１を設けているので、実装密度を大きくすることができ、また、層構造が共通のグランド層５、絶縁膜９および導電体２３の３層となり、層数を少なくすることができ、ひいては製造工程数を少なくすることができる。

（第３実施形態）
図３（Ａ）はこの発明の第３実施形態としての半導体装置の透過平面図を示し、図３（Ｂ）は図３（Ａ）のIII_B−III_B線にほぼ沿う断面図を示す。この半導体装置において、図１（Ａ）、（Ｂ）に示す半導体装置と大きく異なる点は、絶縁膜９の上面に複数例えば５個の薄膜容量素子２および複数例えば４個の蛇行状の薄膜誘導素子２１を設けた点である。

この場合、絶縁膜９はＴａ₂Ｏ₅、ＳＴＯ、ＢＳＴ等の強誘電体によって形成されている。５個の上部電極１１は、それぞれ、絶縁膜９およびグランド層５を含む５個の薄膜容量素子２を構成し、これらは、図３（Ａ）において、左上、右上、中央部、左下および右下に設けられている。また、４個の蛇行状に形成された配線２３は、それぞれ、薄膜容量素子２１を構成している。各薄膜容量素子２の上部電極１１の上面には素子用柱状電極１２が設けられている。図３（Ａ）において、上側および下側に設けられた薄膜誘導素子２１の左端部はその左側に設けられた薄膜容量素子２に接続され、右端部はその右側に設けられた薄膜容量素子２に接続されている。

図３（Ａ）において中央部に設けられた薄膜容量素子２には、その左側および右側に設けられた２個の薄膜誘導素子２１の各一端部が接続されている。この２個の薄膜誘導素子２１の各他端部は、その左側および右側に設けられた２個の素子用接続パッド部２６（図２（Ｂ）参照）に接続されている。

以上のように、この半導体装置では、半導体基板１上に設けられた共通のグランド層５上に絶縁膜９を介して複数例えば５個の上部電極１１を形成することにより、複数例えば５個の薄膜容量素子２を構成し、また、共通のグランド層５上に絶縁膜９を介して、複数例えば４個の導電体２３を蛇行状に形成することにより、４個の薄膜誘導素子２１を構成しているので、実装密度を大きくすることができ、また、層構造が下部電極を兼ねたグランド層５、絶縁膜９および上部電極１１または導電体２３の３層となり、層数を少なくすることができ、ひいては製造工程数を少なくすることができる。

なお、上記各実施形態において、符号５で示す層は電源（Ｖｄｄ）電位の共通電位層としてもよい。また、絶縁膜９上に設ける薄膜回路素子は、符号５で示す層を含む薄膜容量素子、スパイラル状の薄膜誘導素子、蛇行状の薄膜誘導素子の他に、薄膜抵抗素子等であってもよく、またそれらを適宜に組み合わせたものであってもよい。

また、上記実施形態における、グランド層５、グランド用接続パッド部７、上部電極１１、導電体２３および素子用接続パッド部２６は、それぞれ、下層金属層と上層金属層の２層積層構造としたが、３層以上の金属層の積層構造としたり、単層の金属層で構成することもできる。

また、上述の各実施形態では、集積回路が形成された半導体基板上に薄膜回路素子を形成するものであったが、集積回路が形成されていない、シリコン基板、ガラス布基材エポキシ樹脂、セラミックあるいはアルミナ等で形成された基板上に薄膜回路素子を形成する場合にも適用することができる。

さらに、上記実施形態では、絶縁膜９上には、基本的には、薄膜回路素子を構成する部材のみを形成するものであったが、薄膜回路素子の構成部材と共に各薄膜回路素子を接続するための、あるいは、基板上に形成された回路（集積回路を含む）や外部回路に接続するための配線パターンも合わせて形成するようにしてもよい。

（Ａ）はこの発明の第１実施形態としてのチップ型電子部品の透過平面図、（Ｂ）はそのI_B−I_B線に沿う断面図。（Ａ）はこの発明の第２実施形態としてのチップ型電子部品の透過平面図、（Ｂ）はそのII_B−II_B線にほぼ沿う断面図。（Ａ）はこの発明の第３実施形態としてのチップ型電子部品の透過平面図、（Ｂ）はそのIII_B−III_B線にほぼ沿う断面図。

符号の説明

１基板
２薄膜容量素子
３下地絶縁膜
５グランド層
７グランド用接続パッド部
８グランド用柱状電極
９絶縁膜
１１上部電極
１２素子用柱状電極
１３封止膜
１４グランド用半田ボール
１５素子用半田ボール
２１薄膜誘導素子
２３導電体
２４開口部
２６素子用接続パッド部

Claims

基板と、前記基板上に設けられた共通電位層と、前記共通電位層上に少なくとも前記共通電位層の一部を露出して設けられた絶縁膜と、前記共通電位層上に設けられた共通電位用柱状電極と、前記絶縁膜上に設けられ、それぞれ、少なくとも薄膜回路素子の一部を構成する蛇行状に形成された導電体と、少なくとも前記１つの導電体に接続されて設けられた、上部電極及び該上部電極上に設けられた素子用柱状電極と、前記共通電位用柱状電極および前記素子用柱状電極の周囲に設けられた封止膜とを有するチップ型電子部品であって、
前記上部電極は、前記絶縁膜上の左上、右上、中央部、左下及び右下に設けられた電極を含み、各々、前記絶縁膜及び前記共通電位層を含む薄膜容量素子を構成し、
前記蛇行状に形成された導電体は、前記絶縁膜上の上、下、右、及び左に設けられた導電体を含み、それぞれ薄膜誘導素子を構成し、
上および下に設けられた前記薄膜誘導素子の左端部はその左側に設けられた前記薄膜容量素子に接続され、右端部はその右側に設けられた前記薄膜容量素子に接続され、中央部に設けられた薄膜容量素子には、その左側および右側に設けられた薄膜誘導素子の各一端部が接続されていることを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記基板は集積回路を有する半導体基板であることを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記共通電位層は前記基板上の全面に設けられ、前記共通電位用柱状電極は前記共通電位層上の周辺部に設けられ、前記絶縁膜は前記共通電位層上の中央領域に設けられていることを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記導電体は下層金属層および上層金属層を含むことを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記各薄膜誘導素子の一端部は前記素子用柱状電極に接続され、他端部は前記絶縁膜に設けられた開口部を介して前記共通電位層に接続されていることを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記薄膜回路素子は同種の回路素子であることを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記薄膜回路素子は異種の回路素子であることを特徴とするチップ型電子部品。
請求項１に記載の発明において、前記共通電位用柱状電極および前記素子用柱状電極の上面に、それぞれ、共通電位用半田層および素子用半田層が設けられていることを特徴とするチップ型電子部品。