JP6451893B2 - 容量素子 - Google Patents

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Description

本発明は、容量素子に関し、特に、基板上に複数の容量形成部を配列し、それを電気的に直列接続した容量素子に関する。
例えば特許文献１には、基板上に複数の下部電極を一方向へ所定間隔で配置し、複数の下部電極の上に、誘電体層を介して２つの上部電極を上記一方向へ所定間隔で配置することにより、誘電体層を下部電極層と上部電極層とで挟んだ２つの容量形成部を設け、２つの上部電極層のそれぞれに独立して引出し電極を設けた容量素子が示されている。
特開２００５−２１００６５号公報
ここで、特許文献１に示されている容量素子の基本的な構成を図１０に示す。この容量素子は、基板１上に複数の下部電極２１，２２等が一方向に所定間隔で配置されていて、これら下部電極２１，２２の上に、誘電体層を介してそれぞれ２つの上部電極４１，４２が所定間隔で配置されている。この構成により、誘電体層が下部電極層と上部電極層とで挟まれて、４つの容量形成部が構成される。そして、隣接する上部電極４１，４２間が層間導体および接続導体６０を介してそれぞれ接続される。
ところが、図１０に示すように、上部電極４１，４２が上部電極４１，４２の配列方向に対する直交方向に長い形状である場合、上部電極４１，４２の縁端から層間導体までの距離の最大値（図中、寸法Ｒ）が大きい。このような構造では、上部電極４１，４２の抵抗値が高いので、容量素子のESR（等価直列抵抗）は大きい。層間導体の数や横断面積を増やせばESRは小さくできるが、層間導体形成時にコンタクトホールから誘電体層内のO（酸素）成分が抜けやすく、誘電体層の誘電率が所定値から変動してしまうため、層間導体の数や面積は最小限に留めることが重要である。
本発明の目的は、層間導体の数や面積を増やすことなく、低ESRを実現した容量素子を提供することにある。
（１）本発明の容量素子は、
Ｘ−Ｙ直交座標系においてＸ軸方向およびＹ軸方向に拡がる面を有する基板と、
前記基板の前記面に設けられ、前記Ｙ軸方向に隣接配置された、第１下部電極および第２下部電極と、
前記第１下部電極上に形成された第１誘電体層と、
前記第２下部電極上に形成された第２誘電体層と、
前記第１誘電体層上に形成され、前記Ｘ軸方向に隣接配置された、第１上部電極および第２上部電極と、
前記第２誘電体層上に形成され、前記Ｘ軸方向に隣接配置された、第３上部電極および第４上部電極と、
前記第１上部電極に接する第１層間導体と、
前記第２上部電極に接する第２層間導体と、
前記第３上部電極に接する第３層間導体と、
前記第４上部電極に接する第４層間導体と、
前記第２層間導体と前記第４層間導体とを接続する第１接続導体と、
を有し、
前記第３上部電極は前記第１上部電極に対して前記Ｙ軸方向に隣接配置され、前記第４上部電極は前記第２上部電極に対して前記Ｙ軸方向に隣接配置され、前記第１接続導体は前記Ｙ軸方向に延伸することを特徴とする。
上記の構成により、第１上部電極および第２上部電極が隣接配置されるＸ軸方向は、第１接続導体の延伸方向と直交する方向であるので、第２上部電極の、第２層間導体が接する位置から外縁までの最小値と最大値との差は小さくできる。同様に、第３上部電極および第４上部電極が隣接配置されるＸ軸方向は、第１接続導体の延伸方向と直交する方向であるので、第４上部電極の、第４層間導体が接する位置から外縁までの最小値と最大値との差（比）は小さくできる。そのことにより、第１上部電極、第２上部電極、第３上部電極および第４上部電極の抵抗値をそれぞれ低減でき、低ESRの容量素子が得られる。
（２）前記第１上部電極は前記第１層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であり、前記第２上部電極は前記第２層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であり、前記第３上部電極は前記第３層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であり、前記第４上部電極は前記第４層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であることが好ましい。これにより、第１上部電極、第２上部電極、第３上部電極および第４上部電極の抵抗値が効果的に低減され、低ESRの容量素子が得られる。
（３）上記（２）において、前記第１上部電極、前記第２上部電極、前記第３上部電極、および前記第４上部電極は、それぞれの前記Ｘ軸方向の幅と前記Ｙ軸方向の幅が実質的に等しいことが好ましい。これにより、第１上部電極、第２上部電極、第３上部電極および第４上部電極の抵抗値がさらに効果的に低減され、低ESRの容量素子が得られる。
（４）上記（１）から（３）のいずれかにおいて、前記第１接続導体の電気抵抗値は、前記第１上部電極、前記第２上部電極、前記第３上部電極、前記第４上部電極、前記第１下部電極および第２下部電極の抵抗値より低いことが好ましい。これにより、第２上部電極および第４上部電極がＹ軸方向に拡張されることに伴って第１接続導体が長くなっても、第１接続導体の抵抗値の増大は抑えられる。
（５）上記（１）から（４）のいずれかにおいて、前記第１下部電極、前記第１上部電極、前記第２上部電極、前記第１層間導体および前記第２層間導体の組と、前記第２下部電極、前記第３上部電極、前記第４上部電極、前記第３層間導体および前記第４層間導体の組は前記Ｙ軸方向に交互に配置され、前記第１接続導体とは前記Ｘ軸方向に隣接しない位置で、前記Ｙ軸方向に延伸し、前記第３上部電極と当該第３上部電極に隣接する前記第１上部電極とを接続する第２接続導体を備えることが好ましい。これにより、第１上部電極および第３上部電極についても抵抗値を低減でき、より低ESRの容量素子が得られる。
（６）上記（５）において、前記第２接続導体の電気抵抗値は、前記第１上部電極、前記第２上部電極、前記第３上部電極、前記第４上部電極、前記第１下部電極および前記第２下部電極の抵抗値より低いことが好ましい。これにより、第１上部電極および第３上部電極がＹ軸方向に拡張されることに伴って第２接続導体が長くなっても、第２接続導体の抵抗値の増大は抑えられる。
（７）上記（１）から（６）のいずれかにおいて、前記第１誘電体層および前記第２誘電体層は強誘電体の層であり、前記第１下部電極と前記第１上部電極との間、前記第１下部電極と前記第２上部電極との間、前記第２下部電極と前記第３上部電極との間、および前記第２下部電極と前記第４上部電極との間にそれぞれ印加する（容量可変制御用）バイアス電圧経路を構成する抵抗素子を前記基板に備えることが好ましい。これにより、低ESRの可変容量素子が得られる。
本発明によれば、層間導体の数や面積を増やすことなく、ESRを低減した容量素子が得られる。
図１（Ａ）は第１の実施形態に係る容量素子１０１Ａの主要部の平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ−Ｂ部分の断面図である。 図２は本実施形態の別の容量素子１０１Ｂの主要部の平面図である。 図３は第２の実施形態に係る可変容量素子１０２の主要部の断面図である。 図４（Ａ）は図３中のＡ−Ａ部分の横断面図、図４（Ｂ）は図３中のＢ−Ｂ部分の横断面図、図４（Ｃ）は図３中のＣ−Ｃ部分の横断面図である。 図５は、図３に示した断面の位置を示す図である。 図６は可変容量素子１０２の回路図である。 図７は可変容量素子１０２の三面図である。 図８は実装用再配線基板２に可変容量素子１０２を搭載した状態での断面図である。 図９は第３の実施形態に係る通信回路の回路図である。 図１０は特許文献１に示されている容量素子の基本的な構成を示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１（Ａ）は第１の実施形態に係る容量素子１０１Ａの主要部の平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ−Ｂ部分の断面図である。
容量素子１０１Ａは、基板１と、この基板１に形成された導体、誘電体、絶縁体等で構成される。基板１はＸ−Ｙ直交座標系においてＸ軸方向およびＹ軸方向に拡がる面を有する。基板１の面には、第１下部電極２１および第２下部電極２２がＹ軸方向に隣接配置されている。第１下部電極２１上には第１誘電体層３１が形成されていて、第２下部電極２２上には第２誘電体層３２が形成されている。
第１誘電体層３１上には、第１上部電極４１および第２上部電極４２がＸ軸方向に隣接配置されていて、第２誘電体層３２上には、第３上部電極４３および第４上部電極４４がＸ軸方向に隣接配置されている。
第１下部電極２１、第１誘電体層３１および第１上部電極４１によって第１容量形成部Ｃ１が形成され、第１下部電極２１、第１誘電体層３１および第２上部電極４２によって第２容量形成部Ｃ２が形成される。また、第２下部電極２２、第２誘電体層３２および第３上部電極４３によって第４容量形成部Ｃ４が形成され、第２下部電極２２、第２誘電体層３２および第４上部電極４４によって第３容量形成部Ｃ３が形成される。
第１上部電極４１、第２上部電極４２、第３上部電極４３および第４上部電極４４には第１層間導体５１、第２層間導体５２、第３層間導体５３および第４層間導体５４がそれぞれ接している。
第２上部電極４２および第４上部電極４４の上部には、第２層間導体５２と第４層間導体５４とを接続する第１接続導体６１が設けられている。
第１上部電極４１の上部には、第１層間導体５１と導通する第１外部電極７１が設けられていて、第３上部電極４３の上部には、第３層間導体５３と導通する第２外部電極７２が設けられている。
第２上部電極４２の、第２層間導体５２の接する位置から外縁までの長さの最小値は、Ｘ軸の径方向寸法ＲｘまたはＹ軸の径方向寸法Ｒｙである。そして最大値は対角の径方向寸法Ｒｏである。上部電極の、層間導体の接する位置から外縁までの長さの関係は、第１上部電極４１、第３上部電極４３および第４上部電極４４についても、第２上部電極４２と同様である。
容量素子１０１Ａにおいて、第１上部電極４１および第２上部電極４２が隣接配置されるＸ軸方向は、第１接続導体６１の延伸方向と直交する方向であるので、第２上部電極４２の、第２層間導体５２が接する位置から外縁までの最小値Ｒｘ（またはＲｙ）と最大値Ｒｏとの差は小さい（比は１：１に近い）。同様に、第３上部電極４３および第４上部電極４４が隣接配置されるＸ軸方向は、第１接続導体６１の延伸方向と直交する方向であるので、第４上部電極４４の、第４層間導体５４が接する位置から外縁までの最小値と最大値との差は小さい。そのことにより、第１上部電極、第２上部電極、第３上部電極および第４上部電極の抵抗値をそれぞれ低減でき、低ESRの容量素子が得られる。
また、第２上部電極４２は第２層間導体５２の接する位置から外縁までの長さの最小値Ｒｘ（またはＲｙ）に対する最大値Ｒｏの比は２未満である。このことは、第１上部電極４１、第３上部電極４３および第４上部電極４４についても同様である。これにより、第１上部電極、第２上部電極、第３上部電極および第４上部電極の抵抗値が効果的に低減され、低ESRの容量素子１０１Ａが得られる。
さらに、第１上部電極４１、第２上部電極４２、第３上部電極４３、および第４上部電極４４は、それぞれのＸ軸方向の幅ＷｘとＹ軸方向の幅Ｗｙが実質的に等しい。定義するなら、Ｘ軸方向の幅ＷｘとＹ軸方向の幅Ｗｙの比率が±25%以内であれば、「実質的に等しい」。そして、各上部電極のほぼ中心に層間導体を接続することにより、第１上部電極、第２上部電極、第３上部電極および第４上部電極の抵抗値がさらに効果的に低減され、低ESRの容量素子１０１Ａが得られる。
容量素子１０１Ａにおいて、第１接続導体６１は例えばＣｕ膜であり、第１上部電極４１、第２上部電極４２、第３上部電極４３、第４上部電極４４、第１下部電極２１および第２下部電極２２はそれぞれＰｔ膜である。第１接続導体６１の電気抵抗値は、第１上部電極４１、第２上部電極４２、第３上部電極４３、第４上部電極４４、第１下部電極２１および第２下部電極２２の抵抗値より低い。本実施形態では、第２上部電極４２および第４上部電極４４がＹ軸方向に拡張されることに伴って第１接続導体６１がＹ軸方向に長くなるが、上記抵抗値の高低関係により、第１接続導体６１の抵抗値の増大は抑えられる。
図２は本実施形態の別の容量素子１０１Ｂの主要部の平面図である。容量素子１０１Ｂは、基板１と、この基板１に形成された導体、誘電体、絶縁体等で構成される。図１（Ａ）（Ｂ）に示した容量素子１０１Ａとは容量形成部の数が異なる。
容量素子１０１Ｂは、第１下部電極２１、第１上部電極４１、第２上部電極４２、第１層間導体５１および第２層間導体５２の組と、第２下部電極２２、第３上部電極４３、第４上部電極４４、第３層間導体５３および第４層間導体５４の組を備え、この２つの組がＹ軸方向に交互に配置されている。そして、この容量素子１０１Ｂは、Ｙ軸方向に延伸し、第３上部電極４３とこの第３上部電極４３に隣接する第１上部電極４１とを接続する第２接続導体６２を備える。その他の構成は容量素子１０１Ａと同じである。
容量素子１０１Ｂにおいては、５つ以上の容量形成部の数を有する容量素子が構成できる。また、第２接続導体６２を介して接続される第１上部電極４１および第３上部電極４３についても抵抗値を低減できる。
《第２の実施形態》
第２の実施形態では、バイアス電圧印加回路を備える可変容量素子の例を示す。
図３は第２の実施形態に係る可変容量素子１０２の主要部の断面図である。図４（Ａ）は図３中のＡ−Ａ部分の横断面図、図４（Ｂ）は図３中のＢ−Ｂ部分の横断面図、図４（Ｃ）は図３中のＣ−Ｃ部分の横断面図である。図５は、図３に示した断面の位置を示す図である。この図５は、図４（Ｃ）に断面線Ａ−Ａを付与したものを別の図として表したものである。
図３において基板１は表面にSiO2膜が形成されたSi基板である。この基板１上に強誘電体膜ＦＳ１、第１下部電極２１、第２下部電極２２、第１誘電体層３１Ａ，３１Ｂ、第２誘電体層３２Ａ，３２Ｂ、第１上部電極４１、第２上部電極４２、第３上部電極４３、第４上部電極４４、強誘電体膜ＦＳ３が、この順に形成されている。このことにより、８つの容量形成部（容量形成部Ｃ１〜Ｃ４が２組）が形成されている。
上記第１下部電極２１、第２下部電極２２、第１上部電極４１、第２上部電極４２、第３上部電極４３、第４上部電極４４はいずれも例えばPt膜またはAu膜である。また、上記第１誘電体層３１Ａ，３１Ｂ、第２誘電体層３２Ａ，３２Ｂはいずれも強誘電体膜である。
これら容量形成部Ｃ１〜Ｃ４の上部および基板１の上部には耐湿保護膜ＰＣ１が被覆されている。この耐湿保護膜ＰＣ１の上部には更に有機保護膜ＰＣ２が形成されている。
有機保護膜ＰＣ２の上部には配線膜ＴＩ１が形成されている。また、この配線膜ＴＩ１はコンタクトホールを介して第１上部電極４１、第２上部電極４２、第３上部電極４３、第４上部電極４４の所定箇所に接続されている。さらに、配線膜ＴＩ１は、耐湿保護膜ＰＣ１および有機保護膜ＰＣ２の周囲を覆うように形成されている。
配線膜ＴＩ１の表面には層間絶縁膜ＳＲ１が形成されている。この層間絶縁膜ＳＲ１の表面に抵抗素子９が形成されている。
抵抗素子９の抵抗膜は、薄膜プロセス（フォトリソグラフィおよびエッチング技術を利用したプロセス）または厚膜プロセス（スクリーン印刷等の印刷技術を利用したプロセス）で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さおよび厚みによって定められる。
層間絶縁膜ＳＲ２の表面には配線膜ＴＩ２が形成されていている。また、この配線膜ＴＩ２は、層間絶縁膜ＳＲ１，ＳＲ２に形成されたコンタクトホールを介して配線膜ＴＩ１に接続されている。
層間絶縁膜ＳＲ２の表面にはソルダーレジスト膜ＳＲ４が被覆されている。そして、このソルダーレジスト膜ＳＲ４の開口で且つ配線膜ＴＩ２の表面には外部接続電極ＥＥが形成されている。
前記強誘電体膜ＦＳ１は基板１および耐湿保護膜ＰＣ１に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜ＦＳ３は耐湿保護膜ＰＣ１に対する密着用の絶縁膜である。
また、上記第１誘電体層３１Ａ，３１Ｂ、第２誘電体層３２Ａ，３２Ｂ、強誘電体膜ＦＳ１，ＦＳ３に使用される薄膜材料としては、高誘電率を有する誘電体材料が使用される。具体的には、(Ba,Sr)TiO3 (BST)、SrTiO3、BaTiO3、Pb(Zr,Ti)O3等のペロブスカイト化合物、SrBi4Ti4O15等のビスマス層状化合物等を使用することができる。
また、配線膜ＴＩ１，ＴＩ２は、Ti／Cu／Tiの三層からなり、Ti層は例えば３０ｎｍ〜３００ｎｍに形成され、Cu層は、例えば５００ｎｍ〜１５００ｎｍに形成される。
また、外部接続電極ＥＥは、Au／Niの二層からなり、第１層のNi層は、例えば１０００ｎｍ〜３０００ｎｍに形成され、第２層のAu層は例えば１００ｎｍ〜３００ｎｍに形成される。
耐湿保護膜ＰＣ１は有機保護膜ＰＣ２から放出される水分がキャパシタ部に浸入するのを防止する。この耐湿保護膜ＰＣ１としては、SiNx、SiO2、Al2O3、TiO2等を使用することができる。また、有機保護膜ＰＣ２は外部からの機械的応力を吸収する。この有機保護膜ＰＣ２としては、PBO（ポリベンゾオキサゾール）樹脂、ポリイミド樹脂、エポキシ樹脂等を使用することができる。
前記抵抗素子９の抵抗材料は例えば、NiとCrを主成分とする合金、あるいは、Ni ,Cr およびSi を主成分とする合金である。
図４（Ａ）に表れる第１下部電極２１、第２下部電極２２の構成、図４（Ｂ）に表れる第１上部電極４１、第２上部電極４２、第３上部電極４３、第４上部電極４４、図４（Ｃ）に表れる第１接続導体６１、第２接続導体６２の基本的な構成は、第１の実施形態で図２に示した容量素子１０１Ｂの構成と同じである。図４（Ｃ）において導体パターン８１〜８７は、上部電極４１〜４４、抵抗素子９等に導通する。
図４（Ａ）（Ｂ）（Ｃ）において、下部電極２１，２２の形成領域より右側の、基板１のスペースはＥＳＤ（Electro-Static-Discharge）保護用のツェナーダイオード等の素子形成領域である。
なお、図４（Ｃ）に示すように、第１接続導体６１、第２接続導体６２および導体パターン８１〜８７を基板１のほぼ前面を覆うように形成することにより、構造的・機械的な強度を高めている。また、平坦性を高めて、これらの導体の形成層の上層に形成される配線パターンの断線リスクも低減される。
図３に示した可変容量素子１０２の製造方法は次のとおりである。
まず、Si基板に熱酸化処理を施し、膜厚７００ｎｍのSiO2からなる酸化物層を形成する。この酸化物層の膜厚は所望の絶縁性を確保できるような膜厚であれば特に限定されるものではないが、好ましくは５００ｎｍ〜１０００ｎｍの範囲内に設定される。
次いで、化学溶液堆積（Chemical Solution Deposition；以下「ＣＳＤ」という。）法により前記酸化物層上に膜厚５０ｎｍの密着用・拡散防止用の強誘電体膜ＦＳ１を形成する。この強誘電体膜ＦＳ１の膜厚は所望の密着性・拡散防止性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは１０ｎｍ〜１００ｎｍの範囲内に設定される。
強誘電体膜ＦＳ１として使用可能な材料の幾つかは上述のとおりであるが、誘電体層３１Ａ，３１Ｂ，３２Ａ，３２Ｂと同材料であることが好ましい。例えば、ＢＳＴ膜を形成する場合は、Ｂａ、Ｓｒ、Ｔｉが、モル比で例えばＢａ：Ｓｒ：Ｔｉ＝７：３：１０に配合された成膜原料溶液を用意する。そして、この成膜原料溶液を基板１上に塗布し、４００℃のホットプレ−ト上で乾燥させ、６００℃の温度で３０分間、熱処理を行って結晶化させ、ＢＳＴ膜を形成する。
前記ホットプレートの温度は所望の乾燥特性が得られれば特に限定されるものではないが、好ましくは３００℃〜４００℃の範囲内に設定される。また、前記熱処理の温度は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは６００〜７００℃の範囲内で設定される。また、前記熱処理の時間は所望の結晶化がなされればよく、特に限定されるものではないが、好ましくは１０分間〜６０分間の範囲内で設定される。
次に、下部電極２１，２２、誘電体層３１Ａ，３１Ｂ，３２Ａ，３２Ｂ、上部電極４１，４２，４３、強誘電体膜ＦＳ３を順次成膜する。具体的には、ＲＦマグネトロンスパッタ法により膜厚２５０ｎｍのＰｔやＡｕからなる下部電極２１，２２を形成し、次いで、ＣＳＤ法によりＢＳＴ等からなる膜厚１００ｎｍの誘電体層３１Ａ，３１Ｂ，３２Ａ，３２Ｂを形成し、その後、ＲＦマグネトロンスパッタ法により膜厚２５０ｎｍのＰｔやＡｕからなる上部電極４１，４２，４３，４４を形成する。さらに、ＣＳＤ法によりＢＳＴ等からなる膜厚１００ｎｍの強誘電体膜ＦＳ３を形成する。
下部電極２１，２２、上部電極４１，４２，４３，４４の膜厚としては、所望の低抵抗性が確保できる膜厚であれば特に限定されるものではないが、好ましくは１００ｎｍ〜５００ｎｍの範囲内に設定される。また、誘電体層３１Ａ，３１Ｂ，３２Ａ，３２Ｂの膜厚は所望の静電容量を確保できるような膜厚であれば特に限定されるものではないが、好ましくは８０ｎｍ〜１５０ｎｍの範囲内に設定される。また、強誘電体膜ＦＳ３の膜厚は所望の密着性が確保できるような膜厚であれば特に限定されるものではないが、好ましくは８０ｎｍ〜１５０ｎｍの範囲内に設定される。
次に、フォトリソグラフィ技術およびドライエッチング法（反応性イオンエッチング(RIE) 法）により、キャパシタ部の各層のパターンニングを行う。すなわち、フォトレジストを塗布してプリベークした後、フォトマスクを介して紫外光をフォトレジストに照射し、露光、現像、ポストベークを行なってフォトマスクパターンをレジストパターンに転写する。次いで、ArガスやCHF3 ガスを用いて、露出部分をドライエッチングする。
そしてこの後、容量形成部Ｃ１〜Ｃ４を８００℃の温度で３０分間熱処理する。この熱処理の温度は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは８００℃〜９００℃の温度の範囲内に設定される。また、この熱処理の時間は所望の熱処理特性が得られれば特に限定されるものではないが、好ましくは１０分間〜６０分間の範囲内で設定される。
次に、容量形成部の上面および側面および強誘電体膜ＦＳ１の側面を覆うように、スパッタリング法により膜厚６００ｎｍの無機材料からなる耐湿保護膜ＰＣ１を形成し、次いで、スピンコ−ト法で感光性樹脂材料であるPBO（ポリベンゾオキサゾール）膜を、前記耐湿保護膜ＰＣ１を覆うように塗布し、その後、１２５℃の温度で５分間加熱し、露光、現像処理を行った後、３５０℃で１時間程度加熱し、膜厚が６０００ｎｍの所定パターンの有機保護膜ＰＣ２を形成する。
前記耐湿保護膜ＰＣ１の膜厚は、所望の耐湿保護性が確保できる膜厚であれば特に限定されるものではないが、好ましくは２００ｎｍ〜１０００ｎｍの範囲内に設定される。また、前記有機保護膜ＰＣ２の膜厚は、所望の機械的応力吸収性が確保できる膜厚であれば特に限定されるものではないが、好ましくは２０００ｎｍ〜１００００ｎｍの範囲内に設定される。
次に、有機保護膜ＰＣ２をマスクとして利用し、CHF3ガスを用い、有機保護膜ＰＣ２、耐湿保護膜ＰＣ１および誘電体層３１Ａ，３１Ｂ，３２Ａ，３２Ｂをドライエッチングしてパターン形成し、下部電極２１，２２に達するコンタクトホール（図示しない）を形成するとともに、有機保護膜ＰＣ２、耐湿保護膜ＰＣ１および誘電体層３１Ａ，３１Ｂ，３２Ａ，３２Ｂをドライエッチングしてパターン形成し、上部電極４１〜４４に達するコンタクトホールを形成する。
本実施形態では、誘電体層３１Ａ，３１Ｂは連続していて、誘電体層３２Ａ，３２Ｂは連続している。
次に、配線膜ＴＩ１となるべき３層の金属層をＲＦマグネトロンスパッタ法で成膜し、この配線膜ＴＩ１をウェットエッチングによりパターンニングする。
次に、層間絶縁膜ＳＲ１をスピンコートし、可変容量素子部の抵抗素子９となるべき抵抗膜をスパッタリングや電子ビーム蒸着等の薄膜プロセス、またはペーストの塗布による厚膜プロセスにて成膜し、この抵抗膜をリフトオフ法によりパターンニングし抵抗素子９を形成する。
次に、層間絶縁膜ＳＲ２をスピンコートし、配線膜ＴＩ１にまで達するコンタクトホールを形成する。
次に、ソルダーレジスト膜ＳＲ４をスピンコートし、所定位置を開口し、電解めっきにより外部接続電極ＥＥを形成する。
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態で示した各層の膜厚、形成方法、形成条件等は単なる例示であって、薄膜キャパシタとして所期の機能を損なわない範囲で任意に変更可能である。
また、上記実施形態では、キャパシタ部が、一つの容量発生部を有する単層構造の場合について説明したが、二つ以上の容量発生部を有する多層構造の場合にも同様に適用できる。
図６は可変容量素子１０２の回路図である。ポートＰ１１とポートＰ１２は高周波信号の入出力端子であり、ポートＰ１３はグランド端子、ポートＰ１４は印加電圧制御端子（チューニング用端子）である。可変容量素子１０２は容量形成部Ｃ１〜Ｃ８、抵抗素子Ｒ１１〜Ｒ２０を備えている。抵抗素子Ｒ１１〜Ｒ２０はバイアス電圧経路であり、これらによりバイアス電圧が印加されるとともに、高周波成分がカットされる。容量形成部Ｃ１〜Ｃ４の容量値はポートＰ１３−Ｐ１４間への印加電圧に応じて定まる。したがって、可変容量素子１０２のポートＰ１１−Ｐ１２間の容量値はポートＰ１３−Ｐ１４間への印加電圧に応じて定まる。ポートＰ１３はグランド端子として用いられる。このポートＰ１３とポートＰ１１との間、ポートＰ１３とポートＰ１２との間にＥＳＤ保護素子１７Ａ，１７Ｂがそれぞれ設けられている。
図７は可変容量素子１０２の三面図である。実装面には、高周波信号の入出力端子であるポートＰ１１とポートＰ１２、グランド端子であるポートＰ１３、印加電圧制御端子であるポートＰ１４に相当する端子電極が形成されている。なお、これら以外の端子電極はＮＣ端子（空き端子）電極である。この可変容量素子１０２は、図３に示したように、ウエハーから分断したベアチップである。このＩＣの外部接続電極（パッド）ＥＥに半田ボールＳＢが形成されている。
なお、図３に示した例では、第１誘電体層３１Ａ，３１Ｂは連続していて、第２誘電体層３２Ａ，３２Ｂも連続しているが、これらは独立して形成されていてもよい。
《第３の実施形態》
第３の実施形態では、上記可変容量素子を備える通信回路について示す。
図８は実装用再配線基板２に可変容量素子１０２を搭載した状態での断面図である。実装用再配線基板２の下面には実装用端子４が形成されていて、上面には可変容量素子１０２を搭載する電極が形成されている。そして、実装用再配線基板２の内部に再配線用電極３が形成されている。このように、実装用再配線基板２に可変容量素子１０２を搭載した状態のモジュールを回路配線板に実装する。
図９は上記回路基板に形成された通信回路の回路図である。図９において、アンテナコイル１３は、放射素子として機能するものであり、通信相手側コイルアンテナとの磁界結合によって、通信相手側アンテナと無線信号をやり取りする。このアンテナコイル１３は、ループ状電極パターンを複数ターンまたは複数層巻回することによって形成されたものである。
キャパシタＣ２１，Ｃ２２はＲＦＩＣ１１とアンテナコイル１３との結合度調整用の素子である。また、インダクタＬ１１，Ｌ１２およびキャパシタＣ１１，Ｃ１２，Ｃ２０は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、ＲＦＩＣ１１はパッシブ動作するので、ＲＸ端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはＴＸ端子に接続されている回路（負荷）を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、ＲＦＩＣ１１はアクティブ動作するので、送信時にＲＸ端子を開放してＴＸ端子から送信信号を送信し、受信時にはＴＸ端子を開放してＲＸ端子から受信信号を入力する。このように、通信回路は動作モードに応じて、ＲＦＩＣ１１からアンテナコイル１３側を見たインピーダンスが変化する。後に示すように、動作モードに応じてアンテナ回路の共振周波数が最適となるように、（ＲＦＩＣ１１からアンテナコイル側を見たインピーダンスが整合するように、）可変容量素子１０２が制御される。
図９においては、ＥＳＤ保護回路を含めて、図中に可変容量素子１０２を示している。アンテナコイル１３の両端とグランドとの間にそれぞれＥＳＤ保護素子１７Ａ，１７Ｂが接続される。
例えば、アンテナコイル１３は回路基板に形成され、ＲＦＩＣ１１、キャパシタＣ１１，Ｃ１２，Ｃ２０，Ｃ２１，Ｃ２２、インダクタＬ１１，Ｌ１２、および図８に示したモジュールが回路基板に実装される。
なお、可変容量素子は、アンテナコイルに単独で並列接続されていてもよいが、可変容量素子に対して直列にコンデンサが挿入されていてもよい。また、アンテナコイルに対して直列に接続されていてもよい。
また、本実施形態の通信回路は、ＲＦＩＤのリーダライタに限定されるものではなく、ＲＦＩＤタグとして構成されていてもよい。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
Ｃ１…第１容量形成部
Ｃ２…第２容量形成部
Ｃ３…第３容量形成部
Ｃ４…第４容量形成部
Ｃ１１，Ｃ１２，Ｃ２０，Ｃ２１，Ｃ２２…キャパシタ
ＥＥ…外部接続電極
ＦＳ１，ＦＳ３…強誘電体膜
Ｌ１１，Ｌ１２…インダクタ
ＰＣ１…耐湿保護膜
ＰＣ２…有機保護膜
Ｒ１１〜Ｒ２０…抵抗素子
ＳＢ…半田ボール
ＳＲ１，ＳＲ２…層間絶縁膜
ＴＩ１，ＴＩ２…配線膜
１…基板
２…実装用再配線基板
３…再配線用電極
４…実装用端子
９…抵抗素子
１１…ＲＦＩＣ
１３…アンテナコイル
１７Ａ，１７Ｂ…ＥＳＤ保護素子
２１…第１下部電極
２２…第２下部電極
３１，３１Ａ，３１Ｂ…第１誘電体層
３２，３２Ａ，３２Ｂ…第２誘電体層
４１…第１上部電極
４２…第２上部電極
４３…第３上部電極
４４…第４上部電極
５１…第１層間導体
５２…第２層間導体
５３…第３層間導体
５４…第４層間導体
６０…接続導体
６１…第１接続導体
６２…第２接続導体
７１…第１外部電極
７２…第２外部電極
８１〜８７…導体パターン
１０１Ａ，１０１Ｂ…容量素子
１０２…可変容量素子

Claims (7)

  1. Ｘ−Ｙ直交座標系においてＸ軸方向およびＹ軸方向に拡がる面を有する基板と、
    前記基板の前記面に設けられ、前記Ｙ軸方向に隣接配置された、第１下部電極および第２下部電極と、
    前記第１下部電極上に形成された第１誘電体層と、
    前記第２下部電極上に形成された第２誘電体層と、
    前記第１誘電体層上に形成され、前記Ｘ軸方向に隣接配置された、第１上部電極および第２上部電極と、
    前記第２誘電体層上に形成され、前記Ｘ軸方向に隣接配置された、第３上部電極および第４上部電極と、
    前記第１上部電極の中央部に接する第１層間導体と、
    前記第２上部電極の中央部に接する第２層間導体と、
    前記第３上部電極の中央部に接する第３層間導体と、
    前記第４上部電極の中央部に接する第４層間導体と、
    前記第２層間導体と前記第４層間導体とを接続する第１接続導体と、
    を有し、
    前記第３上部電極は前記第１上部電極に対して前記Ｙ軸方向に隣接配置され、前記第４上部電極は前記第２上部電極に対して前記Ｙ軸方向に隣接配置され、前記第１接続導体は前記Ｙ軸方向に延伸する、容量素子。
  2. 前記第１上部電極は前記第１層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であり、
    前記第２上部電極は前記第２層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であり、
    前記第３上部電極は前記第３層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満であり、
    前記第４上部電極は前記第４層間導体の接する位置から外縁までの長さの最小値に対する最大値の比が２未満である、請求項１に記載の容量素子。
  3. 前記第１上部電極、前記第２上部電極、前記第３上部電極、および前記第４上部電極は、それぞれの前記Ｘ軸方向の幅と前記Ｙ軸方向の幅が実質的に等しい、請求項２に記載の容量素子。
  4. 前記第１接続導体の電気抵抗値は、前記第１上部電極、前記第２上部電極、前記第３上部電極、前記第４上部電極、前記第１下部電極および第２下部電極の抵抗値より低い、請求項１から３のいずれかに記載の容量素子。
  5. 前記第１下部電極、前記第１上部電極、前記第２上部電極、前記第１層間導体および前記第２層間導体の組と、前記第２下部電極、前記第３上部電極、前記第４上部電極、前記第３層間導体および前記第４層間導体の組は前記Ｙ軸方向に交互に配置され、
    前記第１接続導体とは前記Ｘ軸方向に隣接しない位置で、前記Ｙ軸方向に延伸し、前記第３上部電極と当該第３上部電極に隣接する前記第１上部電極とを接続する第２接続導体を備える、請求項１から４のいずれかに記載の容量素子。
  6. 前記第２接続導体の電気抵抗値は、前記第１上部電極、前記第２上部電極、前記第３上部電極、前記第４上部電極、前記第１下部電極および前記第２下部電極の抵抗値より低い、請求項５に記載の容量素子。
  7. 前記第１誘電体層および前記第２誘電体層は強誘電体の層であり、
    前記第１下部電極と前記第１上部電極との間、前記第１下部電極と前記第２上部電極との間、前記第２下部電極と前記第３上部電極との間、および前記第２下部電極と前記第４上部電極との間にそれぞれ印加するバイアス電圧経路を構成する抵抗素子を前記基板に備えた、請求項１から６のいずれかに記載の容量素子。
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