KR101912282B1 - 박막 커패시터 - Google Patents

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Abstract

본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며, 상기 바디 내에는 복수의 비아가 배치되고, 상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제1 전극층까지 관통하고, 상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제2 전극층까지 관통하며, 상기 바디의 상면에서 관통되어 기판이 노출되도록 분리 슬릿이 배치되며, 상기 복수의 제1 비아 및 복수의 제2 비아는 상기 분리 슬릿을 기준으로 거울상으로 배치된 박막 커패시터를 제공한다.

Description

박막 커패시터 {THIN-FILM CERAMIC CAPACITOR}
본 발명은 박막 커패시터에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이를 위해 적층 세라믹 커패시터보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
박막 커패시터는 박막 (Thin Film) 기술을 사용하여 박형의 커패시터를 구현할 수 있다는 장점이 있다.
또한, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Applicaion Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다.
이러한 AP (Applicaion Processor)용 디커플링 커패시터 (Decoupling Capacitor)로 박막 커패시터를 사용하기 위해서 상기 박막 커패시터는 LSC (Land-side Capacitor) 형태로 제작되고 있다.
그러나, 기존 임베딩 방식의 커패시터의 경우 커패시터의 불량시 재작동(Rework)이 불가능하여 전체적인 손실 비용이 매우 커지기 때문에 재작동이 가능한 LSC (Land-side Capacitor) 형태의 박막 커패시터의 구현이 필요하다.
한편, LSC (Land-side Capacitor) 형태의 박막 커패시터는 솔더 볼(Solder Ball) 사이에 들어가기 때문에 가능한 소형으로 설계해서 솔더 볼을 제거하는 면적을 최소화하여야 한다.
이와 동시에, 박막 공법으로 제작된 커패시터 제품은 외부전극과 전극층을 연결하고 전극층 층간 연결을 위한 비아(via) 형성 방법이 중요하다. 이러한 비아 형성방법 및 최종 구조에 따라 박막 커패시터의 성능에 영향을 미친다.
종래 박막 박막 커패시터 제작방법은 유전체층과 전극층을 반복하여 적층 한 후 비아(via) 형성 시, 한 층의 전극에 한 개의 비아가 필요하며, 전극층 수만큼 비아를 형성하는 방법이 있다.
다음으로는 전극층을 적층 시 패터닝하는 방법으로 짝수번째 전극층과 홀수번째 전극층의 형태를 달리하여 적층하고, 한쪽면을 에칭하면 짝수 혹은 홀수 전극층만 노출되어 전극을 연결하는 방법이 있다.
그러나, 상기의 방법들은 공정이 복잡하고 제조 비용이 증가하는 문제가 있어, 더욱 소형화된 박막 박막 커패시터를 용이하게 제작하는 기술이 요구된다.
일본특허공개공보 2000-514243
본 발명은 신뢰성이 우수하고 소형화된 고용량 박막 커패시터에 관한 것이다.
본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며, 상기 바디 내에는 복수의 비아가 배치되고, 상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제1 전극층까지 관통하고, 상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제2 전극층까지 관통하며, 상기 바디의 상면에서 관통되어 기판이 노출되도록 분리 슬릿이 배치되며, 상기 복수의 제1 비아 및 복수의 제2 비아는 상기 분리 슬릿을 기준으로 거울상으로 배치된 박막 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면 유전체와 전극을 일괄 적층한 후 다단 형상의 비아로 전기적 연결을 할 수 있어, 박막 증착시 외부환경에 의한 데미지를 최소화할 수 있고, 제품의 두께를 더 얇게 한 소형화 제품을 구현할 수 있다.
또한, 비아 한 개로 전기적 연결이 필요한 각 층 모두를 연결할 수 있어, 비아로 인한 면적 감소를 최소화하여 용량을 증가 할 수 있다.
또한, 비아 내에 절연막 패터닝을 통해 제품 구조를 단순화할 수 있어, 박막 커패시터의 적층수를 증가시킬 수 있으므로, 고용량 구현이 가능하다.
또한, 본 발명의 일 실시형태에 따른 박막 커패시터는 낮은 등가직렬인덕턴스 (ESL, Equivalent Series Inductance) 및 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)을 가질 수 있다.
또한, LSC (Land-side Capacitor)에 2개의 커패시터를 형성하고 3개의 터미널 단자(Terminal Electrode)를 배치시킨 3단자 박막 커패시터를 제공함으로써, 기판 실장시 실장 면적을 최소화할 수 있는 장점을 가진다.
도 1은 본 발명의 일 실시형태에 따른 박막 커패시터의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 박막 커패시터의 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 박막 커패시터의 등가 회로도를 개략적으로 나타낸 것이다.
도 6a 내지 도 6h는 본 발명의 일 실시형태에 따른 박막 커패시터를 제조하는 제조 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 본 개시에 의한 박막 커패시터에 대하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 박막 커패시터의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 박막 커패시터는 기판(10) 상에 제1 및 제2 전극층(21, 22)과 유전체층(11)이 교대로 적층되어 이루어진 바디(110), 바디(110) 내에 배치되며, 제1 전극층(21)과 전기적으로 연결된 복수의 제1 비아(41) 및 제2 전극층(22)과 전기적으로 연결된 복수의 제2 비아(42), 바디(110)의 외부에 배치된 제1 및 제2 전극 패드(131a, 132a), 바디(110)의 외부에 배치되며 제1 전극 패드(131a)와 제1 비아(41)를 연결하는 제1 연결 전극(131b) 및 바디(110)의 외부에 배치되며 제2 전극 패드(132a)와 제2 비아(42)를 연결하는 제2 연결 전극(132b)을 포함한다.
본 발명의 일 실시 형태에 따르면, 박막 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 도 2의 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층과 전극층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 박막 커패시터일 수 있다.
상기 기판(10)은 상기 제1 및 제2 전극층(21, 22)과 접하는 층(기판)이 절연성을 가지는 것이며, Al2O3, SiO2/Si, MgO, LaAlO3 및 SrTiO3 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(10)은 충분한 평탄도와 표면 거칠기를 갖는 것이 바람직하다.
또한, 상기 기판(10)은 Si 웨이퍼(Wafer) 상에 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(110)는 내부에 분리 슬릿(140)을 가진다.
상기 분리 슬릿(140)은 상기 바디(110)의 상면에서 관통되어 기판(10)이 노출되도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 제1 비아(41) 및 복수의 제2 비아(42)는 상기 분리 슬릿(140)을 기준으로 거울상으로 배치될 수 있다.
즉, 상기 분리 슬릿(140)을 기준으로 상기 분리 슬릿(140)에 인접하여 양쪽에 제2 비아(42)가 배치되고 상기 바디(110)의 양 측면 쪽에 제1 비아(41)가 각각 배치될 수 있다. 마찬가지로, 상기 분리 슬릿(140)을 기준으로 상기 분리 슬릿(140)에 인접하여 양쪽에 제1 비아(41)가 배치되고 상기 바디(110)의 양 측면 쪽에 제2 비아(42)가 각각 배치될 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(110)의 양 측면 쪽에 배치된 2개의 비아와 각각 전기적으로 연결되도록 전극 패드가 배치되고, 분리 슬릿(140)에 인접한 2개의 비아와 전기적으로 연결되도록 전극 패드가 배치된다.
상기 분리 슬릿(140)에 인접한 2개의 비아는 상기 바디(110)의 양 측면 쪽에 배치된 2개의 비아와는 서로 다른 극성을 가지며, 도 2에 도시된 바와 같이 상기 분리 슬릿(140)에 인접한 2개의 비아는 제2 비아(42), 상기 바디(110)의 양 측면 쪽에 배치된 2개의 비아는 제1 비아(41)로 배치될 수 있다.
따라서, 상기 바디(110)의 양 측면 쪽에 배치된 2개의 제1 비아(41)와 각각 전기적으로 연결되도록 배치된 전극 패드는 제1 전극 패드(131a), 분리 슬릿(140)에 인접한 2개의 제2 비아(42)와 전기적으로 연결되도록 배치된 전극 패드는 제2 전극 패드(132a)가 된다.
도 2를 참조하면, 상기 분리 슬릿(140)에 인접한 2개의 제2 비아(42)와 전기적으로 연결되도록 배치된 제2 전극 패드(132a)는 상기 분리 슬릿(140)을 덮도록 배치되는 구조를 갖게 된다.
또한, 상기 제2 전극 패드(132a)는 1개의 단자로 배치되어 본 발명의 일 실시형태에 따른 박막 커패시터는 3단자 커패시터의 구조를 갖는다.
일반적으로 3 단자 적층 세라믹 커패시터는 유전체층과 내부 전극을 3개의 외부 단자가 동시에 연결하기 때문에, 서로 다른 신호 (Signal)를 처리하는 데 한계를 가진다. 즉, 종래의 3 단자 적층 세라믹 커패시터는 기판 실장시 실장 면적을 최소화하기 위한 목적보다는 단자 간 거리를 짧게 하여 ESL을 낮출 목적으로 사용되는 부품이다.
보다 구체적으로, 종래의 3 단자 적층 세라믹 커패시터는 2개의 별개의 커패시터로 구현하여 사용하는 것이 어려운데, 그 이유는 양단에 배치된 신호 단자가 내부전극을 공유하기 때문이다.
즉, 내부전극을 공유하는 2개의 신호 단자에 서로 다른 신호가 들어올 경우 각각 2개의 커패시터로서 제대로 된 기능을 발휘하는 것이 어렵다.
그러나, 본 발명의 일 실시형태에 따른 박막 커패시터는 반도체 공정인 포토 리소그래피-에칭 공정을 사용하기 때문에 내부에 높은 정밀도를 갖는 패턴을 형성할 수 있어, 2개의 신호 단자에 서로 다른 신호가 들어올 경우에 각각 2개의 커패시터로서 제대로 된 기능을 발휘할 수 있다.
본 발명의 일 실시형태에 따르면, LSC (Land-side Capacitor)에 2개의 커패시터를 형성하고 3개의 터미널 단자(Terminal Electrode)를 배치시킨 3 단자 박막 커패시터를 제공함으로써, 기판 실장시 실장 면적을 최소화할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따른 박막 커패시터는 상기 바디(110)의 내부에 분리 슬릿(140)을 배치하되, 상기 분리 슬릿(140)이 상기 바디(110)의 상면에서 관통되어 기판이 노출되도록 형성하며, 복수의 제1 비아(41) 및 복수의 제2 비아(42)가 상기 분리 슬릿(140)을 기준으로 거울상으로 배치된 구조를 갖는다.
또한, 상기 바디(110)의 양 측면 쪽에 배치된 2개의 제1 비아(41)와 각각 전기적으로 연결되도록 배치된 제1 전극 패드(131a) 2개와, 분리 슬릿(140)에 인접한 2개의 제2 비아(42)와 전기적으로 연결되도록 배치된 제2 전극 패드(132a) 1개로 구성되어 3단자 박막 커패시터 구조를 갖는다.
여기서, 상기 제1 전극 패드(131a)는 신호 단자로서 기능하고, 상기 제2 전극 패드(132a)는 그라운드 단자로서 기능한다.
본 발명의 일 실시형태에 따르면, 상기 바디(110)의 내부에 분리 슬릿(140)을 배치하되, 상기 분리 슬릿(140)이 상기 바디(110)의 상면에서 관통되어 기판이 노출되도록 형성하며, 복수의 제1 비아(41) 및 복수의 제2 비아(42)가 상기 분리 슬릿(140)을 기준으로 거울상으로 배치된 구조를 갖도록 함으로써, 커패시터 2개가 서로 완전히 분리되어 기능할 수 있어, 2개의 신호 단자에 서로 다른 신호가 들어오더라도 서로 영향을 미치지 않아 2개의 커패시터로서 제대로 된 기능을 발휘할 수 있다.
이로 인하여, 기판(10) 상에 실장되는 2개의 커패시터를 하나의 칩으로 구현하여 기판에 실장할 수 있으므로 기판 실장 면적을 실질적으로 감소시킬 수 있다.
도 2를 참조하면, 상기 바디(110)는 상기 기판(10) 상에 제1 전극층(21)이 형성되며, 상기 제1 전극층(21) 상에 유전체층(11)이 형성되고, 상기 유전체층(11) 상에 제2 전극층(22)이 형성되는 적층 구조로, 복수의 제1 전극층(21)과 제2 전극층(22)이 유전체층(11)을 사이에 두고 교대로 복수 개 적층된 형태일 수 있으며, 도면에서 개시된 적층수에 한정하지 않는다.
상기 바디(110)는 기판(10) 상에 유전체층(11)과 제1 및 제2 전극층(21, 22)이 번갈아 배치되도록 적층하여 형성될 수 있다.
보다 구체적으로, 상기 바디(110)는 도 2에 도시된 바와 같이 복수의 유전체층(11)이 두께 방향으로 적층되고, 제1 및 제2 전극층(21, 22)이 유전체층(11)을 마주보며 교대로 적층하되, 일괄 적층하여 형성될 수 있다.
본 발명의 일 실시형태는 일괄 적층된 박막 커패시터의 내부 전극을 선택적으로 연결을 하기 위해 면적을 달리하여 층간 에칭함으로써, 비아 모양이 다단 형상 즉, 계단형을 갖도록 형성하는 것을 특징으로 한다.
또한, 계단형으로 에칭된 비아에서 노출된 내부 전극 중 절연되어야 할 내부 전극에 절연막(50)을 형성하여 전기적 연결을 차단한다.
다음으로, 연결해야 할 전극만 노출한 후 무전해 도금 혹은 스퍼터 방식으로 시드층(seed layer)를 형성한 후 도금에 의하여 도전성 금속을 충진하여 전극 연결층을 형성한다.
상기에 의해, 비아 하나로 내부전극의 층간 전기적 연결이 가능하다.
본 발명의 일 실시형태에 따르면, 유전체층(11)과 제1 및 제2 전극층(21, 22)이 일괄 적층되어 박막 커패시터를 제작하기 때문에, 외부 환경에 노출되어 발생할 수 있는 데미지를 최소화할 수 있다.
상기 제1 및 제2 전극층(21, 22)과 유전체층(11)은 다층으로 적층할수록 커패시터의 ESR을 감소시킬 수 있다.
상기 제1 및 제2 전극층(21, 22)은 일정 패턴 없이 하나의 층으로 형성될 수 있다.
상기 제1 및 제2 전극층(21, 22)은 도전성 재료로 이루어질 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등 일 수 있으나, 이에 한정되는 것은 아니다.
고유전율 박막인 유전체층(11)이 형성하는 과정에서 고온의 열이력이 수반될 수 있는데, 이로 인하여 전극층이 유전체층으로 확산되거나 유전체층과 반응하는 것에 의하여, 커패시터에 누설전류가 증가하는 문제가 발생할 수 있다.
상기 제1 및 제2 전극층(21, 22)의 경우, 고융점 재료인 백금(Pt)으로 이루어짐으로써, 유전체층(11)에 확산 또는 반응하는 것을 감소시킬 수 있다.
상기 유전체층(11)은 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite)재료를 포함할 수 있다.
상기 페로브스카이트(perovskite) 재료는 이에 한정되는 것은 아니나, 유전율이 크게 변화할 수 있는 유전체 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 (Ba,Sr) TiO3계, PZT계 등 일 수 있다.
상기 제1 비아(41)는 상기 제1 전극층(21)과 전기적으로 연결되며, 상기 제2 비아(42)는 제2 전극층(22)과 전기적으로 연결되며, 제1 비아(41)와 제2 비아(42)는 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 비아(41, 42)는 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다. 이로 인해 상기 제1 및 제2 비아(41, 42)의 상면은 움푹 들어간 곳(딤플; dimple)이 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 비아(41, 42)는 복수 개로 형성된다. 상기 제1 및 제2 비아(41, 42)를 복수 개로 형성하면, 상기 제1 및 제2 전극층(21, 22)과 각각 접촉하는 접촉면이 증가하여 커패시터의 ESR을 낮출 수 있다.
상기 제1 및 제2 연결 전극(131b, 132b)은 상기 제1 및 제2 비아(41, 42)와 상기 제1 및 제2 전극 패드(131a, 132a)를 각각 연결하도록 형성된다.
상기 제1 및 제2 연결 전극(131b, 132b)은 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 전극 패드(131a, 132a)는 바디(110)의 상면에 형성될 수 있으며, 바디의 일면을 통해 노출된 복수의 비아를 통해 제1 및 제2 전극층(21, 22)과 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 전극 패드(131a, 132a)는 바디(110)의 상면에 스퍼터링 또는 e-beam 증착과 같은 박막 형성 공정을 통해 형성할 수 있다.
상기 제1 및 제2 전극 패드는 도전성 재료를 포함할 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극 패드는 씨드(seed)층 및 상기 씨드층으로부터 형성된 전극층을 포함할 수 있다.
도 2를 참조하면, 상기 제1 전극 패드(131a)는 상기 바디(110)의 측면 쪽에 배치된 2개의 제1 비아(41)와 각각 연결되어 신호 단자로서 기능하며, 제2 전극 패드(132a)는 상기 분리 슬릿(140)에 인접하여 배치된 2개의 제2 비아(42)와 연결되며, 2개의 제2 비아(42)를 동시에 연결하면서 분리 슬릿(140)을 덮도록 1개의 전극 패드가 배치될 경우 3단자 박막 커패시터로서 상기 제2 전극 패드(132a)는 그라운드 단자로서 기능한다.
상기 제1 및 제2 전극 패드(131a, 132a)는 상기 제1 및 제2 연결 전극(131b, 132b)과 일체화된 형태일 수 있거나, 상기 제1 및 제2 연결 전극(131b, 132b) 하부에 배치될 수 있다.
상기 제1 비아(41)와 제2 비아(42)가 각각 제1 전극층(21)과 제2 전극층(22)에 전기적으로 연결할 수 있도록 하기 위하여, 절연층(50)을 형성한다.
상기 절연층(50)은 상기 제1 비아(41)와 상기 유전체층(11) 및 상기 제2 전극층(22) 사이 및 상기 제2 비아(42)와 상기 유전체층(11) 및 상기 제1 전극층(21) 사이에 형성될 수 있다.
즉, 상기 절연층(50)은 제1 비아(41)와 제2 전극층(22) 간의 절연 및 제2 비아(42)와 제1 전극층(21)간의 절연을 확보할 수 있으며, 상기 유전체층(11)의 표면에 형성됨으로써 이에 발생하는 기생 용량을 감소시킬 수 있다.
상기 절연층(50)은 BCB(벤조사이클로부텐)나 폴리이미드 등의 유기 재료 또는 SiO2, Si3N4 등 무기 재료를 사용할 수 있으며, 절연성이 높고 기생 용량을 작게 하기 위해 유전체층의 재료보다 저유전율인 것이 바람직하다.
상기 절연층(50)의 형성방법은 입체적으로 복잡한 형상에 균일한 막 두께를 형성할 수 있는 화학기상증착(CVD;chemical vapor deposition)법으로 형성될 수 있다.
상기 바디(110)의 외부면에는 보호층(150)이 배치될 수 있다.
상기 보호층(150)은 상기 바디(110)와 제1 및 제2 연결 전극(131a, 132a)을 외부로부터의 습도와 산소와 일어날 수 있는 화학반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성될 수 있다.
상기 보호층(150)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 비아 중 제1 비아(41)는 상기 제1 전극층(21)과 제1 전극 패드(131a)를 연결하되, 바디(110)의 일면에서 상기 기판(10)에 인접한 최하층 제1 전극층(21)까지 관통한다.
또한, 상기 복수의 비아 중 제2 비아(42)는 상기 제2 전극층(22)과 제2 전극 패드(132a)를 연결하되, 바디(110)의 일면에서 상기 기판(10)에 인접한 최하층 제2 전극층(22)까지 관통한다.
본 발명의 일 실시형태에 따르면, 상기 복수의 비아는 계단 형상인 다단 형상이고, 각 단의 폭은 기판에서 바디의 상부로 갈수록 커진다.
상기와 같이 제1 및 제2 비아(41, 42)의 각 단의 폭이 기판(10)에서 바디(110)의 상부로 갈수록 커지도록 제작함으로써, 제1 비아(41)는 상기 바디(110) 내에 배치된 제1 전극층(21) 전체와 연결되고, 상기 제2 비아(42)는 상기 바디(110) 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
또한, 제1 및 제2 비아(41, 42)의 각 단의 폭이 기판(10)에서 바디(110)의 상부로 갈수록 커지기 때문에, 상기 제1 비아(41) 내에 노출된 제1 전극층(21)과 상기 제2 비아(42) 내에 노출된 제2 내부전극(22)은 에칭된 절단면 상에 절연층(50)이 배치되고, 상면은 노출될 수 있다.
제1 비아(41)는 제1 전극층(21)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판에서 바디의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제1 전극층(21)의 상면만 노출될 수 있다.
이로 인하여, 제1 비아(41) 내에서 제1 전극층(21) 전체는 전기적으로 연결되고 제1 비아(41)를 통하여 제1 전극 패드(131a)와 전기적으로 연결될 수 있다.
한편, 제2 비아(42)는 제2 전극층(22)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판에서 바디의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제2 전극층(22)의 상면만 노출될 수 있다.
이로 인하여, 제2 비아(42) 내에서 제2 전극층(22) 전체는 전기적으로 연결되고 제2 비아(42)를 통하여 제2 전극 패드(132a)와 전기적으로 연결될 수 있다.
또한, 상기 제1 비아(41) 내에 노출된 제2 전극층(22)과 상기 제2 비아(42) 내에 노출된 제1 전극층(21) 상에는 절연층(50)이 배치될 수 있다.
구체적으로, 상기 제1 비아(41) 내에 노출된 제2 전극층(22)과 상기 제2 비아(42) 내에 노출된 제1 전극층(21)은 그 에칭된 절단면에 절연층(50)이 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 비아(41)는 상기 바디(110) 내에 배치된 제1 전극층(21) 전체와 연결되고, 상기 제2 비아(42)는 상기 바디(110) 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
본 발명의 일 실시형태에서는 제1 비아(41)가 제1 전극층(21) 전체와 연결되고, 제2 비아(42)가 제2 전극층(22) 전체와 연결되기 때문에 공정 편차로 인하여 하나 혹은 복수의 내부전극과 비아가 연결되지 못하는 경우에도 용량 형성에 문제가 없다.
즉, 종래와 같이 하나의 내부전극에 대하여 하나의 비아를 연결하는 구조의 경우에는 그 연결이 실패할 경우 용량이 형성되지 않으며, 결과적으로 커패시터의 용량이 저하되는 문제가 생길 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 제1 비아(41)가 제1 전극층(21) 전체와 연결되고, 제2 비아(42)가 제2 전극층(22) 전체와 연결되기 때문에, 일부의 내부전극과 비아의 연결이 실패하더라도 용량 형성에는 문제가 없어 신뢰성이 우수할 수 있다.
상기 제1 비아(41)는 복수 개이며, 복수의 제1 비아(41)는 서로 동일한 깊이를 갖고, 상기 제2 비아(42)도 복수 개이며, 복수의 제2 비아(42)는 서로 동일한 깊이를 갖는다.
즉, 상기 제1 비아(41)는 바디(110)의 일면에서 상기 최하층 제1 전극층(21)까지 관통하고, 제2 비아(42)는 바디(110)의 일면에서 상기 최하층 제2 전극층(22)까지 관통하며, 복수의 제1 비아(41)는 서로 동일한 깊이를 갖고, 복수의 제2 비아(42) 역시 서로 동일한 깊이를 갖는다.
도 3은 본 발명의 다른 실시형태에 따른 박막 커패시터의 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시형태에 따른 박막 커패시터는 상술한 본 발명의 일 실시형태에 따른 박막 커패시터와 같이 상기 바디(110)는 내부에 분리 슬릿(140)을 가진다.
상기 분리 슬릿(140)은 상기 바디(110)의 상면에서 관통되어 기판이 노출되도록 형성될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 바디(110)의 양 측면 쪽에 배치된 2개의 비아(41)와 각각 전기적으로 연결되도록 전극 패드(131a)가 배치되고, 분리 슬릿(140)에 인접한 2개의 비아(42)와 각각 전기적으로 연결되도록 전극 패드(132a)가 배치된다.
상기 분리 슬릿(140)에 인접한 2개의 비아는 상기 바디(110)의 양 측면 쪽에 배치된 2개의 비아와는 서로 다른 극성을 가지며, 도 4에 도시된 바와 같이 상기 분리 슬릿(140)에 인접한 2개의 비아는 제2 비아(42), 상기 바디(110)의 양 측면 쪽에 배치된 2개의 비아는 제1 비아(41)로 배치될 수 있다.
따라서, 상기 바디(110)의 양 측면 쪽에 배치된 2개의 제1 비아(41)와 각각 전기적으로 연결되도록 배치된 전극 패드는 제1 전극 패드(131a), 분리 슬릿(140)에 인접한 2개의 제2 비아(42)와 전기적으로 연결되도록 배치된 전극 패드는 제2 전극 패드(132a)가 된다.
도 4를 참조하면, 상기 분리 슬릿(140)에 인접한 2개의 제2 비아(42)와 전기적으로 연결되도록 배치된 제2 전극 패드(132a)는 상기 2개의 제2 비아(42)와 각각 연결되도록 2개의 단자로 배치된다.
이 경우, 상기 제2 전극 패드(132a)는 2개의 단자로 배치되어 본 발명의 다른 실시형태에 따른 박막 커패시터는 4단자 형태일 수 있다.
본 발명의 다른 실시형태에 따르면, LSC (Land-side Capacitor)에 2개의 커패시터를 형성하고 1개의 칩으로 제공함으로써, 기판 실장시 실장 면적을 최소화할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따른 박막 커패시터는 상기 바디(110)의 내부에 분리 슬릿(140)을 배치하되, 상기 분리 슬릿(140)이 상기 바디(110)의 상면에서 관통되어 기판이 노출되도록 형성하며, 복수의 제1 비아(41) 및 복수의 제2 비아(42)가 상기 분리 슬릿(140)을 기준으로 거울상으로 배치된 구조를 갖는다.
또한, 상기 바디(110)의 양 측면 쪽에 배치된 2개의 제1 비아(41)와 각각 전기적으로 연결되도록 배치된 제1 전극 패드(131a) 2개와, 분리 슬릿(140)에 인접한 2개의 제2 비아(42)와 각각 전기적으로 연결되도록 배치된 제2 전극 패드(132a) 2개로 구성된다.
여기서, 상기 제1 전극 패드(131a)는 신호 단자로서 기능하고, 상기 제2 전극 패드(132a)는 그라운드 단자로서 기능한다.
본 발명의 다른 실시형태에 따르면, 커패시터 2개가 서로 완전히 분리되어 기능할 수 있어, 2개의 신호 단자에 서로 다른 신호가 들어오더라도 서로 영향을 미치지 않아 2개의 커패시터로서 제대로 된 기능을 발휘할 수 있다.
이로 인하여, 기판 상에 실장되는 2개의 커패시터를 하나의 칩으로 구현하여 기판에 실장할 수 있으므로 기판 실장 면적을 실질적으로 감소시킬 수 있다.
또한, 기판에 실장시 솔더 도포 방법에 따라 상기 2개의 제2 전극 패드를 연결시켜 사용할 수도 있고, 분리시켜 사용할 수도 있다.
이 경우, 상기 제2 전극 패드를 완전히 분리시킴에 따라 필요시 2개의 별도의 커패시터로 사용할 수 있는 장점이 있다.
도 5는 본 발명의 일 실시형태에 따른 박막 커패시터의 등가 회로도를 개략적으로 나타낸 것이다.
본 발명의 일 실시형태에 따른 박막 커패시터에 있어서, 종래의 3단자 커패시터와 같이 바디의 양 측면쪽에 배치된 신호 단자 2개를 서로 연결하여 병렬로 사용할 경우, 커패시턴스, 인덕턴스 및 저항의 병렬 연결이 가능하다.
도 5를 참조하면, 상기와 같은 연결을 할 경우 인덕턴스와 저항의 병렬 연결로 ESL과 ESR을 저감할 수 있는 장점이 있다.
이하에서는, 본 발명의 일 실시형태에 따른 박막 커패시터를 제작하는 실시예에 대하여 설명하지만, 본 발명이 이러한 실시예로 한정되는 것은 아니다.
도 6a 내지 도 6h는 본 발명의 일 실시형태에 따른 박막 커패시터를 제조하는 제조 공정도이다.
이하에서는 도 6a 내지 도 6j를 참고하여 박막 커패시터 내부의 비아를 형성하는 공정에 대하여 설명하도록 한다.
도 6a 및 6b를 참고하면, Si 웨이퍼(Wafer)를 마련하고, 상기 Si 웨이퍼(Wafer) 상에 기판(10)을 배치하고 기판(10) 상에 제1 및 제2 전극층(21, 22)과 유전체층(11)이 번갈아 배치되도록 적층하여 적층체를 마련할 수 있다.
상기 기판(10)은 특별히 제한되지 않으며, 예를 들어 SiO2 로 이루어진 층일 수 있다.
기판(10) 상부에 스퍼터링, e-beam 증착 등의 박막 형성 공정을 이용하여 도전성 금속을 증착하여 제1 전극층(21)을 형성하고, 그 상부에 티탄산바륨(BaTiO3) 등의 페록스카이트 계열의 유전체 재료를 증착하여 유전체층(11)을 형성하고 그 상부에 제2 전극층(22)을 형성한다.
이로써, 상기 유전체층(11)의 대향하는 양 단면을 통해 번갈아 적층되도록 복수의 제1 및 제2 전극층(21, 22)을 형성한다.
유전체층(11)과 제1 및 제2 전극층(21, 22)의 적층은 증착에 의하여 수행되나, 이에 한정되는 것은 아니며, CSD (Chemical Solution Deposition)과 같은 공정을 통해서도 형성할 수 있다.
유전체층(11)과 제1 및 제2 전극층(21, 22)의 적층은 별도의 패터닝 공정 없이 일괄 적층하여 수행된다.
도 6c를 참조하면, 상기 적층체 내에 배치된 층간 전극들을 노출하기 위해 상기 적층체의 상부면에 포토레지스트를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트를 패터닝한다 (미도시).
도 6c를 참조하면, 소정의 전극층까지 에칭하여 비아홀(v)를 형성한다.
도 6c에 도시된 비아홀(v)은 후술하는 바와 같이 도전성 금속이 충진된 이후 제1 및 제2 비아(41, 42)가 되며, 상기 기판(10)의 상부면에서 가장 인접하는 제1 및 제2 전극층(21, 22)이 노출되도록 상기 기판(10)의 상부면에 인접한 제1 및 제2 전극층(21, 22)까지 에칭하여 비아홀(v)을 형성한다.
또한, 상기 바디(110)의 상면에서부터 기판이 노출되도록 관통한 분리 슬릿(140)이 배치되도록 형성하며, 상기 제1 비아(41) 및 제2 비아(42)는 상기 분리 슬릿(140)을 기준으로 거울상으로 배치된다.
구체적으로, 상기 분리 슬릿(140)을 기준으로 상기 분리 슬릿(140)에 인접하여 양쪽에 제2 비아(42)가 배치되고 상기 바디(110)의 양 측면 쪽에 제1 비아(41)가 각각 배치될 수 있다. 마찬가지로, 상기 분리 슬릿(140)을 기준으로 상기 분리 슬릿(140)에 인접하여 양쪽에 제1 비아(41)가 배치되고 상기 바디의 양 측면 쪽에 제2 비아(42)가 각각 배치될 수도 있다.
본 발명의 일 실시형태는 일괄 적층된 박막 커패시터의 내부 전극을 선택적으로 연결을 하기 위해 면적을 달리하여 층간 에칭함으로써, 비아 모양이 다단 형상 즉, 계단형을 갖도록 형성하는 것을 특징으로 한다.
각 비아는 인접하는 상부의 비아보다 그 폭이 작도록 형성하는데 특징이 있다.
도 6d를 참조하면, 노출된 전극을 선택적으로 연결하기 위해 절연층(50)을 패터닝 하는 공정을 나타낸다.
계단형으로 에칭된 비아에서 노출된 내부 전극 중 절연되어야 할 내부 전극에 절연막을 형성하여 전기적 연결을 차단한다.
즉, 제1 비아(41)의 경우에는 제1 전극층(21)과 연결되어야 하며, 동시에 노출된 제2 전극층(22)은 절연되어야 하며, 제2 비아(42)의 경우에는 제2 전극층(22)과 연결되어야 하며, 동시에 노출된 제1 전극층(21)은 절연되어야 한다.
따라서, 제1 비아(41)의 경우에는 제2 전극층(22)을, 그리고 제2 비아(42)의 경우에는 제1 전극층(21)을 유전체 혹은 절연층으로 전기적 연결을 차단하여야 한다.
상기 노출된 전극을 선택적으로 연결하기 위해 절연층을 패터닝 하는 공정은 우선 상기 기판 상부 및 적층체 전체를 절연 물질로 도포한다.
다음으로, 상기 절연 물질을 식각하여 상기 복수의 비아 내에 절연층(50)을 형성한다.
상기 절연층(50)은 복수의 비아 내에서 유전체층(11)과 제1 및 제2 전극층(21, 22)의 식각된 절단면 상에 형성된다.
제1 및 제2 비아(41, 42)의 각 단의 폭이 기판에서 적층체의 상부로 갈수록 커지기 때문에, 상기 제1 비아(41) 내에 노출된 제1 전극층(21)과 상기 제2 비아(42) 내에 노출된 제2 전극층(22)은 에칭된 절단면 상에 절연층(50)이 배치되고, 상면은 노출될 수 있다.
또한, 제1 비아(41)는 제1 전극층(21)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제1 전극층(21)의 상면만 노출될 수 있다.
한편, 제2 비아(42)는 제2 전극층(22)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(11)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층(50)이 배치되고, 제2 전극층(22)의 상면만 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 비아(41)는 상기 적층체 내에 배치된 제1 전극층(21) 전체와 연결되고, 상기 제2 비아(42)는 상기 적층체 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
상기 제1 비아(41)는 복수 개이며, 복수의 제1 비아(41)는 서로 동일한 깊이를 갖고, 상기 제2 비아(42)도 복수 개이며, 복수의 제2 비아(42)는 서로 동일한 깊이를 갖는다.
도 6e를 참조하면, 상기 비아홀 내에 도전성 금속을 충진하여 제1 및 제2 비아(41, 42)를 형성한다.
상기 비아홀 내에 도전성 금속을 충진하는 공정은 노출된 각 전극층 표면에 시드층(seed layer)를 형성한 후 도금 공정에 의하여 도전성 금속을 충진하여 전극층과 외부전극을 연결할 수 있도록 수행된다.
상기 도전성 금속을 비아홀 내에 충진하여 제1 및 제2 비아(41, 42)를 형성함으로써, 제1 및 제2 전극층(21, 22)과 제1 및 제2 전극 패드(131a, 132a)를 전기적으로 연결할 수 있다.
또한, 상기 도전성 금속을 충진하는 공정을 통해 제1 및 제2 연결 전극(131b, 132b)이 상기 적층체의 상부면에 형성될 수 있다.
도 6f를 참조하면, 상기 적층체의 외부면에는 보호층(150)이 배치될 수 있다.
상기 보호층(150)은 상기 바디(110)와 제1 및 제2 연결 전극(131b, 132b)을 외부로부터의 습도와 산소와 일어날 수 있는 화학반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성될 수 있다.
상기 보호층(150)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
상기 보호층(150)은 상기 분리 슬릿(140) 내부에도 배치한다.
도 6g를 참조하면, 상기 적층체의 상면에 제1 및 제2 전극 패드(131a, 132a)을 형성한다.
상기 제1 및 제2 전극 패드(131a, 132a)는 적층체의 일면을 통해 노출된 복수의 비아를 통해 제1 및 제2 전극층과 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 전극 패드(131a, 132a)는 적층체의 상면에 스퍼터링 또는 e-beam 증착과 같은 박막 형성 공정을 통해 형성할 수 있다.
상기 제1 및 제2 전극 패드(131a, 132a)는 도전성 재료를 포함할 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극 패드(131a, 132a)는 씨드(seed)층 및 상기 씨드층으로부터 형성된 전극층을 포함할 수 있다.
도 6h를 참조하면, 상기 제1 전극 패드(131a)는 상기 적층체의 측면 쪽에 배치된 2개의 제1 비아(41)와 각각 연결되어 신호 단자로서 기능하며, 제2 전극 패드(132a)는 상기 분리 슬릿(140)에 인접하여 배치된 2개의 제2 비아(42)와 연결되며, 2개의 제2 비아(42)를 동시에 연결하면서 분리 슬릿(140)을 덮도록 1개의 전극 패드가 배치될 경우 3단자 박막 커패시터 구조를 가지고, 상기 제2 전극 패드(132a)는 그라운드 단자로서 기능한다.
한편, 상기 제2 전극 패드(132a)는 상기 제2 비아(42) 2개와 각각 연결되는 구조로서 2개가 형성될 수도 있고, 이 경우 솔더 볼 형성 공정에 따라 각각의 그라운드 단자로 기능하거나 하나의 일체형 단자로 기능할 수도 있다.
상기 제1 및 제2 전극 패드(131a, 132a)는 상기 제1 및 제2 연결 전극(131b, 132b)과 일체화된 형태일 수 있거나, 상기 제1 및 제2 연결 전극(131b, 132b)의 상부에 배치될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 기판 11: 유전체층
21, 22: 제1 및 제2 내부전극
41, 42: 제1 및 제2 비아 50: 절연 물질, 절연층
110: 바디
131a, 132a: 제1 및 제2 전극 패드
131b, 132b: 제1 및 제2 연결 전극
140: 분리 슬릿
150: 보호층

Claims (12)

  1. 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며,
    상기 바디 내에는 복수의 비아가 배치되고,
    상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제1 전극층까지 관통하고,
    상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제2 전극층까지 관통하며,
    상기 바디의 상면에서 관통되어 기판이 노출되도록 분리 슬릿이 배치되며, 상기 복수의 제1 비아 및 복수의 제2 비아는 상기 분리 슬릿을 기준으로 거울상으로 배치되되, 상기 바디의 일면에는 절연성 기판이 배치되고, 상기 절연성 기판이 배치된 일면의 타면에 상기 제1 비아와 전기적으로 연결된 제1 전극 패드 및 제2 비아와 연결된 제2 전극 패드가 배치된 박막 커패시터.
  2. 제 1항에 있어서,
    상기 분리 슬릿을 기준으로 상기 분리 슬릿에 인접하여 양쪽에 제2 비아가 배치되고 상기 바디의 양 측면 쪽에 제1 비아가 배치된 박막 커패시터.
  3. 제 1항에 있어서,
    상기 제1 비아는 상기 바디 내에 배치된 제1 전극층 전체와 연결된 박막 커패시터.
  4. 제 1항에 있어서,
    상기 제2 비아는 상기 바디 내에 배치된 제2 전극층 전체와 연결된 박막 커패시터.
  5. 제 1항에 있어서,
    상기 제1 비아는 복수 개이며, 복수의 제1 비아는 동일한 깊이를 갖는 박막 커패시터.
  6. 제 1항에 있어서,
    상기 제2 비아는 복수 개이며, 복수의 제2 비아는 동일한 깊이를 갖는 박막 커패시터.
  7. 제 1항에 있어서,
    상기 제1 비아 내에 노출된 제2 전극층과 상기 제2 비아 내에 노출된 제1 전극층 상에는 절연막이 배치된 박막 커패시터.
  8. 제 1항에 있어서,
    상기 제1 비아 내에 노출된 제1 전극층과 상기 제2 비아 내에 노출된 제2 전극층은 상면이 노출된 박막 커패시터.
  9. 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며,
    상기 바디 내에는 복수의 비아가 배치되고,
    상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제1 전극층까지 관통하고,
    상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제2 전극층까지 관통하며,
    상기 바디의 상면에서 관통되어 기판이 노출되도록 분리 슬릿이 배치되며, 상기 복수의 제1 비아 및 복수의 제2 비아는 상기 분리 슬릿을 기준으로 거울상으로 배치되되, 상기 바디의 일면에는 절연성 기판이 배치되고, 상기 절연성 기판이 배치된 일면의 타면에 상기 제1 비아와 전기적으로 연결된 제1 전극 패드 및 제2 비아와 연결된 제2 전극 패드가 배치되고,
    상기 바디의 양 측면 쪽에 배치된 2개의 제1 비아와 각각 전기적으로 연결되도록 배치된 제1 전극 패드 2개와, 분리 슬릿에 인접한 2개의 제2 비아와 전기적으로 연결되도록 배치된 제2 전극 패드 1개로 구성된 3 단자 형태인 박막 커패시터.
  10. 제 9항에 있어서,
    상기 제2 전극 패드는 상기 분리 슬릿을 덮도록 배치된 박막 커패시터.
  11. 제 1항에 있어서,
    상기 바디의 양 측면 쪽에 배치된 2개의 제1 비아와 각각 전기적으로 연결되도록 배치된 제1 전극 패드와, 분리 슬릿에 인접한 2개의 제2 비아와 각각 전기적으로 연결되도록 배치된 제2 전극 패드로 구성된 4 단자 형태인 박막 커패시터.
  12. 제 1항에 있어서,
    상기 복수의 비아는 다단 형상이고, 상기 복수의 비아의 각 단의 폭은 기판에서 바디의 상부로 갈수록 커지는 박막 커패시터.
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