KR20180058042A - 박막 커패시터 - Google Patents

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이해준
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오동준
김윤희
이교열
임승모
강인영
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며, 상기 유전체층은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상의 혼합상을 포함하며, 상기 파이로클로(Pyrochlore) 상은 유전체층과 상기 제1 및 제2 전극층의 계면에 배치되되, 유전체층의 하부에 배치된 박막 커패시터를 제공한다.

Description

박막 커패시터 {THIN-FILM CERAMIC CAPACITOR}
본 발명은 박막 커패시터에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이를 위해 적층 세라믹 커패시터보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
한편, 커패시터 개발에 있어 유전체 재료에 대한 연구가 진행되면서 PZT(PbZrTiO3) 계열과 BT(BaTiO3) 계열에 많은 관심을 가지게 되었다. PZT 계열과 BT 계열의 경우 고유전율 및 낮은 유전손실 및 우수한 전기적 특성을 가지고 있다.
그러나, 이러한 PZT 계열과 BT 계열의 유전체는 강유전성으로 인해 온도에 따른 유전 특성의 큰 변화를 나타내는 높은 온도 의존성을 갖는다. 그 결과 제작된 소자의 전기적 특성이 사용 온도에 따라서 다른 특성을 보여 성능이 온도에 따라 달라진다는 문제가 있다.
이러한 온도 안정성의 문제로 인해 이러한 문제를 해결할 수 있는 상유전체를 적용하는 연구가 진행되었으나, BST(PbSrTiO3)와 같은 상유전체의 경우 강유전체에 비해 상대적으로 낮은 유전상수를 가지고 있기 때문에 고용량의 커패시터를 제작하는데는 한계가 있다.
따라서, 온도 변화에 안정적인 고유전율을 갖는 강유전체를 커패시터 재료로 활용하는 방안이 필요한 실정이다.
일본공개특허공보 2015-070058
본 발명은 온도 변화에 안정한 고용량 박막 커패시터에 관한 것이다.
본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며, 상기 유전체층은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상의 혼합상을 포함하며, 상기 파이로클로(Pyrochlore) 상은 유전체층과 상기 제1 및 제2 전극층의 계면에 배치되되, 유전체층의 하부에 배치된 박막 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면 유전체층이 강유전체 특성을 갖는 상과 상유전체 특성을 갖는 상의 혼합상을 포함하되, 강유전체 특성을 갖는 상과 상유전체 특성을 갖는 상의 부피 분율을 제어함으로써, 온도 변화에 안정한 고용량 박막 커패시터를 구현할 수 있다.
또한, 본 발명의 일 실시형태에 의하면 유전체와 전극을 일괄 적층한 후 다단 형상의 비아로 전기적 연결을 할 수 있어, 박막 증착시 외부환경에 의한 데미지를 최소화할 수 있고, 제품의 두께를 더 얇게 한 소형화 제품을 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 박막 커패시터의 개략적인 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 박막 커패시터의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 4는 도 3의 A 부분의 확대도를 나타낸 것이다.
도 5a 내지 도 5b는 본 발명의 일 실시형태에 따른 박막 커패시터 내부의 비아를 형성하는 공정도이다.
도 6a 내지 도 6d는 본 발명의 일 실시형태에 따른 박막 커패시터 내부의 비아에 절연층을 형성하는 공정도이다.
도 7은 본 발명의 실시예와 비교예에 따른 박막 커패시터의 고온 정전용량 변화율(temperature coefficient of capacitance, TCC)을 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 본 개시에 의한 박막 커패시터에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 박막 커패시터의 개략적인 사시도이고, 도 2는 본 발명의 일 실시형태에 따른 박막 커패시터의 평면도이다.
도 3은 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 본 개시의 일 실시 예에 따른 박막 커패시터(100)는 기판(10) 상에 제1 및 제2 전극층(21, 22)과 유전체층(23)이 교대로 적층되어 이루어진 바디(20), 바디(20) 내에는 복수의 비아(31, 32)가 배치되며, 복수의 비아 중 제1 비아(31)는 제1 전극층(21)과 전기적으로 연결되고, 복수의 비아 중 제2 비아(32)는 제2 전극층(22)과 전기적으로 연결된다.
또한, 본 개시의 일 실시 예에 따른 박막 커패시터(100)는 상기 바디(20)의 외부에 배치되며 적층 방향을 기준으로 각각 제1 및 제2 비아(31, 32)와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드(51, 52), 바디(20)의 외부에 배치되며 제1 전극 패드(51)와 제1 비아(31)를 연결하는 제1 연결 전극(41) 및 바디(20)의 외부에 배치되며 제2 전극 패드(52)와 제2 비아(32)를 연결하는 제2 연결 전극(42)을 포함한다.
이로써, 상기 복수의 비아 중 제1 비아(31)는 상기 제1 전극층(21)과 제1 전극 패드(51)를 연결하고, 상기 복수의 비아 중 제2 비아(32)는 상기 제2 전극층(22)과 제2 전극 패드(52)를 연결한다.
본 발명의 일 실시 형태에 따르면, 박막 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 도 1의 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층과 전극층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 바디(20)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 박막 커패시터일 수 있다.
상기 기판(10)은 상기 제1 및 제2 전극층(21, 22)과 접하는 층(기판)이 절연성을 가지는 것이며, Al2O3, SiO2/Si, MgO, LaAlO3 및 SrTiO3 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(10)은 충분한 평탄도와 표면 거칠기를 갖는 것이 바람직하다.
상기 바디(20)는 상기 기판(10) 상에 제2 전극층(22)이 형성되며, 상기 제2 전극층(22) 상에 유전체층(23)이 형성되고, 상기 유전체층(23) 상에 제1 전극층(21)이 형성되는 적층 구조로, 복수의 제1 전극층(21)과 제2 전극층(22)이 유전체층(23)을 사이에 두고 교대로 복수 개 적층된 형태일 수 있으며, 도면에서 개시된 적층수에 한정하지 않는다.
상기 바디(20)는 기판(10) 상에 유전체층(23)과 제1 및 제2 전극층(21, 22)이 번갈아 배치되도록 적층하여 형성될 수 있다.
보다 구체적으로, 상기 바디(20)는 복수의 유전체층(23)이 두께 방향으로 적층되고, 제1 및 제2 전극층(21, 22)이 유전체층(23)을 마주보며 교대로 적층하되, 진공 내에서 일괄 적층하여 형성될 수 있다.
본 발명의 일 실시형태는 진공 내에서 일괄 적층된 박막 커패시터의 내부 전극을 선택적으로 연결을 하기 위해 면적을 달리하여 층간 에칭함으로써, 상기 복수의 비아는 계단 형상을 갖는다.
또한, 유전체층(23)과 제1 및 제2 전극층(21, 22)의 엣칭면은 복수의 비아로 노출되며, 노출된 제1 및 제2 전극층 중 절연되어야 할 전극층에 절연층을 형성하여 전기적 연결을 차단한다.
다음으로, 연결해야 할 전극만 노출한 후 무전해 도금 혹은 스퍼터 방식으로 시드층(seed layer)를 형성한 후 도금에 의하여 도전성 금속을 충진하여 전극 연결층을 형성한다.
상기에 의해, 비아 하나로 내부전극의 층간 전기적 연결이 가능하다.
본 발명의 일 실시형태에 따르면, 진공 내에서 유전체층(23)과 제1 및 제2 전극층(21, 22)이 일괄 적층되어 박막 커패시터를 제작하기 때문에, 외부 환경에 노출되어 발생할 수 있는 데미지를 최소화할 수 있다.
상기 제1 및 제2 전극층(21, 22)과 유전체층(23)은 다층으로 적층할수록 커패시터의 ESR을 감소시킬 수 있다.
상기 제1 및 제2 전극층(21, 22)은 일정 패턴 없이 하나의 층으로 형성될 수 있다.
상기 제1 및 제2 전극층(21, 22)은 도전성 재료로 이루어질 수 있다.
상기 도전성 재료는 니켈(Ni), 몰리브덴(Mo), 금(Au), 은(Ag), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등 일 수 있으나, 이에 한정되는 것은 아니다.
고유전율 박막인 유전체층이 형성하는 과정에서 고온의 열이력이 수반될 수 있는데, 이로 인하여 전극층이 유전체층으로 확산되거나 유전체층과 반응하는 것에 의하여, 커패시터에 누설전류가 증가하는 문제가 발생할 수 있다.
상기 제1 및 제2 전극층(21, 22)의 경우, 고융점 재료인 백금(Pt)으로 이루어짐으로써, 유전체층에 확산 또는 반응하는 것을 감소시킬 수 있다.
상기 제1 비아(31)는 상기 제1 전극층(21)과 전기적으로 연결되며, 상기 제2 비아(32)는 제2 전극층(22)과 전기적으로 연결되며, 제1 비아(31)와 제2 비아(32)는 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 비아(31, 32)는 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다. 이로 인해 상기 제1 및 제2 비아의 상면은 움푹 들어간 곳(딤플; dimple)이 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 비아(31, 32)는 복수 개로 형성된다. 상기 제1 및 제2 비아를 복수 개로 형성하면, 상기 제1 및 제2 전극층과 각각 접촉하는 접촉면이 증가하여 커패시터의 ESR을 낮출 수 있다.
상기 제1 및 제2 연결 전극(41, 42)은 상기 제1 및 제2 비아(31, 32)와 상기 제1 및 제2 전극 패드(51, 52)를 각각 연결하도록 형성된다.
상기 제1 및 제2 연결 전극(41, 42)은 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 전극 패드(51, 52)는 바디(20)의 상면에 형성될 수 있으며, 바디(20)의 일면을 통해 노출된 복수의 비아(31, 32)를 통해 제1 및 제2 전극층(21, 22)과 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 전극 패드(51, 52)는 바디(20)의 상면에 스퍼터링 또는 e-beam 증착과 같은 박막 형성 공정을 통해 형성할 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 도전성 재료를 포함할 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극 패드(51, 52)는 씨드(seed)층 및 상기 씨드층으로부터 형성된 전극층을 포함할 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 유전체층과 전극층의 적층 방향을 기준으로 각각 상기 제1 및 제2 비아와 오버랩되지 않는 위치에 배치된다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 제1 및 제2 연결 전극과 일체화된 형태일 수 있거나, 상기 제1 및 제2 연결 전극 상에 배치될 수 있다.
제1 및 제2 비아(31, 32)의 배치에 의하여, 상기 제1 및 제2 연결 전극(41, 42)은 빗 형상을 가질 수 있다. 상기 제1 및 제2 연결 전극의 빗 형상은 서로 맞물려 교대로 배치된 형태일 수 있다.
구체적으로, 상기 제1 연결 전극(41)은 상기 복수의 제1 비아 각각으로부터 연결된 복수의 제1 연결부 및 상기 복수의 제1 연결부와 연결된 제1 전극부를 포함하며, 상기 제2 연결 전극(32)은 상기 복수의 제2 비아 각각으로부터 연결된 복수의 제2 연결부 및 상기 복수의 전극부와 연결된 제2 전극부를 포함할 수 있다.
상기 제1 연결 전극과 제2 연결 전극 또한 서로 반대되는 극성이므로, 상기 제1 연결 전극과 제2 연결 전극 사이가 최대한 인접할수록 우수한 ESL 감소 효과를 확보할 수 있다.
상기 복수의 제1 및 제2 연결부는 상기 복수의 제1 및 제2 비아로부터 연장된 가지 형태일 수 있다.
상기 제1 비아(31)와 제2 비아(32)가 각각 제1 전극층(21)과 제2 전극층(22)에 전기적으로 연결할 수 있도록 하기 위하여, 절연층(27)을 형성한다.
상기 절연층(27)은 상기 제1 비아(31)와 상기 유전체층(23) 및 상기 제2 전극층(22) 사이 및 상기 제2 비아(32)와 상기 유전체층(23) 및 상기 제1 전극층(21) 사이에 형성될 수 있다.
즉, 상기 절연층은 제1 비아와 제2 전극층 간의 절연 및 제2 비아와 제2 전극층간의 절연을 확보할 수 있으며, 상기 유전체층의 표면에 형성됨으로써 이에 발생하는 기생 용량을 감소시킬 수 있다.
상기 절연층(27)은 BCB(벤조사이클로부텐)나 폴리이미드 등의 유기 재료 또는 SiO2, Si3N4 등 무기 재료를 사용할 수 있으며, 절연성이 높고 기생 용량을 작게 하기 위해 유전체층의 재료보다 저유전율인 것이 바람직하다.
상기 절연층의 형성방법은 입체적으로 복잡한 형상에 균일한 막 두께를 형성할 수 있는 화학기상증착(CVD;chemical vapor deposition)법으로 형성될 수 있다.
보호층(25)은 상기 바디(20)와 제1 및 제2 연결 전극(41, 42)을 외부로부터의 습도 및 산소와 일어날 수 있는 화학반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성될 수 있다.
상기 보호층(25)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
상기 제1 비아(31) 내에 제1 전극층(21)과 상기 제2 비아(32) 내에 제2 전극층(22)은 상면이 노출되어 각각 제1 전극 패드(51) 및 제2 전극 패드(52)와 연결된다.
본 발명의 일 실시형태에 따르면, 상기 복수의 비아(31, 32)는 그 폭이 기판(10)에서 바디(20)의 상부로 갈수록 커진다.
상기와 같이 제1 및 제2 비아(31, 32)의 폭이 기판(10)에서 바디(20)의 상부로 갈수록 커지도록 제작함으로써, 제1 비아(31)는 상기 바디(20) 내에 배치된 제1 전극층(21) 전체와 연결되고, 상기 제2 비아(32)는 상기 바디(20) 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
제1 비아(31)는 제1 내부전극(21)이 노출되는 층까지 엣칭을 실시하며, 그 폭은 기판(10)에서 바디(110)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제2 전극층(22)의 에칭된 절단면 상에는 절연층(27)이 배치되고, 경사면 형상을 갖는 제1 전극층(21)의 측면만 노출될 수 있다.
이로 인하여, 제1 비아(31)와 제1 전극층(21) 전체는 전기적으로 연결되고 제1 비아(31)를 통하여 제1 전극 패드(51)와 전기적으로 연결될 수 있다.
한편, 제2 비아(32)는 제2 전극층(22)이 노출되는 층까지 엣칭을 실시하며, 그 폭은 기판(10)에서 바디(20)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제1 전극층(21)의 에칭된 절단면 상에는 절연층(27)이 배치되고, 경사면 형상을 갖는 제2 전극층(22)의 측면만 노출될 수 있다.
이로 인하여, 제2 비아(32)와 제2 전극층(22) 전체는 전기적으로 연결되고 제2 비아(32)를 통하여 제2 전극 패드(52)와 전기적으로 연결될 수 있다.
또한, 상기 제1 비아(31) 내에 노출된 제2 전극층(22)과 상기 제2 비아(32) 내에 노출된 제1 전극층(21) 상에는 절연층(27)이 배치될 수 있다.
구체적으로, 상기 제1 비아(31) 내에 노출된 제2 전극층(22)과 상기 제2 비아(32) 내에 노출된 제1 전극층(21)은 그 에칭된 절단면에 절연층(27)이 배치될 수 있다.
본 발명의 일 실시형태에서는 제1 비아(31)가 제1 전극층(21) 전체와 연결되고, 제2 비아(32)가 제2 전극층(22) 전체와 연결되기 때문에 공정 편차로 인하여 하나 혹은 복수의 내부전극과 비아가 연결되지 못하는 경우에도 용량 형성에 문제가 없다.
즉, 종래와 같이 하나의 내부전극에 대하여 하나의 비아를 연결하는 구조의 경우에는 그 연결이 실패할 경우 용량이 형성되지 않으며, 결과적으로 커패시터의 용량이 저하되는 문제가 생길 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 제1 비아(31)가 제1 전극층(21) 전체와 연결되고, 제2 비아(32)가 제2 전극층(22) 전체와 연결되기 때문에, 일부의 내부전극과 비아의 연결이 실패하더라도 용량 형성에는 문제가 없어 신뢰성이 우수할 수 있다.
상기 제1 비아(31)는 복수 개이며, 복수의 제1 비아(31)는 서로 동일한 깊이를 갖고, 상기 제2 비아(32)도 복수 개이며, 복수의 제2 비아(32)는 서로 동일한 깊이를 갖는다.
도 4는 도 3의 A 부분의 확대도를 나타낸 것이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 박막 커패시터에 있어서, 상기 유전체층(23)은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상을 포함하며, 상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 상기 제1 및 제2 전극층(21, 22)의 계면에 배치되되, 유전체층(23)의 하부에 배치된다.
본 발명의 일 실시형태에 따르면, 온도 변화에 안정한 고용량 박막 커패시터를 구현하기 위하여 유전체층이 강유전체 특성을 갖는 상과 상유전체 특성을 갖는 상의 혼합상을 포함하는 유전체 박막을 적층하여 유전체층(23)을 형성한다.
이 때, 강유전체 특성을 갖는 상과 상유전체 특성을 갖는 상의 부피 분율을 제어함으로써, 상기 유전체층(23)은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상을 포함한다.
상기 강유전체 특성을 갖는 상과 상유전체 특성을 갖는 상의 부피 분율을 제어하는 방법은 제1 및 제2 전극층(21, 22)의 계면을 제어하거나 상기 유전체 박막을 증착하는 과정에서 그 증착 조건을 제어함으로써 수행될 수 있다.
구체적으로, 상기 제1 및 제2 전극층(21, 22)의 계면을 제어하는 방법은 전극층의 계면 조도를 1 내지 5 nm 수준으로 형성되도록 조절하거나 상기 전극층을 열처리하여 표면을 개질함으로써, 유전체 박막 초기 증착시 일정 수준의 파이로클로(Pyrochlore) 상이 형성될 수 있도록 할 수 있다.
다음 방법으로 유전체 박막을 증착하는 과정에서 그 증착 조건을 제어하는 방법은 스퍼터 등의 공정을 적용하여 유전체 박막을 증착하되, 증착 조건 중 온도와 인가되는 전력량을 조절함으로써, 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 비율을 조절할 수 있다.
이 때, 유전체층(23)의 유전 특성 향상을 위하여 추가 성분을 더 포함할 수 있으며, 상기 추가 성분으로는 La, Ca, Mn, Nb, Sr, Fe, Co 등의 3 내지 5가의 금속 원소일 수 있고, 0.1 내지 14 at% 농도로 포함될 수 있다.
상기와 같은 공정 조건의 제어를 통해, 상기 유전체층(23)은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상을 포함하며, 상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 상기 제1 및 제2 전극층(21, 22)의 계면에 배치되되, 유전체층(23)의 하부에 배치될 수 있다.
특히, 상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 상기 제1 및 제2 전극층(21, 22)의 계면에 배치되되, 유전체층(23)의 하부에 배치되며, 그 형상은 삼각뿔 형상일 수 있다.
상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 제1 및 제2 전극층(21, 22)의 계면에서 유전체층(23)의 내측으로 성장하며, 그 형상은 삼각뿔 형상을 갖는다.
상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 제1 및 제2 전극층(21, 22)의 계면에서 유전체층(23)의 내측으로 성장하기 때문에, 상기 유전체층(23)을 기준으로 하부 전극층의 계면에 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)은 상기 유전체층(23) 내에서 부피 분율로 유전체층(23) 1층의 전체 부피 대비 50 내지 97 Vol%를 차지할 수 있다.
상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)이 유전체층(23) 1층의 전체 부피 대비 50 내지 97 Vol%의 부피 분율을 갖도록 조절함으로써, 온도 변화에 안정한 고용량 박막 커패시터를 구현할 수 있다.
상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)이 유전체층(23) 1층의 전체 부피 대비 50 Vol% 미만으로 유전체층 내에 포함될 경우, 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 부피 분율이 증가함으로써, 고용량 박막 커패시터를 구현할 수 없다.
한편, 상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)이 유전체층(23) 1층의 전체 부피 대비 97 Vol%를 초과하는 부피 분율을 가질 경우, 강유전체 특성이 지배적이어서 커패시터의 전기적 특성이 사용 온도에 따라서 다른 특성을 보여 성능이 온도에 따라 달라지는 문제가 발생할 수 있다.
상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)은 네오븀(Nb)이 도핑(dopping)된 구조를 가질 수 있다.
상기 유전체층(23)은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)을 포함하며, 상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)은 높은 유전율을 갖는 물질로서 페롭스카이트(perovskite)재료를 포함할 수 있다.
상기 페로브스카이트(perovskite) 재료는 이에 한정되는 것은 아니나, 유전율이 크게 변화할 수 있는 유전체 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 (Ba,Sr) TiO3계, PZT계 등 일 수 있다.
상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)에 네오븀(Nb)을 도핑(dopping)함으로써, 더욱 높은 유전율을 확보할 수 있다.
상기 파이로클로(Pyrochlore) 상은 RE2Ti2O7(여기서, RE는 희토류 원소임)일 수 있다.
상기 희토류 원소인 RE는 특별히 제한되지 않으며, 예를 들어 Y, Dy, Ho, Er, Gd, Ce, Nd, Pm, Eu, Tb, Tm, Yb, Lu 및 Sm 중 적어도 하나일 수 있다.
상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상은 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 20% 이내일 수 있다.
일반적인 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상만을 포함하는 유전체층의 경우에는 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 -20에서 +30%의 변화를 보이며 총 50% 이상의 변화를 보여 온도에 따른 변화가 심한 문제가 있다.
본 발명의 일 실시형태에 따르면, 상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상은 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 20% 이내이기 때문에 온도에 안정한 고용량 박막 커패시터를 구현할 수 있다.
이하에서는, 본 발명의 일 실시형태에 따른 박막 커패시터를 제작하는 실시예에 대하여 설명하지만, 본 발명이 이러한 실시예로 한정되는 것은 아니다.
도 5a 내지 도 5b는 본 발명의 일 실시형태에 따른 박막 커패시터 내부의 비아를 형성하는 공정도이다.
이하에서는 도 5a 내지 도 5b를 참고하여 박막 커패시터 내부의 비아를 형성하는 공정에 대하여 설명하도록 한다.
도 5a를 참고하면, 기판(10) 상에 유전체층(23)과 제1 및 제2 전극층(21, 22)이 번갈아 배치되도록 적층하여 적층체를 마련할 수 있다.
상기 기판(10)은 특별히 제한되지 않으며, 예를 들어 프리프레그일 수 있다.
본 발명의 일 실시형태에 따르면, PZT(PbZrTiO3) 계열의 페롭스카이트(Perovskite) 계열의 유전체 재료를 기판(10) 상에 증착하되, 전극층의 계면 제어 및 증착 공정을 조절함으로써 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상을 형성하면서 유전체층(23)을 형성한다.
유전체층(23)의 상부에 스퍼터링, e-beam 증착 등의 박막 형성 공정을 이용하여 도전성 금속을 증착하여 제1 전극층(21)을 형성하고, 그 상부에 다시 유전체층(23)과 제2 전극층(22)을 형성한다.
이 때, 스퍼터링, e-beam 증착 등의 박막 형성 공정을 이용하여 도전성 금속을 증착하여 제1 전극층(21)을 기판(10) 상에 우선 형성할 수도 있으며, 이 경우 기판과 전도성 전극과의 접착력을 확보하기 위하여 그 사이에 Ti, TiW 및 Cr 등의 접착층이 추가로 삽입될 수 있다.
구체적으로, 상기 제1 및 제2 전극층(21, 22)의 계면을 제어하는 방법은 전극층의 계면 조도를 1 내지 5 nm 수준으로 형성되도록 조절하거나 상기 전극층을 열처리하여 표면을 개질함으로써, 유전체 박막 초기 증착시 일정 수준의 파이로클로(Pyrochlore) 상이 형성될 수 있도록 할 수 있다.
상기 전극층을 열처리하는 방법은 대기(Air) 또는 질소(N2) 혹은 아르곤(Ar) 분위기 하에서 150℃ 내지 400℃ 조건으로 수행될 수 있으며, 이 과정에서 온도 등의 조건은 조절 가능하다.
다음 방법으로 유전체 박막을 증착하는 과정에서 그 증착 조건을 제어하는 방법은 스퍼터 등의 공정을 적용하여 유전체 박막을 증착하되, 증착 조건 중 온도와 인가되는 전력량을 조절함으로써, 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 비율을 조절할 수 있다.
증착 조건 중 온도와 인가되는 전력량은 각각 350℃ 내지 550℃ 조건과 2~5 W/cm2 조건으로서, 이러한 온도와 인가 전력을 조절함으로써, 페롭스카이트(Perovskite) 상(23a)과 파이로클로(Pyrochlore) 상(23b)의 비율을 조절할 수 있다.
이 때, 유전체층(23)의 유전 특성 향상을 위하여 추가 성분을 더 포함할 수 있으며, 상기 추가 성분으로는 La, Ca, Mn, Nb, Sr, Fe, Co 등의 3 내지 5가의 금속 원소일 수 있고, 0.1 내지 14 at% 농도로 포함될 수 있다.
상기와 같은 공정 조건의 제어를 통해, 상기 유전체층(23)은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상을 포함하며, 상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 상기 제1 및 제2 전극층(21, 22)의 계면에 배치되되, 유전체층(23)의 하부에 배치될 수 있다.
특히, 상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 상기 제1 및 제2 전극층(21, 22)의 계면에 배치되되, 유전체층(23)의 하부에 배치되며, 그 형상은 삼각뿔 형상일 수 있다.
상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 제1 및 제2 전극층(21, 22)의 계면에서 유전체층(23)의 내측으로 성장하며, 그 형상은 삼각뿔 형상을 갖는다.
상기 파이로클로(Pyrochlore) 상(23b)은 유전체층(23)과 제1 및 제2 전극층(21, 22)의 계면에서 유전체층(23)의 내측으로 성장하기 때문에, 상기 유전체층(23)을 기준으로 하부 전극층의 계면에 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)은 상기 유전체층(23) 내에서 부피 분율로 유전체층(23) 1층의 전체 부피 대비 50 내지 97 Vol%를 차지할 수 있다.
상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)이 유전체층(23) 1층의 전체 부피 대비 50 내지 97 Vol%의 부피 분율을 갖도록 조절함으로써, 온도 변화에 안정한 고용량 박막 커패시터를 구현할 수 있다.
이로써, 상기 유전체층(23)의 대향하는 양 단면을 통해 번갈아 적층되도록 복수의 제1 및 제2 전극층(21, 22)을 형성한다.
유전체층(23)과 제1 및 제2 전극층(21, 22)의 적층은 증착에 의하여 수행되나, 이에 한정되는 것은 아니며, CSD (Chemical Solution Deposition)과 같은 공정을 통해서도 형성할 수 있다.
유전체층(23)과 제1 및 제2 전극층(21, 22)의 적층은 진공 상태에서 별도의 패터닝 공정 없이 일괄 적층하여 수행된다.
도 6b를 참조하면, 상기 적층체 내에 배치된 층간 전극들을 노출하기 위해 상기 적층체의 상부면에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트를 패터닝한다.
다음으로, 소정의 전극층까지 에칭하여 비아를 형성한다.
상기와 같은 엣칭 공정은 1회 혹은 복수 회로 소정의 전극층까지 진행될 수 있으며, 이로써, 도 6b에 나타난 바와 같이 복수의 비아를 형성하되, 각 비아는 기판에서 상부로 갈수록 그 폭이 작으면서 그 형상은 계단 형상을 가질 수 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시형태에 따른 박막 커패시터 내부의 비아에 절연층을 형성하는 공정도이다.
도 6a 내지 도 6d는 노출된 전극을 선택적으로 연결하기 위해 절연층을 패터닝 하는 공정을 나타낸다.
즉, 제1 비아의 경우에는 제1 전극층과 연결되어야 하며, 동시에 노출된 제2 전극층은 절연되어야 하며, 제2 비아의 경우에는 제2 전극층과 연결되어야 하며, 동시에 노출된 제1 전극층은 절연되어야 한다.
따라서, 제1 비아의 경우에는 제2 전극층을, 그리고 제2 비아의 경우에는 제1 전극층을 유전체 혹은 절연층으로 전기적 연결을 차단하여야 한다.
도 6a는 상기 도 5a 내지 도 5b의 공정을 통해 내부에 제1 비아와 제2 비아가 형성된 상태의 적층체의 단면을 나타내고 있다.
상기 제1 비아는 적층체의 일면에서 기판(10)에 인접한 최하층 제1 전극층까지 관통하고, 상기 제2 비아는 적층체의 일면에서 기판(10)에 인접한 최하층 제2 전극층까지 관통한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 비아는 그 폭이 기판(10)에서 적층체의 상부로 갈수록 커지는 형상을 갖는다.
상기와 같이 제1 및 제2 비아의 폭이 기판(10)에서 적층체의 상부로 갈수록 커지도록 제작함으로써, 제1 비아는 제1 전극층 전체와 연결되고, 제2 비아는 제2 전극층 전체와 연결될 수 있다.
도 6b를 참조하면, 상기 적층체 내에 복수의 비아를 형성하는 단계 이후에, 상기 기판(10) 상부를 절연 물질로 도포한다.
도 6c를 참조하면, 상기 절연 물질을 식각하여 복수의 비아(31, 32) 내에서 유전체층(23)과 제1 및 제2 전극층(21, 22)의 식각된 절단면 상에 절연층(27)을 형성한다.
제1 비아(31)는 폭이 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제2 전극층(22)의 에칭된 절단면 상에는 절연층(27)이 배치되고, 제1 전극층(21)의 상면만 노출될 수 있다.
또한, 제2 비아(32)는 폭이 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제1 전극층(21)의 에칭된 절단면 상에는 절연층(27)이 배치되고, 제2 전극층(22)의 상면만 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 비아(31) 중 어느 하나는 상기 적층체 내에 배치된 제1 전극층(21) 전체와 연결되고, 상기 제2 비아(32) 중 어느 하나는 상기 적층체 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
상기 제1 비아(31) 유닛은 복수 개이며, 복수의 제1 비아(31) 유닛 중 동일한 형상의 비아는 서로 동일한 깊이를 갖고, 상기 제2 비아(32) 유닛도 복수 개이며, 복수의 제2 비아(32) 중 동일한 형상의 비아는 서로 동일한 깊이를 갖는다.
도 6d를 참조하면, 상기 제1 및 제2 비아(31, 32) 내에 도전성 금속을 충진한다.
상기 제1 및 제2 비아(31, 32) 내에 도전성 금속을 충진하는 공정은 노출된 각 전극층 표면에 시드층(seed layer)를 형성한 후 도금 공정에 의하여 도전성 금속을 충진하여 전극층과 외부전극을 연결할 수 있도록 수행된다.
도 7은 본 발명의 실시예와 비교예에 따른 박막 커패시터의 고온 정전용량 변화율(temperature coefficient of capacitance, TCC)을 비교한 그래프이다.
도 7을 참조하면, 본 발명의 일 실시예는 유전체층이 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상을 포함하기 때문에 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 20% 이내일 수 있다.
일반적인 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상만을 포함하는 비교예의 경우 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 -20에서 +30%의 변화를 보이며 총 50% 이상의 변화를 보여 온도에 따른 변화가 심한 문제가 있다.
도 7을 참조하면, 상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상(23a)과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상(23b)의 혼합상은 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 20% 이내이기 때문에 본 실시예에 따른 박막 커패시터는 온도에 안정하며 고용량을 구현할 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 기판 20: 바디
21, 22: 제1 및 제2 전극층 23: 유전체층
23a: 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상
23b: 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상
31, 32: 제1 및 제2 비아
41, 42: 제1 및 제2 연결 전극
51, 52: 제1 및 제2 전극 패드

Claims (12)

  1. 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며,
    상기 유전체층은 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상의 혼합상을 포함하며, 상기 파이로클로(Pyrochlore) 상은 유전체층과 상기 제1 및 제2 전극층의 계면에 배치되되, 유전체층의 하부에 배치된 박막 커패시터.
  2. 제 1항에 있어서,
    상기 파이로클로(Pyrochlore) 상은 삼각뿔 형상인 박막 커패시터.
  3. 제 1항에 있어서,
    상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상은 상기 유전체층 내에서 부피 분율로 유전체층 1층의 전체 부피 대비 50 내지 97 Vol%를 차지하는 박막 커패시터.
  4. 제 1항에 있어서,
    상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상은 네오븀(Nb)이 도핑(dopping)된 구조를 갖는 박막 커패시터.
  5. 제 1항에 있어서,
    상기 파이로클로(Pyrochlore) 상은 RE2Ti2O7(여기서, RE는 희토류 원소임)인 박막 커패시터.
  6. 제 1항에 있어서,
    상기 강유전체 특성을 갖는 페롭스카이트(Perovskite) 상과 상유전체 특성을 갖는 파이로클로(Pyrochlore) 상의 혼합상은 고온 정전용량 변화율(temperature coefficient of capacitance, TCC) 값이 20% 이내인 박막 커패시터.
  7. 제 1항에 있어서,
    상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제1 전극층까지 관통하는 박막 커패시터.
  8. 제 1항에 있어서,
    상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하되, 바디의 일면에서 상기 기판에 인접한 최하층 제2 전극층까지 관통하는 박막 커패시터.
  9. 제 1항에 있어서,
    상기 제1 비아는 상기 바디 내에 배치된 제1 전극층 전체와 연결된 박막 커패시터.
  10. 제 1항에 있어서,
    상기 제2 비아는 상기 바디 내에 배치된 제2 전극층 전체와 연결된 박막 커패시터.
  11. 제 1항에 있어서,
    상기 제1 비아 내에 노출된 제2 전극층과 상기 제2 비아 내에 노출된 제1 전극층 상에는 절연층이 배치된 박막 커패시터.
  12. 제 1항에 있어서,
    상기 복수의 비아에 있어서, 각 단의 폭은 기판에서 바디의 상부로 갈수록 커지는 박막 커패시터.
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