KR100252052B1 - 셀 테스트 패턴을 사용하여 강유전체 기억소자의 특성을 평가하는 방법 - Google Patents

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Abstract

PZT(Pb(Zr, Ti)O3) 강유전체 커패시터의 최적화된 공정이 하나의 트랜지스터와 하나의 커패시터로 구성된 강유전체 램을 개발하기 위하여 연구되었다. 2개의 백금전극들 사이에 PZT막이 개재된 PZT 커패시터가 TiO2/SiO2/Si-Sub 상에 형성되었다. PZT박막은 종래의 졸-겔(sol-gel) 다층도포방법에 의해 준비되었다. PZT 강유전체 커패시터의 물리적 및 전기적인 특성들이 각각 전자주사 현미경(SEM), 전자투과 현미경(TEM) 및 RT6000S에 의해 측정되어졌다. PZT 박막의 미세구조는 특히 제1 PZT 층의 도포방법에 의존하는 졸-겔 도포공정에 의해 큰 영향을 받는다는 것이 밝혀졌다. PZT 박막의 제2 상(phase)은 파이로클로어 상(phase)이었다. 낮은 유전상수를 갖는 파이로클로어 상의 크기 및 밀도는 제1 PZT층의 도포방법을 변화시킴으로써 현저히 감소되었다. PZT 박막 커패시터의 미세구조는 잔류분극, 코어시브 전계, 및 유전체 누설전류와 같은 전기적인 특성과 함께 자세히 평가되었다. 감지가능한 잔류분극의 범위 또한 하나의 트랜지스터 및 하나의 커패시터로 구성되는 강유전체 램의 적절한 감지여유도를 위하여 소개되었다. 이 개념은 64K 강유전체 램에 의해 잘 입증되어진다.

Description

셀 테스트 패턴을 사용하여 강유전체 기억소자의 특성을 평가하는 방법
본 발명은 반도체 기억소자의 특성을 평가하는 방법에 관한 것으로, 특히 셀 테스트 패턴을 사용하여 강유전체 기억소자의 특성을 평가하는 방법에 관한 것이다.
강유전체 기억소자는 메모리 셀에 강유전체 커패시터를 채택한 반도체 소자이다. 강유전체 커패시터의 강유전체막은 쌍극자(dipole)들로 이루어진 물질막이다. 따라서, 강유전체 커패시터의 전극들 즉, 플레이트 전극 및 스토리지 전극 사이에 소정의 전압을 인가하여 전계를 형성하면, 강유전체막 내의 쌍극자들이 일정방향으로 배열되는 분극 현상이 발생된다. 분극 현상에 의해 일정방향으로 배열된 쌍극자들은 전계를 제거하더라도 전 상태(previous state)를 그대로 유지한다. 이에 따라, 강유전체 커패시터는 비휘발성 기억소자에 널리 사용되고 있다. 상술한 강유전체막의 대표적인 특성, 즉 히스테리시스 특성이 도 1에 도시되었다. 여기서, 가로축은 강유전체 커패시터의 전극에 인가되는 전압을 나타내고, 세로축은 강유전체막의 분극(polarization)을 나타낸다.
도 1을 참조하면, 강유전체막에 양의 전압 및 음의 전압을 인가하면, 일정루프를 따라 분극이 발생한다. 다시 말해서, 강유전체막에 소정의 양의 전압을 인가하여 양의 최대분극(positive maximum polarization; +Pm)을 갖는 점(B)에 도달시킨 다음에 전압을 0V로 감소시키면, 양의 잔류분극(positive remnant polarization; +Pr)이 잔존하는 점(C)에 도달한다. 계속해서, 전압을 음의 방향으로 증가시키면, 분극상태가 0인 음의 코어시브 전압(negative coercive voltage; -Vc)을 거쳐서 음의 최대분극(negative maximum polarization; -Pm)을 갖는 점(D)에 도달한다. 이어서, 다시 전압을 양(+)의 방향으로 증가시키어 0V가 되면, 강유전체막은 음(-)의 잔류분극(negative remnant polarization; -Pr)이 잔존하는 점(A)에 도달한다. 다음에, 전압을 양의 방향으로 증가시키면, 분극 상태가 0인 양의 코어시브 전압(positive coercive voltage; +Vc)을 거쳐서 양의 최대분극점(positive maximum polarization point; B)에 도달한다. 이와 같이 강유전체막은 0V의 전압에서 잔류분극을 가지므로 도 1에 도시된 바와 같이 일정루프를 갖는 히스테리시스 특성을 보인다.
상술한 강유전체막의 히스테리시스 특성을 이용하는 강유전체 기억소자는 웨이퍼 상에 실제의 강유전체 기억소자의 집적회로가 형성된 메인 칩을 테스트함으로써 양품(good die) 또는 불량품(bad die)으로 분류(sorting)된다. 여기서, 상기 메인 칩을 테스트하는 항목은 크게 입출력 보호회로의 동작상태를 측정하는 직류 테스트(DC test; direct current test) 및 주변회로와 모든 셀의 동작상태를 측정하는 교류 테스트(AC test; alternate current test)로 분류할 수 있다. 이때, 모든 셀의 동작상태를 측정하는 교류 테스트는 매우 중요한 테스트 항목이다. 이는, 상기 교류 테스트에 걸리는 시간이 매우 길며, 상기 교류 테스트의 결과에 따라 양품인지 불량품인지 최종적으로 판정할 수 있기 때문이다. 따라서, 테스트 시간을 단축하기 위해서는 상기 교류 테스트를 대신할 수 있는 간단한 테스트 방법이 요구된다.
본 발명의 목적은 상기 요구조건을 충족시키기 위하여 복수의 셀로 구성된 셀 테스트 패턴을 사용하여 셀 커패시터의 특성을 측정함으로써, 메인 칩의 메인 셀 동작상태를 미리 예측할 수 있는 강유전체 기억소자의 특성을 평가하는 방법을 제공하는 데 있다.
제1도는 강유전체막의 전형적인 히스테리시스 루프 곡선(hysteresis loop curve)이다.
제2도는 일반적인 강유전체 기억소자(ferroelectric memory device)의 단위 셀을 포함하는 회로도의 일 부분이다.
제3도는 본 발명에 따른 강유전체 메모리 셀 테스트 패턴(ferroelectric memory cell test pattern)의 등가회로도이다.
제4도는 제3도에 보여진 셀 테스트 패턴을 사용하여 강유전체 커패시터의 분극량을 측정하는 방법을 설명하기 위한 파형도들(waveforms)이다.
제5도는 본 발명에 따른 반도체 기억소자의 특성을 평가하는 방법을 설명하기 위한 플로우 차트(flow chart)이다.
상기 목적을 달성하기 위하여 본 발명은 복수의 메인 셀로 구성된 메모리 셀 어레이 영역과 복수의 기준 셀로 구성된 기준 셀 어레인 영역을 갖는 강유전체 기억소자의 특성을 평가하는 방법에 있어서, 복수의 강유전체 커패시터가 병렬로 연결된 셀 테스트 패턴을 사용하여 강유전체 커패시터의 분극 특성들을 측정하고, 상기 분극 특성들로부터 강유전체 기억소자에 사용되는 감지증폭기에 입력되는 데이터를 구하고, 상기 감지증폭기의 입력 데이터와 상기 감지증폭기의 감지한계를 서로 비교하여 강유전체 기억소자의 메인 셀의 특성을 예측하는 것을 특징으로 한다. 여기서, 상기 셀 테스트 패턴은 신뢰성 있는 통계적인 감지증폭기 입력 데이터를 산출할 수 있도록 하나의 반도체 웨이퍼 상에 가능한한 많이 형성하는 것이 바람직하다. 상기 다수의 셀 테스트 패턴은 메인 칩들 사이의 스크라이브 레인(scribe lane) 상에 형성하거나 메인 칩내의 소정영역에 형성할 수도 있다. 상기 셀 테스트 패턴을 구성하는 각각의 강유전체 커패시터는 상기 메인 셀의 강유전체 커패시터와 동일한 형태를 갖는 것이 바람직하다. 상기 분극 특성들은 셀 테스트 패턴을 구성하는 각각의 강유전체 커패시터의 스위칭 전하(switching charge), 논스위칭 전하(non-switching charge), 및 최대 잔류분극량(maximum remnant polarization; 2Pr)이다. 상기 스위칭 전하는 상기 강유전체 커패시터에 저장된 정보를 반전(reverse)시키는 펄스신호를 상기 셀 테스트 패턴에 인가한 상태에서 상기 강유전체 커패시터에 충전되는 전하량이고, 상기 논스위칭 전하는 상기 강유전체 커패시터에 저장된 정보를 그대로 유지시키는 펄스신호를 상기 셀 테스트 패턴에 인가한 상태에서 상기 강유전체 커패시터에 충전되는 전하량이고, 상기 최대 잔류분극량은 상기 강유전체 커패시터에 저장된 정보를 반전시키는 펄스신호를 상기 셀 테스트 패턴에 인가한 후에 상기 강유전체 커패시터에 잔류하는 분극량이다. 상기 감지증폭기의 입력 데이터는 상기 스위칭 전하로부터 상기 스위칭 전하 및 상기 논스위칭 전하의 평균값을 뺀 값이거나, 상기 최대 잔류분극량으로부터 최대 잔류분극량의 1/2을 뺀 값이다. 상기 스위칭 전하 및 논스위칭 전하는 강유전체 커패시터에 펄스신호가 인가되는 동안에 측정된다. 따라서, 상기 스위칭 전하 및 상기 논스위칭 전하로부터 산출되는 감지증폭기의 입력 데이터는 강유전체 기억소자의 메인 셀 및 기준 셀에 소정의 펄스신호가 인가되는 동안에 감지증폭기가 동작하도록 설계된 강유전체 기억소자의 특성을 평가하는 데 사용된다. 이에 반하여, 상기 최대 잔류분극량은 강유전체 커패시터에 인가된 펄스신호가 제거된 후에 측정된다. 따라서, 최대 잔류분극량으로부터 산출된 감지증폭기의 입력 데이터는 강유전체 기억소자의 메인 셀 및 기준 셀에 인가된 소정의 펄스신호가 제거된 후에 감지증폭기가 동작하도록 설계된 강유전체 기억소자의 특성을 평가하는 데 사용된다. 결과적으로, 상기 스위칭 전하 및 상기 최대 잔류분극량은 정보가 반전된 메인 셀의 비트라인에 유기되는 전하량, 즉 논리 "1" 또는 논리 "0"에 대한 전하량에 해당하고, 상기 스위칭 전하 및 상기 논스위칭 전하의 평균값 및 상기 최대 잔류분극량의 1/2은 기준 셀의 비트라인에 유기되는 전하량에 해당한다. 따라서, 상기 감지증폭기의 입력 데이터가 상기 감지증폭기의 감지한계보다 크거나 같으면, 메인 칩의 메인 셀이 정상적으로 동작할 확률이 있다고 판단할 수 있다. 그러나, 상기 감지증폭기의 입력 데이터가 상기 감지증폭기의 감지한계보다 작으면, 메인 칩의 메인 셀이 오동작할 확률이 매우 크다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명 및 종래기술에 모두 적용되는 일반적인 강유전체 기억소자의 단위 셀, 즉 하나의 메인 셀을 포함하는 회로도이다.
도 2를 참조하여 강유전체 기억소자의 메인 셀에 저장된 정보를 읽어내는 방법을 설명하기로 한다. 먼저, 강유전체 기억소자의 하나의 메인 셀은 하나의 억세스 트랜지스터(TA)와 하나의 강유전체 커패시터(Cf)로 구성된다. 상기 강유전체 커패시터(Cf)는 두 개의 전극을 가지며, 이들 두 개의 전극중 하나의 전극은 상기 억세스 트랜지스터의 소오스(또는 드레인)과 연결되어 스토리지 전극 역할을 하고, 상기 스토리지 전극과 대향하는 다른 하나의 전극은 플레이트 전극 역할을 한다. 상기 억세스 트랜지스터(TA)의 게이트 전극 및 드레인(또는 소오스)은 각각 워드라인(WL) 및 비트라인(BL)과 연결되고, 상기 플레이트 전극은 플레이트 라인(PL)과 연결된다. 상기 메인 셀의 비트라인(BL)은 감지증폭기(SA; sense amplifier)의 두 개의 입력단자중 하나의 입력단자와 연결되고, 상기 감지증폭기의 다른 하나의 입력단자는 기준 셀(RC; reference cell)의 비트라인(BLr)과 연결된다. 상기 감지증폭기(SA)는 메인 셀의 비트라인(BL)에 유기되는 전압 및 기준 셀의 비트라인(BLr)에 유기되는 전압의 차를 증폭시키고 상기 메인 셀에 저장된 정보를 출력시킨다. 이때, 상기 비트라인(BL) 및 상기 비트라인(BLr) 사이의 전압차(voltage difference)는 감지증폭기의 감지한계, 즉 감지 가능한 최소전압 이상이어야 한다. 상기 하나의 감지증폭기(SA)의 하나의 입력 단자는 복수개의 메인 셀이 공유하는 비트라인(BL)과 연결되고, 상기 감지증폭기(SA)의 다른 하나의 입력단자는 하나의 기준 셀의 비트라인(BLr)과 연결된다. 따라서, 상기 복수의 메인 셀이 공유하는 비트라인(BL)에는 상기 메인 셀의 강유전체 커패시터(Cf)에 비하여 무시할 수 없을 정도의 커패시턴스를 갖는 기생 커패시터, 즉 비트라인 커패시터(Cbl)가 존재한다.
도 3은 본 발명에 따른 셀 테스트 패턴의 등가회로도이다.
도 3을 참조하면, 본 발명의 셀 테스트 패턴은 서로 병렬로 연결된 n개의 강유전체 커패시터(Cf1, ... , Cfn)로 구성된다. 그리고, 상기 n개의 강유전체 커패시터의 플레이트 전극들 및 스토리지 전극들은 각각 플레이트 라인(PL) 및 비트라인(BL)과 연결된다. 여기서, 상기 각각의 스토리지 전극 및 상기 비트라인(BL) 사이에 실제의 메인 셀에 사용되는 억세스 트랜지스터(도 2의 TA)를 개재시키어 실제의 메인 셀과 동일한 형태로 셀 테스트 패턴을 형성할 수도 있다. 그러나, 테스트의 복잡성을 피하기 위하여 상기 억세스 트랜지스터들은 도 3에 도시된 바와 같이 형성하지 않을 수도 있다. 그리고, 상기 비트라인(BL)과 접지단자 사이에 도 2에서 설명한 비트라인 커패시터(Cbl)의 n배에 해당하는 커패시터(Cbln)를 개재시킨다. 상기 커패시터(Cbln)는 셀 테스트 패턴 내에 형성하거나, 테스트 장비 내에 상기 커패시터(Cbln)와 동일한 커패시턴스를 갖는 선형 커패시터(linear capacitor)를 설치하여 대체시킬 수도 있다.
도 4는 상기 도 3의 셀 테스트 패턴을 사용하여 강유전체 커패시터의 분극특성들을 측정하는 방법을 설명하기 위한 파형도들이다. 여기서, 입력전압(Vin)의 파형도 및 출력전압(Vout)의 파형도에 있어서, 가로축들은 시간을 나타내고, 세로축들은 전압을 나타낸다.
도 3 및 도 4를 참조하면, 상기 플레이트 라인(PL)에 입력전압(Vin)을 인가하고, 상기 비트라인(BL)에 유기되는 출력전압(Vout)을 측정한다. 상기 입력전압(Vin)은 소정의 시간동안에 양의 최대 동작전압(+Vm) 또는 음(-)의 최대 동작전압(-Vm)을 갖는 펄스신호이다. 상기 펄스신호의 크기인 최대 동작전압(Vm)은 메인 칩의 메인 셀에 저장된 정보를 읽을 때 메인 셀의 플레이트 라인에 인가되는 전압과 일치하도록 조절한다. 본 발명에 따른 셀 테스트 패턴을 사용하여 분극 특성들을 측정하는 방법을 자세히 살펴보기로 한다.
먼저, 셀 테스트 패턴의 플레이트 라인(PL)에 양의 펄스신호 및 음의 펄스신호를 순차적으로 가하여 각각의 강유전체 커패시터(Cf1, ... , 또는 Cfn)가 음의 잔류분극(-Pr)을 갖도록 초기화시킨다(Si). 이와 같이 n개의 강유전체 커패시터를 초기화시키면, 플레이트 라인(PL)과 연결된 플레이트 전극에 음의 전하가 유기되고, 비트라인(BL)에 연결된 스토리지 전극에 양의 전하가 유기된다.
다음에, 상기 플레이트 라인(PL)에 양의 펄스신호를 인가한 상태에서 상기 비트라인(BL)의 전압을 측정한다. 이때, 상기 각각의 플레이트 전극은 음의 전하로부터 양의 전하로 대전되므로 상기 비트라인(BL) 전압은 각각의 강유전체 커패시터의 스위칭 전하(Qsw)에 기인하는 전압 즉, 스위칭 전압(Vsw)이다. 다시 말해서, 하나의 메인 셀의 정보가 반전되어 논리 "1"에 해당하는 정보가 읽혀질 때 비트라인에 유기되는 전압이다. 이어서, 상기 플레이트 라인(PL)에 0V의 전압을 인가한 상태에서 비트라인(BL)의 전압을 측정한다. 이때, 각각의 강유전체 커패시터의 플레이트 전극에는 도 1에서 설명한 양의 잔류분극(+Pr)이 존재한다. 따라서, 상기 비트라인에 유기되는 전압은 각각의 강유전체 커패시터의 최대 잔류분극량(2Pr)에 기인하는 전압, 즉 최대잔류분극 전압(V2Pr)이다. 상기 최대잔류분극 전압(V2Pr) 역시 상기 스위칭 전압(Vsw)과 마찬가지로 하나의 메인 셀의 정보가 반전되어 논리 "1"에 해당하는 정보가 읽혀질 때 비트라인에 유기되는 전압이다. 그러나, 상기 스위칭 전압(Vsw)은 플레이트 라인에 양의 펄스신호가 가해지는 동안에 측정되는 비트라인 전압이고, 상기 최대잔류분극 전압(V2Pr)은 상기 플레이트 라인에 인가된 양의 펄스신호가 끝난 후에 측정되는 비트라인 전압이다. 다시 말해서, 상기 스위칭 전압(Vsw)은 읽기 모드(read mode)에서 플레이트 라인에 펄스신호가 가해지는 동안에 감지증폭기가 동작하도록 설계된 강유전체 기억소자의 비트라인에 유기되는 전압이고, 상기 최대잔류분극 전압(V2Pr)은 읽기 모드시 플레이트 라인에 펄스신호가 가해진 다음에 0V로 다운(down)된 상태에서 감지증폭기가 동작하도록 설계된 강유전체 기억소자의 비트라인에 유기되는 전압이다.
계속해서, 상기 플레이트 라인(PL)에 다시 양의 펄스신호를 인가한 상태에서 상기 비트라인(BL)의 전압을 측정한다. 이때, 상기 강유전체 커패시터의 정보는 반전되지 않는다. 따라서, 상기 비트라인에 유기되는 전압은 논스위칭 전하(Qnsw; 도 1의 양의 최대분극(+Pm) 및 양의 잔류분극(+Pr)의 차에 해당하는 전하량)에 기인하는 전압, 즉 논스위칭 전압(Vnsw)이다.
상기한 분극특성들(스위칭 전압, 논스위칭 전압 및 최대잔류분극 전압)은 비트라인 커패시터(Cbln)의 커패시턴스를 이용하여 스위칭 전하(Qsw), 논스위칭 전하(Qnsw), 및 최대잔류분극량(2Pr)으로 환산되어진다. 여기서, 상기 셀 테스트 패턴은 적분기(integrator)를 사용하여 측정될 수도 있다. 이때, 분극 특성들로서 스위칭 전하(Qsw), 논스위칭 전하(Qnsw), 및 최대 잔류분극량(2Pr)이 직접 얻어진다.
상기한 분극특성들은 하나의 반도체 웨이퍼 상에 형성된 복수의 셀 테스트 패턴에 대하여 반복적으로 측정된다. 따라서, 하나의 반도체 웨이퍼에 대하여 분극특성들을 측정하면, 분극특성들의 개수는 측정된 셀 테스트 패턴의 개수와 동일하다. 예를 들면, m개의 셀 테스트 패턴에 대하여 분극특성들을 측정한 경우에 m개의 스위칭 전압(Vsw), m개의 논스위칭 전압(Vnsw), 및 m개의 최대잔류분극 전압(V2pr)이 얻어진다. 한편, 상기한 바와 같이 적분기를 사용하여 셀 테스트 패턴을 측정하는 경우에는 m개의 스위칭 전하(Qsw), m개의 논스위칭 전하(Qnsw), 및 m개의 최대잔류분극량(2Pr)이 측정된다. 하나의 반도체 웨이퍼 상에 형성되는 셀 테스트 패턴의 개수는 적어도 2개 이상이어야 한다. 바람직하게는, 하나의 반도체 웨이퍼 상에 형성되는 셀 테스트 패턴의 개수는 신뢰성 있는 통계적인 분극특성을 얻기 위하여 적어도 5개 이상이어야 한다.
상기한 바와 같이 셀 테스트 패턴으로부터 측정된 분극 특성들을 이용하여 메인 칩에 사용되는 감지증폭기의 감지여유도를 예측하는 방법을 설명하기로 한다.
먼저, 메인 셀의 플레이트 전극에 가해지는 펄스신호가 온(on)된 상태에서 메인 셀에 저장된 정보가 읽혀지는 경우에 있어서, 감지증폭기의 입력 데이터(input data of sense amplifier; DON)는 수학식 1과 같다.
DON≡Qsw(mean-x×σsw)-(Qsw(mean-x×σsw)+Qnsw(mean+x×σnsw))÷2
여기서, Qsw(mean-x×σsw)는 상기 m개의 스위칭 전하(Qsw)에 대한 평균값으로부터 이들의 표준편차(standard deviation;σsw)의 x배에 해당하는 값을 뺀 값이고, Qnsw(mean+x×σ)는 상기 m개의 논스위칭 전하(Qnsw)에 대한 평균값으로부터 이들의 표준편차(σnsw)의 x배에 해당하는 값을 더한 값이다.
상기 수학식 1에서 스위칭 전하 및 논스위칭 전하의 표준편차를 적용하는 이유는 최악의 경우(worst case)에 해당하는 감지증폭기의 입력 데이터를 구하기 위함이다. 따라서, 상기 x는 실제의 메인 칩을 측정한 결과와 본 발명에 따른 셀 테스트 패턴을 측정한 결과가 서로 가장 근접한 상관관계(correlation)를 갖는 값으로 설정하는 것이 바람직하다. 메인 칩을 측정한 결과는 오동작 비트 수(number of failed bit)에 대한 데이터일 수 있고, 셀 테스트 패턴을 측정한 결과는 감지증폭기의 감지여유도(sensing margin)이다. 상기 감지여유도는 감지증폭기의 입력 데이터(DON) 및 감지증폭기의 감지한계(sensimg limit) 사이의 차이를 의미한다. 감지증폭기의 감지한계는 메인 칩에 실제로 사용되는 감지증폭기의 감지능력을 의미하는 것으로, 최소 감지전하(Qsm)이다. 상기 최소 감지전하(Qsm)는 감지증폭기의 시뮬레이션 결과로부터 얻을 수 있는 최소 감지전압(Vsm)과 도 3에 도시된 비트라인 커패시터(Cbln)을 곱한 값이다. 따라서, 상기 감지증폭기의 입력 데이터(DON)가 상기 감지증폭기의 감지한계보다 크거나 같은 셀 테스트 패턴을 갖는 반도체 웨이퍼 상에 형성된 메인 칩들은 양품으로 분류될 가능성이 높다.
다음에, 메인 셀의 플레이트 라인에 가해지는 펄스신호가 오프(off)된 후에 메인 셀에 저장된 정보가 읽혀지는 경우에 있어서, 감지증폭기의 입력 데이터(input data of sense amplifier; DOFF)는 수학식 2와 같다.
DOFF≡2Pr(mean-x×σ2Pr)-Pr(mean+x×σPr)
여기서, 2Pr(mean-x×σ2Pr)는 상기 m개의 최대 잔류분극량(2Pr)에 대한 평균값으로부터 이들의 표준편차(standard deviation;σ2Pr)의 x배에 해당하는 값을 뺀 값이고, Pr(mean+x×σPr)는 상기 m개의 최대 잔류분극량(2Pr)의 1/2에 대한 평균값에 이들의 표준편차(σPr)의 x배에 해당하는 값을 더한 값이다. 즉, 2Pr(mean-x×σ2Pr)는 논리 "1"에 대한 정보가 읽혀지는 메인 셀의 비트라인에 유기되는 최소 전하를 의미하고, Pr(mean+x×σPr)는 기준 셀의 비트라인에 유기되는 최대 전하를 의미한다. 따라서, 상기 수학식 2는 수학식 1과 마찬가지로 최악의 경우(worst case)에 해당하는 감지증폭기의 입력 데이터이다. 그러나, 상기 수학식 2는 상기 수학식 1에 비하여 단지 강유전체 커패시터의 최대 잔류분극량(2Pr)으로부터 감지증폭기의 입력 데이터(DOFF)를 산출한다는 점이 다르다.
상기 수학식 2에 의해 산출되는 감지증폭기의 입력 데이터(DOFF) 역시 상술한 감지증폭기의 감지한계, 즉 감지증폭기의 최소 감지전하(Qsm)와 비교됨으로써, 메인 칩이 양품으로 분류될 가능성을 판단할 수 있다.
도 5는 본 발명에 따른 강유전체 기억소자의 특성 평가방법을 설명하기 위한 플로우 차트이다.
도 5를 참조하면, 하나의 반도체 웨이퍼 상에 형성된 강유전체 기억소자들, 즉 메인 칩(main chip)들에 대하여 직류 특성 테스트(DC characteristics test)를 실시한다(1). 여기서, 직류 특성 테스트라함은 메인 칩의 입출력 보호회로(input/output protection circuit)의 기능을 측정하는 것을 말한다. 그리고, 상기 메인 칩의 직류 특성 테스트를 완료한 후에 본 발명에 따른 셀 테스트 패턴(도 3 참조)의 특성, 즉 강유전체 커패시터의 분극 특성을 측정한다(3). 셀 테스트 패턴의 분극특성은 도 3 및 도 4에서 설명한 강유전체 커패시터의 스위칭 전하(Qsw), 논스위칭 전하(Qnsw), 및 최대잔류분극량(2Pr) 등을 들 수 있다. 여기서, 하나의 반도체 웨이퍼 상에 형성된 복수의 셀 테스트 패턴들 중 원하는 셀 테스트 패턴, 즉 m개의 셀 테스트 패턴에 대하여 강유전체 커패시터의 분극특성을 반복적으로 측정한다. 상기 m개의 셀 테스트 패턴에 대하여 측정된 강유전체 커패시터의 분극특성들은 상술한 바와 같이 통계적으로 처리되어 감지증폭기의 입력 데이터(DON및/또는 DOFF)가 산출된다. 상기 감지증폭기의 입력 데이터(DON및/또는 DOFF)는 감지증폭기의 감지한계와 비교된다(5). 상기 감지증폭기의 입력 데이터가 감지증폭기의 감지한계보다 크거나 같으면 메인 칩의 교류 특성 테스트를 실시하고(7), 상기 감지증폭기의 입력 데이터가 감지증폭기의 감지한계보다 작으면 메인 칩의 특성 테스트를 종료한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 본 발명은 강유전체 기억소자에 한정되지 않고 DRAM과 같은 반도체 기억소자에도 적용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 하나의 반도체 웨이퍼 상에 형성되는 강유전체 기억소자의 메인 칩 특성을 셀 테스트 패턴을 사용하여 평가할 수 있다. 따라서, 메인 칩의 메인 셀에 대한 동작특성을 셀 테스트 패턴을 사용하여 예측할 수 있으므로 메인 칩의 교류 특성 테스트의 진행 여부를 미리 판단할 수 있다. 결과적으로, 셀 테스트 패턴의 측정결과가 원하는 수준보다 나쁠 경우에 시간이 오래 걸리는 교류특성 테스트를 생략할 수 있으므로 테스트 시간을 감소시킬 수 있다. 또한, 강유전체 기억소자의 제조공정 도중에 확인하기 어려운 사고, 예컨대 비정상적인 세정공정 등이 진행된 경우에 셀 테스트 패턴이 완성되는 단계에서 메인 셀 특성을 사전에 예측할 수 있다. 따라서, 나머지 공정을 진행하여야 하는지에 대한 결정을 신속히 할 수 있다. 또한, 각각의 웨이퍼에 대하여 셀 테스트 패턴 측정결과를 웨이퍼 내의 위치별로 평가하여 공정의 균일성을 분석할 수 있다.

Claims (7)

  1. 하나의 강유전체 셀 커패시터 및 하나의 억세스 트랜지스터로 구성된 메인 셀이 매트릭스 형태로 배열된 셀 어레이 영역과, 복수의 기준 셀로 구성되는 기준 셀 어레이 영역과, 상기 메인 셀의 비트라인에 유기되는 전압 및 상기 기준 셀의 비트라인에 유기되는 전압을 입력으로 하여 상기 메인 셀에 저장된 정보를 출력시키는 감지증폭기를 갖는 강유전체 기억소자의 특성을 평가하는 방법에 있어서,
    복수의 강유전체 커패시터가 병렬로 연결되고, 상기 각각의 강유전체 커패시터는 상기 하나의 강유전체 셀 커패시터와 동일한 형태를 갖는 셀 테스트 패턴을 하나의 반도체 웨이퍼 상에 복수개 형성하는 단계;
    상기 각각의 셀 테스트 패턴에 대하여 강유전체 커패시터의 분극 특성들을 측정하는 단계;
    상기 복수개의 분극 특성들로부터 상기 감지증폭기의 입력 데이터를 산출하는 단계; 및
    상기 감지증폭기의 입력 데이터와 상기 감지증폭기의 감지한계를 비교하는 단계를 포함하는 것을 특징으로 하는 강유전체 기억소자의 특성 평가방법.
  2. 제1항에 있어서, 상기 감지증폭기의 입력 데이터와 상기 감지증폭기의 감지한계를 비교하는 단계 이후에,
    상기 감지증폭기의 입력 데이터가 상기 감지증폭기의 감지한계보다 크거나 같으면 상기 강유전체 기억소자의 교류 특성을 테스트하고, 상기 감지증폭기의 입력 데이터가 상기 감지증폭기의 감지한계보다 작으면 상기 강유전체 기억소자의 특성 테스트를 종료하는 것을 특징으로 하는 강유전체 기억소자의 특성 평가방법.
  3. 제1항에 있어서, 상기 각각의 셀 테스트 패턴으로부터 측정되는 분극 특성들은 상기 강유전체 커패시터의 스위칭 전하, 논스위칭 전하 및 최대 잔류분극량인 것을 특징으로 하는 강유전체 기억소자의 특성 평가방법.
  4. 제3항에 있어서, 상기 스위칭 전하, 상기 논스위칭 전하 및 상기 최대 잔류분극량은 각각 상기 강유전체 커패시터에 저장된 정보를 반전시키는 펄스신호를 상기 셀 테스트 패턴에 인가한 상태에서 상기 강유전체 커패시터에 충전되는 전하량, 상기 강유전체 커패시터에 저장된 정보를 그대로 유지시키는 펄스신호를 상기 셀 테스트 패턴에 인가한 상태에서 상기 강유전체 커패시터에 충전되는 전하량, 및 상기 강유전체 커패시터에 저장된 정보를 반전시키는 펄스신호를 상기 셀 테스트 패턴에 인가한 후에 상기 강유전체 커패시터에 잔류하는 분극량인 것을 특징으로 하는 강유전체 기억소자의 평가방법.
  5. 제4항에 있어서, 상기 감지증폭기의 입력 데이터는 상기 스위칭 전하로부터 상기 스위칭 전하 및 상기 논스위칭 전하의 평균값을 뺀 값인 것을 특징으로 하는 강유전체 기억소자의 특성 평가방법.
  6. 제4항에 있어서, 상기 감지증폭기의 입력 데이터는 상기 최대 잔류분극량으로부터 상기 최대 잔류분극량의 1/2을 뺀 값인 것을 특징으로 하는 강유전체 기억소자의 특성 평가방법.
  7. 제1항에 있어서, 상기 감지증폭기의 감지한계는 상기 감지증폭기가 감지할 수 있는 최소 전하량인 것을 특징으로 하는 강유전체 기억소자의 특성 평가방법.
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