JP3317447B2 - 回路ダイ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関するも
のであって、更に詳細にはチップダイ用の強誘電コンデ
ンサテスト構成体及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体ウエハ上の集積回路の製造は公知
であるが複雑なプロセスである。例えばシリコンなどの
ような半導体ウエハは、多数の処理ステップを経て、所
定の電気的特性を有する能動的及び受動的回路要素を形
成する。集積回路構成要素の電気的特性は、少なから
ず、例えば処理時間、化学的組成、温度、圧力などのよ
うなパラメータの関数であって、それらのパラメータの
全ては、故意に変化させて、異なった電気的動作特性を
得ることが可能である。一方、処理変数は、ウエハ処理
の期間中に不本意に変化する場合があり、その場合にし
ばしば不所望の態様で電気的回路パラメータが変化され
る場合がある。

【０００３】処理変数の関数として半導体ウエハ上の異
なった位置において電気的回路特性の変化を確保するた
めに、ウエハ上の異なった位置にテストセル又はテスト
構成体を形成する技術が知られている。典型的に、ウエ
ハを処理して、各々が「ダイ」と呼ばれる多数の同一の
回路を製造する。更に、一つ又はそれ以上のダイの位置
を、テストセルで置換させて、処理を完了した後に、そ
のテストセルをテストして電気的特性における相違を決
定することが可能である。ウエハの表面に亘っての電気
的特性における相違を注意することにより、どの様な処
理変動が発生したかを決定して修正対策をとることが可
能である。

【０００４】ウエハ処理を完了した後で、且つウエハを
個々のダイに分離する前に、そのウエハは、通常、種々
のダイの位置においてサンプルテストを行ない、多数の
回路が動作可能なものであるか否かの統計的確率を決定
する。次いで、このウエハを個々のダイに切断し、それ
らのダイを、リードフレームへ接続し且つ封止してパッ
ケージ化したデバイス（装置）を形成する。パッケージ
したレベルにおいて、各装置は、完全にテストされてお
り、その電気的動作が所定の明細に適うものであること
が確保されている。従来、テストセルをテストした結果
を使用して、種々の処理変動に関しての正確な制御を維
持していた。回路ダイの実際のテストは、通常、合否判
定を基に行なわれている。この様なテスト回路及び手順
においては、不可能でないにしても、回路の長期的な信
頼性を決定するためのテストを行なうことは困難であ
る。

【０００５】例えばコンデンサなどのような強誘電構成
要素の分野においては、従来の集積回路アナログ及びデ
ジタル回路において通常対応するものを有することのな
い電気的パラメータが存在している。例えば、強誘電物
質は、疲労パラメータ及びエージング（経年変化）パラ
メータを有しており、それらはこの様な構成要素の有用
な寿命を制限する。通常強誘電タイプのコンデンサを製
造する場合に使用される強誘電物質は、容量及びヒステ
リシス特性を示す。強誘電コンデンサは、それを横断し
て一方向に電界を印加することにより分極させることが
可能であり、且つ反対方向の電界を印加することにより
異なった状態で分極させることが可能である。分極状態
変化の数がコンデンサの寿命に亘って増加するので、そ
の残留分極は劣化する傾向となる。このことは、強誘電
コンデンサの「疲労」と呼ばれる。更に、強誘電コンデ
ンサは長期間に亘って非揮発性態様で分極した状態を格
納することが可能であるが、この残留分極は、時間と共
に減少する傾向があり、従って「エージング（経年変
化）」による影響を受ける。

【０００６】

【発明が解決しようとする課題】上述した如く、強誘電
型の構成要素にとって独特の特性を確保するために、こ
の様な強誘電構成要素と共に使用するテスト構成体に対
する必要性が存在していることを理解することが可能で
ある。更に、パッケージ化した装置レベルのみならず、
ウエハレベル及びダイレベルにおいてパラメータを決定
することが可能な強誘電テスト構成体に対する要望も存
在している。

【０００７】

【課題を解決するための手段】本発明によれば、テスト
構成体及びそれに対応する方法は、実質的に、従来技術
と関連する欠点を減少するか又は除去している。本発明
によれば、ウエハ内に製造される各回路ダイは、一つ又
はそれ以上の強誘電テスト構成体を有している。この様
なテスト構成体の技術的な利点は、各ダイのテスト構成
体に関してテストを行なうことにより、ウエハ全体に関
しての処理変動を正確に決定することが可能であるとい
うことである。更に、何れかの回路ダイを、ダイが装置
レベルにパッケージ化される場合のみならず、ダイレベ
ルにおいてテストすることが可能である。

【０００８】本発明によれば、テスト構成体は、少なく
とも１個の強誘電コンデンサを有しており、該コンデン
サは、他のダイ回路の強誘電構成要素と同一の処理ステ
ップによって製造される。この強誘電テスト構成体は、
コンデンサパラメータのアナログテストを実施するため
に回路ダイのボンドパッドを介して電気的にアクセスす
ることが可能であり、従って、そのテストから、該ダイ
の他の機能回路を形成している他の強誘電構成要素の種
々のパラメータを推測することが可能である。本発明の
１実施形態においては、テスト強誘電コンデンサが接地
乃至はダイの共通ボンドパッドと、付加的なテストボン
ドパッドとの間に接続されている。種々のアナログテス
トは、該コンデンサに関して直接的に実施することが可
能であり、例えば疲労及び経年変化などのようなパラメ
ータを決定することが可能である。

【０００９】本発明の別の実施形態においては、テスト
強誘電コンデンサがダイ上に形成され且つテストトラン
ジスタを介してアクセスされる。このテストトランジス
タ及び強誘電コンデンサは、共通ボンドパッドとテスト
ボンドパッドとの間に接続されており、且つ他のダイ回
路によって共通的に使用される別のボンドパッドへ接続
されている。本発明の更に別の実施形態においては、テ
スト強誘電コンデンサが、それによって他のダイ回路が
アクセスされるダイボンドパッドを介してアクセスされ
るが、他のダイ回路を駆動する場合に通常使用されるこ
とのない特定のデジタルコード乃至は組合わせを使用し
て行なわれる。本発明の主要な技術的利点は、強誘電テ
スト構成体が任意のレベルにおいてアクセスすることが
可能であり、そのテスト構成体に関してアナログテスト
を行なうことが可能であり、且つ回路ダイ上の全ての強
誘電構成要素の疲労及び経年変化特性を決定することが
可能であるという点である。

【００１０】

【実施例】図１は、基本的な逐次的製造ステップを示し
ており、集積回路チップがウエハレベルからデバイスレ
ベルへ進行する状態を示している。本発明の原理及び概
念は、ウエハレベル１０、ダイレベル１２、又はパッケ
ージ化装置レベル１４において使用することが可能であ
る。ウエハレベル１０に関しては、複数個の回路ダイ１
８が製造されるベース乃至は基板を形成する半導体ウエ
ハ１６が示されている。ダイ上に回路を製造する処理ス
テップは、半導体集積回路にとって従来の技術である。
６インチのシリコンウエハ１６は、通常、数百個の回路
ダイ１８を製造するために使用される。一般的に、ウエ
ハ上の各回路ダイ１８は、同一の回路構成であるが、該
回路の特性は、ウエハ１６上の特定のダイ位置に依存し
て、幾分異なる場合がある。上述した如く、種々の回路
ダイ１８の電気的パラメータにおける変動は、変動する
場合があり、しばしば著しく変動する場合がある。なぜ
ならば、ウエハの全ての区域が、例えば温度、圧力など
のような正確に同一の処理パラメータに露呈されるとは
限らないからである。

【００１１】本発明の重要な特徴によれば、テスト構成
体がウエハ１６の各ダイ１８において製造される。この
テスト構成体をテストし且つその電気的パラメータに関
するデータを収集することによって、ウエハ表面全体に
亘っての統計的に有効なデータを有する大きなデータベ
ースを得ることが可能である。従って、処理上の異常及
び差異を検知することが可能であり、且つ処理パラメー
タ又は装置自身を変更して、回路性能を最適化させ且つ
各ダイ１８において製造される回路の電気的特性を一様
なものとさせることが可能である。各ウエハ１６は、各
ダイ上のテスト構成体の全ての包括的なテストを必要と
するものではない場合があり、ウエハのサンプリング
が、ウエハの全てのバッチの有効なデータを表わすデー
タベースを形成することとなる場合がある。

【００１２】本発明は、異なった寸法のウエハ１６内に
組込むことが可能である。６インチの半導体ウエハは、
数百個及び数千個の回路ダイ１８をその上に製造するた
めに市販されている。ウエハ１６上に製造することが可
能な回路ダイ１８の数は、そのダイの面積に依存する。
例えば、１０８ミル×１３２ミルの回路ダイ１８は、ア
クセス回路と共に、４Ｋのスタティックラッチメモリ要
素を製造するのに十分なシリコン面積を与えている。こ
の様な回路ダイを約１５００乃至１６００個６インチの
シリコンウエハ内に製造することが可能である。６４
Ｋ，１Ｍなどのようなメモリアレイに対するダイ寸法は
より大きなものとなる場合があり、従ってこの様なダイ
をウエハ上に形成することが可能な数はより少なくな
る。

【００１３】図１に示したダイ１８は、半導体メモリ回
路の一例であり、スプリットビットライン及び対応する
メモリアレイ２０ａ及び２０ｂを有している。アレイ２
０ａ及び２０ｂ内の選択したセルから読取り及び書込み
を行なうためにその周りにアクセス回路が形成されてい
る。この例においては、メモリアレイ２０ａ及び２０ｂ
及びアクセス回路は、ダイ１８の機能回路を構成してい
る。前述した如く、回路ダイ１８に対しての電気的接続
を与えるためにかなりの面積が必要とされる。特に示し
てあるものは、例えば２２などのようなメタライズした
ボンドパッドの数であり、それに対して、他の導体が外
部的にボンディングされて、ボンドパッド２２を、例え
ば回路ダイ１８に対するパッケージの一部を構成するリ
ードフレーム２４などのような他の回路へ接続させる。
図１に関して更に理解される如く、リードフレーム２４
は、スパイダ（蜘蛛）形状をしており、且つ多数の導体
を有しており、それらの導体はパッケージ化した装置１
４のそれぞれの端子２６で終端している。パッケージ化
装置１４の端子２６は、全体的なシステム機能を与える
ために多数のこの様なパッケージ化装置を電気的に相互
接続させるためにソケット内に機械的に挿入させるか、
又は半田付けすることが可能である。リードフレーム２
４は、通常、回路ダイ１８と共に、プラスチック又はセ
ラミックの絶縁体２８で封止され、それに対して環境及
び機械的な保護を与えている。前述した如く、ダイ１８
のボンドパッドは、対応するワイヤ導体３０によってリ
ードフレーム２４へ接続されている。

【００１４】各回路ダイ１８のポンドパッド２２は、ダ
イ１８の表面上に金属導体を付着形成し、且つそれを所
定のパターンにエッチングして所望の形状及びルーチン
グ（経路決定）を画定することによって製造される。従
って、ボンドパッド２２は、種々の半導体要素へ接続さ
れ、それらに対して又はそれらからの電気信号を担持す
る。理解される如く、ボンドパッド２２は、半導体回路
要素自身と比較して、かなりのダイ面積を必要とする。
従って、ダイ１８の回路への電気的アクセスを与えるた
めに必要とされるもの以外のボンドパッドを設けないこ
とが一般的である。

【００１５】ダイ面積の単位面積当りの回路密度を増加
させその際に与えられた寸法のウエハ１６上により多く
の数の回路ダイ１８を製造することを可能とする努力が
常になされている。従って、回路の動作にとって必ずし
も必要ではないボンドパッド２２を設けることは、回路
の寸法における妥協を表わしており、従ってウエハ１６
上に製造することが可能なこの様なダイの数における妥
協を表わしている。ダイ１８上にテスト構成体を製造す
ることは幾らかのシリコン面積を必要とするが、その面
積は、ボンドパッド２２を形成するために必要とされる
ものよりも著しく小さいものである。何れの場合におい
ても、テスト構成体は、好適には、導体のルーチングが
便利であるダイ面積上に製造され、従ってマスク設計を
容易とさせている。

【００１６】本発明の別の重要な特徴によれば、本発明
のテスト構成体は、付加的なボンドパッドの要求を最小
とするようにダイ１８上に形成されている。ダイ１８の
面積３２は、ボンドパッド３４及び３６と関連するテス
ト構成体の位置を示している。図２は、テスト構成体を
より詳細に示している。本実施例に基づくテスト構成体
は、一対のボンドパッド３４及び３６の間に接続されて
いる強誘電コンデンサ３８を有している。好適には、テ
スト構成体３８は、ダイ１８上の他の機能回路に関して
も使用されるポンドパッドへ接続されている。その目的
のために、強誘電テスト構成体３８が、ダイ１８上の種
々の回路要素への共通、即ち接地接続を与えている接地
即ちＶ_ＳＳボンドパッドへ接続されている。Ｖ_ＳＳボン
ドパッドは強誘電コンデンサテスト構成体３８への接続
のための一つの可能性として示しているが、Ｖ_ＣＣ又は
その他のパワーを担持するボンドパッドを使用すること
も可能である。強誘電コンデンサテスト構成体３８の他
方の端子は、テスト目的のために専用であるテストパッ
ド３６へ接続されている。テストボンドパッド３６及び
それと関連する導体は、ダイ１８上の機能回路の回路構
成要素を相互接続するために使用される従来のメタリゼ
ーションプロセス期間中に形成することが可能である。

【００１７】好適には、強誘電コンデンサテスト構成体
３８は、非揮発性メモリアレイ２０ａ及び２０ｂを形成
する場合に使用される強誘電コンデンサと同一の処理ス
テップによって製造される。強誘電構成要素を形成する
場合に使用される特定の製造技術は、米国特許第４，７
５９，８２３号により詳細に記載されている。更に、非
揮発性強誘電コンデンサセルの製造は従来公知である。

【００１８】図３は、ボンドパッド３４及び３６の間に
接続されている本発明の強誘電コンデンサテスト構成体
３８の概略断面図である。強誘電コンデンサ３８は、ダ
イ１８の他の機能回路が形成される基板物質上に製造さ
れている。シリコン基板４０は、強誘電コンデンサ３８
を製造することが可能なベースの一例として示されてい
る。強誘電コンデンサテスト構成体３８の製造は、従来
のシリコン処理装置及び技術を使用して実施することが
可能である。二酸化シリコン層４２が、シリコン基板４
０の表面上に形成されている。この様な層４２は、コン
デンサ３８を基板４０から電気的に分離している。二酸
化シリコン４２の厚さは臨界的なものではないが、適宜
の電圧が印加された場合に、強誘電コンデンサ３８をシ
リコン基板４０から分離するのに十分なものである。好
適には、二酸化シリコン４２は、強誘電コンデンサと基
板との間に十分な電圧ブレークダウン特性を与えるのに
十分な厚さのものである。二酸化シリコン層４２の表面
上に付着形成され且つパターン形成されており、強誘電
コンデンサ３８の下部プレート４４を画定する導電性物
質が設けられている。コンデンサ３８の下部プレート４
４としてプラチナが好適である。しかしながら、適宜の
効果性を持ってその他の導電性物質及び金属を使用する
ことが可能である。

【００１９】次いで、強誘電絶縁層４６を、下部導体プ
レート４４上に付着形成し且つパターン形成する。強誘
電コンデンサと共に使用する場合には、ＰＬＺＴタイプ
の強誘電物質が理想的である。好適には、強誘電層４６
を約５００オングストローム乃至０．４ミクロンの範囲
内の深さへウエハ１６上に付着形成させるか又はスピニ
ングによって形成する。強誘電層４６は、パターン形成
して、所望の容量を得るのに十分な面積を形成する。テ
ストコンデンサ構成体３８は、メモリアレイ２０ａ及び
２０ｂを画定する強誘電コンデンサよりも大きな容量を
有するように形成される。より大きな強誘電コンデンサ
テスト構成体３８を形成することにより、電気的特性及
びパラメータを確かめるためのそのテストは、簡単化さ
れ、且つ不所望の寄生容量によって実質的に影響を受け
ることはない。重要なことであるが、このコンデンサテ
スト構成体３８は、アレイ２０のセル強誘電容量とビッ
トライン容量との比と実質的に等しい比を発生させる回
路浮遊容量、即ち外部的に接続されているテスト容量に
関して容量を示すように形成される。強誘電コンデンサ
セルの適切な読取り及び書込み動作のためには、それぞ
れのビットラインが幾らかの最小の容量を示すことが必
要であることが知られている。

【００２０】ＰＬＺＴタイプの強誘電物質を使用し、且
つこの強誘電絶縁物質を約０．４ミクロンの厚さで形成
することによって、５Ｖの電圧で動作する約５ミクロン
×５ミクロンのコンデンサ面積が、約０．３及び１．２
ｐＦの間の容量を発生する。強誘電コンデンサを製造す
るためのその他の処理技術は単位面積当り異なった容量
を与える。従って、コンデンサテスト構成体３８の寸法
は、以下の式を満足するような容量を画定すべく調節す
ることが可能である。

【００２１】Ｃ_ＴＳ／Ｃ_{ＳＴＲＡＹ}＝Ｃ_ＣＥＬＬ／Ｃ
_ＢＬ 尚、Ｃ_ＴＳ＝テスト構成体の容量、Ｃ_{ＳＴＲＡＹ}＝テス
ト容量又は浮遊テストリード容量又は外部テスト容量、
Ｃ_ＣＥＬＬ＝アレイ内のセルの強誘電容量、Ｃ_ＢＬ＝セ
ルアレイのビットラインに関連する容量。

【００２２】典型的な非揮発性メモリセルにおいては、
強誘電セル容量は約０．６ｐＦであり、一方ビットライ
ン容量は約１．２ｐＦである。従って、その比は約０．
５である。理解すべきことであるが、実際には、テスト
構成体３８の容量及びテストコンデンサ又はそれと関連
する寄生容量の場合にそうであるように、これらのメモ
リ容量は直列的である。しかしながら、強誘電コンデン
サテスト構成体３８は、テストコンデンサ又は浮遊容量
に関するその容量の比が実質的に上述した比と等しいよ
うに形成すべきである。実質的に等しい比を維持するこ
とにより、テスト構成体３８に関して行なわれるテスト
の結果は、強誘電アレイ２０ａ及び２０ｂのセルコンデ
ンサの実際の電気的特性を表わすものとなる。

【００２３】図３に示した強誘電コンデンサ３８の製造
に関して説明すると、上部コンデンサプレートを画定す
る導電層４８を、強誘電絶縁層４６の上に付着形成し且
つパターン形成する。この場合も、導体４８は、プラチ
ナ又はその他の適宜の導体とすることが可能である。二
酸化シリコン又はその他の適宜のパッシベーション用物
質からなるパッシベーション層５０を、ウエハの表面上
に付着形成し且つパターン形成して種々の導体に対して
開口を画定する。特に、下部コンデンサプレート４４へ
のアクセスを与えるためにパッシベーション層５０内に
開口５２を形成する。上部コンデンサプレート４８への
アクセスを与えるためにパッシベーション層５０内に開
口５４を形成する。ウエハの表面上に更に別の導電層を
付着形成し且つパターン形成して、テストボンドパッド
３６に対して下部コンデンサプレート４４を接続するた
めの導体５６を画定する。同様に、導体５８をパターン
形成して、上部コンデンサプレート４８を、Ｖ_ＳＳボン
ドパッド３４として示した別のボンドパッドへ接続させ
る。従って、強誘電テストコンデンサ３８へのデジタル
及び／又はアナログアクセスは、ボンドパッド３４及び
３６を介して形成することが可能である。

【００２４】本発明によって得られる顕著な技術的利点
は、その電気的特性を決定するためにそれに関して多数
のアナログテストを行なうために、コンデンサテスト構
成体３８に容易にアクセスすることが可能であるという
点である。このことは、特に、デジタル構成要素のアナ
ログ劣化が容易に確かめることができない従来のテスト
構成体と比較して有利である。しかしながら、本発明に
よれば、強誘電コンデンサテスト構成体３８は、例えば
疲労、経年変化などのような特性を決定するために、ア
ナログテストとデジタルテストの両方に露呈させること
が可能である。図３に示した如く、オプションの物理的
テストコンデンサＣ_{ＳＴＲＡＹ}がテストボンドパッド３
６とテスト装置（不図示）との間に直列的に接続されて
いる。十分な寄生容量が存在する場合には、物理的コン
デンサ６０を除去することが可能である。勿論、テスト
装置は、更に、Ｖ_ＳＳボンドパッド３４ヘ接続されてお
り、従ってコンデンサテスト構成体３８はボンドパッド
の間に直列的に接続されている。上述した如く、コンデ
ンサテスト構成体３８とテスト装置との間に直列的に接
続されている浮遊乃至は物理的容量６０は、強誘電コン
デンサテスト構成体３８の容量に関して、上述した式を
満足するような大きさのものとすべきである。上述した
容量比は、主に、テストを容易とするためのものである
が、この様な比は、テスト構成体から有用な情報を抽出
するために必ずしも必要なものではない。例えば、テス
ト構成体３８の容量が１００ｐＦである場合には、０．
５の比を実現するためには浮遊容量６０は約２００ｐＦ
とすべきである。

【００２５】コンデンサテスト構成体３８をダイボンド
パッドを介してテストのために使用可能とすることによ
り、この様なコンデンサを、各ダイの適宜のボンドパッ
ド３４及び３６を探査し且つそれに関してテストを行な
うことによってウエハレベルにおいてテストすることが
可能である。更に、テストボンドパッド３６は、パッケ
ージ期間中に、存在する場合には、パッケージ化した装
置１４の予備の端子２６へ接続させることが可能であ
り、又は例えば参照番号６２で示した如き外部テストノ
ードへ接続させることが可能である。テストノード６２
は、ボンディングワイヤ３０によってダイ１８のテスト
パッド３６へ接続させることが可能なリードフレーム２
４の一部を有している。パッケージ化した装置１４の外
部テストノード６２は、パッケージ化した集積回路の基
板バイアスを調節するために、以前当業者によって使用
されていたものである。

【００２６】容量−電圧メータを使用することにより、
コンデンサテスト構成体３８に関してアナログテストを
実施することも可能である。この様なテストは、コンデ
ンサテスト構成体３８を線形ランプ電流で駆動し、その
結果それを横断して得られる電圧を観察することによっ
て実施することが可能である。結果的に得られる電圧信
号の勾配が容量パラメータを示している。容量−電圧メ
ータは、更に、コンデンサテスト構成体３８の小信号応
答をテストするために使用することも可能である。更
に、該コンデンサの分極状態が変化するか又はスイッチ
する場合には、その結果的に得られる電気的特性を観察
することも可能である。強誘電テストコンデンサ３８を
一方の状態から他方の状態へスイッチさせることによ
り、そのヒステリシス特性を観察することが可能であ
り、それに関連する該コンデンサの品質乃至は特性を決
定することが可能である。勿論、そのコンデンサテスト
構成体に関してその他のデジタルインパルステストを実
施することが可能である。

【００２７】ウエハレベル１０であるか又はパッケージ
化した装置レベル１４であるかに拘らず、コンデンサテ
スト構成体３８は、疲労及び経年変化特性をシミュレー
トするためにテストすることが可能である。更に、市場
での使用から返された又は回路基板から回復された欠陥
性の装置を、後にテストを行なって、非揮発性メモリア
レイ２０ａ及び２０ｂを有する他の強誘電コンデンサの
品質を内挿乃至は推定することが可能である。強誘電コ
ンデンサは、通常、疲労及び経年変化の不所望の特性を
示すものである。特に、強誘電構成要素は「経年変化」
を発生し、その場合、格納された分極状態の品質が時間
が経つと共に劣化する。強誘電コンデンサは、更に、
「疲労」ファクタを示し、その場合、格納することの可
能な分極状態の品質が、該コンデンサの分極が変化され
る回数の関数として劣化する。換言すると、多数の分極
変化を経験する強誘電コンデンサはその寿命が短縮され
る。

【００２８】強誘電コンデンサの経年変化ファクタは、
例えば１００万回などのような多数の回数に亘って分極
状態を交互にスイッチさせるように、パルス状の態様で
それを駆動することによってシミュレートすることが可
能である。従って、残留分極の大きさが決定され且つ基
準値として識別される。予め定めた時間期間（例えば、
１０ミリ秒）及び残留分極の大きさが決定される。この
様なテストは、対数的時間期間、例えば１０ミリ秒、１
００ミリ秒及び１秒において行なわれる。分極状態は、
時間の対数の関数として減衰することが知られている。
前述した「経年変化」テストを行なうことにより、強誘
電テストコンデンサ構成体３８の経年変化パラメータを
決定することが可能である。更に、この様なテスト結果
を外挿して、非揮発性メモリアレイ２０ａ及び２０ｂを
有する強誘電コンデンサの経年変化特性を決定すること
が可能である。

【００２９】強誘電コンデンサの疲労特性は、最初に、
残留分極電圧を測定し、次いで例えば１００万回などの
ような回数に亘って分極状態をスイッチングさせ、その
後に残留分極電圧を測定することによって測定する。強
誘電コンデンサ構成体３８がスイッチ動作されるパルス
列の周波数及びデューティサイクルは任意のものであ
る。実際には、強誘電テストコンデンサ３８は、５０％
のデューティサイクルを有する１００ＫＨｚの信号でス
イッチ動作される。この様な回数の後の残留分極電圧に
おける減衰は、強誘電コンデンサの疲労の程度を示して
いる。コンデンサテスト構成体３８に関してその他の動
的テストを実施することが可能であり、例えば、従来公
知の如く、脱分極ファクタ及び保持力測定などがある。

【００３０】図４を参照すると、回路ダイ１８のボンド
パッドへスイッチ可能に接続されているコンデンサテス
ト構成体３８が示されている。コンデンサテスト構成体
３８のスイッチングは、Ｎチャンネルトランジスタ６
６、Ｐチャンネルトランジスタ６８及びインバータ７０
によって実施される。この様なスイッチング構成要素
は、便宜的には、回路ダイ１８のシリコン内に形成する
ことが可能である。この様なスイッチング構成の場合、
トランジスタ６６及び６８のソース端子は共通接続され
ると共にテストコンデンサ構成体３８の一方のプレート
へ接続される。トランジスタ６６及び６８のドレイン端
子も共通接続されると共にボンドパッド６４へ接続され
る。ボンドパッド６４は、テスト目的のために専用とす
るか、又はダイ１８の他の機能回路の動作と関連して使
用することが可能である。このスイッチング構成への入
力は、Ｐチャンネルトランジスタ６８のゲート端子へ接
続されているテストパッド３６を介し、且つインバータ
７０を介してＮチャンネルトランジスタ６６のゲート端
子へ供給される。

【００３１】動作について説明すると、テストパッド３
６へ印加されるデジタル高電圧は、トランジスタ６６及
び６８を非導通状態に維持し、従ってテストコンデンサ
構成体３８は分離された状態である。論理高電圧がテス
トパツド３６へ印加されると、トランジスタ６６及び６
８は導通状態へ駆動され、その際にテストコンデンサ３
８をボンドパッド３４と６４との間に接続させる。トラ
ンジスタ６６及び６８が導通状態に駆動される場合、強
誘電テストコンデンサ３８に対してデジタル又はアナロ
グテストを実施することが可能である。トランジスタ６
６と６８との背中合わせの接続は、フルレンジの供給即
ち信号電圧をコンデンサテスト構成体３８へ印加させる
ことを可能としている。換言すると、Ｖ_ＣＣ及びＶ_ＳＳ
に近い電圧を、コンデンサテスト構成体３８を横断して
直接的に印加することが可能である。この様なスイッチ
ングトランジスタ接続がない場合には、この様なトラン
ジスタのスレッシュホールド電圧が、コンデンサテスト
構成体３８を横断して完全な、即ちフルレンジの電圧を
印加させることを阻止する。しかしながら、ボンドパッ
ド３４と６４との間にコンデンサテスト構成体３８をス
イッチ可能に接続するために単一のトランジスタを使用
することが望ましい場合がある。

【００３２】図５は、本発明に基づくテスト構成体の別
の実施例を示している。この実施例は、図４に関連して
上述したものと類似しているが、専用のボンドパッドが
１個少なくなっている。トランジスタ対６６及び６８を
別々のテストボンドパッドから駆動するのではなく、こ
れらのトランジスタはデコーダ７２によって駆動され
る。デコーダ７２は、入力部７４上の信号の独特の組合
わせに応答して、トランジスタ対６６及び６８を導通状
態に駆動するための出力論理低信号を供給する。そうで
ない場合には、デコーダ７２の出力は論理高であり、そ
れは、強誘電コンデンサ構成体３８を分離状態とさせ
る。デコーダ７２は、従来のデコード回路及び理論を使
用して、ダイ１８のシリコン物質内に集積化させること
が可能である。デコーダ７２の入力部７４は、好適に
は、他のデコード信号、又は回路ダイ１８の他の入力へ
接続されている。例えば、デコーダ入力部７４は、典型
的に、メモリアレイ２０ａ及び２０ｂを駆動するために
使用される他の回路ダイのボンドパッドへ接続させるこ
とが可能である。回路ダイ１８のアドレス、データ、Ｒ
／Ｗ又はチップイネーブル入力をデコーダ入力７４とし
て使用することが可能である。好適には、この様な入力
の独特の組合わせをデコーダ７２へ供給し、その様な組
合わせは回路ダイ１８の他の機能回路を動作させる場合
に使用されるものではない。当業者は、図３に示したテ
ストコンデンサ構成体３８と共に一体化させるためにこ
の様なスイッチングトランジスタ構成及びデコーダ回路
７２を容易に組込むことが可能である。

【００３３】本発明の更に別の実施例を図６に示してあ
る。この構成の場合には、アレイ７６として示した強誘
電コンデンサテスト構成体へのアクセスを与えるために
何ら付加的なダイボンドパッドが必要とされることはな
い。テストアレイ７６の各セルは、強誘電コンデンサを
有するか、又はアクセストランジスタと直列的なこの様
なコンデンサを有することが可能である。アレイ７６を
有する強誘電コンデンサテスト構成体は、好適には、シ
リコンダイ１８上に形成され、且つパッケージ化した装
置１４の一般的なユーザに対しては使用可能なものでは
ない半導体装置製造者又はテストデータを格納すべく構
成されている。アレイ７６は、行及び列を有しており且
つその中にデータを格納するために分極状態を変化させ
るためにコンデンサ格納要素を読取り且つ書込むための
駆動ライン、ワードライン及びビットラインを具備する
従来の強誘電メモリアレイと同様の構成とすることが可
能である。このダイ回路が、典型的なメモリアレイ２０
及びそれと関連するセンスアンプ７８を有するものとす
ることが可能である。センスアンプ７８の出力は、デー
タボンドパッド８０へ供給される論理信号を有してい
る。メモリアレイ２０は、所望の格納位置を選択的に読
取り且つ書込むための回路８２によってアクセスされ
る。アクセス回路は、ランダムアクセスメモリをアクセ
スする場合に一般的に使用されるアドレス、Ｒ／Ｗ、チ
ップイネーブルなどの入力を包含する入力８４を有して
いる。その他の従来のＩ／Ｏ端子は図６のメモリ装置内
には示していない。

【００３４】本発明によれば、アクセス回路８２は、更
に、強誘電コンデンサテスト構成体アレイ７６へ供給さ
れる出力８６を有している。データ端子８０は、入出力
タイプのものであり、データがメモリアレイ２０内へ供
給されるか又はテスト構成体アレイ７６内へ供給される
か、又はそれから読取ることが可能である。本発明の一
つの重要な特徴によれば、テスト構成体アレイ７６は、
例えば、ウエハ又はダイのロット番号、ラン番号、地理
的な製造位置、ウエハ番号、ウエハ上のダイ番号などの
ような情報を、非揮発性強誘電セル内に格納するために
工場でプログラム、即ち書込みを行なうことが可能であ
る。勿論、テスト構成体アレイ７６内にはその他の同様
の情報を格納させることが可能である。理解される如
く、返品されたパッケージ化装置１４の診断の期間中、
テスト構成体アレイ７６へアクセスして該回路の歴史的
な側面を決定することが可能である。この様な情報によ
って、統計的なデータベースを発生させ、従ってチップ
の欠陥又は異常をアレイ７６内に格納されている情報と
相関させることが可能である。

【００３５】テスト構成体アレイ７６は、好適には、メ
モリアレイ２０をアクセスする場合に使用可能なもので
はない独特のコードによってアクセスすることが可能で
ある。当業者にとって理解することが可能であるよう
に、テスト構成体アレイ７６はメモリアレイ２０の一般
的な動作期間中にはアクセスすることができず、独特の
アクセスコードを知っているもののみによってアクセス
することが可能であることを確保するためにある種の暗
号解読技術を使用することが可能である。テスト構成体
アレイ７６内に情報を書込み且つそれから情報を読取る
ことが必要であるに過ぎない場合には、この様なアレイ
は、メモリアレイ２０の一部として組込むことが可能で
ある。この場合には、テスト構成体アレイは、上述した
半導体製造業者の情報を格納するための専用のものとさ
れ、且つ本装置のユーザにとって使用可能なものではな
い。好適には、テスト構成体アレイ７６が別個のアレイ
であって、強誘電セルが上述した半導体製造業者の情報
を格納することが可能であり、且つその疲労、経年変化
などの特性を決定するために種々のアナログ条件下で動
的なテストを行なうことが可能であることが意図されて
いる。この様な形態においては、テスト構成体アレイ７
６は、最初に、読取りが行なわれ、従って半導体製造業
者の情報を外部的に格納し且つ診断目的及び評価のため
に使用することが可能となる。次いで、強誘電コンデン
サ要素自身についてテストを行ない、疲労、経年変化フ
ァクタ及びその他のパラメータに関して決定することが
可能である。必要な場合には、診断テストの後に、テス
ト構成体アレイ７６を、外部的に格納される元の半導体
製造業者情報で書込みを行ない、且つ後に再度呼戻すこ
とが可能である。

【００３６】図７は、特にデータを格納し、且つアナロ
グテストのために回路ダイボンドパッドへアクセスする
ことが可能なテスト構成体アレイ９０の一部を示してい
る。アレイ９０は、２個の強誘電テスト構成体９２及び
９４を示しているに過ぎないが、この様な構成体の多数
のものがアレイ上に製造される。テスト構成体アレイ９
０は、インバータ９８を介して強誘電テスト構成体９２
−９４の一方のプレートを駆動するための駆動ライン９
６を有している。１個のインバータ９８がテスト構成体
の全てを駆動すべく示されているが、各強誘電テスト構
成体９２−９４と関連して単一のインバータを設けるこ
とが可能である。

【００３７】アレイ９０は、更に、ビットライン１００
を有しており、それに対して、強誘電テスト構成体９２
−９４が、対応するＮチャンネルトランジスタ１０２−
１０４によって接続されている。それぞれのワードライ
ン１０６及び１０８は、強誘電テスト構成体９２−９４
をビットライン１００へ接続させるために、それぞれの
トランジスタ１０２及び１０４へ接続されている。各ト
ランジスタ１０２−１０４に対してワードラインを設け
ることにより、強誘電テスト構成体９２−９４はビット
ライン１００に対して個別的に接続させることが可能で
ある。ビットライン１００は、Ｎチャンネルトランジス
タ１１４と並列接続されているソース及びドレイン端子
を具備するＰチャンネルトランジスタ１１２を有するパ
スゲート構成１１０によって外部的にアクセスすること
が可能である。制御入力１１６は、インバータ１１８を
介して、Ｐチャンネルトランジスタ１１２のゲートへ接
続されており、且つＮチャンネルトランジスタ１１４の
ゲートへ直接的に接続されている。従って、制御入力１
１６が論理高レベルへ駆動される場合には、パスゲート
トランジスタ１１２及び１１４の両方が導通状態へ駆動
され、その際に入力ビットライン１２０を内部ビットラ
イン１００へ接続させる。パスゲート構成１１０は、入
力ビットライン１２０からの大振幅信号を内部ビットラ
イン１００へ供給することが可能であり、従って強誘電
テスト構成体９２−９４は所望の分極状態に書込みを行
なうことが可能である。強誘電テスト構成体９２−９４
に対して直列容量を与えるために、内部ビットライン１
００と接地との間にコンデンサを接続させることが可能
である。該コンデンサは、本回路ダイ内に製造すること
が可能であり、又は内部ビットライン１００と関連する
寄生容量を有することが可能である。

【００３８】出力端において、内部ビットライン１００
はソースホロワトランジスタ構成１２２へ接続されてい
る。ソースホロワ１２２は、一対の直列接続したＰチャ
ンネルトランジスタ１２４及び１２６を有している。ト
ランジスタ１２４は、そのゲート入力を内部ビットライ
ン１００へ接続しており、且つドレイン端子を接地接続
させている。トランジスタ１２４のソース端子はトラン
ジスタ１２６のドレイン端子へ接続されており、この様
な接続によりテスト構成体アレイ９０の出力１２８を画
定している。更に、Ｐチャンネルトランジスタは、接地
接続されたゲート端子を有しており、且つ供給電圧Ｖ
_ＣＣへ接続されたドレイン端子を有している。ソースホ
ロワ構成１２２は、テスト装置が出力１２８へ接続され
る場合にアレイの読取りを容易としている。テストプロ
ーブ及び装置と関連する容量は、一般的に、強誘電テス
ト構成体９２−９４のものよりも大きく、従ってテスト
装置の内部ビットライン１００への直接的な接続は該ア
レイからの読取り信号を部分的に又は完全に破壊する場
合がある。従って、ソースホロワ構成１２２は、内部ビ
ットライン１００を、出力１２８へ接続されているテス
ト装置から電気的に分離し、従ってビットライン１００
上の信号の一体性を維持し且つその様なものとしてテス
ト装置へ供給することを可能としている。

【００３９】動作について説明すると、個別的な強誘電
テスト構成体（例えば、９２）は、最初に制御入力１１
６を論理高レベルへ駆動し次いで論理信号を入力ビット
ライン１２０へ印加してビットラインコンデンサ１２１
を充電するか又は放電させることにより書込みを行なう
ことが可能である。次いで、駆動ライン９６は論理低レ
ベルへ駆動され、その際に論理高信号を強誘電テスト構
成体９２−９４の上部プレートへ印加する。特定のワー
ドライン１０６が論理高レベルへ駆動され、その際に強
誘電テスト構成体９２の下部プレートを内部ビットライ
ン１００へ接続させる。ビットラインコンデンサ１２１
が充電されるか又は放電されるかに依存して、選択され
た強誘電テスト構成体９２は一方の状態又は別の状態に
分極される。該アレイの各個別的なテスト構成体は、同
様の態様で特定の分極状態に書込むことが可能である。
書込み動作期間中に出力１２８へ接続されるビットライ
ン信号は無視することが可能である。強誘電テスト構成
体９２−９４の一つ又はそれ以上の分極状態をサイクル
動作させるために、多数の書込みサイクルを実施するこ
とが可能であり、その場合に、内部ビットラインコンデ
ンサ１２１は交互に充電及び放電されて、その際に選択
した強誘電テスト構成体内に異なった分極状態を書込
む。

【００４０】重要なことであるが、種々の振幅の信号を
内部ビットライン１００へ供給し、ビットラインコンデ
ンサ１２１を種々の電圧へ充電させ、強誘電テスト構成
体９２−９４を異なった振幅を有する分極状態へ書込む
ことが可能である。更に、強誘電テスト構成体９２−９
４は予め定めた且つ異なった分極状態で書込みを行なう
ことが可能であると共に、読取りサイクル期間中に、ビ
ットラインコンデンサ１２１を種々の電圧で充電するこ
とにより更に別の読取り信号を得ることが可能である。
読取り期間中、ビットラインコンデンサ１２１は予め定
めた電圧へ充電され、駆動ライン９６は低論理レベルへ
駆動され、且つ特定のワードラインが高状態へ駆動され
て特定の強誘電テスト構成体の読取りを選択する。その
読取りは、ソースホロワ構成１２２を介して、出力１２
８において得られる。その出力１２８は、一般的には、
内部ビットライン１００上に供給される電圧に追従す
る。しかしながら、それらの間の関係は較正されねばな
らない場合がある。

【００４１】個々の強誘電テスト構成体９２−９４は、
好適には、データの状態を非揮発的に格納することが可
能なコンデンサである。各構成体９２−９４は他のもの
及び外部的に得られるテスト結果とは独立的に動作させ
ることが可能であるので、新たな利点を得ることが可能
である。例えば、１個のテスト構成体が予め定めた分極
状態で書込まれ、次いで隣接する、即ち隣のテスト構成
体について１回又は多数回動作を行なう場合がある。次
いで、前記一つのテスト構成体を読取り、存在する場合
には、隣のテスト構成体を動作することによって該一つ
の構成体にどの様な影響があったかを決定することが可
能である。必要な場合には、再度アナログ信号を使用し
て、テスト構成体間の分離及び交差結合を決定すること
が可能である。

【００４２】図７に示したアレイ９０は単一列の強誘電
テスト構成体を構成しているが、駆動ラインデコード回
路を設けることにより付加的な行を構成することが可能
である。複数個の行及び列の強誘電テスト構成体を画定
する付加的な列を具備するテスト構成体を構成すること
は、当業者が本発明の技術的範囲を逸脱することなしに
容易に行なうことが可能なものである。アレイ９０への
入力及び出力は、専用のボンドパッドを介してか、共用
のボンドパッドを介してか、又はある場合においては、
複数個のデコード入力によってアクセスすることが可能
である。

【００４３】上述した如く、本発明によれば、ウエハレ
ベル、ダイレベル、又はパッケージ化した装置レベルの
何れかにおいてアクセスすることが可能な強誘電テスト
構成体が提供される。ダイ上のその他の同様のアクセス
することが不可能な強誘電構成要素の品質を外挿により
決定するために電気的なパラメータデータを派生させる
ために、該テスト構成体についてアナログテストを実施
することが可能である。本強誘電テスト構成体は、アナ
ログテストを実施するために、回路ダイのボンドパッド
へ直接的に又はスイッチ可能な状態で接続されている。
別の実施例においては、強誘電テスト構成体は、ダイの
他の機能回路によって使用可能なボンドパッドへ接続さ
せることが可能であり、且つテストのために専用とされ
ていないダイの他の入力を使用してその他のタイプの回
路により又はデコード動作により駆動することが可能で
ある。本発明によれば、強誘電テスト構成体はウエハの
各ダイ上に形成される。この様に、ウエハの各ダイに関
して段階的なダイテストを行なって、ダイ回路の全てを
テストすることなしに、全体的なダイ回路の合否品質を
決定することが可能である。更に、ダイの全体的な機能
回路をテストすることなしに、各ダイに関連する強誘電
テスト構成体をテストすることにより、強誘電物質の品
質を決定することが可能であり、従って回路ダイを品質
の等級に従って格納することが可能である。又、強誘電
テスト構成体に関してアナログテストを行なって、その
疲労及び経年変化パラメータを決定することが可能であ
り、且つ、その際に、この様な情報を、該ダイの他の機
能回路に関連する強誘電構成要素の品質に関して外挿す
ることが可能である。

【００４４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 （Ａ）乃至（Ｃ）は、ウエハレベル、ダイレ
ベル、装置レベルを包含する種々の製造シーケンスにお
ける回路ダイの状態を示した各説明図。

【図２】 回路ダイの二つのボンドパッドの間における
テスト強誘電コンデンサ構成体の接続状態を示した説明
図。

【図３】 本発明の強誘電テストコンデンサを内部に形
成した半導体ウエハを示した概略断面図。

【図４】 強誘電コンデンサテスト構成体及び回路ダイ
のボンドパッド間においてテストを行なうためにコンデ
ンサをスイッチングする回路を示した説明図。

【図５】 ダイのボンドパッド間で強誘電テストコンデ
ンサをスイッチ可能に接続させるために回路ダイへ入力
される予め定めたデジタルコードに応答するテスト回路
を示した説明図。

【図６】 強誘電コンデンサテスト構成体のアレイを組
込んだメモリを示した回路図。

【図７】 例示的なテスト構成体アレイの詳細な概略
図。

【符号の説明】

１６ ウエハ １８ 回路ダイ ２０ａ，２０ｂ メモリアレイ ２２ ボンドパッド ２４ リードフレーム ２６ 端子 ２８ 絶縁体 ３４，３６ ボンドパッド ３８ 強誘電テスト構成体

フロントページの続き (56)参考文献 特開 昭60−37138（ＪＰ，Ａ) 特開 昭62−276879（ＪＰ，Ａ) 特開 平１−174989（ＪＰ，Ａ) 特開 昭63−124437（ＪＰ，Ａ) 特開 平２−28947（ＪＰ，Ａ) 特開 昭63−283072（ＪＰ，Ａ) 特開 昭61−284654（ＪＰ，Ａ) 実開 平２−96749（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/66 H01L 21/822 H01L 27/04

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】回路ダイにおいて、 複数個のメモリセルを具備する強誘電メモリが設けられ
   ており、各メモリセルは前記ダイの半導体物質上に形成
   されている少なくとも１個の強誘電コンデンサを具備し
   ており、前記強誘電メモリはデータを格納し且つ供給電
   圧へ接続されており、 複数個のボンドパッドが前記強誘電メモリへ接続されて
   いてそれに対する電気的アクセスを与えており、 前記半導体物質上に形成されている強誘電コンデンサを
   具備するテスト構成体が設けられており、前記テスト構
   成体の強誘電コンデンサは、前記強誘電メモリセルを製
   造する場合に使用したものと実質的に同一の処理ステッ
   プによって製造されたものであり且つ前記強誘電メモリ
   セルの強誘電コンデンサよりも一層大きな容量を有して
   おり、 前記強誘電メモリへアクセスすること無しに前記テスト
   構成体をテストするためのテスト信号を前記ボンドパッ
   ドを介して直接的に前記テスト構成体へ印加させて前記
   テスト構成体についてアナログテストを行うことを特徴
   とする回路ダイ。
2. 【請求項２】請求項１において、前記テスト構成体は前
   記供給電圧以下の保持電圧を持った強誘電コンデンサを
   有しており、且つ前記テスト構成体の強誘電コンデンサ
   は前記ボンドパッドへ接続しており、従って前記強誘電
   体コンデンサに関して疲労試験を行うことが可能である
   ことを特徴とする回路ダイ。
3. 【請求項３】請求項１において、前記テスト構成体の強
   誘電コンデンサが一対の前記ボンドパッドへ直接的に接
   続されていることを特徴とする回路ダイ。
4. 【請求項４】請求項１において、前記テスト構成体の強
   誘電コンデンサが専用のテストボンドパッドへ接続され
   ていると共に前記強誘電メモリ以外の回路と共用してい
   るボンドパッドへ接続されていることを特徴とする回路
   ダイ。
5. 【請求項５】請求項１において、前記テスト構成体の強
   誘電コンデンサがトランジスタを介して前記ボンドパッ
   ドの間に接続されていることを特徴とする回路ダイ。