JP3112955B2 - 回路ダイス上で識別情報をエンコードするための回路 - Google Patents

回路ダイス上で識別情報をエンコードするための回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に回路ダイス上
で識別、連続番号等の情報をエンコードするための回路
に関する。
【０００２】
【従来の技術】回路ダイス又はチップ上には識別又は他
の形態の情報を提供する必要がある。例えば、テストダ
イの種々の回路パラメータの値の経時微小変化をモニタ
ーするための回路パラメータの研究が所望又は必要とさ
れている。この様なシフトを正確に観測するためには、
特定のテスト回路ダイスが各測定毎に使用される必要が
あるが、これはダイ間の回路パラメータの変動がモニタ
ーされるべきシフトと同程度又はより大きい場合がある
からである。結果として、ある手段が与えられて、特定
の回路ダイスが識別できなければならない。視覚的また
は光学的に読み取り可能なマーク及びコードの使用は、
通常適切なものとはならない。これは、ダイスが容器に
入れられ、マーク又はコードが見ることができないため
である。結果として、ダイの電気的識別法が、製造、ア
ッセンブリ及びテスト中に処理される部品数が大きい時
は特にそうであるが、利用できる唯一の解決法である。
別の解決法は部品キャリアー又は識別容器の様な物理的
な手段で部品の識別を維持することにあるが、部品数が
多くなると実行出来なくなり、また識別間違いの危険も
許容できなくなる程高くなる。
【０００３】プログラム可能メモリの様な、初めから組
み込まれたプログラム構造を有する技術において、回路
内に識別情報をエンコードするためのこれらの利用可能
な構造を使用することはむしろ直截的な方法である。し
かしながら、何らかのプログラム可能な構造を含まない
他の形態の回路では、別の不所望の又は不可能な製造工
程が加えられることが必要とされるが、これは、測定さ
れた回路パラメータに影響を及ぼし、パラメータ研究の
目的全体を損なう恐れがある。例えば、識別回路は、別
の材料層を又は現在のステッパーリソグラフィー技術と
適合しない非標準マスクの使用を必要とし、これは使用
することができない。
【０００４】従って、本発明の目的は、集積回路製造技
術と適合する製造工程を使用する回路ダイに容易に組み
込むことのでき、識別及び他の情報を回路内に電気的に
エンコードするための回路を提供することにある。
【０００５】本発明の別の目的は、２進ビットを選択的
に変化するために、物理的に変更することが可能な２進
情報ビットとしてキャパシタ構造を採用する情報記憶及
び読出回路を提供することにある。
【０００６】本発明のこれら及び他の目的は、ダイスの
製造後又はその際に回路ダイス上に形成することがで
き、回路ダイス上の残りの回路と適合可能な回路技術を
採用するプログラム可能な識別回路の使用を通して達成
される。本発明の好適な実施例においては、情報は複数
の２進ビットとしてエンコードされ、情報の各ビット
は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）又は絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）の様な、キャパシタとして機能するように配線され
た半導体構造に具現化されたキャパシタ構造によって表
現される。通常、キャパシタは開回路とされ、電流が流
れない様にされている。しかしながら、高い電圧がプロ
グラミング電圧プローブからキャパシタに跨がって与え
られる時、その構造が破壊して電界効果トランジスタの
ゲートとソース又はドレーンとの間に導通路が形成され
る。識別情報は、従って、ＭＯＳＦＥＴ又はＩＧＦＥＴ
キャパシタへ高電圧を選択的に印加することにより２進
形態で回路ダイス内にプログラムされる。識別情報は、
回路ダイス内にプログラムされた後、ダイス上のキャパ
シタの各々の状態を順次テストする検出回路を用いる如
くの種々の方法で読み出すことができる。この手法でＭ
ＯＳＦＥＴ又はＩＧＦＥＴを使用すると、識別情報回路
を、別の適合性を有さない製造技術を用いることなし
に、ＭＯＳ技術及び製造技術を採用して回路ダイス上に
形成することが可能となる。
【０００７】本発明の前述の及び別の目的、特徴及び利
点は添付図面を参照しつつ、以下の好適な実施例の詳細
な記述を考慮することにより明らかになる。
【０００８】
【実施例】本発明をより詳細に検討する。単一ビット情
報記憶読出回路１０が図１に示されている。この回路１
０は、単一２進情報を記憶するためのプログラム可能な
ＭＯＳＦＥＴ又はＩＧＦＥＴ構造１２を含む。ＭＯＳＦ
ＥＴ又はＩＧＦＥＴ１２はゲート１４、ソース１６及び
ドレーン１８を含む。ソース１６及びドレーン１８は配
線により結合され、通路２０を介してグランドと接続さ
れている。この様に配線されると、ＭＯＳＦＥＴ又はＩ
ＧＦＥＴ１２は、正電圧プレートとして機能するゲート
１４及びグランドプレートして機能するソース１６及び
ドレーンを有するキャパシタとして機能する。如何なる
形態の薄膜酸化物キャパシタ構造を同様に使用すること
ができるので、ＭＯＳＦＥＴ又はＩＧＦＥＴがキャパシ
タを構成するのに使用されることが必ず必要とされるも
のでないことに注意すべきである。
【０００９】通常の状態においては、ゲート１４とソー
ス１６又はドレーン１８との間に電流は流れない。しか
し、十分高い電圧が一時的にゲート１４に置かれると、
キャパシタ１２の物理的構造が破壊し、導電路がゲート
１４とソース１６及び又はドレーン１８との間に形成さ
れる。この手法においては、キャパシタ１２は選択的に
破壊的高電圧が印加されることによりプログラムされ、
ゲート１４とソース１６又はドレーン１８との間に連続
性があるがないかに依存して２進１又は２進０が表現さ
れる。ＭＯＳＦＥＴ又はＩＧＦＥＴキャパシタ１２をこ
の手法で使用すると、情報回路１０がウエハステッパリ
ソグラフィーの様な、回路ダイス上の残りの回路を製造
するのに採用されるのと同じＭＯＳ製造技術によって回
路ダイ上に形成することが可能とされる。従って、情報
回路１０を形成することは、回路ダイの他の回路パラメ
ータと干渉することはない。
【００１０】プログラミング電圧パッド２２はプログラ
ミング電圧をゲート１４に供給するためにゲート１４と
通路２４を介して結合されている。パッド２２は好まし
くは、回路１０がその上に形成される回路ダイ上内部に
置かれ、回路ダイが半導体ウエハ上の隣接する他のダイ
スと分離される前にプローブが使用されて電圧がパッド
２２に与えられる。
【００１１】キャパシタ１２が一度プログラムされる
と、その開又は短絡の状態はゲート１４に電圧を与えて
ゲード１４とソース１６又はドレーン１８との間が導通
するか否かを決定することにより検査することかでき
る。検知ライン２４はパストランジスタ２６及び高抵抗
保護抵抗器２８を通してこの目的のためにゲート１４に
接続れされる。パストランジスタ２６のゲート３０がマ
ルチプレクサ出力ライン３１を介してマルチプレクサ３
２に図２に示される様に接続される。マルチプレクサ３
２はパストランジスタ２６が検出信号をキャパシタ１２
に選択的に与えることを可能とする。このマルチプレク
サ３２は図２を参照して詳細に説明される。
【００１２】パストランジスタ２６を含む素子の読出回
路を保護するため、保護トランジスタ３４は、一端でパ
ストランジスタ２６と抵抗器２８の間のノードＡで、他
端でグランドに接続されている。保護トランジスタ３４
のゲート３６はイネーブル電圧を供給するための保護ト
ランジスタゲートパッド３８に接続されている。プルダ
ウン抵抗器４０はゲートパッド３８とグランドとの間に
接続されている。高信号をゲートパッド３８に加えるこ
とにより保護抵抗器３４がイネーブル状態になった時、
高電圧がプログラミング電圧パッド３８に印加される。
高抵抗抵抗器２８は比較的低い電圧がノードＡに存在す
ることを保証し、パストランジスタ２６及び他の関係す
る読出回路が損傷しないようにする。
【００１３】キャパシタ１２をプログラミングする別の
方法は、高い負の電圧をプログラミングパッド２２に、
正の電圧をグランド通路２０に置くことによる。回路１
０が形成される基板（図示されず）は次に接地される。
この場合、保護トランジスタ３４のドレーンは、保護抵
抗２８を基板に接続するアノードとして機能する。保護
回路の残り即ち、ゲートパット３８及びプルダウン抵抗
４０は必要とされない。このプログラミング方法の利点
は、ＭＯＳＦＥＴ又はＩＧＦＥＴキャパシタ１２のゲー
ト１４とソース１６及びドレーン１８との間の同じ電位
差が、保護抵抗器２８を介するより低い電圧及び保護抵
抗器２８を流れるより小さい電流と結合し、従って、こ
の素子をより小さくすることが出来ることにある。これ
はまたＭＯＳＦＥＴ又はＩＧＦＥＴキャパシタ１２への
ゲートの接続が、破壊中に損傷を受ける危険性を減少す
る。
【００１４】図２に戻る。単一の回路ダイ上のビットの
完全な組の値を読み出すための回路が示されている。特
に、０−Ｎとラベルされる複数のビットが図示されてお
り、図１の回路に従って構成される。各ビットの検知ラ
イン２４は検知バス５０に接続されており、このバス５
０は読出回路５２に接続されている。読出回路５２は又
ライン５４を介してマルチプレクサ３２に接続されてい
る。マルチプレクサ出力ライン３１及び検知バス５０
は、読出回路５２が情報回路１０の外にある場合の外部
結合パッドの様な好適な方法によりビットと接続されて
いる。より洗練された方法においては、読出回路５２
は、情報回路１０が形成されるのと同じ回路ダイス上に
組み込むことが出来、外部結合パッドが必要されること
はない。
【００１５】作動中、読出回路５２は、各ビット０−Ｎ
のキャパシタを通して連続であるか不連続であるかを検
出する好適な手段を採用する。読出回路５２は制御信号
をライン５４を介してマルチプレクサに送り、各ビット
のパストランジスタ２６を順に利用可能状態とする。読
出回路５２は、各ビットの値を記録するために如何なる
通常のメモリー手段を含むことができる。これらの値か
ら、回路ダイス情報が導かれる。
【図面の簡単な説明】
【図１】本発明の一実施例に従う情報の単一ビットを記
憶及び読出すための回路図、
【図２】図１に従って構成された複数の回路から情報を
読みだすための回路図。
【符号の説明】
１０ ビット情報記憶読出回路 １２ ＭＯＳＦＥＴ又はＩＧＦＥＴ情報 １４ ゲート １６ ソース １８ ドレーン ２０ 通路 ２６ パストランジスタ ２８ 高抵抗保護抵抗器
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 コルネリス ヤン ヘンドリック ド ズュー オランダ国 5612デーペー エイントホ ーフェン オプウェッテンス モーレン 352 (56)参考文献 特開 平１−286414（ＪＰ，Ａ) 特開 昭59−25258（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】ａ）第１電圧プレート及び第２電圧プレー
    トを有し、前記第１電圧プレートと第２電圧プレートと
    の間に通常開回路が形成されるキャパシタ構造、 ｂ）高電圧を前記第１電圧プレートに選択的に与えて、
    前記キャパシタ構造を物理的且つ不可逆的に破壊して、
    前記第１電圧プレートと前記第２電圧プレートとの間に
    導電路を形成する手段、及び ｃ）前記キャパシタ構造の状態を検出する手段、から構
    成される少なくとも一つの第１の単一ビット情報記憶読
    出回路を有し、 前記キャパシタ構造が、前記第１電圧プレートと前記第
    ２電圧プレートとの間に導電路が形成される時、第１の
    ２進値を表現し、前記第１電圧プレートと前記第２プレ
    ートとの間に開回路が形成される時、第２の２進値を表
    現する構造を有する２進記憶ビットとして機能し、前記
    キャパシタ構造が、第１電圧プレートであるゲート、相
    互に結合されて第２電圧プレートを形成するソース及び
    ドレーンを有する電界効果トランジスタであることを特
    徴とする情報をエンコードするプログラム可能な回路。
  2. 【請求項２】前記第１電圧プレートが正電圧プレートで
    あり、前記第２電圧プレートが接地電圧プレートであ
    り、前記高電圧が高い正電圧である請求項１のプログラ
    ム可能な回路。
  3. 【請求項３】前記第１電圧プレートが負電圧プレートで
    あり、前記第２電圧プレートが正電圧プレートであり、
    前記高い電圧が高い負電圧である請求項１記載のプログ
    ラム可能な回路。
  4. 【請求項４】前記電界効果トランジスタがＭＯＳＦＥＴ
    である請求項１記載のプログラム可能な回路。
  5. 【請求項５】前記電界効果トランジスタがＩＧＦＥＴで
    ある請求項１記載のプログラム可能な回路。
  6. 【請求項６】高電圧を与える前記手段が、前記ゲートに
    電気的に結合され、高電圧源に接続されるパッドからな
    る請求項１記載のプログラム可能な回路。
  7. 【請求項７】前記検知する手段が、前記ゲートと前記ソ
    ース又はドレーンとの間の連続性を検知する手段を含む
    請求項１記載のプログラム可能な回路。
  8. 【請求項８】前記検知する手段が、 ｉ）前記ゲートと前記ソース又はドレーンとの間の連続
    性を検出するための読出し回路、 ii)前記読出し回路を前記第１の単一ビット情報記憶読
    出回路の前記ゲートに選択的に接続するための第１パス
    トランジスタ、及び iii)前記第１パストランジスタが前記読出し回路を前記
    第１の単一ビット情報記憶読出回路の前記ゲートに接続
    することを可能とするためのマルチプレクサ手段からな
    る請求項１記載のプログラム可能な回路。
  9. 【請求項９】iv)少なくとも一つの第２の単一ビット情
    報記憶読出回路、及び ｖ）前記読出し回路を前記第２の単一ビット情報記憶読
    出回路の前記ゲートに接続するための第２パストランジ
    スタを更に有し、 これによって、前記マルチプレクサ手段が先ず前記第１
    パストランジスタ次に前記第２パストランジスタを順次
    利用可能とし、前記第１及び第２の単一ビット情報記憶
    読出回路の状態が前記読出し回路によって順次検出され
    る請求項８記載のプログラム可能な回路。
  10. 【請求項１０】前記読出し回路及びパストランジスタを
    前記ゲート上の高い電圧から保護するための手段を更に
    含む請求項８記載のプログラム可能な回路。
  11. 【請求項１１】前記保護するための手段が、前記ゲート
    と前記パストランジスタとの間に設置された抵抗器、及
    び高い電圧が前記ゲートに印加された時前記抵抗器のパ
    ストランジスタ側を接地する手段から構成される請求項
    １０記載のプログラム可能な回路。
  12. 【請求項１２】請求項１乃至１１の何れかに記載のプロ
    グラム可能な回路から成る集積回路。
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