KR100393214B1 - 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치 - Google Patents

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Abstract

패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및 이를 내장한 반도체 장치가 개시된다. 본 발명에 따른 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치는 카운터 회로와 퓨즈 회로를 구비한다. 카운터 회로는 반도체 칩 식별 부호(ID) 인식 테스트 모드에서 소정의 리셋 신호와 클럭 신호를 외부에서 수신하며, 리셋 신호에 응답하여 리셋되어 클럭 신호를 카운팅하고, 카운팅된 결과를 디코딩하여 적어도 하나의 디코딩 신호를 생성한다. 퓨즈 회로는 반도체 칩 식별 부호(ID)와 관련된 다수의 정보들을 저장하기 위한 다수의 퓨즈들을 구비하며, 카운터 회로에서 출력되는 적어도 하나의 디코딩 신호에 응답하여 퓨즈들의 커팅 유무를 판별하기 위한 신호를 출력한다.
본 발명에 따르면, 반도체 칩의 패드 수를 최소화하면서 칩 ID와 관련된 많은 정보를 기록할 수 있다는 효과가 있다. 또한, 많은 레지스터들을 사용하지 않고, 간단한 카운터 회로와 퓨즈 회로를 이용하기 때문에, 회로 사이즈를 증가시키지 않을 뿐만 아니라 패키지 상태에서도 칩의 ID를 인식할 수 있다는 효과가 있다.

Description

패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및 이를 내장한 반도체 장치{Apparatus of recognizing chip identification for reducing pad and semiconductor device having the same}
본 발명은 반도체 장치에 관한 것으로서, 특히, 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및 이를 내장한 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치를 제조하는 과정은 웨이퍼 상에 다수의 반도체 칩을 형성하고, 제조 공정이 완료된 후 웨이퍼 테스트를 거쳐서 양품과 불량품으로 구분하게 된다. 이 때, 양품만이 어셈블리(assembly) 과정을 거쳐서 패키징되고, 패키지 상태의 테스트 후 최종적인 양품만이 출하된다. 그러나, 패키지 테스트 과정에서 불량이 발생되거나, 제품 출하 후 사용자에 의해 불량이 발생될 수 있다. 이러한 불량품의 불량 모드를 분석하기 위해서는 칩의 프로세스 로트(lot) 번호, 웨이퍼 번호, 웨이퍼 상에서의 위치 등에 대한 정보가 요구된다. 그러나, 이러한 정보들은 패키지 상태에서 식별이 불가능하다. 즉, 칩의 위치, 웨이퍼 번호를 포함한 상기 정보들을 식별하기 위한 데이타가 칩 식별 부호(identification:이하, ID라 함)이다. 만일, ID가 없다면 불량이 발생한 칩의 위치에 대한 정보를 알 수 없기 때문에, 불량 원인이 웨이퍼의 랜덤 디펙트(defect)에 의한 것인지 제조 공정상 웨이퍼의 특정 부분의 공정이 취약해서인지를 판단하는 것이 불가능하다. 따라서, 불량율을 줄이기 위한 적절한 대책을 마련하는데 어려움이 있었다.
한편, 미국 특허 번호 USP 5,294,812는 상기 칩 ID를 인식하기 위한 장치의 일실시예를 개시하며, 도 1에 도시된다. 도 1을 참조하면, 종래의 칩 ID인식 장치는, 저항(R11), NMOS트랜지스터들(MN10,MN11~MN1n)과 퓨즈들(F10~F1n)로 구성된다. 각 NMOS 트랜지스터들(MN10~MN1n)의 게이트는 제어 신호(CON)와 연결된다. 즉, 반도체 제조 공정 완료 후 웨이퍼 테스트 결과에 따라 양품으로 판정되어 조립(assembly) 공정이 진행될 칩의 퓨즈는 정해진 규칙에 따라서 레이저 빔 등으로 커팅된다. 이 때, 퓨즈들(F10~F1n)의 일측에 연결된 I/O 단자들(I/O0~I/On)에 출력 전압이 전달되어 읽혀진다. 만일, 퓨즈들(F10~F1n)이 커팅되지 않은 I/O에서는 전원 전압(VDD)이 그대로 전달되고, 퓨즈가 커팅된 I/O에서는 전원 전압(VDD)이 그대로 전달되지 않는다. 따라서, 도 1에 도시된 칩 ID인식 장치는 각각 퓨즈들의 커팅 여부에 따라서 정보의 개수가 달라진다. 예를 들어, 퓨즈들의 수가 n개라면 2n개의 정보를 기록하는 것이 가능하다.
도 2는 도 1에 도시된 장치를 반도체 장치에 내장한 경우 패드의 배치 구조를 설명하기 위한 도면들로서, 참조 부호 21~2n은 각 I/O0~I/0n이 연결되는 패드들을 나타낸다. 도 2를 참조하면, 종래의 장치에서는 퓨즈의 커팅 유무에 대한 정보를 독출하기 위해 다수의 패드들이 요구된다는 단점이 있다. 즉, ID인식에 따른 내부 회로는 반도체 장치 내부의 회로 선폭이 미세화되면서 보다 작은 면적으로 구현될 수 있다. 그러나, 다양한 기능을 위해서는 외부 연결에 요구되는 패드들의 수가 증가되어야 한다. 이러한 패드의 개수가 증가하는 것은 칩 사이즈를 증가시키는 요인이 될 수 있다. 게다가, 칩 ID인식 장치에 기록되어야 하는 정보는, 단순히 웨이퍼 상의 칩의 위치 뿐만 아니라 웨이퍼 번호, 칩의 특성 등 많은 정보를 포함하고 있다. 따라서, 기록해야 할 정보가 많아질수록 패드의 개수는 계속 증가된다. 또한, 도 2를 참조할 때 패드들(21~2n)은 패키지 핀을 통해 외부의 전극과 연결된다. 이 때, 패드(21~2n)와 외부 전극 사이에 전위 차가 있다면 누설 전류가 발생되어 불필요한 전류 소모를 일으킨다는 문제점이 있다.
다른 실시예로서, 일본특허공개 7-192979에는 제품 분류를 나타내는 식별 (ID) 코드가 부여된 반도체 집적 회로를 개시하고 있다. 즉, 일본특허 7-192979에는 도시된 반도체 집적 회로는 본딩 판정부, ID코드 설정부와 ID코드 레지스터를 구비한다. 그러나, 일본특허공개 7-192979에 개시된 회로는 도 1에 도시된 장치와 비교할 때, ID 코드를 저장하기 위한 레지스터들의 수가 증가되어 회로 사이즈를 증가시키게 된다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, ID 인식을 위한 테스트 패드의 수를 최소화하면서 간단한 회로 구성으로 많은 정보들을 기록할 수 있는 칩 식별 부호 인식 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, ID 인식을 위한 테스트 패드의 수를 최소화하면서 간단한 회로 구성으로 많은 정보들을 기록할 수 있는 칩 식별 부호 인식 장치를 내장한 반도체 장치를 제공하는데 있다.
도 1은 종래의 칩 식별 부호(ID) 인식 장치를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 장치를 내장하는 반도체 장치의 패드 배치 구조를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 칩 식별 부호 인식 장치를 설명하기 위한 개략적인 블럭도이다.
도 4는 도 3에 도시된 장치를 설명하기 위한 상세한 회로도이다.
도 5는 도 4에 도시된 회로의 카운터를 구성하는 플립플롭의 상세한 회로도이다.
도 6(a)~도 6(g)는 도 4에 도시된 카운터의 동작을 설명하기 위한 파형도들이다.
도 7은 도 4에 도시된 회로의 제1디코더를 설명하기 위한 상세한 회로도이다.
도 8은 도 7에 도시된 제1디코더의 입출력 신호를 설명하기 위한 도면이다.
도 9는 도 4에 도시된 회로의 제2디코더의 입출력 신호를 설명하기 위한 도면이다.
도 10은 본 발명에 따른 칩 식별 부호(ID) 인식 장치를 내장하는 반도체 장치를 설명하기 위한 일실시예의 도면이다.
도 11은 본 발명에 따른 칩 식별 부호(ID) 인식 장치를 내장하는 반도체 장치를 설명하기 위한 다른 실시예의 도면이다.
도 12는 도 11에 도시된 반도체 장치에서 멀티플렉서의 구조를 설명하기 위한 회로도이다.
상기 과제를 이루기위해, 본 발명에 따른 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치는 카운터 회로와 퓨즈 회로를 구비한다. 카운터 회로는 리셋 신호와 클럭 신호를 외부에서 수신하며, 리셋 신호에 응답하여 리셋되어 클럭 신호를 카운팅하고, 카운팅된 결과를 디코딩하여 적어도 하나의 디코딩 신호를 생성한다. 퓨즈 회로는 반도체 칩 식별 부호(ID)와 관련된 다수의 정보들을 저장하기 위한 다수의 퓨즈들을 구비하며, 카운터 회로에서 출력되는 적어도 하나의 디코딩 신호에 응답하여 상기 퓨즈들의 커팅 유무를 판별하기 위한 출력 신호를 출력한다. 출력 신호의 논리 레벨에 따라 상기 퓨즈들의 커팅 유무를 판별할 수 있다.
상기 다른 과제를 이루기위해, 본 발명에 따른 칩 식별 부호 인식 장치를 내장한 반도체 장치는, 정상 동작을 위한 내부 로직들을 구비하는 반도체 장치에 있어서, 다수의 패드들, 제1패드, 제2패드, 칩 식별 부호 인식 장치 및 제2패드를 구비한다. 다수의 패드들은 정상 동작 시에 소정의 신호들을 상기 내부 로직으로 입출력하기 위해 이용된다. 제1패드는 칩 식별 부호(ID) 인식 테스트 모드에서 소정의 리셋 신호를 수신하는데 이용된다. 제2패드는 테스트 모드에서 소정의 클럭 신호를 수신하기 위해 이용된다. 칩 식별 부호 인식 장치는 칩 식별 부호(ID)와 관련된 정보들을 저장하기 위한 다수의 퓨즈들을 구비하고, 리셋 신호와 클럭 신호에응답하여 퓨즈들의 커팅 유무를 판별하기 위한 출력 신호를 생성한다. 제3패드는 테스트 모드에서 칩 식별 부호 인식 장치의 출력 신호를 외부로 전달하기 위해 이용된다.
상기 다른 과제를 이루기위해, 본 발명에 따른 칩 식별 부호 인식 장치를 내장한 반도체 장치는, 정상 동작을 위한 내부 로직들을 구비하는 반도체 장치에 있어서, 제1공통 패드들, 테스트용 패드, 칩 식별 부호 인식 장치, 제2공통 패드를 구비한다. 제1공통 패드들은 반도체 장치의 정상 동작 모드 시에 소정의 신호들을 입력하고, 칩 식별 부호(ID) 인식 테스트 모드 시에 소정의 리셋 신호와 클럭 신호를 입력하기 위해 이용된다. 테스트용 패드는 외부에서 칩 식별 부호(ID) 테스트 모드 시에 인에이블되는 모드 셋 신호를 입력하기 위해 이용된다. 칩 식별 부호 인식 장치는 칩 식별 부호(ID)와 관련된 정보들을 기록하기 위한 다수의 퓨즈들을 구비하고, 리셋 신호와 클럭 신호에 응답하여 퓨즈들의 커팅 유무를 판별하기 위한 출력 신호를 생성한다. 제2공통 패드는 정상 동작 모드 시에 내부 로직으로부터의 출력 신호를 전달하고, 테스트 모드 시에 칩 식별 부호 인식 장치의 출력 신호를 외부로 전달하기 위해 이용된다.
이하, 본 발명의 실시예에 따른 칩 ID인식 장치 및 칩 ID 인식 장치를 내장한 반도체 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시예에 따른 칩 ID인식 장치(300)를 설명하기 위한 개략적인 도면이다. 도 3을 참조하면, 칩 ID인식 장치(300)는 카운터 회로(30)와 퓨즈 회로(35)로 구성된다.
카운터 회로(30)는 외부에서 인가되는 리셋 신호(RST)에 응답하여 클럭 신호 (CLK)를 카운팅하고, 카운팅된 결과의 각 비트 출력을 소정 비트 단위로 디코딩하여 제1디코딩 신호(A0~An)와 제2디코딩 신호(B0~Bm)로서 출력한다.
퓨즈 회로(35)는 다수의 퓨즈들로 구성되고, 제1디코딩 신호(A0~An)와 제2디코딩 신호(B0~Bm)에 응답하여 상기 다수의 퓨즈들 중 해당 퓨즈가 커팅되었는지의 여부를 판별하기 위한 출력 신호(OUT)를 생성한다. 퓨즈 회로(35)에 포함되는 퓨즈들은 다양한 정보를 저장하기 위해 이용된다.
이와 같이, 도 3에 도시된 칩 ID인식 장치는 리셋 신호(RST)와 클럭 신호(CLK)를 입력하기 위한 입력 단자와, 출력 신호(OUT)를 전달하기 위한 출력 단자가 요구된다. 즉, 도 3의 칩 ID인식 장치에서, 각각의 입력단자와 출력 단자는 칩 ID 테스트를 위해 요구되는 패드들의 수와 일치하며, 종래의 칩 ID인식 장치와 비교할 때 패드의 수를 최소화시킬 수 있다.
도 4는 도 3에 도시된 칩 ID인식 장치(300)를 나타내는 상세한 회로도이다. 도 4를 참조하면, 카운터 회로(30)는 카운터(400), 제1디코더(410) 및 제2디코더 (420)로 구성된다.
카운터(400)는 직렬 연결된 플립플롭들(41~44)로 구성되며, 리셋 신호(RST)에 의해 리셋되어 클럭 신호(CLK)를 카운팅한다. 즉, 플립플롭(41)에 인가되는 클럭 신호(CK)는 CLK가 되고, 플립플롭(42)의 클럭 신호(CK)는 플립플롭(41)의 출력 신호(Q, CO)가 된다. 이와 같이, 플립플롭들(41~44)의 출력은 카운터(400)의 각 비트 출력이 되며, C0~C3로서 표시된다. 도 4에는 카운터(400)를 구성하는 플립플롭의 수가 4개인 경우가 도시되었으나, 설계 방식에 따라서 그 수는 가변될 수 있다. 즉, 카운터(400)는 4개의 플립플롭(41~44)에서 출력되는 4비트 출력 신호와, 1비트의 클럭 신호(CLK)를 더하여 5비트를 출력한다. 그러나, 구현 방식에 따라서 클럭 신호(CLK)가 포함되지 않을 수 있다. 각 플립플롭들 (41~44)의 구조는 도 5를 참조하여 상세히 설명된다.
제1디코더(410)는 클럭 신호(CLK)와 카운터(400)의 첫 번째 비트(C0), 즉, 플립플롭(41)의 출력 신호를 디코딩하고, 디코딩된 결과를 4비트의 제1디코딩 신호(A0~A3)로서 생성한다. 즉, 도 4의 실시예는 A0~An가 4비트인 경우를 나타낸다. 제1디코더(410) 내부의 상세한 회로에 대해서는 도 7을 참조하여 상세히 설명된다.
제2디코더(420)는 카운터(400)의 제2~제4비트(C1~C3)를 디코딩하고, 디코딩 된 결과를 8비트의 제2디코딩 신호(B0~B7)로서 생성한다. 도 4의 실시예에서 B0~Bm은 8비트인 경우를 나타낸다. 제1디코더(410)와 제2디코더(420)에서 출력되는 제1디코딩 신호(A0~A3)와 제2디코딩 신호(B0~B7)는 각각 퓨즈 회로(35)를 제어하기 위한 제어 신호로서 이용된다.
도 4에는 카운터 회로(30)가 두 개의 디코더들(410, 420)을 포함하는 것으로 도시되었으나, 디코더의 개수는 달라질 수 있다. 즉, 원하는 정보의 비트 수에 따라 카운터 회로(30)는 1개의 디코더만으로 구현될 수도 있고, 3개 이상의 디코더로 구현될 수도 있다. 도 4를 포함한 이후의 실시예에서는 카운터 회로(30)가 두 개의 디코더들을 포함하는 경우의 예에 대하여 설명된다.
퓨즈 회로(35)는 다수 개의 트랜지스터들(MN40~MN47)과, 다수 개의 퓨즈 어레이들(430,431~437), 다수 개의 트랜지스터들(MN50~MN53) 및 풀 다운 트랜지스터(MN54)로 구성된다.
구체적으로, NMOS트랜지스터들(MN40~MN47)의 드레인은 전원 전압(VDD)과 연결되고, 게이트는 각각 8비트의 제2디코딩 신호(B0~B7)와 연결된다. 또한, NMOS 트랜지스터들(MN40~MN47)의 소스는 각 퓨즈 어레이들(430~437)의 일측과 연결된다. 각 NMOS트랜지스터들(MN40~MN47)은 제2디코더(420)에서 출력되는 제2디코딩 신호 (B0~B7)에 의해 온/오프 제어된다. NMOS트랜지스터들(MN40~MN47) 중 어느 하나가 턴온되면, 턴온된 트랜지스터와 연결된 퓨즈가 커팅되지 않은 경우에 전원 전압(VDD)과 퓨즈 사이에 전류 경로가 형성된다.
퓨즈 어레이들(430~437)은 NMOS트랜지스터들(MN40~MN47)의 각 소스에 각각 4개씩 병렬 연결된 퓨즈들로 구성된다. 예를 들어, 퓨즈 어레이(430)의 퓨즈들(F0~F3)은 일측이 NMOS트랜지스터(MN40)의 소스와 공통적으로 연결되고, 타측은 각각 NMOS트랜지스터들(MN50~MN53)의 드레인에 연결된다. 퓨즈 어레이 (431)를 구성하는 4개 퓨즈들(F4~F7)의 일측은 NMOS 트랜지스터(MN41)의 소스에 공통적으로 연결되고, 타측은 NMOS트랜지스터들(MN50~MN53)의 드레인에 각각 연결된다. 나머지 퓨즈 어레이들(432~437)의 구성도 동일한 방식으로 연결된다. 이와 같이, 퓨즈 회로(35)의 NMOS트랜지스터들(MN50~MN53)은 퓨즈 어레이들 (430~437)을 구성하는 4개 퓨즈들의 타측과 각각 드레인이 연결되고, 게이트는 상기 제1디코딩 신호(A0~A3)와 연결되며, 소스는 출력 단자 OUT와 연결된다. 즉, NMOS트랜지스터들(MN50~MN53)은 제1디코딩 신호(A0~A3)에 의해 온/오프 제어된다. NMOS트랜지스터들(MN50~MN53) 중 어느 하나가 턴온되면, 턴온된 트랜지스터에 연결된 퓨즈들 중에서 커팅되지 않은 퓨즈에 의해, 전원 전압(VDD)으로부터 출력 단자 OUT로의 전류 경로가 형성된다. 풀 다운 트랜지스터(MN54)는 각 NMOS트랜지스터들(MN50~MN53)의 소스와 드레인이 연결되고, 게이트는 전원 전압 (VDD)과 연결되며, 소스는 접지 전압(VSS)과 연결된다. 즉, MN54는 선택된 퓨즈가 커팅되었을 때 출력 단자 OUT를 풀다운시킨다. 이와 같이, 퓨즈 회로(35)는 칩 ID와 관련된 다양한 정보들을, 퓨즈들의 커팅 여부에 의해서 표현할 수 있다.
이상과 같은 구성을 갖는 칩 ID인식 장치의 동작에 관하여 각각 카운터 회로(30)와 퓨즈 회로(35)로 구분하여 설명된다. 먼저, 카운터 회로(30)에 관하여 구체적으로 설명된다.
도 5는 도 4에 도시된 회로의 카운터(400)를 구성하는 플립플롭(41~44)의 상세한 회로도이다. 도 5를 참조하면, 각 플립플롭들(41~44)은 전송 게이트들(TG51~TG54), 낸드 게이트들(500, 530) 및 인버터들(510, 540, 550, 560)로 구성된다.
플립플롭(41)의 경우에, 인버터들(550, 560)을 통하여 지연된 클럭 신호는 제1제어 신호(CL)로서 생성되고, 인버터(550)에서 반전된 클럭 신호는 제2제어 신호(CLB)로서 생성된다. 다른 플립플롭들(42~44)의 경우에는 클럭 신호(CLK) 대신에 C0~C2가 각각 사용되어 제1, 제2제어 신호(CL, CLB)가 생성된다.
도 5의 전송 게이트들(TG51~TG54)은 제1제어 신호(CL)와 제2제어 신호(CLB)를 전송 제어 신호로서 입력하고, 상기 전송 제어 신호에 응답하여 입력 신호를 전달한다.
낸드 게이트(500)는 리셋 신호(RST)와 전송 게이트(TG51)의 출력 신호를 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 인버터(510)는 낸드 게이트 (500)의 출력 신호를 반전시키고, 그 결과를 전송 게이트(TG52)의 입력으로 인가한다. 전송 게이트(TG52)는 CL이 로우 레벨일 때, 인버터(510)의 출력 신호를 낸드게이트(500)의 입력으로 인가한다. 전송 게이트(TG53)는 CL이 로우 레벨일 때 낸드 게이트(500)의 출력 신호를 인버터(520)로 인가한다. 낸드 게이트(530)는 인버터(520)의 출력 신호와 리셋 신호(RST)를 반전 논리곱하고, 그 결과를 인버터(540)에서 반전시켜 출력 신호(Q)를 생성한다. 또한, 전송 게이트(TG54)는 CL이 하이 레벨일 때 낸드 게이트(530)의 출력 신호를 인버터(520)의 입력으로 피드백시킨다. 또한, 전송 게이트(TG51)는 CL이 하이 레벨일 때, 낸드 게이트(530)의 출력 신호를 낸드 게이트(500)의 입력으로 피드백시킨다.
도 6(a)~도 6(g)는 도 5에 도시된 회로의 동작을 설명하기 위한 파형도들로서, 도 6(a)는 각 동작 단계(STAGE)를 나타내고, 도 6(b)는 리셋 신호(RST)를 나타내고, 도 6(c)는 클럭 신호(CLK)를 나타내고, 도 6(d)~도 6(g)는 각각 카운터(400)의 비트 출력(C0~C3)을 나타낸다.
도 4~도 6을 참조하여 카운터(400)의 동작을 설명하면 다음과 같다. 먼저, 도 6(b)에 도시된 리셋 신호(RST)에 의해 각각의 플립플롭들(41~44)이 리셋된다(STAGE 0). 즉, 리셋 신호(RST)가 로우 레벨이 될 때 각 플립플롭들(41~44)의 출력 신호들, 즉, 도 6(d)~도 6(g)에 도시된 C0~C3는 클럭 신호(CLK)의 상태와 무관하게 모두 로우 레벨로 초기화된다. STAGE0에서는 도 6(c)에 도시된 클럭 신호(CLK)도 로우 레벨이므로, 결과적으로 제1, 제2디코더(410, 420)로 입력되는 5비트 신호는 클럭 신호(CLK)의 1비트를 포함하여 "00000" 이 된다.
도 6(a)의 STAGE1에서 리셋 신호(RST)는 다시 하이 레벨이 되고, 클럭 신호(CLK)도 하이 레벨이 된다. 이와 같이, 리셋 신호(RST)가 하이 레벨인 상태에서 클럭 신호(CLK)가 하이 레벨로 인에이블되는 STAGE1에서는 전송 게이트들(TG51, TG54)이 턴온되어 낸드 게이트(530)의 출력 신호를 각각 낸드 게이트(500)와 인버터(520)의 입력으로 인가한다. 이 때, 도 5의 낸드 게이트(530)의 출력이 하이 레벨을 유지하므로, 출력 신호(Q)는 아직 로우 레벨 상태를 나타낸다. 즉, STAGE1에서 플립플롭들(41~44)의 출력 신호는, 도 6(d)~도 6(g)에 도시된 바와 같이 변화가 없다. 따라서, 제1, 제2디코더(410, 420)로 입력되는 5비트 신호(C3, C2, C1, C0, CLK)는 "00001"을 나타낸다.
도 6(a)의 STAGE2에서는 클럭 신호(CLK)가 하이 레벨 상태에서 로우 레벨로 전환된다. 이러한 시점에서 플립플롭(41)의 출력 신호(Q, C0)는 반전된다. 구체적으로, 클럭 신호(CLK)가 하이 레벨이었다가 로우 레벨이 되면, 전송 게이트들(TG52, TG53)이 턴온되어 낸드 게이트(500)의 로우 레벨의 출력 신호가 전송 게이트(TG53)를 통하여 인버터(520)로 전달된다. 따라서, STAGE 2에서 낸드 게이트(530)의 출력은 로우 레벨이 되고, 인버터(540)를 통하여 출력되는 신호(Q, C0)는 도 6(d)와 같이 하이 레벨이 된다. 이 때, 다른 플립플롭들(42~44)의 출력신호는 아직 변화되지 않은 상태이므로, STAGE2에서 디코더(410, 420)로 입력되는 5비트 신호는 "00010"를 나타낸다. 여기에서, 제1, 제2디코더(410, 420)로 인가되는 5비트 신호는 순차적으로 인가되는 클럭 신호(CLK)의 개수라 할 수 있다.
이와 유사한 방식으로, STAGE3에서는 클럭 신호(CLK)와 C0가 하이 레벨이므로, 제1,제 2디코더(410,420)로 "00011"의 신호가 출력된다. 또한, 클럭 신호(CLK)가 다시 하이 레벨이 되었다가 로우 레벨이 되는 STAGE4에서는 플립플롭(41)의 출력 신호(Q, CO)가 로우 레벨로 전환되고, C1이 하이 레벨이 된다. 따라서, STAGE 4에서 디코더들(410, 420)로 인가되는 신호는 "00100"를 나타낸다. 이와 같은 과정을 통하여 STAGE0~STAGE31 까지 서로 다른 비트 조합으로 표현되는 비트 데이타들(C0~C3)이 생성된다. 즉, 클럭 신호(CLK)가 토글(TOGGLE) 됨에 따라서 디코더(410,420)에는 "00000"로부터 "11111"의 32개의 신호가 순차적으로 입력된다.
도 4에는 카운터(400)를 구성하는 플립플롭의 일 예가 도 5에 도시되었으나, 플립플롭은 여러 가지의 다양한 회로에 의해 구현되는 것이 가능하다.
도 7은 도 4에 도시된 회로의 제1디코더(410)를 설명하기 위한 상세한 회로도로서, 앤드 게이트들(71~74)로 구성된다. 도 7을 참조하면, 앤드 게이트 (71)는 카운터(400)의 비트 출력(C0)과 클럭 신호(CLK)를 논리곱하고, 논리곱된 결과를 제1디코딩 신호의 상위 비트(A3)로서 출력한다. 앤드 게이트(72)는 카운터(400)의 비트 출력(C0)과 반전된 클럭 신호를 논리곱하고, 논리곱된 결과를 A2로서 출력한다. 앤드 게이트(73)는 C0의 반전시킨 신호와, 클럭 신호(CLK)를 논리곱하여 A1을 출력한다. 앤드 게이트(74)는 CO의 반전된 신호와, 클럭 신호(CLK)의 반전된 신호를 논리곱하고, 논리곱된 결과를 A0로서 출력한다.
도 8은 도 7에 도시된 제1디코더의 입력 신호(CO,CLK)와 출력 신호(A0~A3)를 설명하기 위한 도면이다. 즉, 도 7 및 도 8을 참조하면, C0와 CLK가 모두 "1"일 때, A3가 하이 레벨이 되고, A0~A2는 로우 레벨이 된다. 또한, CO가 "1"이고, CLK이 "0"일 때 A2가 하이 레벨이 되고, A0, A1 및 A3는 로우 레벨이 된다. 또한, CO가 "0"이고, CLK가 "1"일 때, A1이 하이 레벨이 되고, A0, A2, A3는 로우 레벨이 된다. 또한, CO와 CLK가 모두 "0"일 때 A0는 하이 레벨이 되고, A1~A3는 로우 레벨이 된다.
구체적으로 도시되지는 않았으나, 도 4에서 C1~C3비트들을 입력으로하여 디코딩하는 제2디코더(420)는 도 7의 제1디코더(410)와 동일한 방식으로 구현될 수 있다. 즉, 8개의 앤드 게이트들을 이용하고, 각각의 앤드 게이트가 세 비트(C1~C3)의 조합을 논리곱하도록 구현하면, 8비트의 제2디코딩 신호(B0~B7)를 구할 수 있다.
도 9는 제2디코더(420)의 입력 신호(C1~C3)와 출력 신호(B0~B7)를 설명하기 위한 도면이다. 도 9를 참조하면, C1~C3의 각 비트를 조합한 8개의 신호들에 대해서 제2디코딩 신호(B0~B7)는 8비트 중 한 비트만 하이 레벨이 된다. 예를 들어, C1~C3가 모두 0 이면, B0만 하이 레벨이 되고, 나머지 B1~B7은 로우 레벨이 된다. 또한, C1이 1이고, C2와 C3가 0이면, B1은 하이 레벨이 되고, 나머지 비트들(B0, B2~B7)은 로우 레벨이 된다.
도 8 및 도 9에 도시된 바와 같이, 클럭 신호(CLK)와 카운터(400)의 각 비트출력 신호(C0~C3)를 조합하여 디코딩한 결과는, 제1디코딩 신호(A0~A3) 중 한 비트와, 제2디코딩 신호(B0~B7) 중 한 비트만 하이 레벨이 되고, 나머지 비트들은 로우 레벨로 유지된다. 전술한 과정을 통하여 도 4의 카운터 회로(30)가 동작되며, 카운터 회로(30)에서 출력되는 제1디코딩 신호(A0~A3)와 제2디코딩 신호(B0~B7)에 의해 도 4의 퓨즈 회로(35)가 제어된다.
다시 도 4를 참조하여, 퓨즈 회로(35)의 동작을 구체적으로 설명한다. 제1디코더(410)의 출력 신호(A0~A3)는 NMOS트랜지스터들(MN50~MN53)을 제어하게 되므로, 4개의 트랜지스터들 중에서 하나의 트랜지스터에만 하이 레벨의 전압이 인가된다. 또한, 제2디코더(420)의 출력 신호(B0~B7)는 NMOS트랜지스터들 (MN40~MN47)을 제어하게 되므로, 8개의 트랜지스터들(MN40~MN47) 중에서 하나의 트랜지스터에만 하이 레벨의 전압이 인가된다. 예를 들어, A0와 B0가 하이 레벨이고, 나머지 비트들은 로우 레벨인 경우를 가정한다. 이 때, 출력 단자 OUT의 전압에 영향을 줄 수 있는 것은 제1퓨즈 어레이(430)의 퓨즈(F0)이다. 만일, 퓨즈(F0)가 커팅된 경우에는, 풀 다운의 역할을 하는 NMOS트랜지스터(MN54)에 의해 출력 단자 OUT를 통하여 출력되는 전압은 로우 레벨이 된다. 그러나, 퓨즈(F0)가 커팅되지 않은 경우에는 턴온된 트랜지스터들(MN40, MN50, MN54)의 저항 비에 비례한 전압이 출력 단자 OUT에서 출력된다. 따라서, 출력 단자 OUT를 통하여 출력되는 전압은 상기 트랜지스터들(MN40, MN50, MN54)의 저항 비에 비례하여 전원 전압(VDD)보다 낮고, 접지 전압(VSS)보다 높은 전압이 된다. 이 때, 풀 다운 트랜지스터(MN54)의 저항 값을 크게 하고, NMOS트랜지스터들(MN40, MN50)의 저항 값을 줄이면 출력 단자 OUT로 출력되는 전압 레벨은 전원 전압(VDD)에 가까워지도록 설정될 수 있다. 따라서, 출력 단자 OUT의 레벨은 논리 "하이"로 인식될 수 있다. 이와 같이, 제1디코딩 신호(A0~A3)와 제2디코딩 신호(B0~B7)의 비트에 따라서 영향을 줄 수 있는 퓨즈들이 정해져있다. 따라서, 칩 ID인식 장치에 순차적으로 입력되는 클럭 신호(CLK)의 상태에 따라서 32개의 퓨즈들(F0~F31)에 대한 커팅 유무가 출력 단자 OUT를 통하여 출력된다.
또한, 본 발명에 따른 칩 ID인식 장치의 퓨즈 회로(35)는 각각의 퓨즈들, 전술한 예에서와 같이 32개의 퓨즈들(F0~F31)을 이용하여 ID와 관련된 많은 정보들이 기록될 수 있다. 이러한 정보를 기록하는데 있어서, 퓨즈들(F0~F31)이 사용되는 한 예를 설명하면 다음과 같다. 먼저, F0는 퓨즈에 정보를 기록하였는지의 여부를 판별하기 위해 이용될 수 있으며, 마스터 퓨즈라고도 불린다. 따라서, 퓨즈(F0)의 커팅 유무에 따라서 칩 ID 인식 장치가 사용되었는지의 여부가 판별될 수 있다.
또한, F1~F14는 칩의 좌표를 기록하기 위해 이용될 수 있다. 즉, 하나의 웨이퍼 상에서 수십 개~ 천 개 이상의 칩이 존재할 수 있다. 따라서, 상기 F1~F14는 칩의 페이퍼 상에서의 위치를 X 좌표와 Y좌표로 표시하기 위해 이용된다. 예를 들어, 14개의 퓨즈들 중에서 7개의 퓨즈가 X좌표를 표시하는데 이용될 수 있고, 나머지 7개의 퓨즈가 Y좌표를 표시하는데 이용될 수 있다. 이와 같이, 7개의 퓨즈를 각각 X좌표와 Y좌표 표시에 할당하는 경우에, 표시할 수 있는 칩의 개수는 214즉, 4096개까지 가능함을 알 수 있다.
상기 퓨즈들(F0~F31) 중에서 F15~F19는 웨이퍼 번호를 기록하는데 이용될 수있다. 일반적인 반도체 제조 공정에서는 25매를 하나의 로트(LOT)로 구성하여 프로세스가 진행된다. 즉, 웨이퍼 번호를 기록하는데 5개의 퓨즈들(F15~F19)을 사용하게 되면 25즉, 32개까지의 번호를 기록하는 것이 가능하다. 또한, 퓨즈들 중에서 F20~F30의 11개 퓨즈들은 생산 로트(LOT) 번호를 기록하는데 이용될 수 있다. 이와 같이, 11개의 퓨즈들을 로트 번호를 기록하는데 이용할 경우에, 최대 211즉, 2048개까지 기록하는 것이 가능하므로, 많은 분량의 로트 일련 번호를 기록하는 것이 가능하다. 또한, 퓨즈(F31)는 퓨즈 데이타에 에러가 있는지의 여부를 판단하기 위한 패리티 체크에 이용될 수 있다. 따라서, 커팅된 퓨즈의 개수가 짝수 개 또는 홀수 개로 유지되도록 패리티 체크용 퓨즈(F31)를 커팅하여 퓨즈 데이타에 대한 신뢰성을 높일 수 있다. 전술한 바와 같이, 퓨즈들을 이용하는 예는 목적에 따라서 임의로 설정될 수 있다. 즉, 칩을 제조하는 제조사에서 칩의 특성에 따라 등급을 구분하거나 관리를 요구하는 식별 데이타 등을 포함하여 퓨즈들을 활용하는 방법이 다양하게 구현될 수 있다.
이와 같이, 본 발명에 따른 칩 ID인식 장치는 제조자가 원하는 정보를 기록할 수 있고 해당 반도체 장치의 소정 위치에 삽입된다. 또한, 본 발명에 따른 칩 ID 인식 장치는 패키지 상태에서 정보를 독출하는 것이 가능하다. 칩 ID인식 장치를 반도체 장치 내부에 배치하는 방식은 이후에 설명되는 실시예에서와 같이 다양하게 구현될 수 있다.
도 10은 본 발명에 따른 칩 ID 인식 장치를 내장한 반도체 장치의 일실시예를 나타내는 도면이다. 반도체 장치(700)는 다수 개의 패드들(710~720, 730, 740) 및 칩 ID인식 장치(300)를 포함한다.
패드들(712, 714, 720)은 정상 동작 시에 소정 신호들을 내부 로직(미도시)으로 입출력하기 위해 이용된다. 패드(730)는 전원 전압(VDD) 인가를 위한 것이고, 패드(740)는 접지 전압(VSS) 인가를 위한 것이다.
도 10의 패드들(710, 716)은 각각 칩 ID인식 장치(300)의 입력 신호로서 이용되는 리셋 신호(RST)와 클럭 신호(CLK)를 입력하기 위한 패드를 나타낸다. 또한, 패드(718)는 칩 ID인식 장치(300)의 출력(OUT)을 외부로 전달하기 위한 패드를 나타낸다.
도 10에 도시된 바와 같이 본 발명에 따른 칩 ID인식 장치(300)를 반도체 장치에 내장하는 경우에, 칩 ID 테스트를 위해 다수의 패드들을 필요로하지 않고, 3개의 패드들(710, 716, 718)을 필요로 한다. 즉, 퓨즈들의 개수가 증가되어도 칩 ID인식을 위한 패드들의 수는 증가되지 않는다. 따라서, 기록하고자하는 정보량이 증가되더라도 퓨즈들의 수는 증가하지만, 패드들의 수는 증가되지 않고 테스트 시에 클럭 신호(CLK)의 개수만 증가시키면 된다. 또한, 기록하고자 하는 정보량만큼의 퓨즈를 제작하여 반도체 칩에 삽입하면, 기록하는 정보 형태 또는 커팅되는 퓨즈의 개수가 변하더라도 테스트 방법에 있어서 일관성이 유지되고, 칩 ID인식 장치(300)의 레이아웃(LAYOUT)이 변경될 필요가 없다.
도 11은 본 발명에 따른 칩 ID 인식 장치를 내장한 반도체 장치의 다른 실시예를 설명하기 위한 도면이다. 도 11을 참조하면, 반도체 장치(800)는 다수 개의패드들(810~820), VDD인가용 패드(830), VSS인가용 패드(840), 칩 ID인식 장치(300) 및 멀티플렉서들(822, 824, 826)을 포함한다.
도 11에 도시된 반도체 장치(800)에서는 칩 ID 테스트를 위한 패드의 수를 줄이기 위한 방법이 적용된다. 즉, 도 11에서 클럭 신호(CLK), 리셋 신호(RST)를 입력하기 위한 패드(810, 816)와 출력 신호(OUT)를 위한 패드(818)는 정상 동작 시의 신호를 입출력하기 위한 패드와 공통으로 사용된다. 이러한 기능을 위해, 모드 셋(MODE SET) 신호(M_S)를 수신하기 위한 별도의 테스트용 패드(820)가 반도체 장치(800)에 구비된다.
멀티플렉서(822)는 패드(820)를 통하여 입력되는 모드 셋 신호(M_S)에 응답하여 칩 ID인식 테스트를 위한 리셋 신호(RST)를 칩 ID인식 장치(300)로 전달하거나, 정상 동작 시의 신호를 내부 로직(미도시)으로 전달한다.
멀티플렉서(824)는 패드(816)를 통하여 입력되는 신호를 모드 셋 신호(M_S)에 응답하여 칩 ID인식 장치(300)의 클럭 신호(CLK)로서 전달하거나 내부 로직(미도시)으로 전달한다. 멀티플렉서(826)는 모드 셋 신호 (M_S)에 응답하여, 칩 ID 인식 장치(300)의 출력 신호(OUT) 또는 내부 로직(미도시)으로부터 출력되는 신호를 패드(818)로 전달한다.
도 11에 도시된 장치의 동작을 설명하면 다음과 같다. 즉, 모드 셋 신호(M_S)가 인에이블되면, 패드(810)를 통하여 입력되는 신호는 칩 ID인식 장치(300)의 리셋 신호(RST)로 인가된다. 또한, 인에이블된 모드 셋 신호(M_S)에 의해 패드(816)를 통하여 입력되는 신호는 멀티플렉서(824)를 통하여 칩 ID인식 장치(300)의 클럭 신호(CLK)로서 인가된다. 마찬가지로, 모드 셋 신호(M_S)에 의해 칩 ID인식 장치(300)에서 출력되는 신호가 패드(818)를 통하여 외부로 출력된다.
반면, 모드 셋 신호(M_S)가 인에이블되어 있지 않다면, 패드(810, 816)를 통하여 입력되는 신호는 내부 로직(미도시)으로 인가되어 반도체 장치(800)가 정상 동작하게 된다. 이 때, 내부 로직(미도시)의 출력 신호가 패드(818)를 통하여 외부로 출력된다. 즉, 모드 셋 신호(M_S)의 인에이블 여부에 따라서 정상 동작 시의 입출력 신호는 차단되고 칩 ID인식 테스트 기능을 수행하는데 이용되는 신호들이 입출력된다.
이와 같이, 도 11의 반도체 장치(800)에서는 정상 동작 시와 테스트 동작 시에 입력되는 신호를 멀티플렉싱하기 때문에 동일한 패드를 이용할 수 있다는 이점이 있다.
도 12는 도 11에 도시된 반도체 장치(800)의 멀티플렉서(826)를 나타내는 상세한 회로도로서, 전송 게이트들(TG91, TG92)과 인버터(90)로 구성된다.
전송 게이트들(TG91, TG92)은 모드 셋 신호(M_S)와, 인버터(90)에서 반전된 모드 셋 신호를 전송 제어 신호로서 입력한다. 따라서, 전송 게이트들(TG91, TG92)은 입력 신호(IN1, IN2)를 전송 제어 신호에 응답하여 출력 단자 OUTPUT로 전달한다. 여기에서, 입력 신호(IN1)는 칩 ID인식 장치(300)의 출력 신호(OUT)가 될 수 있고, 입력 신호(IN2)는 반도체 칩(800)의 내부 로직(미도시)으로부터의 출력 신호가 될 수 있다.
즉, 모드 셋 신호(M_S)가 하이 레벨이면 전송 게이트(TG91)가 턴온되어 입력신호(IN1)를 출력 단자 OUTPUT로 출력한다. 또한, 모드 셋 신호(M_S)가 로우 레벨이면 전송 게이트(TG92)가 턴온되어 입력 신호(IN2)를 출력 단자 OUTPUT로 출력한다.
도 12에는 출력을 위한 패드(818)와 연결되는 멀티플렉서(826)의 예가 도시되었으나, 다른 멀티플렉서들(822, 824)도 유사한 방식으로 구현될 수 있다. 즉, 도 12의 IN1,IN2는 OUT1, OUT2가 되고, OUTPUT은 INPUT으로 변경하면, 입력을 위한 멀티플렉서(822,824)도 쉽게 구현될 수 있다. 또한, 설계 방식에 따라서 입력 또는 출력의 갯수가 변경될 수 있으며, 다른 방식으로도 회로의 변형이 가능하다.
이상과 같은 칩 ID 인식 장치를 반도체 장치에 삽입하는 것은 웨이퍼 제조 공정에서 일반적인 공정 과정과 함께 이루어질 수 있다. 따라서, 반도체 칩의 웨이퍼 상태에서 추가적으로 이루어지는 공정은 없으며, 이미 사용되는 공정에서 칩 ID를 세팅하는 과정이 함께 진행된다. 구체적으로, 반도체 웨이퍼 제조 공정에서는 사진, 식각, 확산 및 증착 과정 등이 순차적으로 이루어진다. 이러한 초기 웨이퍼 제조 공정에서 칩 ID 인식 장치가 반도체 칩 내부에 형성된다. 웨이퍼 제조 공정이 완료되면, 웨이퍼 상태에서의 프로빙(PROBING) 테스트가 수행된다. 이러한 과정에서, 메모리가 삽입된 반도체 칩의 경우에는, 결함을 갖는 메모리 셀을 사용 가능하도록 하기 위해 리페어(REPAIR) 정보가 추출된다. 이후에, 레이저에 의한 리페어 공정이 이루어진다. 리페어 공정에서는 결함이 있는 메모리 블럭을 리페어하기 위해서, 미리 구비된 퓨즈들 중 해당 퓨즈들이 레이저 빔에 의해 커팅된다. 이 공정에서, 본 발명에 따른 칩 ID 인식 장치의 퓨즈들도 미리 정해진 규칙에 따라서 커팅된다. 이후에, 반도체 칩의 종류에 따라서 2차 웨이퍼 프로빙 테스트 또는 웨이퍼 절단(SAWING) 과정과 패키지(package) 조립 공정이 진행된다.
상술한 과정을 통하여 칩 ID인식 장치가 반도체 칩에 삽입되면, 패키지 상태에서도 칩 ID를 인식하는 것이 가능하다.
이상, 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따르면, 반도체 칩의 패드 수를 최소화하면서 칩 ID와 관련된 많은 정보를 기록할 수 있다는 효과가 있다. 또한, 많은 레지스터들을 사용하지 않고, 간단한 카운터 회로와 퓨즈 회로를 이용하기 때문에, 회로 사이즈를 증가시키지 않을 뿐만 아니라 패키지 상태에서도 칩의 ID를 인식할 수 있다는 효과가 있다. 또한, 칩 ID인식 장치를 내장한 반도체 장치에서 패드를 공유하면, 칩 ID인식 장치의 입출력 신호가 멀티플렉서를 거쳐서 패드로 연결되므로, 패드와 외부 전극 간의 전위 차에 의해 누설 전류가 발생되는 문제는 제거될 수 있다.

Claims (12)

  1. 리셋 신호에 응답하여 클럭 신호를 카운팅하고, 상기 카운팅된 결과를 디코딩하여 적어도 하나의 디코딩 신호를 생성하는 카운터 회로; 및
    반도체 칩 식별 부호(ID)와 관련된 다수의 정보들을 저장하기 위한 다수의 퓨즈들을 구비하며, 상기 적어도 하나의 디코딩 신호에 응답하여 상기 퓨즈들의 커팅 유무를 판별하는 출력 신호를 출력하는 퓨즈 회로를 구비하고,
    상기 출력 신호의 논리 레벨에 따라 상기 퓨즈들의 커팅 유무를 판별할 수 있는 것을 특징으로 하는 칩 식별 번호(ID) 인식 장치.
  2. 제1항에 있어서, 상기 카운터 회로는,
    직렬 연결된 N(>1)개의 플립플롭들로 구성되고, 상기 클럭 신호를 카운팅한 결과로서 각 N 비트 신호를 출력하는 카운팅 수단; 및
    상기 N 비트 신호를 조합하여 디코딩하고, 상기 디코딩된 결과를 상기 적어도 하나의 디코딩 신호로서 출력하는 적어도 하나의 디코더를 구비하는 것을 특징으로 하는 칩 식별 부호 인식 장치.
  3. 제1항에 있어서, 상기 카운터 회로는,
    직렬 연결된 N(>1)개의 플립플롭들로 구성되고, 상기 클럭 신호를 카운팅한 결과로서 각 N 비트 신호와 상기 클럭 신호를 포함하여 N+1비트 신호를 출력하는카운팅 수단; 및
    상기 N+1비트 신호의 일부 비트들을 조합하여 디코딩하고, 상기 디코딩된 결과를 상기 적어도 하나의 디코딩 신호로서 출력하는 적어도 하나의 디코더를 구비하는 것을 특징으로 하는 칩 식별 부호 인식 장치.
  4. 제1항에 있어서, 상기 카운터 회로는,
    직렬 연결된 N(>1)개의 플립플롭들로 구성되고, 상기 클럭 신호를 카운팅한 결과로서 각 N 비트 신호를 출력하는 카운팅 수단;
    상기 N비트 신호의 일부 비트들을 조합하여 디코딩하고, 상기 디코딩된 결과를 M 비트의 제1디코딩 신호로서 출력하는 제1디코더; 및
    상기 N비트 신호의 나머지 일부 비트들을 조합하여 디코딩하고, 상기 디코딩된 결과를 K 비트의 제2디코딩 신호로서 출력하는 제2디코더를 구비하는 것을 특징으로 하는 칩 식별 부호 인식 장치.
  5. 제4항에 있어서, 상기 카운팅 수단은,
    상기 N비트 신호와 상기 클럭 신호를 포함하여 상기 N+1 비트를 출력하는 것을 특징으로 하는 칩 식별 부호 인식 장치.
  6. 제4항에 있어서, 상기 퓨즈 회로는,
    상기 제2디코딩 신호에 의해 제어되고, 일측이 전원 전압과 공통적으로 연결되는 K개의 트랜지스터들;
    상기 각 K개 트랜지스터들의 타측에 M개씩 연결되는 퓨즈들로 구성되는 K개의 퓨즈 어레이들;
    상기 각 M개 퓨즈들의 타측과 일측이 연결되며, 상기 제1디코딩 신호에 의해 제어되는 M개의 트랜지스터들; 및
    상기 M개 트랜지스터들의 타측과 공통적으로 일측이 연결되고, 전원 전압에 의해 제어되는 풀 다운 트랜지스터를 구비하는 것을 특징으로 하는 칩 식별 부호 인식 장치.
  7. 제6항에 있어서, 상기 퓨즈 회로는,
    상기 K개의 퓨즈 어레이를 구성하는 각 M 개씩의 퓨즈들을 이용하여 상기 퓨즈의 정보 기록 여부, 칩의 좌표, 웨이퍼 번호, 제조 시의 로트 번호 및 패리티 체크 정보를 기록하는 것을 특징으로 하는 칩 식별 부호 인식 장치.
  8. 정상 동작을 위한 내부 로직들을 구비하는 반도체 장치에 있어서,
    상기 정상 동작 시에 소정의 신호들을 상기 내부 로직으로 입출력하기 위한 다수의 패드들;
    칩 식별 부호(ID) 인식 테스트 모드에서 소정의 리셋 신호를 수신하기 위한 제1패드;
    상기 테스트 모드에서 소정의 클럭 신호를 수신하기 위한 제2패드;
    상기 칩 식별 부호(ID)와 관련된 정보들을 저장하기 위한 다수의 퓨즈들을 구비하고, 상기 리셋 신호와 상기 클럭 신호에 응답하여 상기 퓨즈들의 커팅 유무를 판별하기 위한 출력 신호를 생성하는 칩 식별 부호 인식 장치; 및
    상기 테스트 모드에서 상기 칩 식별 부호 인식 장치의 출력 신호를 외부로 전달하기 위한 제3패드를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 칩 식별 부호 인식 장치는,
    상기 테스트 모드에서 상기 리셋 신호에 응답하여 리셋되어 상기 클럭 신호를 카운팅하고, 상기 카운팅된 결과를 디코딩하여 적어도 하나의 디코딩 신호를 생성하는 카운터 회로;
    상기 카운터 회로에서 출력되는 상기 적어도 하나의 디코딩 신호에 응답하여 상기 퓨즈들의 커팅 유무를 판별하기 위한 신호를 출력하는 퓨즈 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 정상 동작을 위한 내부 로직들을 구비하는 반도체 장치에 있어서,
    상기 반도체 장치의 정상 동작 모드 시에 소정의 신호들을 입력하고, 칩 식별 부호(ID) 인식 테스트 모드 시에 소정의 리셋 신호와 클럭 신호를 입력하기 위한 제1공통 패드들;
    외부에서 상기 칩 식별 부호(ID) 테스트 모드 시에 인에이블되는 모드 셋 신호를 입력하기 위한 테스트용 패드;
    상기 칩 식별 부호(ID)와 관련된 정보들을 기록하기 위한 다수의 퓨즈들을 구비하고, 상기 리셋 신호와 상기 클럭 신호에 응답하여 상기 퓨즈들의 커팅 유무를 판별하기 위한 출력 신호를 생성하는 칩 식별 부호 인식 장치; 및
    상기 정상 동작 모드 시에 상기 내부 로직으로부터의 출력 신호를 전달하고, 상기 테스트 모드 시에 상기 칩 식별 부호 인식 장치의 출력 신호를 외부로 전달하기 위한 제2공통 패드를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 칩 식별 부호 인식 장치는,
    상기 테스트 모드에서 상기 리셋 신호에 응답하여 리셋되며, 상기 클럭 신호를 카운팅하여 상기 카운팅된 결과를 디코딩하고, 상기 디코딩된 결과를 적어도 하나의 디코딩 신호로서 출력하는 카운터 회로; 및
    상기 카운터 회로에서 출력되는 상기 적어도 하나의 디코딩 신호에 응답하여 상기 퓨즈들의 커팅 유무를 판별하기 위한 신호를 출력하는 퓨즈 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 반도체 장치는,
    상기 모드 셋 신호에 응답하여 상기 제1공통 패드들을 통하여 인가되는 신호를 상기 내부 로직 또는 상기 칩 식별 부호 인식 장치로 인가하는 제1멀티플렉서; 및
    상기 모드 셋 신호에 응답하여 상기 내부 로직으로부터 출력되는 신호 또는상기 칩 식별 부호 인식 장치로부터 출력되는 신호를 상기 제2공통 패드로 인가하는 제2멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 장치.
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