JP2000040793A

JP2000040793A - 半導体集積回路装置の製造方法

Info

Publication number: JP2000040793A
Application number: JP10208754A
Authority: JP
Inventors: Shin Ito; 紳伊藤; Tomohide Sasaki; 智秀佐々木
Original assignee: Hitachi Ltd; Akita Electronics Co Ltd
Current assignee: Hitachi Ltd; Akita Electronics Systems Co Ltd
Priority date: 1998-07-24
Filing date: 1998-07-24
Publication date: 2000-02-08

Abstract

(57)【要約】【課題】出力バッファ回路における出力回路の駆動負
荷能力の最適化。【解決手段】出力バッファ回路の出力回路を、主出力
回路と、この主出力回路に並列に接続されるデータスイ
ッチ回路と、前記データスイッチ回路にそれぞれ直列に
接続されかつヒューズセット回路に接続される複数のト
リミング対象出力回路とで構成する。誤動作検出用入力
バッファ回路、カウンタ回路、シフトレジスタ回路、高
電圧検出回路とを有する。誤動作検出用入力バッファ回
路からのエラー信号をカウンタ回路でカウントしてエラ
ー信号が途切れた状態を作り出し、この状態でのカウン
タ回路のコードデータをシフトレジスタを使って読み出
して切断するヒューズを決定し、前記ヒューズをトリミ
ングして前記トリミング対象出力回路を切り離して、前
記主出力回路と１乃至複数のトリミング対象出力回路の
組み合わせによって出力回路の総ゲート幅を決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩ等半導体集積
回路装置の製造方法に係わり、特に、入力バッファが接
地電位（グランド電位）を基準として構成される信号・
ノイズ比（Ｓ／Ｎ）が良好なＣＭＯＳ，ＴＴＬ，ＬＶＴ
ＴＬ等の回路を構成した半導体集積回路装置の製造に適
用して有効な技術に関する。

【０００２】

【従来の技術】ＬＳＩの高集積化，高性能化に伴いＭＯ
Ｓ（Metal Oxide Semiconductor)トランジスタ等の素子
構造はより微細化される傾向にある。また、半導体集積
回路装置はより高速化される。

【０００３】多ビット出力構成のＤＲＡＭ（Dynamic Ra
ndom Access Memory）やＳＲＡＭ（Static Random Acce
ss Memory ）等の半導体集積回路装置では、８ビット
（１バイト），１６ビットに対応して複数の出力バッフ
ァ回路が同時に動作すると、出力バッファ回路を構成す
るＭＯＳＦＥＴに接続されている電源配線（第１電源配
線、たとえばＶcc、第２電源配線、たとえばＶss）の電
位が大きく変動し、これら第１電源配線，第２電源配線
に接続される他のバッファ回路が誤動作を起こす。

【０００４】たとえば、特許第２５９４９８８号公報に
は、同時に出力の切り替わる出力バッファ回路の動作電
位供給配線と、それ以外の出力バッファ回路の動作電位
供給配線と分離するに際し、デザインオートメーション
の手法を極めて容易に適用する技術が開示されている。
すなわち、この技術は、任意の出力バッファ回路の動作
が、他の同期しない出力バッファ回路の動作によって生
じるノイズによって誤動作しないように、電源配線を分
割接続するものである。

【０００５】一方、多ビット構成のデータ出力において
は、複数のデータ出力バッファが同時に駆動することか
ら、電源雑音が増大し、出力波形が変化する。この影響
は動作速度が５〜２０ｎｓとなる高速半導体集積回路装
置では顕著である。

【０００６】たとえば、株式会社培風館発行、「超ＬＳ
Ｉメモリ」、1997年４月10日発行、P115およびP116に
は、周辺回路あるいは入出力バッファで発生する雑音と
その対策手法について記載されている。

【０００７】また、株式会社培風館発行、「ＣＭＯＳ超
ＬＳＩの設計」、1992年９月30日発行、P145およびP146
には、インダクタンスＬによるノイズ（電圧ノイズ：Δ
Ｖ）及びその対策手法について記載されている。電圧ノ
イズΔＶは、ΔＶ＝Ｌ・ｄＩ／ｄｔなる式で与えられ、
特に高速で多ピンの出力を駆動するような場合はｄＩ／
ｄｔが大きくなるので問題が顕在化する旨記載されてい
る。前記電圧ノイズは出力バッファの電源線で問題とな
ることも指摘されている。

【０００８】他方、ＤＲＡＭやＳＲＡＭ等の半導体メモ
リ（半導体集積回路装置）の製造においては、メモリセ
ルアレー内に予め予備のワード線（行線）やデータ線
（列線）を設けておき、ウエハテスト時に、欠陥によっ
て不良になったメモリセルやデータ線，ワード線を、前
記予備データ線や予備ワード線で置換することで製造歩
留りの向上を図っている。

【０００９】ウエハテスト時には、欠陥（冗長）救済回
路中のヒューズをレーザ切断して内部回路をプログラム
する。この結果、実使用時には、不良となったメモリセ
ルあるいはデータ線，ワード線のアドレスが入力されて
も予備データ線，予備ワード線に選択が替わるようにな
る。このような欠陥救済回路については、たとえば、株
式会社培風館発行「超ＬＳＩメモリ」、P181〜P183に記
載されている。

【００１０】

【発明が解決しようとする課題】多ビット出力構成のデ
ータ出力バッファの出力回路（ＣＭＯＳインバータ回路
等）の設計は、駆動力（高速動作）と出力ノイズの最適
点とする必要がある。

【００１１】出力ノイズは出力端子がハイデータまたは
ロウデータに切り替わる際に生じる出力電流と半導体チ
ップ内の配線およびリード等のインダクタンスにより発
生するチップ内Ｖss電位の変動を示す。これは出力バッ
ファ回路の高駆動力化および多ビット化が進むにつれて
大きくなる傾向にある。

【００１２】大きな出力ノイズが発生した場合、前記Ｖ
ss配線をチップ内で共通に使用する入力バッファ回路
（たとえば、ＣＭＯＳインバータ回路）では、これらに
入力されるハイデータ入力電圧（ＶiH）およびロウデー
タ入力電圧（ＶiL）がチップ外部Ｖssを基準として与え
られるものであるため、チップ内Ｖssとチップ外Ｖssの
電圧差が大きくなることによる誤動作が問題となってい
る。このような特性を、以下出力ノイズ特性（ＶiH特
性）とも呼称する。

【００１３】従来、駆動力と出力ノイズを最適点とする
ため、ノイズシュミレーション等を実施するが、完成品
と一致しないことが多く設計が難しい。

【００１４】また、製造された半導体集積回路装置は、
その製造におけるプロセスバラツキから高速性や出力ノ
イズのいずれかの仕様を満たさないものも発生する。

【００１５】本発明の目的は、駆動負荷能力の最適化が
達成できる多ビット構成の半導体集積回路装置の製造方
法に関する。

【００１６】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１８】（１）出力バッファ回路の出力回路が複数
の電界効果トランジスタによって構成される多ビット出
力構成の半導体集積回路装置の製造方法であって、前記
出力回路を、主出力回路と、この主出力回路に並列に接
続されるデータスイッチ回路と、前記データスイッチ回
路にそれぞれ直列に接続されかつヒューズセット回路に
接続される複数のトリミング対象出力回路とで構成して
おくとともに、前記ヒューズセット回路におけるヒュー
ズを選択して切断して前記出力回路の電界効果トランジ
スタの総ゲート幅を決定する。

【００１９】具体的には、グランドの電位変動に起因す
る入力信号の誤動作を検出する誤動作検出用入力バッフ
ァ回路と、前記ヒューズセット回路に接続され前記誤動
作検出用入力バッファ回路の出力をクロック信号としか
つ前記ヒューズの数に対応するフリップチップを有する
カウンタ回路と、前記カウンタ回路のコードデータを読
み込むとともに出力時順次前記カウンタ回路のコードデ
ータを出力するシフトレジスタ回路と、高電圧印加信号
によって前記シフトレジスタ回路にコード読出信号を出
力する高電圧検出回路とを半導体基板の各素子部分に形
成しておく工程と、特性検査時には前記総ゲート幅が最
大になるように設定した後前記誤動作検出用入力バッフ
ァ回路からの誤動作信号をカウンタ回路でカウントして
前記誤動作信号が途切れた状態を作り出し、この状態で
の前記カウンタ回路のコードデータをシフトレジスタで
読み出して前記ヒューズセット回路における切断するヒ
ューズを決定する工程と、前記ヒューズ切断情報に基づ
いてトリミングによって前記ヒューズを切断して前記主
出力回路と１乃至複数のトリミング対象出力回路の組み
合わせによって出力回路の総ゲート幅を決定する工程と
を有する。

【００２０】前記複数のトリミング対象出力回路のうち
少なくとも一つのトリミング対象出力回路のゲート幅は
他と異なっている。すなわち、前記複数のトリミング対
象出力回路の各ゲート幅は相互に異なっている。前記出
力回路はＣＭＯＳインバータ回路で構成されている。

【００２１】（２）前記手段（１）の構成において前記
出力回路はハイ出力側をＰチャンネル型ＭＯＳ、ロウ出
力側をＮチャンネル型ＭＯＳで構成した回路で構成して
おく。

【００２２】前記（１）の手段によれば、（ａ）誤動作
検出用入力バッファ回路からの誤動作信号（エラー信
号）をカウンタ回路でカウントして前記エラー信号が途
切れた時点での情報をシフトレジスタ回路に移し、この
シフトレジスタ回路による出力によって前記ヒューズセ
ット回路のヒューズ切断箇所を決定し、その後前記切断
箇所のヒューズをトリミングして切断することによって
出力回路の総ゲート幅が決定されるため、出力回路の駆
動負荷能力の最適化が達成でき、出力ノイズの発生を抑
えかつ出力回路の高速化を図ることができる。

【００２３】（ｂ）半導体集積回路装置はその製造にお
いて半導体ウエハを縦横に分断して半導体チップとする
が、この半導体ウエハの状態で行うプローブ検査時に、
各チップとなる回路素子毎に自動的にハイデータ入力電
圧（ＶiH）のトリミングが行え、駆動負荷能力の最適化
が達成できる。

【００２４】前記（２）の手段においても前記実施形態
同様の効果を奏する。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００２６】（実施形態１）図１乃至図１３は本発明の
一実施形態（実施形態１）である半導体集積回路装置の
製造方法に係わる図である。

【００２７】本実施形態１では、高速デジタルＩＣ、た
とえば、動作速度が５〜２０ｎｓのＳＲＡＭ（Static R
andom Access Memory)に本発明に適用した例について説
明する。

【００２８】図２は本実施形態１の半導体集積回路装置
の製造方法によって製造されたＳＲＡＭ（３２ｋ×８）
を構成する半導体集積回路装置１であり、パッケージに
封止されない半導体チップ１ａの状態である。

【００２９】半導体チップ１ａは、その表面部分の各領
域を分けて各種の回路が形成され、かつ外部電極端子
（パッド）が配置されている。本実施形態１の半導体チ
ップ１ａでは、横長となる半導体チップ１ａの両端部分
に前記外部電極端子（パッド）２が配列されている。

【００３０】パッド２は半導体チップ１ａの両縁に沿っ
て複数配置され、たとえば、左端に並ぶパッド２は上か
ら下に向かって、Ａ０−４で示される５個のアドレス
（Address)パッド、第１テストパッド（TEST PAD）、Ｉ
／Ｏ６−７で示されるデータ(Data)が入出力される２個
の入出力パッド、Ｖccで示される２個の電源パッド（第
１基準電源、たとえば３Ｖ）、Ｉ／Ｏ０−５で示される
６個の入出力パッドである。

【００３１】また、右端に並ぶパッド２は上から下に向
かって、Ａ５−１１で示される７個のアドレスパッド、
Ｖssで示される２個の電源パッド（第２基準電源、たと
えば０Ｖ）、第２テストパッド、Ａ１２−１４で示され
る３個のアドレスパッド、／ＷＥで示される１個のライ
トイネーブル（Write Enable) パッド、／ＣＳで示され
る１個のチップセレクトパッド（chip select)である。

【００３２】また、半導体チップ１ａの中央部分には、
図中縦方向に細長にＸ−デコーダ(decoder) ３が設けら
れ、このＸ−デコーダ３の両側にはメモリアレイ(Memor
y Array)４が設けられている。また、前記メモリアレイ
４やＸ−デコーダ３の外側にはＹ−デコーダ５が設けら
れ、その下側には入出力インターフェイス(i/o-interfa
ce) ６が設けられている。また、前記Ｘ−デコーダ３お
よびメモリアレイ４の上側と前記入出力インターフェイ
ス６の下側には、それぞれ内部ロジック７（Logic)７が
配置されている。

【００３３】また、中央側の回路とパッド２との間に
は、右端側では入力バッファ（inputbuff．) 回路８が
設けられ、左端側では上から下に向けて入力バッファ回
路８，制御回路９，出力（output) バッファ回路１０が
設けられている。前記制御回路９は、具体的には出力回
路調整用制御回路等からなっている。

【００３４】このような半導体チップ１ａは、所定の封
止形態の半導体集積回路装置に組み込まれて使用され
る。

【００３５】また、前記半導体チップ１ａは、たとえば
シリコンからなる大径の半導体基板（ウエハ）を縦横に
切断分離（チップ化）して形成されるが、本実施形態１
では、このチップ化に先立って、各チップとなる部分、
すなわち素子部分（回路素子部分）に組み込まれた前記
制御回路９を使用して、出力バッファ回路の出力回路の
ゲート幅が設定される。

【００３６】後に詳細に説明するが、各半導体チップ１
ａ部分、すなわち素子部分には、ＣＭＯＳインバータ回
路構成の出力回路を、いずれもＣＭＯＳインバータ回路
構成となる主出力回路と、この主出力回路に並列に接続
されるデータスイッチ回路と、前記データスイッチ回路
にそれぞれ直列に接続されかつヒューズセット回路に接
続される複数のトリミング対象出力回路とで構成してお
き、出力回路のゲート幅の決定の際は、前記ヒューズセ
ット回路におけるヒューズを選択して切断して前記出力
回路の総ゲート幅を決定するものである。

【００３７】このヒューズの切断、すなわちトリミング
は、図１５に示すように、ウエハ１５の各素子部分１６
に出射するレーザ光１７によって行われる。すなわち、
レーザ光１７はレーザトリミング装置２０のアーム２１
の先端に取り付けられたレーザ発振器２２から出射され
るが、前記アーム２１を支持する本体２３はＸＹテーブ
ル２４上に支持され、図示しない制御部によってトリミ
ング位置を設定するようになっている。なお、ウエハ１
５において、縦横に走る線はウエハ１５を分断するダイ
シングライン（領域）２５である。

【００３８】つぎに、本実施形態１の半導体集積回路装
置の製造方法における出力回路調整用制御回路について
説明する。

【００３９】図１は本実施形態１の半導体集積回路装置
の製造方法における半導体集積回路装置の出力バッファ
回路部分を示す回路ブロック、すなわち出力回路調整用
制御回路が組み込まれた出力バッファ回路を示すブロッ
ク図であり、図３は回路図である。

【００４０】図１および図３に示すように、制御回路
（出力回路調整用制御回路）９は、メモリアレイ４から
のデータ（Data) とライトイネーブルパッドからのイネ
ーブル信号（ENB)を入力とし、Ｉ／Ｏパッドにデータを
出力する出力バッファ回路３０と、前記出力バッファ回
路３０に接続されるヒューズセット回路３１と、前記ヒ
ューズセット回路３１に接続されるカウンタ回路３２
と、前記カウンタ回路３２に接続されるシフトレジスタ
回路３３とを有している。

【００４１】前記カウンタ回路３２の前段には誤動作検
出用入力バッファ回路３４が接続されている。この誤動
作検出用入力バッファ回路３４には、Ｖccパッドに接続
される電源投入検出回路３５の出力と、第１テストパッ
ドに入力される信号を入力としている。また、誤動作検
出用入力バッファ回路３４には、第１テストパッドに印
加される高電圧印加信号と前記電源投入検出回路３５の
出力（ＰON）を入力とする高電圧検出回路３６の出力で
あるコード読出（code read)信号も入力になる。

【００４２】前記シフトレジスタ回路３３は前記電源投
入検出回路３５の出力（ＰON）と、第２テストパッドに
印加されるシフトレジスタのクロック信号入力を入力と
して、前記カウンタ回路３２のコードデータ（code dat
a)を前記第１テストパッドに出力するように構成されて
いる。

【００４３】前記出力バッファ回路３０の出力回路は、
図４に示すように、ＣＭＯＳインバータ回路からなり、
主出力回路ＱＭと、この主出力回路ＱＭに並列に接続さ
れるデータスイッチ回路ＱＳと、前記データスイッチ回
路ＱＳにそれぞれ直列に接続されかつヒューズセット回
路３１に接続される複数のトリミング対象出力回路ＱＴ
0,ＱＴ1,ＱＴ2,ＱＴ3 とで構成されている。なお、この
トリミング対象出力回路の数は実施形態に限定されな
い。

【００４４】トリミング対象出力回路ＱＴ0,ＱＴ1,ＱＴ
2,ＱＴ3 は、それぞれＰチャンネルＭＯＳＦＥＴ（Ｐ−
ＭＯＳＦＥＴ）とＮチャンネルＭＯＳＦＥＴ（Ｎ−ＭＯ
ＳＦＥＴ）とで形成されているが、ＱＴ0 〜ＱＴ3 のＰ
−ＭＯＳＦＥＴはデータスイッチ回路ＱＳのＰ−ＭＯＳ
ＦＥＴのソース側に直列に接続され、ＱＴ0 〜ＱＴ3の
Ｎ−ＭＯＳＦＥＴはデータスイッチ回路ＱＳのＮ−ＭＯ
ＳＦＥＴのソース側に直列に接続されている。

【００４５】本実施形態１では、最終的に出力回路は前
記主出力回路ＱＭと１乃至４個のトリミング対象出力回
路ＱＴ0 〜ＱＴ3 の組み合わせとなり、これによって総
ゲート幅が決定される。たとえばＰ−ＭＯＳＦＥＴのゲ
ート幅は、主出力回路ＱＭでは６００μｍ、トリミング
対象出力回路ＱＴ0 〜ＱＴ3 では、ＱＴ0 が５０μｍ，
ＱＴ1 が１００μｍ，ＱＴ2 が２００μｍ，ＱＴ3 が４
００μｍとそれぞれ倍倍になり、総ゲート幅は６００〜
１３５０μｍの間で選択可能になっている。

【００４６】Ｎ−ＭＯＳＦＥＴのゲート幅は、主出力回
路ＱＭでは３００μｍ、トリミング対象出力回路ＱＴ0
〜ＱＴ3 では、ＱＴ0 が２５μｍ，ＱＴ1 が５０μｍ，
ＱＴ2 が１００μｍ，ＱＴ3 が２００μｍとそれぞれ倍
倍になり、総ゲート幅は３００〜６７５μｍの間で選択
可能になっている。

【００４７】主出力回路ＱＭのＰ−ＭＯＳＦＥＴのゲー
ト電極にはイネーブル信号（ENB)とデータ信号を入力と
するＮＡＮＤ回路（NANDB)の出力が印加され、主出力回
路ＱＭのＮ−ＭＯＳＦＥＴのゲート電極にはデータ信号
と、イネーブル信号をインバータ（INVB) で変換した信
号を入力とするＮＯＲ回路（NORB) の出力が印加される
ようになっている。

【００４８】前記４個のトリミング対象出力回路ＱＴ0
〜ＱＴ3 には、ヒューズセット回路３１からのコードデ
ータ（code data)Ｔ0,Ｔ1,Ｔ2,Ｔ3 がそれぞれゲートに
印加されるようになっている。また、Ｐ−ＭＯＳＦＥＴ
側では信号を反転させるために配線途中にはインバータ
（INVB0,INVB1,INVB2,INVB3)が組み込まれている。

【００４９】ヒューズセット（Fuse set) 回路３１は、
図５に示すように、カウンタ回路３２から送られてくる
コードデータ（Ｃ0,Ｃ1,Ｃ2,Ｃ3 ）をクロックドインバ
ータ（CINVF0,CINVF1,CINVF2,CINVF3)によって変換し、
コードデータＴ0,Ｔ1,Ｔ2,Ｔ3 として出力バッファ回路
３０に送るようになっている。また、ヒューズセット回
路３１には、一つのマスターヒューズ(FM)と、４個のヒ
ューズ（F0,F1,F2,F3が配置されている。これらのマス
ターヒューズ(FM)およびヒューズ (F0,F1,F2,F3 ）は、
ＶccとそれぞれＮ−ＭＯＳＦＥＴからなるマスターヒュ
ーズ用ＦＥＴ（QFM)および個別ヒューズ用ＦＥＴ（QF0,
QF1,QF2,QF3)のドレイン間に配置されている。

【００５０】また、マスターヒューズ用ＦＥＴ（QFM)の
ドレインには、インバータ（INVFM1) とインバータ（IN
VFM2) が直列に接続され、一方のインバータ（INV FM1)
の出力が前記各クロックドインバータ（CINVF0〜CINVF
3) の一方の制御端子に接続され他方のインバータ（INV
FM2) の出力が前記各クロックドインバータ（CINVF0〜C
INVF3) の他方の制御端子に接続されて、必要に応じて
クロックドインバータ（CINVF0〜CINVF3) の動作制御を
行うようになっている。

【００５１】また、前記各個別ヒューズ用ＦＥＴ（QF0,
QF1,QF2,QF3)のドレインには、インバータ（INVF0,INVF
1,INVF2,INVF3)とクロックドインバータ（CIF0,CIF1,CI
F2,CIF3)が直列に接続されている。前記クロックドイン
バータ（CIF0,CIF1,CIF2,CIF3)の出力は前記コードデー
タＴ0,Ｔ1,Ｔ2,Ｔ3 を伝送する配線部分に接続されてい
る。前記クロックドインバータ（CIF0,CIF1,CIF2,CIF3)
の制御端子には、前記インバータ（INVFM1) とインバー
タ（INVFM2) の出力が加わるように結線されている。

【００５２】ヒューズセット回路３１では、ヒューズ
（F0,F1,F2,F3 ）のうちのいずれかのヒューズを切断し
た場合、切断されたヒューズに接続されるインバータ
（INVF0,INVF1,INVF2,INVF3)およびこれに接続されるク
ロックドインバータ（CIF0,CIF1,CIF2,CIF3)の作用によ
ってＴ0,Ｔ1,Ｔ2,Ｔ3 の出力をトリミング対象出力回路
（ＱＴ0,ＱＴ1,ＱＴ2,ＱＴ3)を動作させない状態にし
て、総ゲート幅を設定できるようになっている。

【００５３】また、マスターヒューズ(FM)を切断するこ
とによりインバータ（INVFM1) およびインバータ（INVF
M2) の作用によってクロックドインバータ（CINVF0,CIN
VF1,CINVF2,CINVF3)を動作させない状態に設定して、カ
ウンタ回路３２から電気的に独立状態にさせる。この操
作は本実施形態１では最終工程に行われる。

【００５４】カウンタ回路３２は、図６に示すように、
遅延（Ｄ）形のフリップフロップ（FFC0,FFC1,FFC2,FFC
3)を４個並列に並べた構成になっている。各フリップフ
ロップ（FFC0〜FFC3) のセット端子（S)には前記ＰONが
出力される。各フリップフロップ（FFC0〜FFC3) の補出
力（／Ｑ）端子とデータ（Ｄ）端子はカウンタ回路３２
に対してコードデータ（Ｃ0,Ｃ1,Ｃ2,Ｃ3 ）を出力し、
シフトレジスタ回路３３に対しては／Ｑと正出力（Ｑ）
からコードデータ（Ｓ0,Ｓ1,Ｓ2,Ｓ3 ) を出力するよう
になっている。前記コードデータ（Ｓ0,Ｓ1,Ｓ2)とコー
ドデータ（Ｃ0,Ｃ1,Ｃ2 ）は同一である。

【００５５】また、コードデータ（code data)が〔００
００〕から〔１１１１〕に移行しないようにするため、
各フリップフロップ（FFC0〜FFC3) の／ＱおよびＤにお
ける出力を入力とするＮＡＮＤ回路（NANDC)の出力をリ
セット端子（／Ｒ）に出力するようになっている。フリ
ップフロップ（FFC0〜FFC3) のクロック端子（CP) に
は、誤動作検出用入力バッファ回路３４のエラー信号
（ERROR DET:ＥＤ）が入力されるようになっている。

【００５６】誤動作検出用入力バッファ回路３４は、図
７に示すように、第１テストパッド（第１TEST Pad) に
印加される信号を入力とするインバータ（INVE1)と、こ
のインバータ（INVE1)の出力を入力とする波形整形回路
３７と、前記波形整形回路３７の出力を入力とし、高電
圧検出回路３６のコード読出信号（code read:ＣＲ）を
インバータ（INVE2)で反転させた出力を入力とするＮＯ
Ｒ回路（NORE) とからなっている。ＮＯＲ回路（NORE)
はエラー信号（ＥＤ）をカウンタ回路３２に出力する。

【００５７】高電圧(High Voltage)検出回路３６は、図
８に示すように、Ｎ−ＭＯＳＦＥＴからなる出力トラン
ジスタQHを有している。この出力トランジスタQHの出力
端であるドレイン側にはM1〜M4のＭＯＳＦＥＴ（Ｐ−Ｍ
ＯＳ）が４段にダイオード接続されて降圧回路が構成さ
れている。前記最上段のＭＯＳＦＥＴM1のドレイン端子
は第１テストパッドに接続されている。

【００５８】前記出力トランジスタQHから出力された信
号はインバータ（INVH1)，インバータ（INVH2)でそれぞ
れ反転されてフリップフロップ（FFH)のクロック端子
（CP)に入力されるように構成されている。フリップフ
ロップ（FFH)のセット端子にはＰONが入力さるように構
成されている。フリップフロップ（FFH)の正出力（Ｑ）
端子から出力されるコード読出（code read)信号は、図
７に示すように、誤動作検出用入力バッファ回路３４の
インバータ（INVH2)の入力となる。また、このコード読
出信号は、図９に示すようにシフトレジスタ回路３３の
ＮＯＲ回路（NORS) に入力されるように構成されてい
る。

【００５９】制御回路９は第１基準電源Ｖccが、たとえ
ば３Ｖとなり、第２基準電源Ｖssが、たとえば０Ｖとな
るが、前記第１テストパッドに高電圧、たとえば７Ｖを
入力させると、出力トランジスタQHからハイデータが出
力され、フリップフロップ（FFH)の正出力（Ｑ）からコ
ード読出（code read)信号が出力されるようになる。

【００６０】シフトレジスタ回路３３は、図９に示すよ
うに、４段に組み込んだＤ形フリップフロップ（FFS0,F
FS1,FFS2,FFS3)と、これらフリップフロップ（FFS0,FFS
1,FFS2,FFS3)を制御するフリップフロップ（SFF)と、Ｎ
ＯＲ回路（NORS) と、前記カウンタ回路３２からの信号
Ｓ0,Ｓ1,Ｓ2 の受け取り動作を制御するクロックドイン
バータ（CINVC0,CINVC1,CINVC2) と、コードデータをシ
フトする動作を制御するクロックドインバータ（CINVS
0,CINVS1,CINVS2,CINVS3)とを有している。また、前記
ＮＯＲ回路（NORS) の出力は、前記フリップフロップ
（FFS0,FFS1,FFS2,FFS3)のクロック端子（CP) に出力さ
れる。また、ＮＯＲ回路（NORS) の出力はインバータ
（INVS) によって反転されて前記フリップフロップ（SF
F)のクロック端子（CP) に出力されるようにもなってい
る。

【００６１】前記ＮＯＲ回路（NORS) には、第２テスト
パッド（TEST PAD）に印加される信号をインバータ（IN
V1) で反転して入力させるとともに、前記高電圧検出回
路３６からの信号(CR)が入力されるようになっている。

【００６２】前記フリップフロップ（SFF)のセット端子
にはＰONが入力されるようになる。また、フリップフロ
ップ（SFF)の正出力（Ｑ）および補出力（／Ｑ）は、前
記クロックドインバータ（CINVS0,CINVS1,CINVS2,CINVS
3)およびクロックドインバータ（CINVC0,CINVC1,CINVC
2) の制御端子にそれぞれ接続されている。

【００６３】つぎに、本実施形態１の半導体集積回路装
置の製造方法について説明する。半導体集積回路装置の
製造においては、たとえばシリコンからなる半導体基板
（ウエハ）に縦横に整列配置状態で回路素子が形成さ
れ、その後の特性検査等を経て縦横に分割されてチップ
状の半導体集積回路装置（半導体チップ）が製造され
る。

【００６４】本実施形態１では、各回路素子部分にＳＲ
ＡＭを形成するが、この際、図３乃至図９に示した制御
回路（出力回路調整用制御回路）９が形成される。

【００６５】その後、特性選別において、以下に説明す
る方法によって出力バッファ回路における出力回路のＭ
ＯＳＦＥＴの総ゲート幅の設定、最適化が行われる。

【００６６】すなわち、ウエハ状態でのプローブ検査
時、図１４のフローチャートに示すように、作業開始
（ステップ１００），電源投入による初期状態設定（ス
テップ１０１），第１テストパッドにＶiHmin を印加
（ステップ１０２），トリミングテスト実施（ステップ
１０３），第１テストパッドにコードデータ読取信号を
印加（ステップ１０４），シフトレジスタ駆動用のクロ
ック信号を第２テストパッドに印加して第１テストパッ
ドへＴ0,Ｔ1,Ｔ2,Ｔ3 のデータを出力（ステップ１０
５），トリミング装置によるヒューズ切断（ステップ１
０６），作業終了（ステップ１０７）の各工程を経て出
力回路のＭＯＳＦＥＴの総ゲート幅の設定、最適化が行
われる。

【００６７】つぎに、図１０のトリミングコードデータ
を決定する動作を説明するためのタイミングチャート、
図１１の誤動作検出用入力バッファ回路の動作を説明す
るためのタイミングチャート、図１２はカウンタ回路に
おけるダウンカウントの真理値表、図１３のシフトレジ
スタ回路によるコードデータ読出を説明するためのタイ
ミングチャートを参照しながら切断ヒューズの特定につ
いて説明する。

【００６８】図１０はＶcc，ＰON，第１テストパッド，
ＲＡＭ動作状態，エラー信号（ERROR DET)，Ｔ0 , Ｔ1
, Ｔ2 , Ｔ3 ，コード読出（code read)，第２テスト
パッドにおける波形を示すものである。

【００６９】電源投入によりＰON信号が発生する。この
結果、カウンタ回路３２，シフトレジスタ回路３３およ
び高電圧検出回路３６の初期状態が設定される（ステッ
プ１０１）。この際、カウンタ回路３２にあっては、デ
ータコード〔Ｔ0,Ｔ1,Ｔ2,Ｔ3 〕を〔１１１１〕にす
る。これにより、出力回路のＰ−ＭＯＳＦＥＴおよびＮ
−ＭＯＳＦＥＴの総ゲート幅はそれぞれ最大〔Ｐ−ＭＯ
Ｓは１３５０μｍ，Ｎ−ＭＯＳは６７５μｍ〕になる。

【００７０】第１テストパッドにＶiHmin （たとえば、
２．２Ｖ）を印加した後、メモリＩＣ特性検査装置等に
よりテストパターンを発生させ、機能テストを実施す
る。

【００７１】この結果、総ゲート幅が最大であることか
ら、誤動作検出用入力バッファ回路３４ではエラー信号
（ERROR DET)を検出することになる。

【００７２】図１１は誤動作検出用入力バッファ部の動
作図であり、データ出力（Ｄout)，出力部の電流（Ｉou
t), グランド電位（ＧＮＤ），第１テストパッド電位
（ＶiHmin ），入力バッファ出力を示すものである。グ
ランド電位の変動により、入力バッファ出力は、グラン
ドノイズによって一時的に反転する。

【００７３】カウンタ回路３２では、前記エラー信号を
基本クロックとして〔１１１１〕からカウントダウンす
る。図１２はダウンカウントの真理値表である。カウン
ト（計数）ごとにＴ0,Ｔ1,Ｔ2,Ｔ3 のコードデータは変
化し、順次総ゲート幅が小さくなる。

【００７４】出力ノイズが小さくなり、エラー信号が発
生しなくなると、カウントダウン動作は停止する。この
状態が第１テストパッドに設定したＶiHハイレベルを満
足するＭＯＳＦＥＴの最大総ゲート幅となる。

【００７５】一連の機能テスト（function) が終了した
時点で、第１テストパッドに非常に高い電圧（高電圧印
加信号）、たとえば７Ｖが印加される。これによって前
記高電圧検出回路３６が動作し、ロウレベルのコード読
出信号（code read)が出力され、データコードの読み出
し状態になる。

【００７６】コード読出信号ロウデータにより、第２テ
ストパッドからのシフトレジスタ回路クロック信号が活
性化される。シフトレジスタのデータ入力のセレクタは
カウンタ出力が選択されているため、初めの第２テスト
パッドのハイデータにてＴ0,Ｔ1,Ｔ2,Ｔ3 のそれぞれの
カウンタ出力データをシフトレジスタにロードする。第
２テストパッドがロウデータになると、このセレクタは
シフトレジスタ側を選択し、また、シフトレジスタ回路
出力のクロックドインバータ（CINVS0,CINVS1,CINVS2,C
INVS3)が活性化されてＴ3 のデータを第１テストパッド
に出力する。その後は第２テストパッドのハイデータに
従い、Ｔ2 , Ｔ1 , Ｔ0 と順にコードデータを出力す
る。

【００７７】図１３はシフトレジスタ回路によるコード
データ読出を説明するためのタイミングチャートであ
る。同タイミングチャートでは、第２TEST PAD，FFCP,S
FFCP,SFFQ,第１TEST PADの出力レベルを示すものであ
る。前記FFCPはフリップフロップ（FFS0,FFS1,FFS2,FFS
3)のクロック端子（CP) の入力位置であり、SFFCP はフ
リップフロップ（SFF)のクロック端子（CP) の入力位置
であり、SFFQはフリップフロップ（SFF)の正出力（Ｑ）
の出力位置である。

【００７８】第１テストパッドに出力された出力情報
は、所定の外部メモリやトリミング装置の内部メモリに
記憶される。

【００７９】その後、前述のように、図１５に示すよう
なレーザトリミング装置２０によってコードデータが０
となる部分のヒューズ、すなわち図５に示すヒューズ(F
0,F1,F2,F3）のいずれかが切断される。これによって出
力ノイズが発生しない駆動負荷能力が最大となる高速性
の半導体集積回路装置（回路素子部分）を製造すること
ができる。

【００８０】また、マスターヒューズ（FM) が切断さ
れ、ヒューズセット回路３１はカウンタ回路３２やシフ
トレジスタ回路３３と電気的に分離される。

【００８１】その後、ウエハ１５はダイシングライン２
５に沿って分断され、多数の半導体チップ（半導体集積
回路装置）が製造される。この半導体チップは、所定の
パッドに組み込まれて使用されることになる。

【００８２】本実施形態１によれば以下の効果を奏す
る。

【００８３】（１）誤動作検出用入力バッファ回路３４
からのエラー信号（ERROR DET)をカウンタ回路３２でカ
ウント（計数）して前記エラー信号が途切れた時点での
情報をシフトレジスタ回路３３に移し、このシフトレジ
スタ回路３３による出力によって前記ヒューズセット回
路３１のヒューズ(F0,F1,F2,F3）のうちのいずれかのヒ
ューズの切断を決定し、その後前記切断箇所のヒューズ
をトリミングして切断することによって出力回路の総ゲ
ート幅が決定されるため、出力回路の駆動負荷能力の最
適化が達成でき、出力ノイズの発生を抑えかつ出力回路
の高速化を図ることができる。

【００８４】（２）半導体集積回路装置はその製造にお
いて半導体ウエハを縦横に分断して半導体チップとする
が、この半導体ウエハの状態で行うプローブ検査時に、
各チップとなる回路素子毎に自動的にハイデータ入力電
圧（ＶiH）のトリミングが行え、駆動負荷能力の最適化
が達成できる。

【００８５】（３）ＶiH特性と相関のあるアクセスタイ
ムについても同時にトリミングできる効果がある。

【００８６】（４）出力バッファ回路３０の出力回路の
駆動負荷能力はトリミングによって調整することから、
出力バッファ回路の設計時、詳細なノイズシミュレーシ
ョンが不要になり、開発期間等の短縮が可能になる。

【００８７】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００８８】また、前記実施形態１において、前記出力
回路はハイ出力側およびロウ出力側をそれぞれＮチャン
ネル型ＭＯＳで構成した回路で構成しておいても前記実
施形態１と同様の効果を奏する。

【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシリコ
ン基板を用いた電界効果トランジスタによる半導体集積
回路装置の製造技術に適用した場合について説明した
が、それに限定されるものではなく、たとえば、化合物
半導体基板による半導体集積回路装置の製造技術などに
適用できる。

【００９０】本発明は少なくとも半導体集積回路装置の
製造技術には適用できる。

【００９１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００９２】（１）誤動作検出用入力バッファ回路から
のエラー信号をカウンタ回路でカウントして前記エラー
信号が途切れた時点での情報をシフトレジスタ回路に移
し、このシフトレジスタ回路による出力によって前記ヒ
ューズセット回路のヒューズ切断箇所を決定し、その後
前記切断箇所のヒューズをトリミングして切断すること
によって出力回路の総ゲート幅が決定されるため、出力
回路の駆動負荷能力の最適化が達成でき、出力ノイズの
発生を抑えかつ出力回路の高速化を図ることができる。

【００９３】（２）半導体集積回路装置はその製造にお
いて半導体ウエハを縦横に分断して半導体チップとする
が、この半導体ウエハの状態で行うプローブ検査時に、
各チップとなる回路素子毎に自動的にハイデータ入力電
圧（ＶiH）のトリミングが行え、駆動負荷能力の最適化
が達成できる。

【００９４】（３）ＶiH特性と相関のあるアクセスタイ
ムについても同時にトリミングできる効果がある。

【００９５】（４）出力バッファ回路の出力回路の駆動
負荷能力はトリミングによって調整することから、出力
バッファ回路の設計時、詳細なノイズシミュレーション
が不要になり、開発期間等の短縮が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）である半導
体集積回路装置の製造方法における半導体集積回路装置
の出力バッファ回路部分を示す回路ブロックである。

【図２】本実施形態１によって製造された半導体集積回
路装置（半導体チップ）の模式的平面図である。

【図３】本実施形態１の半導体集積回路装置の出力バッ
ファ回路部分を示す回路図である。

【図４】前記出力バッファ回路における主出力回路，デ
ータスイッチ回路，トリミング対象出力回路等を示す回
路図である。

【図５】前記出力バッファ回路におけるヒューズセット
回路を示す回路図である。

【図６】前記出力バッファ回路におけるカウンタ回路を
示す回路図である。

【図７】前記出力バッファ回路における誤動作検出用入
力バッファ回路を示す回路図である。

【図８】前記出力バッファ回路における高電圧検出回路
を示す回路図である。

【図９】前記出力バッファ回路におけるシフトレジスタ
回路を示す回路図である。

【図１０】本実施形態１の出力バッファ回路におけるト
リミングコードデータを決定する動作を説明するための
タイミングチャートである。

【図１１】本実施形態１における誤動作検出用入力バッ
ファ回路の動作を説明するためのタイミングチャートで
ある。

【図１２】カウンタ回路におけるダウンカウントの真理
値表である。

【図１３】本実施形態１におけるシフトレジスタ回路に
よるコードデータ読出を説明するためのタイミングチャ
ートである。

【図１４】本実施形態１の半導体集積回路装置の製造方
法におけるヒューズ切断を説明するためのフローチャー
トである。

【図１５】本実施形態１の半導体集積回路装置の製造方
法において、ヒューズのトリミング状態を示すトリミン
グ装置の模式図である。

【符号の説明】

１…半導体集積回路装置、１ａ…半導体チップ、２…外
部電極端子（パッド）、３…Ｘ−デコーダ、４…メモリ
アレイ、５…Ｙ−デコーダ、６…入出力インターフェイ
ス、７…内部ロジック、８…入力バッファ回路、９…制
御回路、１０…出力バッファ回路、１５…ウエハ、１６
…素子部分、１７…レーザ光、２０…レーザトリミング
装置、２１…アーム、２２…レーザ発振器、２３…本
体、２４…ＸＹテーブル、２５…ダイシングライン、３
０…出力バッファ回路、３１…ヒューズセット回路、３
２…カウンタ回路、３３…シフトレジスタ回路、３４…
誤動作検出用入力バッファ回路、３５…電源投入検出回
路、３６…高電圧検出回路、３７…波形整形回路、CINV
F0,CINVF1,CINVF2,CINVF3,CIF0,CIF1,CIF2,CIF3,CINVC
0,CINVC1,CINVC2,CINVS0,CINVS1,CINVS2,CINVS3…クロ
ックドインバータ、Ｃ0,Ｃ1,Ｃ2,Ｃ3,Ｓ0,Ｓ1,Ｓ2,Ｓ3,
Ｔ0,Ｔ1,Ｔ2,Ｔ3 …コードデータ、code read(ＣＲ）…
コード読出信号、ERROR DET(ＥＤ）…エラー信号、FFC
0,FFC1,FFC2,FFC3,FFH,FFS0,FFS1,FFS2,FFS3,SFF …フ
リップフロップ、FM…マスターヒューズ、F0,F1,F2,F3
…ヒューズ、INVB,INVFM1,INVFM2,INVF0,INVF1,INVF2,I
NVF3,INVB0,INVB1,INVB2,INVB3,INVFM1,INVFM2,INVE1,I
NVE2,INVH1,INVH2,INVS …インバータ、M1〜M4…ＭＯＳ
ＦＥＴ、NANDC …ＮＡＮＤ回路、NORB,NORE,NORS…ＮＯ
Ｒ回路、ＰON…検出回路の出力、QFM …マスターヒュー
ズ用ＦＥＴ、QF0,QF1,QF2,QF3…個別ヒューズ用ＦＥ
Ｔ、ＱＭ…主出力回路、ＱＳ…データスイッチ回路、Ｑ
Ｔ0,ＱＴ1,ＱＴ2,ＱＴ3 …トリミング対象出力回路、QH
…出力トランジスタ、Ｖcc…第１基準電源、Ｖss…第２
基準電源。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｋ 19/00 (72)発明者佐々木智秀秋田県南秋田郡天王町天王字長沼64 アキタ電子株式会社内Ｆターム(参考） 5B015 HH01 JJ12 JJ21 KB33 KB91 PP05 QQ15 RR02 5F038 AV03 AV06 AV10 BE04 BH19 CA10 CD08 DF01 DF05 DF11 DF14 DT02 DT04 DT05 DT09 DT18 EZ20 5F064 AA01 BB12 BB14 BB16 BB18 BB20 BB28 BB31 CC12 DD19 DD32 DD39 DD46 FF07 FF24 FF26 FF42 FF46 HH10 5J056 AA04 BB02 BB24 BB59 BB60 CC00 CC03 CC17 CC18 FF07 FF08 HH00 5L106 AA02 DD03 DD12 DD22 DD24 DD25 EE03 FF01 GG07

Claims

【特許請求の範囲】

【請求項１】出力バッファ回路の出力回路が複数の電
界効果トランジスタによって構成される多ビット出力構
成の半導体集積回路装置の製造方法であって、前記出力
回路を、主出力回路と、この主出力回路に並列に接続さ
れるデータスイッチ回路と、前記データスイッチ回路に
それぞれ直列に接続されかつヒューズセット回路に接続
される複数のトリミング対象出力回路とで構成しておく
とともに、前記ヒューズセット回路におけるヒューズを
選択して切断して前記出力回路の電界効果トランジスタ
の総ゲート幅を決定することを特徴とする半導体集積回
路装置の製造方法。
【請求項２】出力バッファ回路の複数の電界効果トラ
ンジスタによって構成される出力回路を、主出力回路
と、この主出力回路に並列に接続されるデータスイッチ
回路と、前記データスイッチ回路にそれぞれ直列に接続
されかつヒューズセット回路に接続される複数のトリミ
ング対象出力回路とで構成し、前記ヒューズセット回路
におけるヒューズを選択して切断して前記出力回路の電
界効果トランジスタの総ゲート幅を決定する多ビット出
力構成の半導体集積回路装置の製造方法であって、グラ
ンドの電位変動に起因する入力信号の誤動作を検出する
誤動作検出用入力バッファ回路と、前記ヒューズセット
回路に接続され前記誤動作検出用入力バッファ回路の出
力をクロック信号としかつ前記ヒューズの数に対応する
フリップチップを有するカウンタ回路と、前記カウンタ
回路のコードデータを読み込むとともに出力時順次前記
カウンタ回路のコードデータを出力するシフトレジスタ
回路と、高電圧印加信号によって前記シフトレジスタ回
路にコード読出信号を出力する高電圧検出回路とを半導
体基板の各素子部分に形成しておく工程と、特性検査時
には前記総ゲート幅が最大になるように設定した後前記
誤動作検出用入力バッファ回路からの誤動作信号をカウ
ンタ回路でカウントして前記誤動作信号が途切れた状態
を作り出し、この状態での前記カウンタ回路のコードデ
ータをシフトレジスタで読み出して前記ヒューズセット
回路における切断するヒューズを決定する工程と、前記
ヒューズ切断情報に基づいてトリミングによって前記ヒ
ューズを切断して前記主出力回路と１乃至複数のトリミ
ング対象出力回路の組み合わせによって出力回路の総ゲ
ート幅を決定する工程とを有することを特徴とする半導
体集積回路装置の製造方法。
【請求項３】前記複数のトリミング対象出力回路のう
ち少なくとも一つのトリミング対象出力回路のゲート幅
は他と異なっていることを特徴とする請求項１または請
求項２に記載の半導体集積回路装置の製造方法。
【請求項４】前記複数のトリミング対象出力回路の各
ゲート幅は相互に異なっていることを特徴とする請求項
１または請求項２に記載の半導体集積回路装置の製造方
法。
【請求項５】前記出力回路はＣＭＯＳインバータ回路
またはハイ出力側およびロウ出力側をそれぞれＮチャン
ネル型ＭＯＳで構成した回路で構成しておくことを特徴
とする請求項１乃至請求項４のいずれか１項に記載の半
導体集積回路装置の製造方法。