KR100192588B1 - 부분칩을 갖는 반도체 메모리장치 - Google Patents
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Abstract
본 발명은 데이타를 입출력하기 위한 데이타 입출력 주변회로와, 적어도 하나이상의 다수개의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들 중 결함있는 상기 메모리 쎌 어레이 블럭을 하나이상 가지는 반도체 메모리 장치에 있어서, 상기 데이타 입출력 주변회로들 각각에 접속되어 상기 데이타 입출력 주변회로의 동작을 제어하기 위한 데이타 입출력 제어회로와, 상기 메모리 쎌 어레이 블럭들 각각에 연결되며 각기 상기 데이타 입출력 제어회로에 공통 접속되어 결함있는 상기 메모리 쎌 어레이 블럭의 상기 데이타 입출력 주변회로들을 부분칩 제어신호로써 제어하여 각기 디세이블시키기 위한 부분칩 인에이블 제어회로와, 상기 부분칩 인에이블 제어회로와 접속된 상기 메모리 쎌 어레이 블럭을 제외한 상기 메모리 쎌 어레이 블럭만으로 구성되어 패드를 통하여 상기 데이타를 입출력하는 다수개의 부분칩을 구비하는 것을 요지로 하며, 이를 통하여 한 단계 낮은 집적도의 반도체 메모리 장치를 상품화하여 생산성 향상을 도모하는 반도체 메모리 장치 및 그 제조방법을 구현한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전체 칩(Chip)내부에서 사용 가능한 메모리 쎌 어레이만을 묶어 부분칩들을 형성하고 이를 패드를 통하여 데이타를 입출력함으로써 생산성 향상을 가지기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로, 한개 또는 다수개의 메모리 쎌 어레이 블럭(Memory Cell Array Block)으로 구성된 반도체 메모리 장치에 있어서, 하나의 메모리 쎌 어레이 블럭에 1비트(bit)의 메모리 쎌이라도 결함이 있는 경우에는 그 칩은 사용할 수 없게 되어 전체 칩을 폐기하였다. 또한, 반도체 메모리 장치의 집적도가 증가할수록 공정 마진(Margin)과 먼지(Particle)등의 문제로 인해 극히 소량의 소프트(Soft)한 결함이 수율(Yield) 저하의 원인이 되고 있으므로 이러한 공정 마진과 먼지등의 문제 해결이 곧 생산성 향상에 직결된다고 할 수 있다. 이와 같은 이유로 소량의 결함이 있어 상품화 되지 못한 반도체 메모리 장치에서 결함이 없는 부분적인 메모리 쎌 어레이 블럭을 폐기하지 않고 사용 가능한 부분칩으로 이용하기 위한 여러 기술이 개발되어 오고 있다. 이와 같은 기술을 부분칩(Partial Chip) 기술이라 칭한다. 실제 부분칩을 이용한 기술로서 국내 기출원된 발명의 명칭이 멀티칩 패키지 및 제조 방법이고 특허출원번호 94-30044 에 개시되어 있고, 또한 미합중국에 기출원되어 등록된 발명의 명칭이 MULTI-CHIP SEMICONDUCTOR PACKAGE인 등록번호 5332922에 개시되어 있다.
도 1은 종래 기술의 일실시예에 따른 1M×16 다이나믹 램의 개략적인 구조를 보여주는 블럭도이다. 도 1을 참조하면, 메모리 쎌 어레이 1은 다수개의 메모리 쎌(여기서는 4M의 용량으로써 1M당 데이타 입출력 핀 DQ 하나를 억세스하고 또한 DQ4∼DQ7이 행(Row)과 열(Column)방향으로 배열되어 있고 워드라인(Word Line)과 비트라인(Bit Line)이 각각 행과 열방향으로 배열되어 있으며, 상기 워드라인과 비트라인의 교차점에는 메모리 쎌이 위치한다. 또한 상기 메모리 쎌은 워드라인에 의하여 제어되어 메모리 쎌의 정보를 비트라인에 통하여 센스앰프로 전달한다. 메모리 쎌 어레이들 2,3,4는 다이나믹 램의 효율적인 동작을 위해 통상적으로 구분되어 있고, 각각 데이타 입출력 핀 DQ4∼7, DQ8∼11, DQ12∼15에 접속되어 있다. 로우어드레스스트로우브 신호 버퍼(Row Address Strobe Buffer) 5는 티티엘(TTL: Transistor-Transistor-Logic) 레벨의 로우어드레스스트로우브 상보 신호 RASB의 입력을 버퍼링(Buffering)하여 메모리 장치 내부에 전달하는 버퍼이며, 여기서 버퍼링된 신호는 워드라인 WL의 선택과 인에이블(Enable)등에 관련된 회로의 마스터(Master) 신호이다. 컬럼어드레스스트로우브 신호 버퍼(Column Address Strobe Buffer) 6은 티티엘 레벨의 컬럼어드레스스트로우브 상보 신호 CASB의 입력을 버퍼링하여 메모리 장치 내부에 전달하는 버퍼이며, 여기서 버퍼링된 신호는 비트라인 BL의 선택과 인에이블등에 관련된 회로의 마스터 신호이다. 로우어드레스 버퍼 7은 상기 로우어드레스스트로우브 신호 버퍼 5에 의해 인에이블되어 어드레스 A0∼A9를 로우 프리디코더(Row Predecoder)들 8,9에 입력한다. 로우 프리디코더 8은 칩 상단의 로우디코더들 10,11에 접속되어 연결된다. 로우 프리디코더 9는 칩 하단의 로우디코더들 12,13에 접속되어 연결된다. 로우디코더 10은 로우 프리디코더 8에 의해 인에이블되어 메모리 쎌 어레이 1의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 로우디코더 11은 로우 프리디코더 8에 의해 인에이블되어 메모리 쎌 어레이 2의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 로우디코더 12는 로우 프리디코더 9에 의해 인에이블되어 메모리 쎌 어레이 3의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 로우디코더 13은 로우 프리디코더 9에 의해 인에이블되어 메모리 쎌 어레이 4의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 워드라인 인에이블 제어회로 14는 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 1의 워드라인 인에이블 시점을 결정하는 지연(Delay)회로이다. 워드라인 인에이블 제어회로 15는 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 2의 워드라인 인에이블 시점을 결정하는 지연회로이다. 워드라인 인에이블 제어회로 16은 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 3의 워드라인 인에이블 시점을 결정하는 지연회로이다. 워드라인 인에이블 제어회로 17은 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 4의 워드라인 인에이블 시점을 결정하는 지연회로이다. 워드라인 드라이버(Word Line Driver) 18은 로우디코더 10과 워드라인 인에이블 제어회로 14의 출력신호에 응답하여 메모리 쎌 어레이 1의 워드라인을 인에이블시킨다. 워드라인 드라이버들 19∼21은 각각의 로우디코더들 11∼13과 각각의 워드라인 인에이블 제어회로들 15∼17의 출력신호에 응답하여 각각의 메모리 쎌 어레이들 2∼4의 워드라인을 인에이블시킨다. 센스앰프 제어회로 22는 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 1의 센싱 시점을 결정하는 지연회로이다. 센스앰프 제어회로 23은 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 2의 센싱 시점을 결정하는 지연회로이다. 센스앰프 제어회로 24는 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 3의 센싱 시점을 결정하는 지연회로이다. 센스앰프 제어회로 25는 로우어드레스스트로우브 신호 버퍼 5의 버퍼링된 신호에 응답하여 메모리 쎌 어레이 4의 센싱 시점을 결정하는 지연회로이다. 센스앰프 26은 센스앰프 제어회로 22의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 센스앰프 27은 센스앰프 제어회로 23의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 센스앰프 28은 센스앰프 제어회로 24의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 센스앰프 29는 센스앰프 제어회로 25의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 여기서 센스앰프, 워드라인 드라이버 및 컬럼디코더, 로우디코더는 데이타 입출력 주변회로라 칭한다. 컬럼어드레스 버퍼 30은 로우어드레스스트로우브 상보 신호 RASB를 출력하는 로우어드레스스트로우브 신호 버퍼 5와 컬럼어드레스스트로우브 상보 신호 CASB를 출력하는 컬럼어드레스스트로우브 신호 버퍼 6의 버퍼링된 신호에 응답하여 인에이블되어 어드레스들 A0∼A9를 접속된 컬럼 프리디코더들 31,32로 입력한다. 컬럼 프리디코더 31은 칩 상단의 컬럼디코더들 33,34 각각에 접속되어 연결된다. 컬럼 프리디코더 32는 칩 하단의 컬럼디코더 35,36 각각에 접속되어 연결된다. 컬럼디코더 33은 컬럼 프리디코더 31에 의해 인에이블되어 메모리 쎌 어레이 1의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 컬럼디코더 34는 컬럼 프리디코더 31에 의해 인에이블되어 메모리 쎌 어레이 2의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 컬럼디코더 35는 컬럼 프리디코더 32에 의해 인에이블되어 메모리 쎌 어레이 3의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 컬럼디코더 36은 컬럼 프리디코더 32에 의해 인에이블되어 메모리 쎌 어레이 4의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 데이타 입출력 제어회로 37은 컬럼어드레스스트로우브 신호 버퍼 6의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ0∼3의 데이타 입력 시점과 출력 시점을 제어한다. 데이타 입출력 제어회로 38은 컬럼어드레스스트로우브 신호 버퍼 6의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ4∼7의 데이타 입력 시점 및 출력 시점을 제어한다. 데이타 입출력 제어회로 39는 컬럼어드레스스트로우브 신호 버퍼 6의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ8∼11의 데이타 입력 시점 및 출력 시점을 제어한다. 데이타 입출력 제어회로 40은 컬럼어드레스스트로우브 신호 버퍼 6의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ12∼15의 데이타 입력 시점 및 출력 시점을 제어한다. 리이드 및 라이트 제어회로들 41,42는 라이트 인에이블 신호 WEB와 출력 인에이블 신호 OEB에 응답하여 인에이블되어 리이드 및 라이트를 제어한다. 데이타 입출력 회로 43은 데이타 입출력 제어회로 37과 리이드 및 라이트 제어회로 41에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ1∼3에 접속되어 연결된다. 데이타 입출력 회로 44는 데이타 입출력 제어회로 38과 리이드 및 라이트 제어회로 41에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ4∼7에 접속되어 연결된다. 데이타 입출력 회로 45는 데이타 입출력 제어회로 39와 리이드 및 라이트 제어회로 42에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ8∼11에 접속되어 연결된다. 데이타 입출력 회로 46은 데이타 입출력 제어회로 40과 리이드 및 라이트 제어회로 42에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ12∼15에 접속되어 연결된다. 그리고, 워드라인 WL을 선택하는 동작과 비트라인 BL을 선택하는 동작을 설명한다. 먼저 워드라인 WL을 선택하는 동작을 설명하면, 로우어드레스스트로우브 신호 버퍼 5에 의해 인에이블된 로우어드레스 버퍼 7의 워드라인 선택신호가 칩 상단과 칩 하단의 로우 프리디코더들 8,9와 로우디코더들 10∼13에 의해 디코딩되어 리이드 및 라이트할 메모리 쎌들에 연결된 워드라인을 선택한다. 한편 비트라인 BL을 선택하는 동작을 설명하면, 로우어드레스스트로우브 신호 버퍼 5와 컬럼어드레스스트로우브 신호 버퍼들 6-1,6-2에 의해 인에이블된 컬럼어드레스 버퍼 30의 비트라인 선택신호가 칩 상단과 칩 하단의 컬럼 프리디코더들 31,32와 컬럼디코더들 33∼36에 의해 디코딩되어 리이드 및 라이트할 메모리 쎌들에 연결된 비트라인을 선택한다. 메모리 쎌 데이타의 센싱 및 출력은 전술한 바와 같이 워드라인이 선택되면 선택된 워드라인과 행으로 연결되어 있는 메모리 쎌내의 억세스 트랜지스터 예를들면 엔모오스 트랜지스터가 턴온(Turn-on)되어 비트라인과 메모리 쎌과의 차아지 셰어링(Charge Sharing)이 시작된다. 이후 로우어드레스스트로우브 신호 버퍼 5에 의해 지연된 센스앰프 제어회로들이 인에이블되어 센스앰프들을 통하여 메모리 쎌 데이타의 센싱이 시작된다. 이후 적정 레벨로 데이타의 센싱이 완료되면 각각의 컬럼디코더들에 의해 결정된 비트라인으로 센싱된 데이타가 데이타 입출력 회로들 43∼46을 통하여 출력된다. 통상적으로 메모리 쎌 어레이를 여러개 예를들면 메모리 쎌 어레이 1∼4로 나누는 것은 비트라인과 워드라인 로딩(Loading)이 커지는 것을 방지하며 센싱 효과를 좋게 하기 위한 것으로, 이를 위해 4개의 메모리 쎌 어레이들은 개별적인 디코더를 갖는다. 이와 같은 구성을 가지는 반도체 메모리 장치에 있어서 메모리 쎌 어레이 블럭상에 하나의 메모리 쎌이라도 결함이 생기면 해당 메모리 쎌 어레이 블럭뿐만아니라 하나의 칩내의 나머지 메모리 쎌 어레이도 사용하지 못하고 폐기되어 생산성 향상에 저하를 가져오며 수율 향상에 있어 좋지 않은 영향을 가지는 문제점이 있다.
본 발명의 목적은 전체 칩내의 메모리 쎌 어레이중 페일된 메모리 쎌 어레이 이외의 사용가능한 메모리 쎌 어레이로 구성된 부분칩을 이용하여 한 단계 낮은 집적도의 반도체 메모리 장치를 상품화하여 생산성 향상을 도모하는 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 전체 칩내에 결함있는 메모리 쎌 어레이를 제외한 나머지 사용 가능한 메모리 쎌 어레이만을 가지고 부분칩을 형성하여 기존과 동일한 패드를 통하여 리드프레임에 연결함으로써 칩의 생산성 향상을 도모하는 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 부분칩을 형성한 후, 전체 칩내에서 결함있는 메모리 쎌 어레이를 퓨우즈등을 통하여 디세이블시켜 동작하지 못하게 하여 필요없는 동작전류의 소모를 줄일 수 있는 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 데이타를 입출력하기 위한 데이타 입출력 주변회로와, 적어도 하나이상의 다수개의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들 중 결함있는 상기 메모리 쎌 어레이 블럭을 하나이상 가지는 반도체 메모리 장치에 있어서, 상기 데이타 입출력 주변회로들 각각에 접속되어 상기 데이타 입출력 주변회로의 동작을 제어하기 위한 데이타 입출력 제어회로와, 상기 메모리 쎌 어레이 블럭들 각각에 연결되며 각기 상기 데이타 입출력 제어회로에 공통 접속되어 결함있는 상기 메모리 쎌 어레이 블럭의 상기 데이타 입출력 주변회로들을 부분칩 제어신호로써 제어하여 각기 디세이블시키기 위한 부분칩 인에이블 제어회로와, 상기 부분칩 인에이블 제어회로와 접속된 상기 메모리 쎌 어레이 블럭을 제외한 상기 메모리 쎌 어레이 블럭만으로 구성되어 패드를 통하여 상기 데이타를 입출력하는 다수개의 부분칩을 가지는 것을 특징으로 한다.
도 1은 종래 기술의 일실시예에 따른 1M×16 다이나믹 램의 개략적인 구조를 보여주는 블록도.
도 2는 본 발명의 일실시예에 따른 1M×16 다이나믹 램의 구조를 보여주는 블록도.
도 3은 도 2에 따른 16M 다이나믹 램의 칩상 패드 배치도.
도 4는 통상적인 16M 다이나믹 램의 패키지 본딩을 보여주는 도면.
도 5는 도 2에 따른 4M(1M×4) 부분칩의 패키지 본딩을 보여주는 도면.
도 6은 도 2에 따른 4M(1M×4) 부분칩의 패키지 본딩의 다른 실시예도.
도 7은 도 2에 따른 4M(1M×4) 부분칩의 패키지 본딩의 또다른 실시예도.
도 8은 본 발명의 일실시예에 따른 부분칩 인에이블 제어회로의 상세회로도.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
본 발명의 목적을 달성하기 위하여 16M(Mega) 용량의 1M×16을 4M 용량의 1M×4의 부분칩으로 상품화하는 것으로, 첫번째 결함으로 인해 사용치 않는 메모리 쎌 어레이와 이를 제어하는 회로를 퓨우즈(Fuse)나 그 밖의 수단으로 디세이블(Disable)시켜 불필요한 전류소모를 없애고, 두번째 엘오씨(LOC: Lead On Chip)구조의 패키지 기술을 이용하여 4M 용량의 1M×4의 패키지 핀(Package Pin) 배치에 맞도록 결함이 없는 데이타 입출력핀 DQ의 단자에만 패드들을 연결하여 구성한다. 여기서 16M 용량의 1M×16의 패키지 핀 배치와 4M 용량의 1M×4의 패키지 핀 배치는 데이타 입출력핀 DQ의 수만 다르고 나머지 어드레스(Address)는 동일하다. 전술한 바와 같은 부분칩 구조가 가능하게 된 이유는 16M 용량의 칩 사이즈가 4M 용량의 칩 사이즈가 동일한 300밀(mil) SOJ의 장치에 조립 가능할 정도로 작아진 것과 엘오씨 패키징 기술의 발달이 뒷받침되었기 때문이다.
전술한 바와 같은 부분칩을 구현하는 일실시예로 여기서는 1M×16 용량의 다이나믹 램(Dynamic RAM)이 1M×4 용량의 다이나믹 램을 가지는 부분칩으로 전환되는 경우이다. 이러한 실시예는 주로 다이나믹 램으로 서술되겠으나 다이나믹 램이외의 반도체 메모리 장치에도 적용 가능하다.
도 2는 본 발명의 일실시예에 따른 1M×16 다이나믹 램의 구조를 보여주는 블럭도이다. 도 2를 참조하면, 상기 도 1의 구성을 이해를 도모하기 위해 일목요연한 구성으로 만든 것으로, 기본 구성은 상기 도 1과 동일하나 다른 구성은 부분칩 인에이블 제어회로들 47,48,49,50을 각각의 메모리 쎌 어레이 블럭 1,2,3,4의 데이타 입출력 주변회로들에 접속시켜 추가한 것이다. 이에 구체적인 기본 구성은 설명을 약하기로 한다. 메모리 쎌 어레이 블럭 1에 접속된 데이타 출력 핀 DQ0∼3에 결함이 발생하여 나머지 데이타 출력 핀 DQ4∼15중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로 47 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로 47로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ0∼3를 인에이블시키는 제어회로들 1,37,22,14,26,18,33,10,43을 디세이블 시킨다. 이와 같은 방법으로, 메모리 쎌 어레이 블럭 2에 접속된 데이타 출력 핀 DQ4∼7에 결함이 발생하여 나머지 데이타 출력 핀 DQ0∼3, DQ8∼15중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로 48 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로 48로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ4∼7을 인에이블시키는 제어회로들 2,38,23,15,27,19,34,11을 디세이블 시킨다. 또한 메모리 쎌 어레이 블럭 3에 접속된 데이타 출력 핀 DQ8∼11에 결함이 발생하여 나머지 데이타 출력 핀 DQ0∼7, DQ12∼15중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로 49 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로 49로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ8∼11을 인에이블시키는 제어회로들 3,39,24,16,28,20,35,12를 디세이블 시킨다. 같은 방법으로, 메모리 쎌 어레이 블럭 4에 접속된 데이타 출력 핀 DQ12∼15에 결함이 발생하여 나머지 데이타 출력 핀 DQ011중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로 50 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로 50으로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ12∼15를 인에이블시키는 제어회로들 4,40,25,17,29,21,36,13을 디세이블 시킨다. 여기서 만약 데이타 출력 핀 DQ0∼3을 4M(1M×4)인 부분칩으로 사용하려면 부분칩 인에이블 제어회로 48,49,50을 퓨우즈 트리밍하여 이와 연결된 제어회로들을 디세이블하여 여기에 흐르는 동작전류를 차단함으로써 전체 동작전류를 줄일 수 있는 효과가 있다.
도 3은 본 발명의 일실시예에 따른 16M 다이나믹 램의 칩상 패드 배치도이다. 도 3을 참조하면, 메모리 쎌 어레이 블럭들 1,2,3,4가 전체 칩 100상에 정방형으로 4개의 모서리 방향으로 위치하고 중앙에 센터 패드들로 구성되어 있는 센터 패드구조를 가진다.
도 4는 통상적인 16M 다이나믹 램의 패키지 본딩을 보여주는 도면이다. 도 4를 참조하면, 상기 도 3의 구성을 가지는 센터 패드(Center PAD)구조의 하나의 칩 100을 패키징한 형태를 보여주는 것으로, 칩상에 리드프레임(Lead Frame)이 올라간 형태인 엘오씨(LOC: Lead On Chip)구조로 리드프레임과 패드를 연결한 구조를 보여준다.
도 5는 본 발명의 일실시예에 따른 4M(1M×4) 부분칩의 패키지 본딩을 보여주는 도면이다. 도 5를 참조하면, 상기 도 4와 동일한 방식의 구조로서 결함있는 메모리 쎌 어레이 블럭과 연결된 패드를 제외한 사용 가능한 패드 즉, 데이타 출력 핀 DQ0∼3만을 리드프레임에 연결한 구조를 보여준다.
도 6은 본 발명에 따른 4M(1M×4) 부분칩의 패키지 본딩의 다른 실시예도이다. 도 6을 참조하면, 상기 도 4와 동일한 방식의 구조로서 결함있는 메모리 쎌 어레이 블럭과 연결된 패드를 제외한 사용 가능한 데이타 출력 핀 DQ12∼15만을 리드프레임에 연결한 구조를 보여준다.
도 7은 본 발명에 따른 4M(1M×4) 부분칩의 패키지 본딩의 또다른 실시예도이다. 도 7을 참조하면, 상기 도 4와 동일한 방식의 구조로서 결함있는 메모리 쎌 어레이 블럭과 연결된 패드를 제외한 사용 가능한 데이타 출력 핀 DQ4∼7만을 리드프레임에 연결한 구조를 보여준다.
도 8은 본 발명에 따른 부분칩 인에이블 제어회로의 상세회로도이다. 도 8을 참조하면, 구성은 접지전압 VCC 및 내부전원전압 IVCC가 각각 게이트 및 소오스로 인가되는 피모오스 트랜지스터 101과, 리셋신호 RESET 및 접지전압 VSS가 각각 게이트 및 소오스에 인가되는 엔모오스 트랜지스터 103과, 상기 피모오스 트랜지스터 101 및 엔모오스 트랜지스터 103의 드레인이 양단에 접속되어 미리 설정된 전류경로를 형성하기 위한 절단용 퓨우즈 111로 구성된 입력부 120과, 엔모오스 트랜지스터 103의 드레인단자 및 상기 퓨우즈 111의 공통접속노드 N1와 전원전압 VSS 단자사이에 채널이 접속되어 드레인에 인가되는 전압을 소오스로 충분히 유기시키기 위한 풀다운전압부 121 예를들면 엔모오스 트랜지스터 105과, 상기 엔모오스 트랜지스터 103의 게이트와 드레인단 사이에 접속된 인버터 107과 이에 직렬접속된 복수개의 인버터들 108,109로 구성되어 상기 부분칩 제어신호를 출력하기 위한 출력부 122로 구성되어 있다. 여기서 퓨우즈를 트리밍하여 이와 연결된 제어회로들을 디세이블하여 동작전류를 줄일 수 있게 된다. 또한 퓨우즈를 트리밍하지 않았을 경우는 리셋신호 RESET가 파워업시 논리 하이(High)에서 논리 로우(Low)로 트리거하더라도 퓨우즈에 연결되어 있는 피모오스 트랜지스터 101에 의해 부분칩 제어신호는 항상 논리 로우로 디세이블되게 된다.
본 발명에 따르면, 웨이퍼 테스트후 한개 또는 다수개의 메모리 쎌 어레이 블럭으로 구성된 반도체 메모리 장치가 메모리 쎌 어레이 블럭이 결함이 있는 경우에도 한 단계 낮은 집적도를 가지게 하면 반도체 메모리 장치로써 상품화가 가능하므로 생산성의 향상을 가져오게 되며, 폐기될 수 밖에 없는 결함 칩을 부분칩으로 재활용하므로 환경보호에도 일조하는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (7)
- 데이타를 입출력하기 위한 데이타 입출력 주변회로와, 적어도 하나이상의 다수개의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들 중 결함있는 상기 메모리 쎌 어레이 블럭을 하나이상 가지는 반도체 메모리 장치에 있어서,상기 데이타 입출력 주변회로들 각각에 접속되어 상기 데이타 입출력 주변회로의 동작을 제어하기 위한 데이타 입출력 제어회로와,상기 메모리 쎌 어레이 블럭들 각각에 연결되며 각기 상기 데이타 입출력 제어회로에 공통 접속되어 결함있는 상기 메모리 쎌 어레이 블럭의 상기 데이타 입출력 주변회로들을 부분칩 제어신호로써 제어하여 각기 디세이블시키기 위한 부분칩 인에이블 제어회로와,상기 부분칩 인에이블 제어회로와 접속된 상기 메모리 쎌 어레이 블럭을 제외한 상기 메모리 쎌 어레이 블럭만으로 구성되어 패드를 통하여 상기 데이타를 입출력하는 다수개의 부분칩을 구비함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩 인에이블 제어회로가, 게이트와 소오스로 각각 접지전압 및 내부전원전압이 인가되는 피모오스 트랜지스터와, 게이트와 소오스로 각각 리셋신호 및 접지전압이 인가되는 엔모오스 트랜지스터와, 상기 피모오스 트랜지스터 및 엔모오스 트랜지스터의 드레인이 양단에 접속되어 미리 설정된 전류경로를 형성하기 위한 절단용 퓨우즈로 구성된 입력부와,상기 엔모오스 트랜지스터의 드레인단자 및 상기 퓨우즈의 공통접속노드와 전원전압단 사이에 채널이 접속되어 드레인에 인가되는 전압을 소오스로 충분히 유기시키기 위한 풀다운전압부와,상기 엔모오스 트랜지스터의 게이트와 드레인단 사이에 접속된 인버터와 이에 직렬접속된 복수개의 인버터로 구성되어 상기 부분칩 제어신호를 출력하기 위한 출력부로 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 부분칩 인에이블 제어회로내의 절단용 퓨우즈가 레이저 퓨우즈 또는 전기적 퓨우즈임을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 부분칩 인에이블 제어회로가 상기 절단용 퓨우즈의 트리밍에 의해 인에이블됨을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩이 엘오씨 구조를 갖는 리드 프레임을 사용함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩이 4메가 비트 또는 8메가 비트의 용량을 가짐을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩이 16메가 비트임을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032653A KR100192588B1 (ko) | 1996-08-05 | 1996-08-05 | 부분칩을 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960032653A KR100192588B1 (ko) | 1996-08-05 | 1996-08-05 | 부분칩을 갖는 반도체 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980013932A KR19980013932A (ko) | 1998-05-15 |
| KR100192588B1 true KR100192588B1 (ko) | 1999-06-15 |
Family
ID=19468858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960032653A KR100192588B1 (ko) | 1996-08-05 | 1996-08-05 | 부분칩을 갖는 반도체 메모리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100192588B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732226B2 (en) | 2007-11-29 | 2010-06-08 | Dongbu Hitek Co., Ltd. | Method of manufacturing flash memory device |
| US9508452B2 (en) | 2014-01-23 | 2016-11-29 | Samsung Electronics Co., Ltd. | Partial chip, and systems having the same |
-
1996
- 1996-08-05 KR KR1019960032653A patent/KR100192588B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732226B2 (en) | 2007-11-29 | 2010-06-08 | Dongbu Hitek Co., Ltd. | Method of manufacturing flash memory device |
| US9508452B2 (en) | 2014-01-23 | 2016-11-29 | Samsung Electronics Co., Ltd. | Partial chip, and systems having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980013932A (ko) | 1998-05-15 |
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