JP4791924B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、貫通ビアによって結線された積層メモリチップを有する半導体記憶装置に関する。
近年、半導体記憶装置の大容量化が進み、半導体記憶装置がハードディスクに代わる２次記憶装置として採用されはじめている。特に、メモリセルを縦列に接続したＮＡＮＤセルにより構成されるＮＡＮＤ型ＥＥＰＲＯＭは高集積化に適しており、携帯電話など携帯端末の２次記憶装置やメモリカードなどに広く使用されている。また、このような半導体記憶装置においてパッケージの内部に複数のメモリチップを積層し、積層されたメモリチップの最下層から最上層を貫通するように貫通ビアを設けてすべてのメモリチップのパッドをメモリチップの最上層にパッドに共通配線し、更なる大容量化を実現した半導体記憶装置が知られている（特許文献１）。しかしながら、この半導体記憶装置は共通配線されたメモリチップの最上層にチップ選択パッドを設け、チップ選択信号をパッドから入力して動作させたいメモリチップを選択するよう構成されており、２ｎ枚のメモリチップに対しｎ個のチップ選択パッドから選択信号を入力しなければならない。そのため、積層されるメモリチップが多くなるに従って、メモリチップの最上層に表れる選択パッドの数が増えメモリの小型化が困難となるという問題点を有する。
特開２００５−２０９８１４号公報
積層されたメモリチップの最上層に表れるパッド数を削減し、共通接続された積層メモリチップのメモリチップを別々に動作させることを目的とする。
本発明の一態様に係る半導体記憶装置は、各々、データ信号を受け付ける入出力パッドと、制御信号を受け付ける制御パッドとを備える複数の半導体チップを有する半導体記憶装置であって、前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、前記入出力パッドを介して外部から入力された選択アドレスを前記自己チップアドレスと比較して一致判定を行う判定部と、前記一致判定に係るデータを保持する記憶手段と、前記記憶手段に保持された前記一致判定に係るデータに応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部とを備え、前記制御信号設定部は、前記記憶手段に保持された一致判定に係るデータを初期値に設定することにより、前記制御信号を有効に設定できるリセット手段を備え、複数の前記半導体チップは、積層され、各々の前記半導体チップが有する前記制御パッドは、複数の前記半導体チップを貫通する貫通ビアによって共通接続されていることを特徴とする。
本発明によれば、積層されたメモリチップの最上層に表れるパッド数を削減し、共通接続された積層メモリチップのメモリチップを別々に動作させることができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ（以下、メモリとする。）の構成を示す断面図である。また、図２は、図１のメモリの平面図である。このＮＡＮＤ型フラッシュメモリは、樹脂等からなるパッケージ１の内部に、複数のメモリチップ２が積層されて構成されている。ここで、積層されたメモリチップ２を上から順にＣｈｉｐ１、Ｃｈｉｐ２、Ｃｈｉｐ３、Ｃｈｉｐ４と定義する。積層されたすべてのメモリチップ２の平面方向中心には、それぞれメモリチップ２の外部と信号の授受を行うパッド３が形成されている。また、積層されたメモリチップ２が各々有するパッド３は、メモリチップ２の最下層から最上層までを縦断的に貫通する複数の貫通ビア４によって共通接続されている。
図２に示すように、最上層のＣｈｉｐ１に形成された各パッド３は、パッケージ１内部から外部に突出するように配された入出力ピン６に配線５を介して接続されている。これにより、Ｃｈｉｐ１のパッド３は、入出力ピン６を介して外部と間で信号の授受を行う。そして貫通ビア４により、すべてのＣｈｉｐ１〜４（メモリチップ２）がそれぞれ有するパッド３と、入出力ピン６との間の信号の授受が可能とされている。
複数のチップＣｈｉｐ１〜４は、後述するように、それぞれ異なる自己チップアドレスＩＮＴＣＡ１〜４を与えられており、入出力ピン６から入力された選択アドレスＥＸＴＣＡ１〜４がこれと一致したとき動作するよう構成されている。
図３は、積層された各メモリチップ２の電気的構成を示すブロック図である。
パッド３は、電源電圧を取り込む電源パッド１０と、データ信号の授受を行う入出力パッド１１と、制御信号を入力する制御パッド１２とからなり、用途によって入力される信号が分かれている。メモリチップ２は、このような電源パッド１０、入出力パッド１１及び制御パッド１２に加え、メモリセルアレイ１３、ローデコーダ１４及びセンスアンプ１５等を備えて構成されている。
メモリセルアレイ１３は、複数のビット線とワード線を含み、ビット線とワード線との交点に電気的にデータ書き換え可能なメモリセルをマトリクス状に配列して構成されている。ローデコーダ１４は、ローアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線及び選択ゲート線ドライバを含む。センスアンプ１５は、ビット線に接続されてデータを検知し増幅する。
メモリチップ２内部と入出力パッド１１との間のデータ授受は、入出力バッファ１６、データバス、アドレスバッファ１７及びコマンドバッファ１９を介して行われる。入出力パッド１１から入力されるデータは、センスアンプ１５に取り込まれる。また、入出力パッド１１を介して入力されるアドレスＡｄｄは、入出力バッファ１６、データバス及びアドレスバッファ１７を介してローデコーダ１４及びカラムデコーダ１８に転送される。更に、入出力パッド１１を介して入力されるコマンドＣｏｍは、入出力バッファ１６、データバス及びコマンドバッファ１９を介して制御回路２０に転送される。
制御回路２０は、入力されたコマンドＣｏｍに基づいてデータの書き込み、読み出し及び消去の制御を行う。電圧生成回路２１は、制御回路２０によって制御され、書き込み、読み出し及び消去に必要な各種内部発生電圧を発生するものであり、電源パッド１０から供給される電源電圧より高い内部電圧を発生するため昇圧回路を含んでいる。パワーオンリセット回路２２は、メモリチップ２への電源投入を検出して、制御回路２０に初期化動作を行わせる。ヒューズ２３には、チップＣｈｉｐ１〜４によってそれぞれ異なる自己チップアドレスＩＮＴＣＡｉが記憶されている。ここで、自己のチップアドレスＩＮＴＣＡｉを記憶するヒューズ２３は、例えばレーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成することができる。チップアドレス比較器２４は、ヒューズ２３から入力された自己チップアドレスＩＮＴＣＡｉとアドレスバッファ１７から入力された選択チップアドレスＥＸＴＣＡｉとを比較し、一致するか否かを示す一致判定信号としてアドレスフラグ信号ＣＡＦＬＧを出力するものである。
図４は、パッド３の構成の詳細、及びパッド３と各メモリチップ２の内部回路との間の接続関係の詳細を示すブロック図である。
２個の電源パッド１０には、電源電圧ＶＣＣと、接地電圧ＶＳＳとがそれぞれ入力され、例えば電圧生成回路２１等に必要な電圧が供給されている。
入出力パッド１１には、例えば８ビットのデータＩ／Ｏ０〜７が入力され、これらのデータＩ／Ｏ０〜７は入出力バッファ１６に接続されている。
制御パッド１２は、例えば６個のパッド３からなり、それぞれのパッド３に異なる制御信号が入力されている。ここでは、一例として、選択可能状態（選択がなされアクセス可能な状態）、又は非選択可能状態（選択がなされずアクセスができない状態）であるメモリチップ２を選択可能状態にリセットするリセット信号／ＲＳＴ、メモリチップ２をアクセス可能な状態に設定するチップイネーブル信号／ＣＥ、メモリチップ２にデータの書き込みを行うライトイネーブル信号／ＷＥ、メモリチップ２内のデータをシリアル出力するリードイネーブル信号／ＲＥ、データＩ／Ｏ０〜７をコマンドとして取り込むことを可能とするコマンドラッチイネーブル信号ＣＬＥ、及びデータＩ／Ｏ０〜７をアドレスとして取り込むことを可能とするアドレスラッチイネーブル信号ＡＬＥがそれぞれ入力されているものとする。
制御パッド１２に入力されるこのような信号は、ＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０にそれぞれ出力される。これらのバッファ２５〜３０は、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号により活性状態又は非活性化状態となる。すなわち、バッファ２５〜３０は、このバッファ入力端子ＩＮＢＵＦｅｎの信号に基づいて、入力される制御信号を有効又は無効に設定する制御信号設定部として機能する。
図５Ａに、ＲＳＴバッファ２５、ＣＥバッファ２６、ＷＥバッファ２７、ＲＥバッファ２８の具体的な構成例を示し、図５ＢにＣＬＥバッファ２９、及びＡＬＥバッファ３０の具体的な構成例を示す。
図５Ａに示すように、バッファ２５〜２８は、例えば、Ｐ型ＭＯＳトランジスタＭＰ０、ＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２によって構成することができる。Ｐ型ＭＯＳトランジスタＭＰ０は、ソースが電源電圧ＶＣＣに接続され、ゲートにインバータＩＮＶ０を介してバッファ入力端子ＩＮＢＵＦｅｎが接続されている。なお、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号は、ＲＳＴバッファ２５では常に“Ｈ”に設定され、ＣＥバッファ２６ではアドレスフラグ信号ＣＡＦＬＧが入力され、ＷＥバッファ２７、ＲＥバッファ２８では、後述するようにＣＥバッファ２６から出力されるチップイネーブル信号ＣＥ’が入力される。Ｐ型ＭＯＳトランジスタＭＰ１は、ソースがＰ型ＭＯＳトランジスタＭＰ０のドレインに接続され、ゲートには各制御パッド１２からの制御信号（リセット信号／ＲＳＴ、チップイネーブル信号／ＣＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ）が入力される。Ｎ型ＭＯＳトランジスタＮＭ１は、ドレインノードＮ１がＰ型ＭＯＳトランジスタＭＰ１のドレインに接続され、ソースが接地電圧ＶＳＳに接続され、ゲートに各制御パッド１２からの制御信号が入力される。制御信号が“Ｈ”である場合ノードＮ１の出力を“Ｌ”とし、制御信号が“Ｌ”である場合ノードＮ１の出力を“Ｈ”とする。すなわち、トランジスタＭＰ１とＭＮ１とで一つのＭＯＳインバータＩＮＶｃを構成している。このＮ型ＭＯＳトランジスタＭＮ１のドレイン出力は、インバータＩＮＶ１、ＩＮＶ２を介してバッファ出力端子ＩＮＢＵＦｏｕｔに接続されている。バッファ出力端子ＩＮＢＵＦｏｕｔから出力される信号は、ＲＳＴバッファ２５ではリセット信号ＲＳＴであり、ＣＥバッファ２６ではチップイネーブル信号ＣＥ’であり、ＷＥバッファ２７ではライトイネーブル信号ＷＥであり、ＲＥバッファ２８ではリードイネーブル信号ＲＥである。Ｎ型ＭＯＳトランジスタＭＮ２は、ソースが接地電圧ＶＳＳに接続され、ゲートにバッファ入力端子ＩＮＢＵＦｅｎに入力される信号の反転信号（／ＩＮＢＵＦｅｎ）がインバータＩＮＶ０を介して入力される。バッファ２５〜２８は、このような構成を有することより、バッファ入力端子ＩＮＢＵＦｅｎに入力された信号が“Ｈ”であるときに各制御パッド１２から入力される制御信号を有効とし、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号が“Ｌ”であるときに各制御パッド１２から入力される制御信号を無効に設定することができる。
また、図５Ｂに示すように、バッファ２９、３０は、例えば、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２に接続され、ゲートにバッファ入力端子ＩＮＢＵＦｅｎが接続されたＰ型ＭＯＳトランジスタＭＰ０と、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２に接続され、ゲートに制御パッド１２からの制御信号（ＡＬＥ又はＣＬＥ）が入力されるＰ型ＭＯＳトランジスタＭＰ１と、ソースがＮ型ＭＯＳトランジスタＭＮ０を介して接地電源ＶＳＳに接続され、ドレインがノードＮ２に接続され、ゲートに制御パッド１２からの制御信号（ＡＬＥ又はＣＬＥ）が入力されるＮ型ＭＯＳトランジスタＭＮ１と、ソースが接地電源ＶＳＳに接続され、ドレインがＮ型ＭＯＳトランジスタＭＮ１のソースに接続され、ゲートがバッファ入力端子ＩＮＢＵＦｅｎに接続されたＮ型ＭＯＳトランジスタＭＮ０とを備えて構成される。ここで、Ｐ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１は、１つのインバータＩＮＶｄを構成しており、このインバータＩＮＶｄの出力であるノードＮ２は、インバータＩＮＶ１を介してバッファ出力端子ＩＮＢＵＦｏｕｔに接続されている。
以上のように、バッファ２９、３０は、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号が“Ｈ”であるときに各制御パッド１２から入力される制御信号ＡＬＥ、ＣＬＥを有効とし、バッファ入力端子ＩＮＢＵＦｅｎに入力される信号が“Ｌ”であるときに無効に設定することができる。
次に、図４を用いて各バッファ２５〜３０とメモリチップ２の内部回路との接続関係を更に説明する。
ＲＳＴバッファ２５は、バッファ入力端子ＩＮＢＵＦｅｎに常に状態が“Ｈ”である信号が入力される。ＲＳＴバッファ２５は、制御パッド１２から入力されるリセット信号／ＲＳＴをインバータ（ＩＮＶｃ、ＩＮＶ１、ＩＮＶ２）によって反転し、バッファ出力端子ＩＮＢＵＦｏｕｔからリセット信号ＲＳＴをチップアドレス比較器２４に出力する。チップアドレス比較器２４は、入力されるリセット信号ＲＳＴが“Ｈ”の状態の場合、チップアドレスフラグ信号ＣＡＦＬＧをリセット（Ｈ）するよう構成されている。
ＣＥバッファ２６には、チップアドレス比較器２４によって生成されたアドレスフラグ信号ＣＡＦＬＧがバッファ入力端子ＩＮＢＵＦｅｎに入力される。前述したように、アドレスフラグ信号ＣＡＦＬＧは、自己チップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉが一致したことをチップアドレス比較器２４が判定したときに“Ｈ”が出力される。ＣＥバッファ２６は、このアドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態で、制御パッド１２から入力されるチップイネーブル信号／ＣＥを有効に設定する。このときＣＥバッファ２６は、チップイネーブル信号／ＣＥをインバータ（ＩＮＶｃ、ＩＮＶ１、ＩＮＶ２）によって反転し、チップイネーブル信号ＣＥ’としてＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０に出力する。
このチップイネーブル信号ＣＥ’は、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０のバッファ入力端子ＩＮＢＵＦｅｎに入力される。チップイネーブル信号ＣＥ’が“Ｈ”の状態では、各バッファ２７〜３０に入力される制御信号（ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、コマンドラッチイネーブル信号ＣＬＥ、及びアドレスラッチイネーブル信号ＡＬＥ）は有効とされ、チップイネーブル信号ＣＥ’が“Ｌ”の状態で各バッファ２７〜３０に入力される制御信号は無効とされる。
ＷＥバッファ２７は、入出力バッファ１６、コマンドバッファ１９及びアドレスバッファ１７に接続されており、チップイネーブル信号ＣＥ’が“Ｈ”の状態で、制御パッド１２から入力されるライトイネーブル信号／ＷＥを内部クロック信号ＷＥとして取り込む。すなわち、ライトイネーブル信号ＷＥは、ＷＥバッファ２７のバッファ出力端子ＩＮＢＵＦｏｕｔよりＷＥ信号として入出力バッファ１６、コマンドバッファ１９及びアドレスバッファ１７に出力される。
ＲＥバッファ２８は、入出力バッファ１６に接続されており、チップイネーブル信号ＣＥ’が“Ｈ”の状態で、制御パッド１２から入力されるリードイネーブル信号／ＲＥを内部クロック信号ＲＥとして取り込む。すなわち、リードイネーブル信号ＲＥは、ＲＥバッファ２８のバッファ出力端子ＩＮＢＵＦｏｕｔよりＲＥ信号として入出力バッファ１６に出力される。
ＣＬＥバッファ２９は、コマンドバッファ１９に接続されており、チップイネーブル信号ＣＥ’が“Ｈ”の状態でコマンドバッファ１９にコマンドラッチイネーブル信号ＣＬＥを出力する。ＡＬＥバッファ３０は、アドレスバッファ１７に接続されており、チップイネーブル信号ＣＥ’が“Ｈ”の状態でアドレスバッファ１７にアドレスラッチイネーブル信号ＡＬＥを出力する。
図６は、チップアドレス比較器２４の構成例を示すブロック図である。
このチップアドレス比較器２４は、アドレス比較器３２と、ラッチ回路３３と、アドレス変化検知部３４と、パルス生成部３５とを備えて構成されている。
アドレス比較器３２は、例えばＥＸ−ＯＲ回路によって構成されている。アドレス比較器３２は、自己チップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉとを入力して比較し、一致すれば出力信号の状態を“Ｈ”に設定してラッチ回路３３に出力する。アドレス変化検知部３４は、選択されているアドレスＥＸＴＣＡｉをモニタリングし、選択されているアドレスＥＸＴＣＡｉが変化すると検知信号をパルス生成部３５に出力する。パルス生成部３５は、アドレス変化検知部３４から検知信号が入力されるとパルス信号をラッチ回路３３に出力する。ラッチ回路３３は、このパルス信号をトリガ信号ＴＲＩＧとして取り込み、アドレス比較器３２から出力される信号の状態Ｈ／Ｌを読み取ってアドレスフラグ信号ＣＡＦＬＧとして出力する。また、ラッチ回路３３はリセット信号ＲＳＴが入力されると、アドレスフラグ信号ＣＡＦＬＧがリセットされ状態が“Ｈ”に設定される。
次に、第１の実施形態に係るメモリの動作について説明する。
図７は、第１の実施形態に係るメモリのタイミングチャートである。
リセット信号／ＲＳＴが“Ｈ”である状態において、最上層のメモリチップ２（Ｃｈｉｐ１）が有するパッド３からチップイネーブル信号／ＣＥが“Ｌ”の状態で入力されると、すべてのメモリチップ２（Ｃｈｉｐ１〜４）は一旦選択可能状態に設定される。次に、すべてのメモリチップ２（Ｃｈｉｐ１〜4）に共通に入力されたデータＩ／Ｏ０〜７の中から、選択されたメモリチップ２のアドレスを示す選択チップアドレスＥＸＴＣＡｉがアドレスバッファ１７にラッチされる。ここで、選択された選択チップアドレスＥＸＴＣＡｉがラッチされると、メモリチップ２の各々は、自らが有するチップアドレス比較器２４によってヒューズ２３に記憶された自己のチップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉとを比較し、一致検出信号としてアドレスフラグ信号ＣＡＦＬＧを出力する。ここで、選択されたアドレスＥＸＴＣＡｉがＣｈｉｐ１を指定するものであれば、Ｃｈｉｐ１のアドレスフラグ信号ＣＡＦＬＧの状態は“Ｈ”となり、この結果チップイネーブル信号ＣＥ’は“Ｈ”に設定される。一方、選択されていないＣｈｉｐ２〜４は、アドレスフラグ信号ＣＡＦＬＧの状態が“Ｌ”となり、この結果チップイネーブル信号ＣＥ’が“Ｌ”に設定される。このように一つのメモリチップ２が選択された状態で、制御パッド１２及び入出力パッド１１からデータの読み出しを行う制御信号及びデータＩ／Ｏ０〜７が入力されると、チップイネーブル信号ＣＥ’が“Ｈ”の状態であるＣｈｉｐ１のみが動作し、Ｃｈｉｐ１のみからメモリセルアレイ１３内のデータが読み出される。その他のＣｈｉｐ２〜４では、チップイネーブル信号ＣＥ’が“Ｌ”のため、バッファ２５〜３０は動作せず、従って読み出しは行われない。
Ｃｈｉｐ１の読み出し動作が完了し、制御パッド１２の／ＲＳＴにリセット状態となる“Ｌ”を入力することで、すべてのメモリチップ２（Ｃｈｉｐ１〜４）が選択可能状態又は非選択可能状態から選択可能状態となる。この状態において、各メモリチップ２に制御パッド１２及びＩ／Ｏ０〜７からＣｈｉｐ４を選択するチップアドレスＥＸＴＣＡｉが取り込まれると、Ｃｈｉｐ４のチップイネーブル信号ＣＥ’が“Ｈ”となり、選択されていないＣｈｉｐ１〜３のチップイネーブル信号ＣＥ’が“Ｌ”となる。ここで、制御パッド１２及びＩ／Ｏ０〜７からＣｈｉｐ１〜４にデータの読み出しを行う制御信号が入力されると、チップイネーブル信号ＣＥ’が“Ｈ”であるＣｈｉｐ４のみが動作し、データが読み出される。
以下同様に、この読み出し動作が完了し再び制御パッド１２の／ＲＳＴにリセット状態“Ｌ”を入力することで、Ｃｈｉｐ１〜４が選択可能状態又は非選択可能状態から選択可能状態となる。
以下に、各メモリチップ２の制御パッド１２に入力される制御信号によるメモリチップ２の動作について説明する。図８は、各メモリチップ２の動作を示すタイミングチャートである。
（１）コマンド入力（２）アドレス入力（３）データ入力、及び（４）データ出力といったメモリチップのすべての動作は、メモリチップ２へのアクセスを許可するチップイネーブル信号／ＣＥが“Ｌ”の状態において行われる。
（１）コマンドＣｏｍ入力は、チップイネーブル信号／ＣＥ及びコマンドラッチイネーブル信号ＣＬＥがそれぞれ“Ｌ”，“Ｈ”の状態で、ライトイネーブル信号／ＷＥのトグルが入力されると、データＩ／Ｏ０〜７は、入出力バッファ１６を介してコマンドとしてコマンドバッファ１９に格納され、制御回路２０に出力される。
（２）アドレスＡｄｄ入力は、チップイネーブル信号／ＣＥ及びアドレスラッチイネーブルＡＬＥがそれぞれ“Ｌ”，“Ｈ”の状態で、ライトイネーブル／ＷＥのトグルが入力されると、データＩ／Ｏ０〜７が入出力バッファ１６を介してアドレスとしてアドレスバッファ１７に格納される。
（３）データ入力は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥがそれぞれ“Ｌ”，“Ｌ”，“Ｌ”の状態で、ライトイネーブル信号／ＷＥのトグルが入力されると、データＩ／Ｏ０〜７が取り込まれることにより行われる。このデータＩ／Ｏ０〜７は、書き込みモードならば入出力バッファ１６を介して入力データとしてセンスアンプ１５に出力される。また、メモリチップ内部に設けられたタイマーの周期や電圧などの各種設定データを変更するパラメータセットモードでは、このデータＩ／Ｏ０〜７は、制御回路内部の各種設定データ用のラッチに格納される。
（４）読み出しは、チップイネーブル信号／ＣＥ及びリードイネーブル／ＲＥが “Ｌ，Ｌ”の状態で、メモリセルアレイ１３に記憶されたデータが入出力バッファ１６を介しＩ／Ｏ０−７に出力されることにより行われる。
このように、各メモリチップ２（Ｃｈｉｐ１〜４）が、自己チップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉを比較して一致検出を行った後、選択チップアドレスＥＸＴＣＡｉと一致する自己チップアドレスＩＮＴＣＡｉを有するメモリチップ２にのみ、書き込み、読み出し及び消去等の制御を実行することで、貫通ビア４を有する積層メモリチップのマルチチップ動作を実現することができる。また、各制御信号が入力されるパッド３は、積層されたメモリチップ２で共通接続されるため、最上層のメモリチップに形成されるパッド３の数を削減することができ、メモリの小型化を図ることができる。
［第２の実施形態］
本発明の第２の実施形態に係るメモリについて説明する。なお、全体の構成要素については図１〜図３に示す第１の実施形態と同一構成であるためその説明を省略する。図９は、第２の実施形態に係るメモリのパッド３の構成の詳細、及びパッド３と各メモリチップ２の内部回路との間の接続関係の詳細を示すブロック図である。
第２の実施形態では、リセット信号／ＲＳＴがパッド３を介して入力されずに、メモリチップ２内に設けられたＲＳＴバッファ２５Ａによってリセット信号ＲＳＴを生成している点が第１の実施形態と異なる。このＲＳＴバッファ２５Ａは、チップイネーブル信号／ＣＥが“Ｈ”の状態になると必ずリセット信号ＲＳＴをチップアドレス比較器２４に出力するよう構成されている。このように構成されたリセット信号ＲＳＴは、図１０に示すように制御パッド１２から入力されるチップイネーブル信号／ＣＥの論理が切り替わることにより発生され、これによりすべてのメモリチップ２（Ｃｈｉｐ１〜４）を選択可能状態又は非選択可能状態から選択可能状態に設定する。なお、その他の動作は第１の実施形態と同様である。
このように、メモリチップ２内部において、チップイネーブル信号／ＣＥの切り替わりに基づきリセット信号ＲＳＴを発生させることで、更に制御パッド１２の数を削減し、メモリを小型化することができる。
［第３の実施形態］
本発明の第３の実施形態に係るメモリについて説明する。図１１は、第３の実施形態に係るメモリの最上層のメモリチップ２Ｂを示す平面図である。なお、断面図は、第１の実施形態（図１）と同様に示されるのでその図を省略する。
第３の実施形態では、チップアドレス比較器を用いる代わりに、メモリチップ２の最上層に形成されたパッド３から、メモリチップ２Ｂ（Ｃｈｉｐ１〜４）をそれぞれ選択するチップイネーブル信号／ＣＥ１〜４を入力する点が第１の実施形態と異なる。メモリチップ２の最上層には、チップイネーブル信号／ＣＥ１〜４がそれぞれ入力される４つのパッド３が形成されており、それぞれ貫通ビア４を介してすべてのメモリチップ２Ｂ（Ｃｈｉｐ１〜４）に共通接続されている。
図１２は、第３の実施形態に係るメモリが有するメモリチップの電気的構成を示すブロック図である。チップイネーブル信号／ＣＥ１〜４がそれぞれ入力される４つのパッド３は、それぞれのメモリチップ２Ａ（Ｃｈｉｐ１〜４）内のＣＥバッファ２６Ｂに接続されている。図１３は、ＣＥバッファ２６Ｂの構成例を示す回路図である。ＣＥバッファ２６Ｂは、比較回路３６、Ｐ型ＭＯＳトランジスタＭＰ０、ＭＰ１及びＮ型ＭＯＳトランジスタＭＮ１、ＭＮ２によって構成することができる。比較回路３６は、一方にヒューズ２３に記憶された自己チップアドレスＩＮＴＣＡｉを入力し、他方に選択チップアドレスＥＸＴＣＡｉを入力し、一致検出を行ってアドレスフラグ信号ＣＡＦＬＧを出力する。このアドレスフラグ信号ＣＡＦＬＧは、第１の実施形態と同様に（図５Ａ）、インバータＩＮＶ０を介してＰ型ＭＯＳトランジスタＭＰ０のゲートに入力される。その他の構成は第１の実施形態と同一構成であるため、同一符号を付すことによりその説明を省略する。このように、各メモリチップ２Ｂが有する４つのＣＥバッファ２６Ｂが、自己チップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉとの一致検出を行う判定手段として機能する。
このように構成された４つのＣＥバッファ２６Ｂは、図１２に示すように、１つのＯＲ回路３６の入力端に接続されており、いずれかのＣＥバッファ２６Ｂからアドレスフラグ信号ＣＡＦＬＧが“Ｈ”の状態で入力されると、ＷＥバッファ２７、ＲＥバッファ２８、ＣＬＥバッファ２９、及びＡＬＥバッファ３０にチップイネーブル信号ＣＥ’が出力され、制御パッド１２から入力される制御信号が有効となる。このように、第１及び２の実施形態のようにチップアドレス比較器２４を用いなくても、各メモリチップ２内で、自己チップアドレスＩＮＴＣＡｉと選択チップアドレスＥＸＴＣＡｉの一致検出を行うよう構成すれば上記の実施形態と同様の効果を奏することができる。
［第４の実施形態］
図１４は、本発明の第４の実施形態に係るメモリの構成を示す断面図である。また、図１５は、このメモリの最上層のメモリチップを示す平面図である。
第４の実施形態は、メモリチップ２Ｃの最上層に形成されるパッド３がメモリチップの平面方向端部に形成されている点が第１の実施形態と異なる。なお、このメモリの電気的構成は、第３の実施形態と同一構成であるためその説明を省略する。このように、パッド３を形成する位置はメモリチップ２Ｃの平面方向のいずれの位置にも配することができ、これにより、メモリのレイアウトの自由度を向上させることができる。
以上の実施形態では、実施の形態としてＮＡＮＤ型フラッシュメモリを例として説明したが、これに限定されるものではなく、複数のメモリチップが貫通ビアによって共通接続されている半導体記憶装置であれば、いずれの半導体記憶装置にでも本発明を実施することができる。
本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示す断面図である。 図１のメモリの平面図である。 積層された各メモリチップ２の電気的構成を示すブロック図である。 パッド３の構成の詳細、及びパッド３と各メモリチップ２の内部回路との間の接続関係の詳細を示すブロック図である。 バッファ２５〜２８の具体的な構成例を示す図である。 バッファ２９、３０の具体的な構成例を示す図である。 チップアドレス比較器２４の構成例を示すブロック図である。 第１の実施形態に係るメモリのタイミングチャートである。 各メモリチップ２の動作を示すタイミングチャートである。 第２の実施形態に係るメモリのパッド３の構成の詳細、及びパッド３と各メモリチップ２の内部回路との間の接続関係の詳細を示すブロック図である。 第２の実施形態に係るメモリのタイミングチャートである。 第３の実施形態に係るメモリの最上層のメモリチップ２Ｂを示す平面図である。 第３の実施形態に係るメモリが有するメモリチップの電気的構成を示すブロック図である。 ＣＥバッファ２６Ｂの構成例を示す回路図である。 本発明の第４の実施形態に係るメモリの構成を示す断面図である。 第４の実施形態に係るメモリの最上層のメモリチップを示す平面図である。
符号の説明
１…パッケージ
２…メモリチップ
３…パッド
４…貫通ビア
５…配線
６…入出力ピン
１２…制御パッド
２５…ＲＳＴバッファ
２６…ＣＥバッファ
２７…ＷＥバッファ
２８…ＲＥバッファ
２９…ＣＬＥバッファ
３０…ＡＬＥバッファ

Claims (5)

  1. 各々、データ信号を受け付ける入出力パッドと、制御信号を受け付ける制御パッドとを備える複数の半導体チップを有する半導体記憶装置であって、
    前記半導体チップは、自己のアドレスを示す自己チップアドレスを記憶する自己アドレス記憶部と、
    前記入出力パッドを介して外部から入力された選択アドレスを前記自己チップアドレスと比較して一致判定を行う判定部と、
    前記一致判定に係るデータを保持する記憶手段と、
    前記記憶手段に保持された前記一致判定に係るデータに応じて自己の半導体チップに入力される前記制御信号を有効又は無効に設定する制御信号設定部とを備え、
    前記制御信号設定部は、前記記憶手段に保持された一致判定に係るデータを初期値に設定することにより、前記制御信号を有効に設定できるリセット手段を備え、
    複数の前記半導体チップは、積層され、
    各々の前記半導体チップが有する前記制御パッドは、複数の前記半導体チップを貫通する貫通ビアによって共通接続されている
    ことを特徴とする半導体記憶装置。
  2. 前記自己アドレス記憶部は、レーザー溶断型のヒューズ素子、又は不揮発性メモリ型のヒューズ素子によって構成されていることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記制御信号設定部は、入力された前記制御信号を、前記判定部における前記一致判定の結果に基づいて有効又は無効に設定するバッファであることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記入出力パッド及び制御パッドは、前記半導体チップの平面方向中心部に形成されたことを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体記憶装置。
  5. 前記半導体チップは、電源電圧より高い内部電圧を発生させる昇圧回路を更に備える
    ことを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体記憶装置。
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