KR100912561B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명의 반도체 기억 장치는, 공통 접속된 입출력 패드 및 제어 패드로부터 제어 신호를 입력받는 복수의 반도체 칩을 갖는다. 반도체 칩은, 자기의 어드레스를 나타내는 자기 칩 어드레스를 기억하는 자기 어드레스 기억부와, 상기 입출력 패드를 통해 외부로부터 입력된 선택 어드레스를 상기 자기 칩 어드레스와 비교하여 일치 판정을 행하는 판정부와, 그 일치 판정에 따라서 자기의 반도체 칩에 입력되는 상기 제어 신호를 유효 또는 무효로 설정하는 제어 신호 설정부를 구비한다.
Figure R1020070095641
패키지, 메모리 칩, 패드, 버퍼, 칩 어드레스 비교기

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 출원은 2006년 9월 22일자로 출원된 일본 특허 출원 번호 제2006-256684호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은, 관통 비아에 의해 결선된 적층 메모리 칩을 갖는 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치의 대용량화가 진행되고, 반도체 기억 장치가 하드디스크를 대신하는 2차 기억 장치로서 채용되고 있다. 특히, 메모리 셀을 종렬로 접속한 NAND 셀에 의해 구성되는 NAND형 EEPROM은 고집적화에 적합하고, 이 때문에 휴대 전화 등 휴대 단말기의 2차 기억 장치나 메모리 카드 등에 널리 사용되고 있다.
[특허 문헌 1] 일본 특허 공개 제2005-209814호 공보
또한, 이와 같은 반도체 기억 장치에서 패키지의 내부에 복수의 메모리 칩을 적층하고, 적층된 메모리 칩의 최하층으로부터 최상층을 관통하도록 관통 비아를 형성하여 모든 메모리 칩의 패드를 메모리 칩의 최상층의 패드에 공통 배선하여, 한층 더한 대용량화를 실현한 반도체 기억 장치가 알려져 있다(특허 문헌 1). 그러나, 이 반도체 기억 장치에서는, 공통 배선된 메모리 칩의 최상층에 칩 선택 패드를 설치하고, 칩 선택 신호를 패드로부터 입력하여 동작시키고자 하는 메모리 칩을 선택한다. 이를 위해, 2n매의 메모리 칩에 대해 n개의 칩 선택 패드로부터 선택 신호를 입력해야 한다. 그 때문에, 적층되는 메모리 칩이 많아짐에 따라서, 메모리 칩의 최상층에 드러나는 선택 패드의 수가 증가하여, 메모리의 소형화가 곤란해진다.
본 발명의 일 양태에 따른 반도체 기억 장치는, 공통 접속된 입출력 패드 및 제어 패드로부터 제어 신호를 입력받는 복수의 반도체 칩을 갖는 반도체 기억 장치로서, 상기 반도체 칩은, 자기의 어드레스를 나타내는 자기 칩 어드레스를 기억하는 자기 어드레스 기억부와, 상기 자기 칩 어드레스와 상기 입출력 패드를 통해 외부로부터 입력된 선택 어드레스와 비교하여 일치 판정을 행하는 판정부와, 그 일치 판정에 따라서 상기 제어 신호를 유효 또는 무효로 설정하는 제어 신호 설정부를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다.
[제1 실시 형태]
도 1은, 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리(이하, 메모리라고 함)의 구성을 도시하는 단면도이다. 또한, 도 2는, 도 1의 메모리의 평면도이다. 이 NAND형 플래시 메모리에서는, 수지 등으로 이루어지는 패키지(1)의 내부에, 복수의 메모리 칩(2)이 적층되어 있다. 여기서, 적층된 메모리 칩(2)은, 위에서 순서대로 Chip1, Chip2, Chip3, Chip4로 정의된다. 적층된 모든 메모리 칩(2)의 평면 방향 중심에는, 각각 메모리 칩(2)의 외부와 신호의 수수를 행하는 패드(3)가 형성되어 있다. 또한，적층된 메모리 칩(2)이 각각 갖는 패드(3)는, 메모리 칩(2)의 최하층으로부터 최상층까지를 종단적으로 관통하는 복수의 관통 비아(4)에 의해 공통 접속되어 있다.
도 2에 도시한 바와 같이, 최상층의 Chip1에 형성된 각 패드(3)는, 패키지(1) 내부로부터 외부로 돌출하도록 배치된 리드선(6)에 배선(5)을 통해 접속되어 있다. 이에 의해，Chip1의 패드(3)는 리드선(6)을 통해 외부와의 사이에서 신호의 수수를 행한다. 그리고 관통 비아(4)에 의해, 모든 Chip1∼4(메모리 칩(2))가 각각 갖는 패드(3)와, 리드선(6) 사이의 신호의 수수가 가능하게 되어 있다.
복수의 칩 Chip1∼4는, 후술하는 바와 같이, 각각 상이한 자기 칩 어드레스 INTCA1∼4를 공급받게 되고, 리드선(6)으로부터 입력된 선택 어드레스 EXTCA1∼4가 이와 일치하였을 때 동작한다.
도 3은, 적층된 각 메모리 칩(2)의 전기적 구성을 도시하는 블록도이다.
패드(3)는, 전원 전압을 공급하는 전원 패드(10)와, 데이터 신호의 수수를 행하는 입출력 패드(11)와, 제어 신호를 입력받는 제어 패드(12)로 이루어진다. 메모리 칩(2)은, 이와 같은 전원 패드(10), 입출력 패드(11) 및 제어 패드(12) 외에 메모리 셀 어레이(13), 로우 디코더(14) 및 센스 앰프(15) 등을 구비하고 있다.
메모리 셀 어레이(13)는, 복수의 비트선과 워드선을 포함한다. 그리고, 비트선과 워드선의 교차점에 전기적으로 데이터 다시 기입 가능한 메모리 셀이 매트릭스 형상으로 배열되어 있다. 로우 디코더(14)는, 로우 어드레스에 따라서 워드선 및 선택 게이트선을 선택 구동하는 것으로, 워드선 드라이버 및 선택 게이트선 드라이버를 포함한다. 센스 앰프(15)는, 비트선에 접속되어 데이터를 검지하여 증폭한다.
메모리 칩(2) 내부와 입출력 패드(11) 사이의 데이터 수수는, 입출력 버퍼(16), 데이터 버스, 어드레스 버퍼(17), 컬럼 디코더(18) 및 커맨드 버퍼(19)를 통해 행해진다. 입출력 패드(11)로부터 입력되는 데이터는, 센스 앰프(15)에 공급된다. 또한, 입출력 패드(11)를 통해 입력되는 어드레스 Add는, 입출력 버퍼(16), 데이터 버스 및 어드레스 버퍼(17)를 통해 로우 디코더(14) 및 컬럼 디코더(18)에 전송된다. 또한, 입출력 패드(11)를 통해 입력되는 커맨드 Com는, 입출력 버퍼(16), 데이터 버스 및 커맨드 버퍼(19)를 통해 제어 회로(20)에 전송된다.
제어 회로(20)는, 입력된 커맨드 Com에 기초하여 데이터의 기입, 판독 및 소거의 제어를 행한다. 전압 생성 회로(21)는, 제어 회로(20)에 의해 제어되고, 기입, 판독 및 소거에 필요한 각종 내부 발생 전압을 발생하는 것이다. 전압 생성 회로(21)는, 전원 패드(10)로부터 공급되는 전원 전압보다 높은 내부 전압을 발생하기 위한 승압 회로를 포함하고 있다.
파워 온 리셋 회로(22)는, 메모리 칩(2)에의 전원 투입을 검출하여, 제어 회로(20)에 초기화 동작을 행하게 한다. 퓨즈(23)에는, 자기 칩 어드레스 INTCAi가 기억되어 있다. 칩 Chip1∼4는, 각각 상이한 자기 칩 어드레스 INTCAi를 공급받게 되어 있다. 여기서, 자기의 칩 어드레스 INTCAi를 기억하는 퓨즈(23)는, 예를 들면 레이저 용단형의 퓨즈 소자, 또는 불휘발성 메모리형의 퓨즈 소자에 의해 구성할 수 있다. 칩 어드레스 비교기(24)는, 퓨즈(23)로부터 입력된 자기 칩 어드레스 INTCAi와 어드레스 버퍼(17)로부터 입력된 선택 칩 어드레스 EXTCAi를 비교하고, 일치하는지의 여부를 나타내는 일치 판정 신호로서 어드레스 플래그 신호 CAFLG를 출력한다.
도 4는, 패드(3)의 구성의 상세, 및 패드(3)와 각 메모리 칩(2)의 내부 회로 사이의 접속 관계의 상세를 도시하는 블록도이다.
2개의 전원 패드(10)에는, 전원 전압 VCC와, 접지 전압 VSS가 각각 입력되고, 예를 들면 전압 생성 회로(21) 등에 필요한 전압이 공급되어 있다.
입출력 패드(11)에는, 예를 들면 8 비트의 데이터 I/O 0∼7이 입력되고, 이들 데이터 I/O 0∼7은 입출력 버퍼(16)에 접속되어 있다.
제어 패드(12)는, 예를 들면 6개의 패드(3)로 이루어지고, 각각의 패드(3)에 서로 다른 제어 신호가 입력되어 있다.
여기서는，일례로서, 이하의 제어 신호가 입력되는 것으로 한다.
(1) 리셋 신호/RST
선택 가능 상태(선택이 이루어져 액세스 가능한 상태), 또는 비선택 가능 상 태(선택이 이루어지지 않아 액세스를 할 수 없는 상태)인 메모리 칩(2)을 선택 가능 상태로 리셋한다
(2) 칩 인에이블 신호/CE
메모리 칩(2)을 액세스 가능한 상태로 설정한다
(3) 라이트 인에이블 신호/WE
메모리 칩(2)에 데이터의 기입을 행한다
(4) 리드 인에이블 신호/RE
메모리 칩(2) 내의 데이터를 시리얼 출력한다
(5) 커맨드 래치 인에이블 신호 CLE
데이터 I/O 0∼7을 커맨드로서 공급하는 것을 가능하게 한다
(6) 어드레스 래치 인에이블 신호 ALE
데이터 I/O 0∼7을 어드레스로서 공급하는 것을 가능하게 한다
제어 패드(12)에 입력되는 이와 같은 신호는, RST 버퍼(25), CE 버퍼(26), WE 버퍼(27), RE 버퍼(28), CLE 버퍼(29), 및 ALE 버퍼(30)에 각각 출력된다. 이들 버퍼(25∼30)는, 버퍼 입력 단자 INBUFen에 입력되는 신호에 의해 활성 상태 또는 비활성화 상태로 된다. 즉, 버퍼(25∼30)는, 이 버퍼 입력 단자 INBUFen의 신호에 기초하여, 입력되는 제어 신호를 유효 또는 무효로 설정하는 제어 신호 설정부로서 기능한다.
도 5(A)에, RST 버퍼(25), CE 버퍼(26), WE 버퍼(27), RE 버퍼(28)의 구체적인 구성예를 도시하고, 도 5(B)에 CLE 버퍼(29), 및 ALE 버퍼(30)의 구체적인 구성 예를 도시한다.
도 5(A)에 도시한 바와 같이, 버퍼(25∼28)는, 예를 들면 P형 MOS 트랜지스터 MP0, MP1 및 N형 MOS 트랜지스터 MN1, MN2에 의해 구성할 수 있다. P형 M0S 트랜지스터 MP0은, 소스가 전원 전압 VCC에 접속되고, 게이트에 인버터 INV0을 통해 버퍼 입력 단자 INBUFen이 접속되어 있다.
또한, 버퍼 입력 단자 INBUFen에 입력되는 신호는, RST 버퍼(25)에서는 항상 "H"로 설정된다. 한편, CE 버퍼(26)에서는, 버퍼 입력 단자 INBUFen에 입력되는 신호로서, 어드레스 플래그 신호 CAFLG가 입력된다. 또한，WE 버퍼(27), RE 버퍼(28)에서는, 후술하는 바와 같이 CE 버퍼(26)로부터 출력되는 칩 인에이블 신호CE'가, 버퍼 입력 단자 INBUFen에 입력되는 신호로서 입력된다.
P형 M0S 트랜지스터 MP1은, 소스가 P형 M0S 트랜지스터 MP0의 드레인에 접속되고, 게이트에는 각 제어 패드(12)로부터의 제어 신호(리셋 신호/RST, 칩 인에이블 신호/CE, 라이트 인에이블 신호 WE, 리드 인에이블 신호 RE)가 입력된다. N형 MOS 트랜지스터 NM1은, 드레인 노드 N1이 P형 MOS 트랜지스터 MP1의 드레인에 접속되고, 소스가 접지 전압 VSS에 접속되고, 게이트에 각 제어 패드(12)로부터의 제어 신호가 입력된다. 제어 신호가 "H"인 경우 노드 N1의 출력을 "L"로 하고, 제어 신호가 "L"인 경우 노드 N1의 출력을 "H"로 한다. 즉, 트랜지스터 MP1과 MN1에 의해 하나의 MOS 인버터 INVc를 구성하고 있다.
이 N형 MOS 트랜지스터 MN1의 드레인 출력은, 인버터 INV1, INV2를 통해 버퍼 출력 단자 INBUFout에 접속되어 있다. 버퍼 출력 단자 INBUFout로부터 출력되 는 신호는, RST 버퍼(25)에서는 리셋 신호 RST이다. 또한，CE 버퍼(26)에서는 칩 인에이블 신호 CE'이며, WE 버퍼(27)에서는 라이트 인에이블 신호 WE이며, RE 버퍼(28)에서는 리드 인에이블 신호 RE이다.
N형 MOS 트랜지스터 MN2는, 소스가 접지 전압 VSS에 접속되고, 게이트에 버퍼 입력 단자 INBUFen에 입력되는 신호의 반전 신호(/INBUFen)가 인버터 INV0을 통해 입력된다. 버퍼(25∼28)는, 이와 같은 구성을 가짐으로써, 버퍼 입력 단자 INBUFen에 입력된 신호가 "H"일 때에 각 제어 패드(12)로부터 입력되는 제어 신호를 유효로 하고, 버퍼 입력 단자 INBUFen에 입력되는 신호가 ＂L"일 때에 각 제어 패드(12)로부터 입력되는 제어 신호를 무효로 설정할 수 있다.
또한, 도 5(B)에 도시한 바와 같이, 버퍼(29, 30)는, 예를 들면 P형 MOS 트랜지스터 MP0, MP1, N형 MOS 트랜지스터 MN0, MN1을 구비하고 있다.
P형 M0S 트랜지스터 MP0은, 소스가 전원 전압 VCC에 접속되고, 드레인이 노드 N2에 접속되고, 게이트는 버퍼 입력 단자 INBUFen에 접속되어 있다.
P형 M0S 트랜지스터 MP1은, 소스가 전원 전압 VCC에 접속되고, 드레인이 노드 N2에 접속되고, 게이트가 제어 패드(12)로부터의 제어 신호(ALE 또는 CLE)를 입력된다.
N형 MOS 트랜지스터 MN1은, 소스가 N형 MOS 트랜지스터 MN0을 통해 접지 전원 VSS에 접속되고, 드레인이 노드 N2에 접속되고, 게이트에 제어 패드(12)로부터의 제어 신호(ALE 또는 CLE)가 입력된다.
N형 MOS 트랜지스터 MN0은, 소스가 접지 전원 VSS에 접속되고, 드레인이 N형 MOS 트랜지스터 MN1의 소스에 접속되고, 게이트가 버퍼 입력 단자 INBUFen에 접속된다.
여기서, P형 MOS 트랜지스터 MP1과 N형 MOS 트랜지스터 MN1은, 1개의 인버터 INVd를 구성하고 있다. 이 인버터 INVd의 출력인 노드 N2는, 인버터 INV1을 통해 버퍼 출력 단자 INBUFout에 접속되어 있다.
이상과 같이, 버퍼(29, 30)는, 버퍼 입력 단자 INBUFen에 입력되는 신호가 "H"일 때에 각 제어 패드(12)로부터 입력되는 제어 신호 ALE, CLE를 유효로 하고, 버퍼 입력 단자 INBUFen에 입력되는 신호가 "L"일 때에 무효로 설정할 수 있다
다음에, 도 4를 이용하여 각 버퍼(25∼30)와 메모리 칩(2)의 내부 회로의 접속 관계를 더욱 설명한다.
RST 버퍼(25)는, 버퍼 입력 단자 INBUFen에 항상 상태가 "H"인 신호가 입력된다. RST 버퍼(25)는, 제어 패드(12)로부터 입력되는 리셋 신호/RST를 인버터(INVc, INV1, INV2)에 의해 반전하고, 버퍼 출력 단자 INBUFout로부터 리셋 신호 RST를 칩 어드레스 비교기(24)에 출력한다. 칩 어드레스 비교기(24)는, 입력되는 리셋 신호 RST가 "H"인 상태의 경우, 칩 어드레스 플래그 신호 CAFLG를 리셋(H)하도록 구성되어 있다.
CE 버퍼(26)에는, 칩 어드레스 비교기(24)에 의해 생성된 어드레스 플래그 신호 CAFLG가 버퍼 입력 단자 INBUFen에 입력된다. 전술한 바와 같이, 어드레스 플래그 신호 CAFLG는, 자기 칩 어드레스 INTCAi와 선택 칩 어드레스 EXTCAi가 일치한 것을 칩 어드레스 비교기(24)가 판정할 때에 "H"가 출력된다. CE 버퍼(26)는, 이 어드레스 플래그 신호 CAFLG가 "H"인 상태에서, 제어 패드(12)로부터 입력되는 칩 인에이블 신호/CE를 유효로 설정한다. 이 때 CE 버퍼(26)는, 칩 인에이블 신호/CE를 인버터(INVc, INV1, INV2)에 의해 반전하고, 칩 인에이블 신호 CE'로서 WE 버퍼(27), RE 버퍼(28), CLE 버퍼(29), 및 ALE 버퍼(30)에 출력한다.
이 칩 인에이블 신호 CE'는, WE 버퍼(27), RE 버퍼(28), CLE 버퍼(29), 및 ALE 버퍼(30)의 버퍼 입력 단자 INBUFen에 입력된다. 칩 인에이블 신호 CE'가 "H"인 상태에 있을 때, 각 버퍼(27∼30)에 입력되는 제어 신호(라이트 인에이블 신호 WE, 리드 인에이블 신호 RE, 커맨드 래치 인에이블 신호 CLE, 및 어드레스 래치 인에이블 신호 ALE)는 유효로 된다. 한편, 칩 인에이블 신호 CE'가 "L"인 상태에 있을 때, 각 버퍼(27∼30)에 입력되는 제어 신호는 무효로 한다.
WE 버퍼(27)는, 입출력 버퍼(16), 커맨드 버퍼(19) 및 어드레스 버퍼(17)에 접속되어 있고, 칩 인에이블 신호 CE'가 "H"인 상태에서, 제어 패드(12)로부터 입력되는 라이트 인에이블 신호/WE를 내부 클럭 신호 WE로서 공급한다. 즉, 라이트 인에이블 신호 WE는, WE 버퍼(27)의 버퍼 출력 단자 INBUFout로부터 입출력 버퍼(16), 커맨드 버퍼(19) 및 어드레스 버퍼(17)에 출력된다.
RE 버퍼(28)는, 입출력 버퍼(16)에 접속되어 있다. 이에 의해 RE 버퍼(28)는, 칩 인에이블 신호 CE'가 "H"인 상태에서, 제어 패드(12)로부터 입력되는 리드 인에이블 신호/RE를 내부 클럭 신호 RE로서 공급한다. 즉, 리드 인에이블 신호 RE는, RE 버퍼(28)의 버퍼 출력 단자 INBUFout로부터 입출력 버퍼(16)에 출력된다.
CLE 버퍼(29)는, 커맨드 버퍼(19)에 접속되어 있고, 칩 인에이블 신호 CE'가 "H"인 상태에서 커맨드 버퍼(19)에 커맨드 래치 인에이블 신호 CLE를 출력한다. ALE 버퍼(30)는, 어드레스 버퍼(17)에 접속되어 있고, 칩 인에이블 신호 CE'가 "H"인 상태에서 어드레스 버퍼(17)에 어드레스 래치 인에이블 신호 ALE를 출력한다.
도 6은, 칩 어드레스 비교기(24)의 구성예를 도시하는 블록도이다.
이 칩 어드레스 비교기(24)는, 어드레스 비교기(32)와, 래치 회로(33)와, 어드레스 변화 검지부(34)와, 펄스 생성부(35)를 구비하여 구성되어 있다.
어드레스 비교기(32)는, 예를 들면 EX-OR 회로에 의해 구성되어 있다. 어드레스 비교기(32)는, 자기 칩 어드레스 INTCAi와 선택 칩 어드레스 EXTCAi를 입력받아 비교하고, 일치하면 출력 신호의 상태를 "H"로 설정하여 래치 회로(33)에 출력한다. 어드레스 변화 검지부(34)는, 선택되어 있는 어드레스 EXTCAi를 모니터링하고, 선택되어 있는 어드레스 EXTCAi가 변화하면 검지 신호를 펄스 생성부(35)에 출력한다. 펄스 생성부(35)는, 어드레스 변화 검지부(34)로부터 검지 신호가 입력되면 펄스 신호를 래치 회로(33)에 출력한다. 래치 회로(33)는, 이 펄스 신호를 트리거 신호 TRIG로서 공급하고, 어드레스 비교기(32)로부터 출력되는 신호의 상태 H/L을 판독하여 어드레스 플래그 신호 CAFLG로서 출력한다. 또한, 래치 회로(33)는 리셋 신호 RST가 입력되면, 어드레스 플래그 신호 CAFLG가 리셋되어 상태가 "H"로 설정된다.
다음으로, 제1 실시 형태에 따른 메모리의 동작에 대해 설명한다.
도 7은, 제1 실시 형태에 따른 메모리의 타이밍차트이다.
리셋 신호 RST가 "H"인 상태에서, 최상층의 메모리 칩(2)(Chip1)이 갖는 패 드(3)로부터 칩 인에이블 신호/CE가 "L"인 상태에서 입력되면, 모든 메모리 칩(2)(Chip1∼4)은 일단 선택 가능 상태로 설정된다. 다음에，모든 메모리 칩(2)(Chip1∼4)에 공통으로 입력된 데이터 I/O 0∼7 중으로부터, 선택된 메모리 칩(2)의 어드레스를 나타내는 선택 칩 어드레스 EXTCAi가 어드레스 버퍼(17)에 래치된다. 여기서, 선택 칩 어드레스 EXTCAi가 래치되면, 메모리 칩(2)의 각각은, 자신이 갖는 칩 어드레스 비교기(24)에 의해 퓨즈(23)에 기억된 자기의 칩 어드레스 INTCAi와 선택 칩 어드레스 EXTCAi를 비교하고, 일치 검출 신호로서 어드레스 플래그 신호 CAFLG를 출력한다. 여기서, 선택 칩 어드레스 EXTCAi가 Chip1을 지정하는 것이면, Chip1의 어드레스 플래그 신호 CAFLG의 상태는 "H"로 되고, 이 결과 칩 인에이블 신호 CE'는 "H"로 설정된다. 한편, 선택되어 있지 않은 Chip2∼4는, 어드레스 플래그 신호 CAFLG의 상태가 "L"로 되고, 이 결과 칩 인에이블 신호 CE'가 "L"로 설정된다. 이와 같이 1개의 메모리 칩(2)이 선택된 상태에서, 제어 패드(12) 및 입출력 패드(11)로부터 데이터의 판독을 행하는 제어 신호 및 데이터 I/O 0∼7이 입력되면，칩 인에이블 신호 CE'가 "H"인 상태인 Chip1만이 동작하고, Chip1만으로부터 메모리 셀 어레이(13) 내의 데이터가 판독된다. 그 밖의 Chip2∼4에서는，칩 인에이블 신호 CE'가 "L" 이므로, 버퍼(25∼30)는 동작하지 않으며, 따라서 판독은 행해지지 않는다.
Chip1의 판독 동작이 완료되고, 제어 패드(12)의 /RST에 리셋 상태로 되는 "L"을 입력함으로써, 모든 메모리 칩(2)(Chip1∼4)이 선택 가능 상태 또는 비선택 가능 상태로부터 선택 가능 상태로 된다. 이 상태에서, 각 메모리 칩(2)에 제어 패드(12) 및 I/O 0∼7로부터 Chip4를 선택하는 칩 어드레스 EXTCAi가 공급되면, Chip4의 칩 인에이블 신호 CE'가 "H"로 되고, 선택되어 있지 않은 Chip1∼3의 칩 인에이블 신호 CE'가 "L"로 된다. 여기서, 제어 패드(12) 및 I/O 0∼7로부터 Chip1∼4에 데이터의 판독을 행하는 제어 신호가 입력되면, 칩 인에이블 신호 CE'가 "H"인 Chip4만이 동작하여, 데이터가 판독된다.
이하 마찬가지로, 이 판독 동작이 완료되고 다시 제어 패드(12)의 /RST에 리셋 상태 "L"을 입력함으로써, Chip1∼4가 선택 가능 상태 또는 비선택 가능 상태로부터 선택 가능 선택로 된다.
이하에, 각 메모리 칩(2)의 제어 패드(12)에 입력되는 제어 신호에 의한 메모리 칩(2)의 동작에 대해 설명한다. 도 8은, 각 메모리 칩(2)의 동작을 도시하는 타이밍차트이다.
(1) 커맨드 입력 (2) 어드레스 입력 (3) 데이터 입력, 및 (4) 데이터 출력 등의 메모리 칩의 모든 동작은, 메모리 칩(2)에의 액세스를 허가하는 칩 인에이블 신호/CE가 "L"인 상태에서 행해진다.
(1) 커맨드 Com의 입력은, 칩 인에이블 신호/CE 및 커맨드 래치 인에이블 신호 CLE가 각각 "L", "H"인 상태에서, 라이트 인에이블 신호/WE의 토글이 입력되면, 데이터 I/O 0∼7은, 입출력 버퍼(16)를 통해 커맨드로서 커맨드 버퍼(19)에 저장되고, 제어 회로(20)에 출력된다.
(2) 어드레스 Add의 입력은, 칩 인에이블 신호/CE 및 어드레스 래치 인에이블이 ALE이 각각 "L", "H"인 상태에서, 라이트 인에이블/WE의 토글이 입력되면，데 이터 I/O 0∼7이 입출력 버퍼(16)를 통해 어드레스로서 어드레스 버퍼(17)에 저장된다.
(3) 데이터의 입력은, 칩 인에이블 신호/CE, 커맨드 래치 인에이블 신호 CLE 및 어드레스 래치 인에이블 신호 ALE이 각각 "L", "L", "L"인 상태에서, 라이트 인에이블 신호/WE의 토글이 입력되면，데이터 I/O 0∼7이 공급됨으로써 행해진다. 이 데이터 I/O 0∼7은, 기입 모드이면 입출력 버퍼(16)를 통해 입력 데이터로서 센스 앰프(15)에 출력된다. 또한，메모리 칩 내부에 설치된 타이머의 주기나 전압 등의 각종 설정 데이터를 변경하는 파라미터 세트 모드에서는, 이 데이터 I/O 0∼7은, 제어 회로 내부의 각종 설정 데이터용의 래치에 저장된다.
(4) 판독은, 칩 인에이블 신호/CE 및 리드 인에이블/RE가 "L", "L"인 상태에서, 메모리 셀 어레이(13)에 기억된 데이터가 입출력 버퍼(16)를 통해 I/O 0∼7에 출력됨으로써 행해진다.
이와 같이, 각 메모리 칩(2)(Chip1∼4)은, 자기 칩 어드레스 INTCAi와 선택 칩 어드레스 EXTCAi를 비교하여 일치 검출을 행한다. 그 후, 선택 칩 어드레스 EXTCAi와 일치하는 자기 칩 어드레스 INTCAi를 갖는 메모리 칩(2)에만, 기입, 판독 및 소거 등의 제어가 실행된다. 이에 의해, 관통 비아(4)를 갖는 적층 메모리 칩의 멀티 칩 동작을 실현할 수 있다. 또한, 각 제어 신호가 입력되는 패드(3)는, 적층된 메모리 칩(2)에서 공통 접속되기 때문에, 최상층의 메모리 칩에 형성되는 패드(3)의 수를 삭감할 수가 있어, 메모리의 소형화를 도모할 수 있다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 따른 메모리에 대해 설명한다. 또한, 전체의 구성 요소에 대해서는 도 1∼도 3에 도시한 제1 실시 형태와 동일 구성이므로 그 설명을 생략한다. 도 9는, 제2 실시 형태에 따른 메모리의 패드(3)의 구성의 상세, 및 패드(3)와 각 메모리 칩(2)의 내부 회로 사이의 접속 관계의 상세를 도시하는 블록도이다.
제2 실시 형태에서는, 리셋 신호/RST가 패드(3)를 통해 입력되지 않고, 메모리 칩(2) 내에 설치된 RST 버퍼(25A)에 의해 리셋 신호 RST를 생성하고 있는 점이 제1 실시 형태와 상이하다. 이 RST 버퍼(25A)는, 칩 인에이블 신호/CE가 "H"인 상태로 되면 반드시 리셋 신호 RST를 칩 어드레스 비교기(24)에 출력하도록 구성되어 있다. 이와 같이 구성된 리셋 신호 RST는, 도 10에 도시한 바와 같이 제어 패드(12)로부터 입력되는 칩 인에이블 신호/CE의 논리가 절환됨으로써 발생되고, 이에 의해 모든 메모리 칩(2)(Chip1∼4)을 선택 가능 상태 또는 비선택 가능 상태로부터 선택 가능 상태로 설정한다. 또한，그 밖의 동작은 제1 실시 형태와 마찬가지이다.
이와 같이, 메모리 칩(2) 내부에서, 칩 인에이블 신호/CE의 절환에 기초하여 리셋 신호 RST를 발생시킴으로써, 제어 패드(12)의 수를 더욱 삭감하여, 메모리를 소형화할 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 따른 메모리에 대해 설명한다. 도 11은, 제3 실시 형태에 따른 메모리의 최상층의 메모리 칩(2B)을 도시하는 평면도이다. 또한, 단면도는, 제1 실시 형태(도1)와 마찬가지로 도시되므로 그 도면을 생략한다.
제3 실시 형태에서는，칩 어드레스 비교기를 이용하는 대신에, 메모리 칩(2)의 최상층에 형성된 패드(3)로부터, 메모리 칩(2B)(Chip1∼4)을 각각 선택하는 칩 인에이블 신호/CE1∼4를 입력받는 점이 제1 실시 형태와 상이하다. 메모리 칩(2)의 최상층에는, 칩 인에이블 신호/CE1∼4가 각각 입력되는 4개의 패드(3)가 형성되어 있고, 각각 관통 비아(4)를 통해 모든 메모리 칩(2B)(Chip1∼4)에 공통 접속되어 있다.
도 12는, 제3 실시 형태에 따른 메모리가 갖는 메모리 칩의 전기적 구성을 도시하는 블록도이다. 칩 인에이블 신호/CE1∼4가 각각 입력되는 4개의 패드(3)는, 각각의 메모리 칩(2B)(Chip1∼4) 내의 CE 버퍼(26B)에 접속되어 있다.
도 13은, CE 버퍼(26B)의 구성예를 도시하는 회로도이다. CE 버퍼(26B)는, 어드레스 디코더(36), P형 MOS 트랜지스터 MP0, MP1 및 N형 MOS 트랜지스터 MN1, MN2에 의해 구성할 수 있다.
어드레스 디코더(36)는, 한쪽에 퓨즈(23)에 기억된 자기 칩 어드레스 INTCAi를 입력받고, 다른 쪽에 선택 칩 어드레스 EXTCAi를 입력받고, 일치 검출을 행하여 어드레스 플래그 신호 CAFLG를 출력한다. 이 어드레스 플래그 신호 CAFLG는, 제1 실시 형태와 마찬가지로(도 5), 인버터 INV0을 통해 P형 M0S 트랜지스터 MP0의 게이트에 입력된다. 그 밖의 구성은 제1 실시 형태와 동일 구성이므로, 동일 부호를 붙임으로써 그 설명을 생략한다.
이와 같이, 각 메모리 칩(2B)이 갖는 4개의 CE 버퍼(26B)가, 자기 칩 어드레 스 INTCAi와 선택 칩 어드레스 EXTCAi와의 일치 검출을 행하는 판정 수단으로서 기능한다.
이와 같이 구성된 4개의 CE 버퍼(26B)는, 도 12에 도시한 바와 같이, 1개의 OR 회로(36)의 입력단에 접속되어 있고, 어느 것인가의 CE 버퍼(26B)로부터 어드레스 플래그 신호 CAFLG가 "H"인 상태로 입력되면，WE 버퍼(27), RE 버퍼(28), CLE 버퍼(29), 및 ALE 버퍼(30)에 칩 인에이블 신호 CE'가 출력되고, 제어 패드(12)로부터 입력되는 제어 신호가 유효로 된다. 이와 같이, 제1 및 제2 실시 형태와 같이 칩 어드레스 비교기(24)를 이용하지 않아도, 각 메모리 칩(2) 내에서, 자기 칩 어드레스 INTCAi와 선택 칩 어드레스 EXTCAi의 일치 검출을 행하도록 구성하면, 관통 비아를 갖는 적층 메모리 칩의 멀티 칩 동작을 실현할 수 있다.
[제4 실시 형태]
도 14는, 본 발명의 제4 실시 형태에 따른 메모리의 구성을 도시하는 단면도이다. 또한, 도 15는, 이 메모리의 최상층의 메모리 칩을 도시하는 평면도이다.
제4 실시 형태는, 메모리 칩(2C)의 최상층에 형성되는 패드(3)가 메모리 칩의 평면 방향 단부에 형성되어 있는 점이 제1 실시 형태와 상이하다. 또한，이 메모리의 전기적 구성은, 제3 실시 형태와 동일 구성이므로 그 설명을 생략한다. 이와 같이, 패드(3)를 형성하는 위치는 메모리 칩(2C)의 평면 방향의 어떠한 위치에도 배치할 수 있고, 이에 의해 메모리의 레이아웃의 자유도를 향상시킬 수 있다.
이상의 실시 형태에서는, 실시 형태로서 NAND형 플래시 메모리를 예로서 설명하였지만, 이에 한정되는 것은 아니며, 복수의 메모리 칩이 관통 비아에 의해 공 통 접속되어 있는 반도체 기억 장치이면, 어떠한 반도체 기억 장치에서도 본 발명을 실시할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 구성을 도시하는 단면도.
도 2는 도 1의 메모리의 평면도.
도 3은 적층된 각 메모리 칩(2)의 전기적 구성을 도시하는 블록도.
도 4는 패드(3)의 구성의 상세 및 패드(3)와 각 메모리 칩(2)의 내부 회로 사이의 접속 관계의 상세를 도시하는 블록도.
도 5는 버퍼(25∼30)의 구체적인 구성예를 도시하는 도면.
도 6은 칩 어드레스 비교기(24)의 구성예를 도시하는 블록도.
도 7은 제1 실시 형태에 따른 메모리의 타이밍차트.
도 8은 각 메모리 칩(2)의 동작을 도시하는 타이밍차트.
도 9는 제2 실시 형태에 따른 메모리의 패드(3)의 구성의 상세, 및 패드(3)와 각 메모리 칩(2)의 내부 회로 사이의 접속 관계의 상세 내용을 도시하는 블록도.
도 10은 제2 실시 형태에 따른 메모리의 타이밍차트.
도 11은 제3 실시 형태에 따른 메모리의 최상층의 메모리 칩(2B)을 도시하는 평면도.
도 12는 제3 실시 형태에 따른 메모리가 갖는 메모리 칩의 전기적 구성을 도시하는 블록도.
도 13은 CE 버퍼(26B)의 구성예를 도시하는 회로도.
도 14는 본 발명의 제4 실시 형태에 따른 메모리의 구성을 도시하는 단면도.
도 15는 제4 실시 형태에 따른 메모리의 최상층의 메모리 칩을 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 패키지
2 : 메모리 칩
3 : 패드
4 : 관통 비아
5 : 배선
6 : 리드선
10 : 전원 패드
11 : 입출력 패드
12 : 제어 패드
13 : 메모리 셀 어레이
14 : 로우 디코더
15 : 센스 앰프
16 : 입출력 버퍼
17 : 데이터 버스 및 어드레스 버퍼
18 : 컬럼 디코더
19 : 커맨드 버퍼
20 : 제어 회로
21 : 전압 생성 회로
22 : 파워 온 리셋 회로
23 : 퓨즈
24 : 칩 어드레스 비교기
25 : RST 버퍼
26 : CE 버퍼
27 : WE 버퍼
28 : RE 버퍼
29 : CLE 버퍼
30 : ALE 버퍼
32 : 어드레스 비교기
33 : 래치 회로
34 : 어드레스 변화 검지
35 : 펄스 생성

Claims (16)

  1. 공통 접속된 입출력 패드 및 제어 패드로부터 제어 신호를 입력받는 복수의 반도체 칩을 갖는 반도체 기억 장치로서,
    상기 반도체 칩은,
    자기의 어드레스를 나타내는 자기 칩 어드레스를 기억하는 자기 어드레스 기억부와,
    상기 입출력 패드를 통해 외부로부터 입력된 선택 어드레스를 상기 자기 칩 어드레스와 비교하여 일치 판정을 행하는 판정부와,
    그 일치 판정의 결과, 상기 자기 칩 어드레스와 상기 선택 어드레스가 일치한 경우에는 상기 제어 신호를 유효로 설정하고, 상기 자기 칩 어드레스와 상기 선택 어드레스가 일치하지 않은 경우에는 상기 제어 신호를 무효로 설정하는 제어 신호 설정부
    를 구비하고,
    상기 제어 신호 설정부는, 리셋 신호에 따라서 상기 제어 신호를 유효로 설정하는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 리셋 신호는, 상기 제어 신호의 하나로서 상기 제어 패드로부터 입력되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 반도체 칩을 활성화시키기 위한 칩 인에이블 신호의 논리가 절환된 것을 검지하여 상기 리셋 신호를 발생시키는 리셋 신호 발생 회로를 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 자기 어드레스 기억부는, 레이저 용단형의 퓨즈 소자, 또는 불휘발성 메모리형의 퓨즈 소자에 의해 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제어 신호 설정부는, 입력된 상기 제어 신호를, 상기 판정부에서의 상기 일치 판정의 결과에 기초하여 유효 또는 무효로 설정하는 버퍼인 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 버퍼는,
    상기 반도체 칩을 활성화시키기 위한 칩 인에이블 신호가 상기 제어 신호로서 입력되고 상기 판정부에서의 일치 판정의 결과에 기초하여 상기 칩 인에이블 신 호를 유효 또는 무효로 설정하는 제1 버퍼와,
    상기 칩 인에이블 신호가 유효인지 무효인지에 의해 다른 상기 제어 신호를 유효 또는 무효로 설정하는 제2 버퍼
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 반도체 칩은, 최상층으로부터 최하층까지를 관통하는 관통 비아에 의해 공통 접속된 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 입출력 패드 및 제어 패드는, 상기 반도체 칩의 평면 방향 중심부에 형성된 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제어 패드는, 복수의 상기 반도체 칩의 1개를 선택적으로 활성화시키는 복수 종류의 칩 인에이블 신호를 독립적으로 입력시키는 복수의 칩 인에이블 신호용 입력 패드를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 복수의 칩 인에이블 신호용 입력 패드의 각각에 대응하여 설치되고, 상 기 자기 칩 어드레스와 상기 선택 어드레스가 일치하는 경우에 상기 칩 인에이블 신호를 유효로 설정하는 버퍼를 구비한 것을 특징으로 하는 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 제어 신호 설정부는, 리셋 신호에 따라서 상기 제어 신호를 유효로 설정하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 리셋 신호는, 상기 제어 신호의 하나로서 상기 제어 패드로부터 입력되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 반도체 칩을 활성화시키기 위한 칩 인에이블 신호의 논리가 절환된 것을 검지하여 상기 리셋 신호를 발생시키는 리셋 신호 발생 회로를 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 입출력 패드 및 제어 패드는, 상기 반도체 칩의 평면 방향 단부에 형성된 것을 특징으로 하는 반도체 기억 장치.
  16. 제1항에 있어서,
    상기 반도체 칩은 NAND형 플래시 메모리인 것을 특징으로 하는 반도체 기억 장치.
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