JPH04280695A

JPH04280695A - 高集積半導体装置及びそれを用いた半導体モジュール

Info

Publication number: JPH04280695A
Application number: JP3043889A
Authority: JP
Inventors: Tsuneo Endo; 恒雄遠藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-03-08
Filing date: 1991-03-08
Publication date: 1992-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体モジュールに関
し、特に、配線基板上に半導体チップを搭載した半導体
装置を複数重ね合せた積層構造体をマザーボード上に複
数配置した半導体モジュールに関するものである。

【０００２】

【従来の技術】従来の積層構造による三次元的回路構成
を成しているデバイスは、日経マイクロデバイス（’８
９，１１月号，Ｐ１５，日経ＢＰ社発行）に記載される
ように、ＴＡＢ（Ｔａｐｅ　ＡｏｕｔｍａｔｅｄＢｏｎ
ｄｉｎｇ　）のアウターリードをもって、隣り合うリー
ド同士を電気的に接続するものである。

【０００３】メモリチップを積層する場合を例にとると
、ＴＡＢのアウターリードを垂直方向に折り曲げ、これ
を必要なチップ数だけ積み上げた後、重なり合ったアウ
ターリード同士を半田材等により電気的接続を行う。しかる後、接続されたアウターリードを水平方向に曲げ
、ガルウィング状に成形する。

【０００４】また、メモリチップのチップセレクト端子
は各チップ毎に電気的に独立させておくことが必要であ
るために、ＴＡＢを積層以前に不必要なアウターリード
部分を切り落しておくか、あるいはアウターリードを半
田等による接続を行った後に切り離しておく必要がある
。

【０００５】また、刊行物「混成集積回路（１９６８年
６月工業調査会発行）」に記載されているように、ベア
チップの電極端子と基板側の電極端子の間に金属性のボ
ールを介在させ、半田材等によってベアチップの電極と
基板側の電極端子を電気的に接続するフリップチップ実
装がある。

【０００６】また、レジン封止された表面実装パッケー
ジに半導体装置をマザーボードの両面に実装する場合に
は、表面に実装する半導体装置と裏面に実装する半導体
装置とで、アウターリードの折り曲げ方向を反対側にし
た２種類の半導体装置を備準し、マザーボードの同じ位
置に対応するアウターリードが配置できるようにしてい
る。

【０００７】

【発明が解決しようとする課題】前記従来技術では、フ
リップチップ実装の場合、単純に積造しても、複数チッ
プ間の対応する外部端子を接続することができないため
、積層構造とすることができない。積層チップの対応す
る外部端子に接続されたリードを互いに接続することに
よって積層構造、すなわち、積層ＴＡＢが実装できる。

【０００８】しかしながら、積層ＴＡＢでは、例えば、
上のＴＡＢのリードを折り曲げて下のＴＡＢの対応する
リードに接続しなければならないため、アウターリード
を折り曲げ成形する必要がある。しかしながら、アウタ
ーリードは非常に薄く、機械的強度も小さいため、成形
精度が出しづらく、折り曲げ、接続の作業が困難という
欠点がある。そのために、積層ＴＡＢをマザーボードに
組み付ける際に上下ＴＡＢのリード間の接続部がはずれ
やすいという問題があった。

【０００９】また、電気的に接続不要な外部端子に接続
されたアウターリードは、それを切断しおかなければな
らないという問題があった。

【００１０】また、前述のマザーボードの両面に搭載す
る方法では、表面搭載用と裏面搭載用の二種類の部品を
用意しておかなければならない等の問題があった。

【００１１】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、体半導体チップの
数を増しても平面的には大きくならない半導体モジュー
ルが得られる技術を提供することにある。

【００１２】本発明の他の目的は、配線基板上に半導体
チップを搭載した複数の半導体装置を重ね合せた構造に
おいて、積層した半導体装置間の電気的接続の信頼性を
向上することが可能な技術を提供することにある。

【００１３】本発明の他の目的は、アウターリードを折
り曲げ又は切断することなく、安価な部品で半導体装置
間を電気的に接続することが可能な技術を提供すること
にある。

【００１４】本発明の他の目的は、複数の半導体装置を
重ね合せた積層構造をマザーボードの表裏の両面に積層
構造体からなる高集積半導体装置をマザーボードに実装
する際に、一種類の半導体装置を用意するだけでよい技
術を提供することにある。

【００１５】本発明の他の目的は、積層した半導体装置
間の隙間に、積層した半導体装置間を電気的に繊続する
ための半田が入り易くすることができる技術を提供する
ことにある。

【００１６】本発明の他の目的は、複数の半導体装置を
重ね合せた積層構造をマザーボードに接続する際に、位
置ずれがなく、機械的衝撃にも強く電気的接続の信頼性
を高くすることができる技術を提供することにある。

【００１７】本発明の他の目的は、半導体記憶装置にお
いて、記憶容量の変更及び入出力ビット数の変更を容易
にすることができる技術を提供することにある。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２０】（１）半導体チップを搭載した配線基板の
複数個を所定の間隔で重ね合せるように配置し、該積層
構造体の配線基板のうち少なくとも１つの配線基板はス
ルーホールにより表裏が導通した基板であり、かつ各配
線基板上の同種の電極端子同士が電気的に接続されてい
る高集積半導体装置である。

【００２１】（２）前記電気的接続は、導電性物体が挟
み込まれている。

【００２２】（３）前記導電性物体は、導電性のペース
ト又は半田によって配線基板と接続されている。

【００２３】（４）前記導電性物体は、球状の金属から
なっている。

【００２４】（５）前記導電性物体は、一体に形成され
てつながっており、配線基板同士を接続した後切り離す
ことが可能なものである。

【００２５】（６）半導体チップを搭載した配線基板の
複数個を所定の間隔で重ね合せるようにマザーボード上
に配置し、これらが各配線基板を貫通する少なくとも一
本のリード線で積層構造体に組み立てられ、前記リード
線と前記各配線基板上の電極端子とを半田付けして電気
的に接続した半導体モジュールである。

【００２６】（７）前記配線基板上の基板端面より半田
が侵入し得る距離から電極端子までの間に半田誘導線が
設けらている。

【００２７】（８）各配線基板の対向面側の端部にテー
パを設けられている。

【００２８】（９）半導体チップを搭載した配線基板の
複数個をほぼ平行に所定の間隔で重ね合せるように配置
した積層構造体になっており、該積層構造体がスルーホ
ールを有するマザーボードの両面に実装され、前記積層
構造体の各配線基板は少なくとも１本のリード線で電気
的に接続され、このリード線がマザーボードのスルーホ
ールに貫通され、それらが電気的に接続されている半導
体モジュールである。

【００２９】

【作用】前述の手段（１）〜（５）によれば、以下の作
用効果を奏する。

【００３０】ここでは、ベアチップを搭載した配線基板
を拡大された新たなチップと見なす。スルーホールによ
り配線基板には表と裏に同一機能の端子が設けられてお
り、この基板上にベアチップをボンディングしたことに
よって、ベアチップだけでは表側にしか電極端子がなか
ったものが、チップの両面に電極端子が形成されたのと
同じ状態になる。これにより積層した基板同士の電極が
向き合う形となるため、半田付け等の接続手段により向
き合った端子同士を接続すことができるようになる。

【００３１】しかし、配線基板の表面から上にチップ，
ワイヤ及びこれらを保護するための物質による出っ張り
があり、積層した時に配線基板と配線基板の間には隙間
がある。この隙間を埋めるために導電性の物質を介在さ
せる必要がある。

【００３２】また、導電性物体がゼブラコネクターのよ
うなものの場合には圧接させるだけで導通がとれるがこ
のようなものを使わない場合には半田や銀ペーストのよ
うなもので配線基板と導電性物体を接続させてやる必要
がある。

【００３３】前記の手段（６）〜（８）によれば、導電
性物体の位置合せがまずく、ずれた場合には導通不良や
ショート不良となるため、本発明では位置ずれが起きに
くくするためにリード線を前記スルーホールに貫通して
いる。

【００３４】また、前記各配線基板の端面より半田が侵
入し得る距離から電極端子までの間に半田誘導線が設け
られているので、リード線と配線基板上の配線端子との
半田付けを容易に行うことができる。

【００３５】また、前記各配線基板の間対向面側の端部
にテーパを設けていることにより、半田の表面張力が小
さくなるので、半田のなじみが良くなり、半田が各配線
基板間の隙間に入り易くなる。

【００３６】このようにすることにより、複数の配線基
板の積層構造体における各配線基板同士とリード線とが
半田により固着されるので、位置ズレが発生せず、かつ
電気的接続が良好で機機械的衝撃にも強い構造となる。

【００３７】また、配線基板の表面から上にチップ，ワ
イヤー及びこれらを保護するための物質による出っ張り
があり、積層した時に配線基板と配線基板の間には隙間
がある。この隙間を埋めるために導電性の物質を介在さ
せる必要がある。本発明では導電性の物質としてリード
線を適用し、このリード線を前記スルーホールに挿入す
るか、あるいはリード線を折り曲げて所定の形状に成形
し、それを用いて各配線基板間を電気的に接続する。

【００３８】前述の手段（９）によれば、前記リード線
が延在され、そのままマーザボードに設けられているス
ルーホールに挿入することにより、各配線基板とマーザ
ボードとを容易に電気的に接続することができる。

【００３９】そして、マザーボードのスルーホールを介
して反対側に搭載される配線基板の端子にもスルーホー
ルが設けられていれば、前記リード線一本で表裏の配線
基板とマザーボードとを一体に電気的に接続することが
できる。

【００４０】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。

【００４１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００４２】［実施例１］図１は、本発明をＳＲＡＭ（
Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ）メモリチップを搭載した配線基板を複数個積層し
た高集積半導体装置に適用した実施例１の全体概略構成
を示す外観斜視図、図２は、図１に示す一個のＳＲＡＭ
メモリチップを搭載した配線基板の概略構成を示す断面
図、図３は、図１に示す（イ）ー（イ）線で切った断面
図である。

【００４３】図１乃至図３に示すように、本実施例１の
半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは
、それぞれ×８構成の１メガビット（１Ｍｂｉｔ）ＳＲ
ＡＭメモリチップ（以下、単にチップという）１が配線
基板（以下、単に基板という）２上に接着剤等を介して
搭載されている。

【００４４】前記基板２は、その上面（表面）に配線パ
ターン３が設けられ、かつスルーホール配線４により基
板２の表面と裏面が電気的に接続されているリジッドな
配線基板となっている。例えば、スルーホール配線４に
よって表裏両面が電気的に接続されたプリント板であり
、各スルーホール配線４は基板２の配線パターン３及び
ボンディングワイヤー５により、チップ１上の電極端子
と電気的に接続されている。

【００４５】そして、チップ１及びボンディングワイヤ
ー５を保護するために、レジン等の封止用樹脂６で封止
されている。

【００４６】本実施例の高集積半導体装置１００は、前
記チップ１が搭載されている基板２の複数枚、すなわち
、半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ
が、図１及び図３に示すように、半田メッキを施した銅
ボール（導電性物体）７を介して半田８により接続され
ている。

【００４７】従って、チップ１のアドレス端子、データ
端子、電源端子は共通に接続されている。

【００４８】また、各半導体装置１００Ａ，１００Ｂ，
１００Ｃ，１００Ｄの各チップ１Ａ，１Ｂ，１Ｃ，１Ｄ
（図３）を選択するためのチップセレクト端子はそれぞ
れ独立に接続してある。

【００４９】図４，図５，図６は、チップセレクト端子
部の構成を説明するための説明図であり、図４は断面説
明図、図５及び図６は各基板２の配線パターン３が全て
異なる場合の例を示す説明図である。

【００５０】例えば、各チップ１Ａ，１Ｂ，１Ｃ，１Ｄ
の選択は、図４，図５及び図６に示すように、それぞれ
チップセレクト端子ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４に
よってなされる。

【００５１】図４において、上から一番目のチップ１Ａ
はチップセレクト端子ＣＳ１により選択される。同様に
、上から二番目のチップ１Ｂはチップセレクト端子ＣＳ
２で、上から三番目のチップ１Ｃはチップセレクト端子
ＣＳ３で、上から四番目のチップ１Ｄはチップセレクト
端子ＣＳ４でそれぞれ選択される。

【００５２】前記チップセレクト端子ＣＳ１は、図５に
示すように、上から一番目のチップ１Ａのチップセレク
ト配線パターン９Ａにスルーホール配線４により電気的
に接続され、チップセレクト配線パターン９Ａはボンデ
ィングワイヤー５（図３）によりチップ１Ａに電気的に
接続されている。

【００５３】同様に、チップセレクト端子ＣＳ２は、上
から二番目のチップ１Ｂの配線端子パターン９Ｂ（図示
していない）にスルーホール配線４により電気的に接続
され、チップセレクト配線パターン９Ｂはボンディング
ワイヤー５によりチップ１Ａに電気的に接続されている
。

【００５４】チップセレクト端子ＣＳ３は、上から三番
目のチップ１Ｃのチップセレクト配線パターン９Ｃ（図
示していない）にスルーホール配線４により電気的に接
続され、チップセレクト配線パターン９Ｃはボンディン
グワイヤー５によりチップ１Ａに電気的に接続されてい
る。

【００５５】チップセレクト端子ＣＳ４は、図６に示す
ように、上から四番目のチップ１Ｄの配線端子パターン
９Ｄにスルーホール配線４により電気的に接続され、チ
ップセレクト配線パターン９Ｄはボンディングワイヤー
５によりチップ１Ａに電気的に接続されている。

【００５６】また、前記各チップ１Ａ，１Ｂ，１Ｃ，１
Ｄの選択は、図７及び図８（基板２のチップセレクト配
線パターンが全て同じでワイヤーボンディングを打ち変
える場合の例を示す図）に示すように、各基板２にチッ
プセレクト配線パターン９Ａ，９Ｂ，９Ｃ，９Ｄが全て
設けられ、各基板２が選択されるチップセレクト配線パ
ターンのみが、ワイヤーボンディングされるようにして
もよい。

【００５７】また、図９（断面説明図），図１０及び図
１１（チップセレクト配線パターン）に示すように、各
基板２に全て共通のチップセレクト配線パターン９Ｅを
設け、基板２を重ね合せる時に金属ボールや半田でショ
ートさせるようにしてもよい。

【００５８】以上の説明からわかるように、本実施例１
によれば、チップ１が基板２を介して三次元的に相互接
続され、回路網を形成しているので、チップ１の数を増
しても平面的には大きくならない。

【００５９】例えば、１メガビット（Ｍｂｉｔ）ＳＲＡ
Ｍメモリチップを４個重ねることにより４メガビット（
Ｍｂｉｔ）ＳＲＡＭのメモリ容量と同一機能を持った素
子が、ほぼ同一パッケージサイズで実現でき、高集積回
路のメモリが短期間で製作することができる。

【００６０】また、基板２には貫通孔があけられており
、上下の基板同士を電気的に接続することが容易にでき
る。

【００６１】基板同士の隙間を埋めることのできる接続
用の銅ボール（導電性物体）７があるために、基板同士
の接続の際に配線部を曲げたり変形させる必要がないの
で、精度の良い安定した形状が得られる。

【００６２】接続用の銅ボール（導電性物体）７は容易
に取り付けたり取り除いたりできるので、回路形成が容
易にである。

【００６３】また、銅ボール（導電性物体）７を連続し
たフレーム状に予め加工しておくことにより、接続作業
が早く、正確に行え、安価な半導体装置を得ることがで
きる。

【００６４】次に、銅ボール等導電性の物質を基板間に
挟さみ込んで行く方式の前記以外の優れている点につい
て以下に説明する。

【００６５】図３の実施例の場合において、基板１００
Ｂが何らかの原因で不良となった場合、この基板を取り
除き、代替の良品の基板に取り替える必要がある。この
場合には半田ボールの周辺を熱風により加熱することに
より、基板１００Ｂを簡単に取りはずすことができ、ま
た、同様の方法により、正常な代替基板を半田付けする
ことが容易にできる。一方、後で述べる図２５に示すリ
ード線を用いる本発明の他の実施例の場合には、不良基
板を取り除くには、組み立てたものから全てのリードを
引き抜き、良品の基板と入れ替え、その後スルーホール
中の半田を全て除去し、新しいリードを入れて再度半田
付けする必要がある。このためリペアに手間がかかり、
何度かの半田溶融のためにプリント板の銅箔が痛み剥離
不良等をおこしやすい。

【００６６】また、ボール状の導電性物体を用いた場合
の他の利点を図１２を用いて説明する。

【００６７】図１２の（ａ）に示すように、まず、基板
２のスルーホール配線４の位置に予め半田３０を供給し
ておく。プリント板の銅箔の上に半田メッキをしてもよ
い。次に、図１２の（ｂ）に示すように、基板２の上に
銅ボール（導電性物体）７の落し込み治具を載せ、治具
の孔から必要箇所に銅ボール７を落して行く。次に、図
１２の（ｃ）に示すように、基板２同士を重ね合わせ、
加熱して半田３０を溶融し、基板２同士を接続する。こ
れらの組み立て工程の中で、銅ボール７は０．３ｍｍ程
度と非常に小さく、また、搭載精度も要求される。その
ため銅ボール７の落し込み治具４０にあけた孔のクリア
ランスは大きくとれない。そのためには銅ボール７は球
状をしていることが望しい。

【００６８】また、半田付けが終了した後の半田フィレ
ットの形状により接続の信頼性は左右される。図１３の
（ａ）に示すように、メタライズ３２上の半田３１の接
触角が大きいと、半田３１の端部３３に応力が集中し、
半田３１の接続寿命は著しく低下する。一方、図１３の
（ｂ）に示すように、半田３１の接触角が小さいと、半
田端部３３への応力集中が軽減され、半田３１の接続寿
命はのびる。

【００６９】図１３の（ｃ）に示す例では、銅ボール７
を使用しているため、半田３１は銅ボール７に吸い寄せ
られ、フィレット形状は、図１３の（ｂ）に示すように
なり、半田付け部の信頼性を飛躍的に向上することがで
きる。

【００７０】また、銅ボール７を図２０に示すように、
連続したフレーム状に予め加工しておくことにより、接
続作業が早く、正確に行え、安価な半導体装置を得るこ
とができる。

【００７１】次に、前記実施例１の変形例について説明
する。

【００７２】図１４及び図１５に示すように、本実施例
の半導体モジュールはマザーボード１０に配線端子（バ
ッド）１１を介して実装することができる。特に、同一
の半導体装置を半田メッキを施した銅ボール７及び半田
８を介して重ね合せて、半田８をリフローするだけで、
表向き（図１４）と裏向き（図１５）の両構造を簡単に
製作することができ、マザーボード１０の配線も容易に
なる。

【００７３】また、図１６に示すように、複数のクラン
プ部１２Ａと直線状共通バー部１２Ｂからなるアウター
リード形状リードフレーム１２を準備し、前記図２に示
す半導体装置のスルーホール配線４の部分を前記クラン
プ部１２Ａにより挟持し、直線状共通バー部１２Ｂを、
マザーボード１０に設けられているスルーホール配線４
に挿入し、半田８で接続固定することもできる。このよ
うに、本発明は、使用条件に合わせてバリエーションが
可能である。

【００７４】また、図１７に示すように、重ね合せる基
板２の形状，大きさ等が異ったものを組合せてもよい。図７中の符号１３はパスコンデンサ等の他の電子部品で
ある。また、図１８に示すように、１つの基板２の上に
複数のチップ１や受動素子を塔載してもよい。

【００７５】また、図１に示す半田メッキを施した銅ボ
ール７の導電性物体の代りとして、図１９に示すように
、タイバー部１３Ａによって接続された櫛状リン青銅１
３Ｂに半田メッキを施したリードフレーム状部材１３を
用い、半田接続後タイバー部１３Ａを切断しても同様な
効果が得られる。

【００７６】また、図２０〔（ａ）は平面図、（ｂ）側
面図〕に示すように、半田メッキした半田ボール１４Ａ
を複数個絶縁フィルム１４Ｂに埋め込んだフィルム状部
材１４を用いて、前述と同様な方法によって取り付けて
も同様な効果が得られる。

【００７７】また、図２１に示すように、リードフレー
ムを弓状に加工した弓状リードフレーム部材１５を用い
て、基板エッジ部分で基板２をはさみ込み、半田付けし
て積層半導体装置を構成してもよい。

【００７８】また、前記半導体装置１００Ｄをマザーボ
ード１０に実装する場合、図２２に示すように、バイパ
スコンデンサ５０はなるべくチップ１の近傍に置く方が
よい。このため積層構造体の下にバイパスコンデンサ５
０を入れるようにする場合、銅ボール７によりマザーボ
ード１０との間に隙間を確保することができる。

【００７９】また、積層構造体の下に入れる部分の厚さ
により銅ボール７の径を自由に変えることができる。ま
た、図２３に示すように、前記半導体装置の基板２は、
絶縁板２０１上に配線２０２を施した基板を用いている
ために、基板２の両面４層，６層というように多層にす
ることができ、リードフレームやＴＡＢを用いたものに
比べて配線の自由度が高い。

【００８０】また、チップ１上のボンディング位置と全
く違う位置にピンを出したり、ピンを入れたり、放熱の
ためのパターン２０３を付けたりすることができる。

【００８１】また、基板２としてプリント板、例えば、
ガラスクロスとエポキシからなる絶縁板、ガラスクロス
とポリイミド等からなる絶縁板を用いた場合、プリント
板の熱膨張係数が封止樹脂６に近く、また、厚さもプリ
ント板と封止樹脂６と同じくらいにできるので、応力バ
ランスの良いパッケージが得られる。

【００８２】また、図２４に示すように、チップ１の下
にベタ配線２０４を設けてシールド及び放熱の機能を持
たせることができる。

【００８３】［実施例２］図２５は、本発明をＳＲＡＭ
メモリチップを搭載した基板を複数個積層した高集積半
導体装置に適用した実施例２の全体概略構成を示す断面
図、図２６は、図２５のＳＲＡＭメモリチップを搭載し
た基板の一個の概略構成を示す断面図、図２７は、図２
５に示す（ロ）−（ロ）線で切った断面図である。

【００８４】図２５図，図２６及び図２７に示すように
、本実施例２の半導体装置１００Ａ，１００Ｂ，１００
Ｃ，１００Ｄは、前記実施例１と同様に、それぞれチッ
プ１が基板２上に接着剤等を介して搭載されている。

【００８５】前記基板２は、その上面（表面）に配線パ
ターン３が設けられ、かつスルーホール配線４により基
板２の表面と裏面が電気的に接続されているリジッドな
配線基板となっている。例えば、スルーホール配線４に
よって表裏両面が電気的に接続されたプリント基板であ
り、各スルーホール配線４は基板２の配線パターン３及
びボンディングワイヤー５により、チップ１上の端子と
電気的に接続されている。

【００８６】そして、前記スルーホール配線４の周辺の
表面と裏面には半田付可能なランド４Ａが形成されてい
る。このランド４Ａには、図２８及び図２９の（ａ）に
示すように、半田８が前記基板２の端面から侵入し易く
するために、配線と同材料の半田誘導線４Ｂが前記基板
２の端面の近かくからランド４Ａまで配置されている。このようにすることにより、半田８が基板２の端面から
侵入し易い位置から半田誘導線４Ｂによりランド４まで
誘導されるので、基板２間が狭くてもリード線７とラン
ド４Ａとを確実に半田付けすることができる。なお、前
記配線パターン３，スルーホール配線４，ランド４Ａ及
び半田誘導線４Ｂは、基板２に個々に形成してもよいし
、一体に形成してもない。また、配線パターン３，スル
ーホール配線４及びランド４Ａは、それぞれ電気的に接
続されている。また、半田誘導線４Ｂは、ランド４Ａと
電気的に接続されていなくてもよく、半田８がランド４
Ａに誘導される機能さえもっていればよい。また、図２
９の（ｂ）に示すように、前記基板２上に設けられてい
る配線パターン３に接続されているランド４Ａの端部は
、基板２を半田槽に漬けて半田付けを行う際に、前記各
基板２の対向面側の端部に、半田８の表面張力が小さく
なるようにテーパ２Ａを設けてもよい。このようにする
ことにより、半田８の表面張力が小さくなるので、基板
２間が狭くなっても半田のなじみが良くなり、基板２の
端面から半田が配線パターン３の端部までの隙間に入り
易くなる。

【００８７】そして、前記チップ１及びボンディングワ
イヤー５を保護するために、レジン等の封止用樹脂６の
トランスファモールドにより封止されている。また、マ
ザーボード１０には、前記各半導体装置端部に形成され
ているスルーホール配線４と同位置に設けられたスルー
ホール配線１１が設けられている。

【００８８】本実施例２の高集積半導体装置は、前記チ
ップ１が搭載されている基板２の複数枚、すなわち、半
導体装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄが、
図２７に示すように、前記リード線７Ａを延長させたリ
ード線延長部７Ｂは、マザーボード１０に設けられてい
るスルーホール配線１１の貫通穴に挿入される。このリ
ード線延長部７Ｂとスルーホール配線１１の周辺の表面
と裏面に設けられているランド１１Ａとが半田８で電気
的機械的に接続される。従って、チップ１のアドレス端
子、データ端子、電源端子は共通に接続される。

【００８９】また、各半導体装置１００Ａ，１００Ｂ，
１００Ｃ，１００Ｄの各チップ１を選択するためのチッ
プセレクト端子はそれぞれ独立に接続してある。

【００９０】次に、チップ１Ａ，１Ｂ，１Ｃ，１Ｄを選
択する手段は、前記実施例１と同じであるので、ここで
はその説明は省略する。

【００９１】次に、本実施例２の高集積半導体装置の組
み立て方法について簡単に説明する。

【００９２】図３０に示すように、各半導体装置１００
Ａ，１００Ｂ，１００Ｃ，１００Ｄは、チップ１を前記
基板２（ａ）上に接着剤等を介して搭載する（ｂ）。次
に、チップ１上の端子と基板２の配線パターン３とをボ
ンディングワイヤー５により、電気的に接続する（ｂ）
。その後、前記チップ１及びボンディングワイヤー５を
保護するために、レジン等の封止用樹脂６でトランスフ
ァモールド（封止）する（ｃ）。これにより、各半導体
装置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄが完成す
る。

【００９３】次に、半導体装置１００Ａ，１００Ｂを積
み重ね、スルーホール配線４の貫通孔にリード線７Ａを
串刺し状に挿入し、リード線７Ａが半導体装置１００Ｂ
の裏面に長く突き出させる。この状態で半田槽の中にデ
ィピングし、スルーホール配線４の周辺の表面と裏面に
設けられているランド４Ａとリード線７Ａとを半田付け
して電気的に接続する（ｄ）。

【００９４】次に、前記長く突き出ている当該リード線
７Ｂをマザーボード１０のスルーホール配線１１の貫通
孔に挿入する。この貫通孔にはあらかじめ半田ペースト
を塗布しておく。この状態で前記マザーボード１０に熱
風（２４０℃）をかけ、半田ペーストをとかすことによ
り、マザーボード１０のスルーホール配線１１の周辺の
表面と裏面に設けられているランド１１Ａとリード線７
Ｂとを半田付けして電気的機械的に接続する（ｅ）。最
後に余分なリード線７Ｂを切断して組み立ては完了する
。

【００９５】もし、電気的に接続したくない端子があっ
たならば、その部分の半田付け用ランドを形成しなけれ
ば、電気的には接続されない。

【００９６】以上の説明からわかるように、本実施例２
によれば、チップ１が基板２を介して三次元的に相互接
続され、回路網を形成することにより、チップ１の数を
増しても平面的には大きくならないので、半導体素子を
高密度に実装することができる。例えば、１メガビット
（Ｍｂｉｔ）ＳＲＡＭ４個で４メガビット（Ｍｂｉｔ）
ＳＲＡＭと同一容量を持ったメモリ素子が、１メガビッ
ト（Ｍｂｉｔ）ＳＲＡＭとほぼ同一パッケージサイズで
実現でき、高集積回路のメモリが短期間で製作すること
ができる。

【００９７】また、基板２のスルーホール４には貫通孔
があけられており、上下の基板同士をリード線７Ａによ
り電気的に接続することが容易にできる。

【００９８】また、基板２同士又は基板２とマザーボー
ド１０がリード線７Ｂにより固定されるので、位置ズレ
がおきにくく、かつ機械的に衝撃にも強く電気的接続の
信頼性の高い高集積半導体装置が得られる。

【００９９】また、接続用のリード線７Ａがあるために
、基板同士の接続の際に配線部を曲げたり変形させる必
要がないので、精度の良い安定した形状が得られる。

【０１００】また、接続用のリード線７Ａは容易に取り
付けたり取り除いたりできるので、回路形成が容易にで
きる。

【０１０１】［実施例３］図３１は、本発明をＳＲＡＭ
メモリチップを搭載した基板を複数個積層した高集積半
導体装置に適用した実施例３の全体概略構成を示す断面
図、図３２は、図３１に示すＳＲＡＭメモリチップを搭
載した基板の一個の概略構成を示す断面図、図３３は、
図３１に示す（ハ）−（ハ）線で切った断面図である。

【０１０２】図３１図，図３２及び図３３に示すように
、本実施例の各半導体装置１００Ａ，１００Ｂ，１００
Ｃ，１００Ｄは、それぞれチップ１が基板２上に接着剤
等を介して搭載されている。

【０１０３】前記基板２は、図３４に示すように、その
上面（表面）に配線パターン３が設けられ、かつスルー
ホール配線４により基板２の表面と裏面が電気的に接続
されているリジッドな配線基板となっている。例えば、
スルーホール配線４によって表裏両面が電気的に接続さ
れたプリント基板であり、各スルーホール配線４は基板
２の配線パターン３及びボンディングワイヤー５により
、チップ１上の端子と電気的に接続されている。

【０１０４】そして、前記スルーホール配線４の周辺の
表面と裏面には半田付け可能なランド４Ａが形成されて
いる。該ランド４Ａは基板２上に設けられている配線パ
ターン３に接続されている。また、このランド４Ａの端
部まで半田８が挿入し易くするために、前記実施例２と
同様に、図３５に示すように、前記各基板２の対向面側
の端部に半田８の表面張力を小さくするようなテーパ２
Ａを設けてもよい。このようにすることにより、半田８
の表面張力が小さくなるので、基板２間が狭くなっても
半田のなじみが良くなり、基板２の端面から半田が配線
パターン３の端部までの隙間に入り易くなる。なお、前
記基板２の端面から半田８が侵入し易くするために、前
記実施例２のように配線パターンと同材料の半田誘導線
を前記基板２の端面の近くからランド４Ａまで配置して
もよい。

【０１０５】そして、前記チップ１及びボンディングワ
イヤー５を保護するために、レジン等の封止用樹脂６で
トランスファモールド（封止）されている。また、マザ
ーボード１０には、前記各半導体装置端部に形成されて
いるスルーホール配線４と同位置に設けられたスルーホ
ール配線１１が設けられている。

【０１０６】また、各半導体装置１００Ａ，１００Ｂ，
１００Ｃ，１００Ｄの各チップ１を選択するためのチッ
プセレクト端子はそれぞれ独立に接続してある。

【０１０７】前記チップ１Ａ，１Ｂ，１Ｃ，１Ｄを選択
する手段は、前記実施例２と同様にすればよいので、こ
こでは、その説明を省略する。

【０１０８】次に、本実施例の高集積半導体装置の組み
立て方法について簡単に説明する。

【０１０９】図３６に示すように、本実施例の半導体装
置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは、チップ
１を前記基板２（ａ）上に接着剤等を介して搭載する（
ｂ）。次に、チップ１上の端子と基板２の配線パターン
３とをボンディングワイヤー５により、電気的に接続す
る（ｂ）。その後、前記チップ１及びボンディングワイ
ヤー５を保護するために、レジン等の封止用樹脂６のト
ランスファモールドにより封止する（ｃ）。これにより
、各半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００
Ｄが完成する。

【０１１０】次に、半導体装置１００Ａ，１００Ｂを積
み重ね、スルーホール配線４の貫通孔にリード線７Ａを
串刺し状に挿入し、リード線７Ａが半導体装置１００Ｂ
の裏面に長く突き出させる（ｄ）。この状態で半田槽の
中にディピングし（ｄ）、スルーホール配線４の周辺の
表面と裏面に設けられているランド４Ａとリード線７Ａ
とを半田付けして電気的に接続する（ｅ）。

【０１１１】次に、前記長く突き出たリード線７Ａをマ
ザーボード１０に設けられているスルーホール配線１１
の貫通孔に挿入し、マザーボード１０の裏面に当該リー
ド線７Ａを長く突き出るようにする。この状態で半田槽
の中にディピングし、スルーホール配線１１の周辺の表
面と裏面に設けられているランド１１Ａとリード線７Ａ
とを半田付けして電気的に接続する（ｆ）。

【０１１２】次に、マザーボード１０の裏面に長く突き
出ている当該リード線７Ａを新たな半導体装置１００Ｃ
，１００Ｄのスルーホール配線４の貫通孔に挿入する（
ｇ）。この貫通孔にはあらかじめ半田ペーストを塗布し
ておく。この状態で前記新たな１００Ｃ，１００Ｄに熱
風（２４０℃）をかけ、半田ペーストをとかすことによ
り、新たな半導体装置１００Ｃ，１００Ｄのスルーホー
ル配線４の周辺の表面と裏面に設けられているランド４
Ａとリード線７Ａとを半田付けして電気的に接続する（
ｈ）。最後に余分なリード線７Ａを切断して組み立ては
完了する。

【０１１３】もし、電気的に接続したくない端子があっ
たならば、その部分の半田付け用ランドを形成しなけれ
ば、電気的には接続されない。

【０１１４】また、図３７に示すように、弓状部と直線
部からなる挾み込みリードフレーム部材１３を用いて半
導体装置１Ａ，１Ｂの基板２の配線パターンの端子部を
有するエッジ部を挟み込んで半田付けしてマーザボード
１０の表面側に実装する積造構造体を構成し、前記挾み
込みリードフレーム部材１３とリード線７とを半田付け
して電気的に接続する。その後、リード線７をマザーボ
ード１０のスルーホール配線１１の貫通孔に挿入して実
装し、その後に、マーザボード１０の裏側の下側に実装
する新たな半導体装置１００Ｃ，１００Ｄを前述の手段
で実装するようにしてもよい。

【０１１５】以上の説明からわかるように、本実施例３
によれば、チップ１が基板２を介して三次元的に相互接
続され、回路網を形成することにより、チップ１の数を
増しても平面的には大きくならないので、半導体装置を
高密度に実装することができる。

【０１１６】また、基板２には貫通孔があけられており
、その貫通孔にリード線７Ａを挿入することにより上下
の基板同士をリード線７により電気的機械的に接続する
ことが容易にできる。

【０１１７】また、基板２同士又は基板２とマザーボー
ド１０がリード線７Ａにより固定されるので、位置ズレ
がおきにくく、かつ電気的接続が良好で機械的に衝撃に
も強くすることができる。これにより、基板２同士又は
基板２とマザーボード１０間の電気的接続の信頼性を向
上させることができる。

【０１１８】また、接続用のリード線７Ａがあるために
、基板同士の接続の際に配線部を曲げたり変形させる必
要がないので、精度の良い安定した形状が得られる。

【０１１９】また、接続用のリード線７Ａは容易に取り
付けたり取り除いたりできるので、回路構成を容易にす
ることができる。

【０１２０】また、マザーボード１０に搭載する際に上
向き搭載と下向き搭載の２通りの搭載をしたい場合、一
種類の部品を用意するだけでよい。

【０１２１】［実施例４］図３８は、本発明をＩＣメモ
リカードに適用した実施例４の外観構成を示す斜視図、
図３９は、前記図３８に示すＩＣメモリカードのカバー
をはずした全体構成を示す斜視図、図４０は、前記図３
９を上から見た平面図である。

【０１２２】ＩＣメモリカードは、日本工業振興協会（
ＪＥＩＤＡ）が提案するパソコン用ＩＣメモリカードの
標準仕様による寸法，ピン配置、メモリ構成を採用して
いる。

【０１２３】図３８に示すように、ＩＣメモリカード（
以下、単にメモリカードという）の外形は、ケースカバ
ー２０によって保護され、その寸法は８５．６ｍｍ×５
４．６ｍｍ、厚さは３．３ｍｍ又は５．５ｍｍである。メモリカード端部には、ツーピースコネクタ（メス側）
２１が設けられている。

【０１２４】本実施例４のＩＣメモリカードは、図３９
に示すように、プリント板２２の上に×８構成ノ１メガ
ビット（Ｍｂｉｔ）ＳＲＡＭメモリ素子（以下、単にメ
モリ素子という）４個づつ積層された積層構造体２３が
表と裏に４個づつ平面的に実装されている。したがって
、このメモリカードは３２メガビットの容量をもつ。そして、当該メモリ素子の内容（データ）を保持するた
めのバッテリー（通常はＬｉ電池）２４が収納されてい
る。このバッテリー２４を収納のために、プリント板２
２の一部に切り欠き２５が設けられている。このバッテ
リー２４の直径は２０ｍｍのものが使用されることが多
いので、前記切り欠き２５の寸法は、３０ｍｍ×３０ｍ
ｍ程度である。また、バッテリー２４は寿命が来たら取
り替えができるようになっている。しかし、ＤＲＡＭ，
マスクＲＯＭ，ＥＰＲＯＭのカードの場合には、前記バ
ッテリー２４は不要である。前記プリント板２２の外形
寸法は８０ｍｍ×５０ｍｍ程度であり、板厚は３．３ｍ
ｍのケースに収納するため、薄いものが使用され、０．
５ｍｍ程度ものが使用される。

【０１２５】図中、符号２４Ａは前記バッテリー２４の
電極、２６はコンデンサ、２７は電源コントロール用Ｉ
Ｃである。これ以外に誤り書き込み防止用スイッチ等を
付加する場合がある。

【０１２６】前記ツーピースコネクタ（メス側）２１，
メモリ素子の積層構造体２３，バッテリー２４，コンデ
ンサ２６，電源コントロール用ＩＣ２７等は、３．３ｍ
ｍに仕上がるように極力薄型の部品が使用される。

【０１２７】次に、３２ピットの回路構成の例を図４０
，図４１を用いて説明する。

【０１２８】Ｍ０１〜Ｍ７４はメモリ素子、ＤＤはデコ
ーダ、ＳＷは電源電圧検出及び電源切替回路、Ｄはダイ
オード、Ｒは抵抗、ＢＳはバッテリー、Ｉ／Ｏ０〜Ｉ／
Ｏ７は入出力端子、Ａ０〜Ａ１９はアドレス端子、ＧＮ
Ｄはグランド電位（例えば０ボルト）端子、Ｖｃｃは電
源端子（例えば５ボルト）、ＤＢはデータバス、ＡＢは
アドレスバス、ＣＳ０〜ＣＳ７はメモリ素子セレクト信
号出力端子である。

【０１２９】次に、この３２ビットの回路のメモリカー
ドの動作を説明する。

【０１３０】メモリカードを使用してない時は、メモリ
カードはリーダライタからはずされる場合が多いので、
電源端子Ｖｃｃがオフ（ＯＦＦ）となっている。これを
検出回路で検出し、内部電源をバッテリーＢＳに切り替
える。メモリ素子Ｍ０〜Ｍ７の内容は、このバッテリー
ＢＳにより保持されている。

【０１３１】メモリカードをリーダライターに挿入する
と、電源は端子電Ｖｃｃから供給され、バッテリーＢＳ
からの供給回路はオフ（ＯＦＦ）になる。

【０１３２】アドレス端子Ａ１７〜Ａ１９に３ビットの
所定のメモリ素子を選択（セレクト）するための信号を
送る。３ビット（８通りの組み合せ）によりメモリ素子
セレクト信号出力端子ＣＳ０〜ＣＳ７のうちのいずれか
の端子にメモリ素子セレクト信号が出力される。

【０１３３】図４０に示すように、メモリ素子〈Ｍ０１
，Ｍ０２，Ｍ０３，Ｍ０４〉を積層して積層構造体にす
る場合、アドレスＡ０〜Ａ１９、チップセレクト端子Ｃ
Ｓ０、電源端子Ｖｃｃ、グランド電位端子ＧＮＤは共通
にすることができるが、データ線は４個別々にする必要
がある。積層構成体の各配線基板のピン数は最低５４ピ
にすることができる。このようにして、メモリ素子〈Ｍ
１１，Ｍ１２，Ｍ１３，Ｍ１４〉、・・・・、〈Ｍ７１
，Ｍ７２，Ｍ７３，Ｍ７４〉をそれぞれ積層して積層構
造体にすることができる。

【０１３４】この場合、チップセレクト端子ＣＳ０が選
択された場合、メモリ素子〈Ｍ０１，Ｍ０２，Ｍ０３，
Ｍ０４〉が積層された一つの積層構成体の４個のメモリ
素子が同時にオン（ＯＮ）状態となり、各メモリ素子か
ら８ビットづつ合計３２ビットのデータが出力される。

【０１３５】また、図４１に示すように、メモリ素子〈
Ｍ０１，Ｍ１１，Ｍ２１，Ｍ３１〉を積層した場合、積
層されたメモリ素子〈Ｍ０１，Ｍ１１，Ｍ２１，Ｍ３１
〉間でチップセレクト端子ＣＳ０以外のものはすべて共
通にすることができる。したがって、積層構成体の各配
線基板のピン数は最低３０ピンにすることができる。このようにして、メモリ素子〈Ｍ０２，Ｍ１２，Ｍ２２
，Ｍ３２〉、〈Ｍ０３，Ｍ１３，Ｍ２３，Ｍ３３〉、〈
Ｍ０４，Ｍ１４，Ｍ２４，Ｍ３４〉、〈Ｍ４１，Ｍ５１
，Ｍ６１，Ｍ７１〉、〈Ｍ４２，Ｍ５２，Ｍ６２，Ｍ７
２〉、〈Ｍ４３，Ｍ５３，Ｍ６３，Ｍ７３〉、〈Ｍ４４
，Ｍ５４，Ｍ６４，Ｍ７４〉のメモリ素子４個をそれぞ
れ積層して積層構造体にすることができる。

【０１３６】この場合、例えば、チップセレクト端子Ｃ
Ｓ０が選択された場合、積層構成体中のメモリ素子〈Ｍ
０１，Ｍ１１，Ｍ２１，Ｍ３１〉、〈Ｍ０２，Ｍ１２，
Ｍ２２，Ｍ３２〉、〈Ｍ０３，Ｍ１３，Ｍ２３，Ｍ３３
〉、〈Ｍ０４，Ｍ１４，Ｍ２４，Ｍ３４〉のうちＭ０１
，Ｍ０２，Ｍ０３，Ｍ０４の４個のメモリ素子が選択さ
れ、各メモリ素子から８ビットづつ合計３２ビットのデ
ータが出力される。

【０１３７】図４１で示したように、１つの積層構成体
中の１つのメモリ素子のみが選択される方式では、図４
０で示した１つの積層構成体中の複数のメモリ素子が同
時に選択される方式に比べて次のような利点がある。

【０１３８】（１）積層構成体を構成する配線基板の電
極数を少なくすることができる。

【０１３９】（２）温時動作するメモリ素子がマザーボ
ード上で分散されるので、メモリ素子が動作して発生す
る熱も分散される。そのため、マザーボード上の一部が
高温により、その部分のメモリ素子が破壞するというよ
うな現象を防止できる。

【０１４０】（３）同時に動作するメモリ素子がマザー
ボード上で分散されるので、同一領域の複数のメモリ素
子が同時動作することにより、その領域のＧＮＤ配線の
電位が変動することにより信号にノイズがのるというよ
うな現象を伎止できる。

【０１４１】図４２は、前記実施例４の積層構成体を用
いた半導体モジュールの一例であるＩＣメモリカードを
の回路構成の一例を示すブロック図であり、５１はアド
レスデコーダ、５２はアドレス入力バッファ、５３は制
御入力バッファ、５４は本発明の半導体記憶装置、５５
はデータ入出力バッファ、５６は電源電圧検出及び電源
切替回路である。

【０１４２】なお、本発明は、ノートブックパソコン用
メモリカード以外にも使用できることは勿論である。

【０１４３】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【０１４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１４５】（１）半導体チップが配線基板を介して三
次元的に相互接続され、回路網を形成しているために、
半導体チップの数を増しても平面的には大きくならない
高集積半導体モジュールが得られる。

【０１４６】（２）半導体チップを塔載した複数の配線
基板が重ね合せられた構造の半導体モジュールにおいて
、配線基板同士間の電気的接続の信頼性を向上させるこ
とができる。

【０１４７】（３）マザーボードに塔載する際に上向き
塔載と下向き塔載の２通りの塔載をしたい場合、一種類
の部品を用意するだけでよい。

【０１４８】（４）チップ積層構成体からなる高集積半
導体装置の複数個を、マザーボードの片面又は両面に実
装するので、半導体記憶装置の記憶容量の変更及び入出
力ビット数の変更を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の高集積半導体装置の全体概略構成を示
す外観斜視図。

【図２】図１に示す一個の半導体装置の概略構成を示す
断面図。

【図３】図１に示す（イ）−（イ）線で切った断面図。

【図４】本実施例１のチップセレクト手段を説明するた
めの説明図。

【図５】本実施例１のチップセレクト手段を説明するた
めの説明図。

【図６】本実施例１のチップセレクト手段を説明するた
めの説明図。

【図７】本実施例１のチップセレクト手段の変形例を説
明するための説明図。

【図８】本実施例１のチップセレクト手段の変形例を説
明するための説明図。

【図９】本実施例１のチップセレクト手段の他の変形例
を説明するための説明図。

【図１０】本実施例１のチップセレクト手段の他の変形
例を説明するための説明図。

【図１１】本実施例１のチップセレクト手段の他の変形
例を説明するための説明図。

【図１２】本実施例１の銅ボール等の導電性物質を基板
間に挟んで行く方式の利点を説明するための図。

【図１３】本実施例１の銅ボール等の導電性物質を基板
間に挟んで行く方式の利点を説明するための図。

【図１４】本実施例１の高集積半導体装置をマザーボー
ドに実装する方法を説明するための図。

【図１５】本実施例１の高集積半導体装置をマザーボー
ドに実装する方法を説明するための図。

【図１６】本実施例１の高集積半導体装置をマザーボー
ドに実装する方法を説明するための図。

【図１７】本実施例１の高集積半導体装置をマザーボー
ドに実装する方法を説明するための図。

【図１８】本実施例１の高集積半導体装置をマザーボー
ドに実装する方法を説明するための図。

【図１９】実施例１の変形例を示す図。

【図２０】実施例１の変形例を示す図。

【図２１】実施例１の変形例を示す図。

【図２２】実施例１の作用効果を説明するための図。

【図２３】実施例１の作用効果を説明するための図。

【図２４】実施例１の作用効果を説明するための図。

【図２５】本発明の高集積半導体装置の実施例２の全体
概略構成を示す外観斜視図。

【図２６】図２５に示す一個の半導体装置の概略構成を
示す断面図。

【図２７】図２５に示す（ロ）−（ロ）線で切った断面
図。

【図２８】図２５に示す基板上のランド近傍の拡大図。

【図２９】図２７に示す基板端部の構成を説明するため
の説明図。

【図３０】本実施例２の高集積半導体装置の組み立て方
法の説明するための断面図。

【図３１】本発明の高集積半導体装置の実施例３の全体
概略構成を示す外観斜視図。

【図３２】図２５に示す一個の半導体装置の概略構成を
示す断面図。

【図３３】図３１に示す（ハ）−（ハ）線で切った断面
図。

【図３４】図３１に示す基板上のランド近傍の拡大図。

【図３５】図２７に示す基板端部の構成を説明するため
の説明図。

【図３６】本実施例３の高集積半導体装置の組み立て方
法の説明するための断面図。

【図３７】本実施例３の変形例を説明するための図。

【図３８】本発明の高集積半導体装置をＩＣメモリカー
ドに適用した実施例４の外観構成を示す斜視図。

【図３９】図３８に示すＩＣメモリカードのケースカバ
ーをはずした全体構成を示す斜視図。

【図４０】本実施例４の３２ビット回路構成におけるメ
モリ素子の積層構造体の組み合せを説明するための図。

【図４１】本実施例４の３２ビット回路構成におけるメ
モリ素子の積層構造体の組み合せを説明するための図。

【図４２】本発明を適用したＩＣカードの回路構成を示
すブロック図。

【符号の説明】

図中、１，１Ａ，１Ｂ，１Ｃ，１Ｄ…チップ、２…基板
、２Ａ…テーパ、３…配線パターン、４…スルーホール
配線、４Ａ…ランド、４Ｂ…半田誘導線、５…ボンディ
ングワイヤー、６…封止用樹脂、７…銅ボール、７Ａ…
リード線、８…半田、Ｓ１，ＣＳ２，ＣＳ３，ＣＳ４…
チップセレクト端子、９Ａ，９Ｂ，９Ｃ，９Ｄ…チップ
セレクト配線パターン、１０…マザーボード、１１…ス
ルーホール配線、１１Ａ…ランド、１２…クランプ式リ
ードフレーム、１３…挾み込みリードフレーム部材、１
４…フィルム部材、１５…弓状リードフレーム部材、１
６…リード線状部材、１００Ａ，１００Ｂ，１００Ｃ，
１００Ｄ…半導体装置、１００…高集積半導体装置、２
０…ケースカバー、２１…ツーピースコネクタ、２２…
プリント板、２３…積層構造体、２４…バッテッリー、
２５…切り欠き、２６…コンデンサ、２７…電源コント
ロール用ＩＣ。

Claims

【特許請求の範囲】

【請求項１】　　半導体チップを搭載した配線基板の複
数個を所定の間隔で重ね合せるように配置し、該積層構
造体の配線基板のうち少なくとも１つの配線基板はスル
ーホールにより表裏が導通した基板であり、かつ各配線
基板上の同種の電極端子同士が電気的に接続されている
ことを特徴とする高集積半導体装置。
【請求項２】　　前記電気的接続は、導電性物体が挟み
込まれていることを特徴とする請求項１に記載の高集積
半導体装置。
【請求項３】　　前記導電性物体は、導電性のペースト
又は半田によって配線基板と接続されていることを特徴
とする請求項１又は２に記載の高集積半導体装置。
【請求項４】　　前記導電性物体は、球状の金属からな
っていることを特徴とする請求項１又は２に記載の高集
積半導体装置。
【請求項５】　　前記導電性物体は、一体に形成されて
つながっており、配線基板同士を接続した後切り離すこ
とが可能なものであることを特徴とする請求項２乃至４
の各項に記載の高集積半導体装置。
【請求項６】　　半導体チップを搭載した配線基板の複
数個を所定の間隔で重ね合せるようにマザーボード上に
配置し、これらが各配線基板を貫通する少なくとも一本
のリード線で積層構造体に組み立てられ、前記リード線
と前記各配線基板上の電極端子とを半田付けして電気的
に接続したことを特徴とする半導体モジュール。
【請求項７】　　前記配線基板上の基板端面より半田が
侵入し得る距離から電極端子までの間に半田誘導線が設
けられたことを特徴とする前記請求項６に記載の半導体
モジュール。
【請求項８】　　各配線基板の対向面側の端部にテーパ
を設けたことを特徴とする前記請求項６又は７に記載の
半導体モジュール。
【請求項９】　　半導体チップを搭載した配線基板の複
数個をほぼ平行に所定の間隔で重ね合せるように配置し
た積層構造体になっており、該積層構造体がスルーホー
ルを有するマザーボードの両面に実装され、前記積層構
造体の各配線基板は少なくとも１本のリード線で電気的
に接続され、このリード線がマザーボードのスルーホー
ルに貫通され、それらが電気的に接続されていることを
特徴とする半導体モジュール。