JPH04280696A - 高集積半導体装置 - Google Patents

高集積半導体装置

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JPH04280696A
JPH04280696A JP3043890A JP4389091A JPH04280696A JP H04280696 A JPH04280696 A JP H04280696A JP 3043890 A JP3043890 A JP 3043890A JP 4389091 A JP4389091 A JP 4389091A JP H04280696 A JPH04280696 A JP H04280696A
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chip
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hole
electrically connected
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Tsuneo Endo
恒雄 遠藤
Yoshio Dobashi
土橋　芳男
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリＩＣカード、メ
モリＩＣモジュール、ハイブリッジＩＣ、ＶＴＲ、テレ
ビカメラ等に用いられる複数の半導体チップで構成され
る高集積半導体装置に関し、特に、半導体チップを搭載
した複数の配線基板がほぼ平行に所定の間隔で重ね合せ
るように配置された積層構造体になっており、この積層
構造体をプリント板等からなるマザーボードに実装する
技術に関するものである。
【０００２】
【従来の技術】従来の積層構造による三次元的回路構成
を成しているデバイスは、日経マイクロデバイス（’８
９，１１月号，Ｐ１５，日経ＢＰ社発行）に記載される
ように、ＴＡＢ（Ｔａｐｅ　ＡｏｕｔｍａｔｅｄＢｏｎ
ｄｉｎｇ　）のアウターリードをもって、隣り合うリー
ド同士を電気的に接続するものである。
【０００３】メモリチップを積層する場合を例にとると
、ＴＡＢのアウターリードを垂直方向に折り曲げ、これ
を必要なチップ数だけ積み上げた後、重なり合ったアウ
ターリード同士を半田材等により電気的接続を行う。 しかる後、接続されたアウターリードを水平方向に曲げ
、ガルウィング状に成形する。
【０００４】また、メモリチップのチップセレクト端子
は各チップ毎に電気的に独立させておくことが必要であ
るために、ＴＡＢを積層以前に不必要なアウターリード
部分を切り落しておくか、あるいはアウターリードを半
田等による接続を行った後に切り離しておく必要がある
。
【０００５】また、刊行物「混成集積回路（１９６８年
６月工業調査会発行）」に記載されているように、ベア
チップの電極端子と配線基板側の電極端子の間に金属性
のボールを介在させ、半田材等によってベアチップの電
極と基板側の電極端子を電気的に接続するフリップチッ
プ実装がある。
【０００６】
【発明が解決しようとする課題】前記従来技術では、フ
リップチップ実装の場合、チップに裏面と表面につなが
った電極を付けることができないために積層構造をとる
ことができず、表裏の導通をとるためには何らかの中継
点を付ける必要があった。このために考案されたのが積
層ＴＡＢであり、ＴＡＢのアウターリードがこの中継点
に相当する。
【０００７】しかしながら、積層ＴＡＢでは、上下のＴ
ＡＢの間にはチップの厚さに相当するギャップがあり、
このギャップを埋めるためにアウターリードを折り曲げ
成形する必要があり、その際に、アウターリードは非常
に薄く、成形精度が出しづらい、強度も弱という欠点が
ある。そのために、マザーボードに組み付ける際に接続
部がはずれやすいという問題があった。
【０００８】また、アウターリードの取り出しがチップ
周囲に限られているために接続ピン数に制限があり、電
気的に接続不要なピンがあった場合、アウターリードを
切断しなければならないという問題があった。
【０００９】また、マザーボードに搭載する際に上向き
搭載と下向き搭載の２通りの搭載をしたい場合、二種類
の部品を用意しておかなければならない等の問題があっ
た。
【００１０】本発明は、前記問題点を解決するためにな
されたものであり、その課題は、半導体チップの数を増
しても平面的には大きくならない高集積半導体装置が得
られる技術を提供することにある。
【００１１】本発明の他の課題は、半導体チップを搭載
した複数の配線基板が重ね合せられた構造の半導体装置
において、配線基板同士間の電気的接続の信頼性を向上
させることが可能な技術を提供することにある。
【００１２】本発明の他の課題は、アウターリードを折
り曲げ又は切断することなく、安価な部品で配線基板同
士間を電気的に接続することが可能な技術を提供するこ
とにある。
【００１３】本発明の他の課題は、マザーボードに搭載
する際に上向き搭載と下向き搭載の２通りの搭載をした
い場合、一種類の部品を用意するだけでよい技術を提供
することにある。
【００１４】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１６】（１）半導体チップを搭載した複数の配線
基板がほぼ平行に所定の間隔で重ね合せるように配置さ
れた積層構造体になっており、該積層構造体がスルーホ
ールを有するマザーボードの片面又は両面に実装され、
前記積層構造体の各配線基板は少なくとも１本のリード
線で電気的に接続され、このリード線がマザーボードの
スルーホールに貫通され、それらが電気的に接続されて
いる高集積半導体装置である。
【００１７】（２）前記請求項１に記載の高集積半導体
装置において、前記各配線基板はスルーホールにより表
裏が導通されている基板である。
【００１８】（３）前記請求項２に記載の高集積半導体
装置において、前記マザーボードの表裏両面に前記積層
構造体が実装され、前記配線基板及びマザーボードのそ
れぞれのスルーホールにリード線が貫通され、それらを
電気的に接続している。
【００１９】（４）請求項２又は３に記載の高集積半導
体装置において、前記配線基板及びマザーボードに設け
られたスルーホールの位置は、前記マザーボードに積層
構造体を実装した時、各スルーホールが一直線上に配置
されている
【００２０】
【作用】前述の手段によれば、以下の作用効果を奏する
。
【００２１】ここでは、ベアチップを搭載した配線基板
を拡大された新たなチップと見なす。スルーホールによ
り配線基板には表と裏に同一電位の端子が設けられてお
り、この基板上にベアチップをボンディングしたことに
よって、ベアチップだけでは表側にしか電極端子がなか
ったものが、チップの両面に電極端子が形成されたのと
同じ状態になる。これにより積層した基板同士の電極が
向き合う形となるため、半田付け等からなる電気的接続
手段により向き合った端子同士を電気的に接続すことが
できるようになる。
【００２２】しかし、配線基板の表面から上にチップ，
ワイヤー及びこれらを保護するための物質による出っ張
りがあり、積層した時に配線基板と配線基板の間には隙
間がある。この隙間を埋めるために導電性の物質を介在
させる必要がある。本発明では導電性の物質としてリー
ド線を適用し、このリード線を前記スルーホールに貫通
するか、あるいはリード線を折り曲げて所定の形状に成
形し、それを用いて各配線基板間を電気的に接続する。
【００２３】また、導電性物体の位置合せがまずく、ず
れた場合には導通不良やショート不良となるため、本発
明では位置ずれが起きにくくするためにリード線を前記
スルーホールに貫通している。
【００２４】また、前記リード線が延在され、そのまま
マーザボードに設けられているスルーホールに挿入する
ことにより、各配線基板とマーザボードとを容易に電気
的に接続することができる。
【００２５】そして、マザーボードのスルーホールを介
して反対側に搭載される配線基板の端子にもスルーホー
ルが設けられていれば、前記リード線一本で表裏の配線
基板とマザーボードとを一体に電気的に接続することが
できる。
【００２６】また、電気的に接続したくない場合には、
半導体チップの端子部のスルーホールやマザーボードの
スルーホールにメタライズを施さなければよい。
【００２７】また、半導体チップの端子部にスルーホー
ルがなくても、同様の効果が得られる。すなわち、半導
体チップの端子部にクランプリード等をかませ、積層さ
れた半導体チップ同士を電気的に接続できる。この時に
は、クランプリードは延在してマザーボードのスルーホ
ールに挿入して配線基板とマザーボードと電気的に接続
することができる。
【００２８】このようにすることにより、複数の半導体
チップの積層構造体は、リード線によりマザーボードに
固着されるので、位置ズレが発生せず、かつリード線と
マザーボードが電気的機械的に接続され、機械的衝撃に
も強い構造となる。
【００２９】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。
【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３１】［実施例１］図１は、本発明をＳＲＡＭメ
モリチップを搭載した配線基板に適用した一実施例の高
集積半導体装置の全体概略構成を示す断面図、図２は、
図１に示すＳＲＡＭメモリチップを搭載した配線基板の
一個の概略構成を示す断面図、図１に示すイ−イ線で切
った断面図である。
【００３２】図１図，図２及び図３に示すように、本実
施例の半導体装置１００Ａ，１００Ｂ，１００Ｃ，１０
０Ｄは、それぞれ２５６ｋｂｉｔＳＲＡＭメモリチップ
（以下、単にチップという）１が配線基板（以下、単に
基板という）２上に接着剤等を介して搭載されている。
【００３３】前記基板２は、図４に示すように、その上
面（表面）に配線パターン３が設けられ、かつスルーホ
ール配線４により基板２の表面と裏面が電気的に接続さ
れているリジッドな配線基板となっている。例えば、ス
ルーホール配線４によって表裏両面が電気的に接続され
たプリント基板であり、各スルーホール配線４は基板２
の配線パターン３及びボンディングワイヤー５により、
チップ１上の端子と電気的に接続されている。
【００３４】そして、前記スルーホール配線４の周辺の
表面と裏面には半田付可能なランド４Ａが形成されてい
る。このランド４Ａには、前記基板２の端面から半田８
が侵入し易くするために、配線パターンと同材料の半田
誘導線を前記基板２の端面の近かくからランド４Ａまで
配置してもよい。このようにすることにより、基板２上
に設けられている配線パターン３の端部が半田８の表面
張力等を考慮した位置、つまり、半田８が基板２の端面
から侵入し易い位置からランド４まで誘導されるので、
基板２間が狭くてもリード線７とランド４Ａとを確実に
半田付けすることができる。
【００３５】なお、前記配線パターン３，スルーホール
配線４，ランド４Ａ及び半田誘導線は、基板２に個々に
形成してもよいし、一体に形成してもない。また、配線
パターン３，スルーホール配線４及びランド４Ａは、そ
れぞれ電気的に接続されている。前記半田誘導線は、ラ
ンド４Ａと電気的に接続されていなくてもよく、半田８
がランド４Ａに誘導される機能さえもっていればよい。
【００３６】そして、前記チップ１及びボンディングワ
イヤー５を保護するために、レジン等の封止用樹脂６の
トランスファモールドにより封止されている。また、マ
ザーボード１０には、前記各半導体装置端部に形成され
ているスルーホール配線４と同位置に設けられたスルー
ホール配線１１が設けられている。
【００３７】また、前記基板２上に設けられている配線
パターン３に接続されているランド４Ａの端部は、図５
に示すように、前記各基板２の対向面側の端部に半田８
の表面張力が小さくなるようにテーパ２Ａを設けてもよ
い。このようにすることにより、半田８の表面張力が小
さくなるので、基板２間が狭くなっても半田のなじみが
良くなり、基板２の端面から半田が配線パターン３の端
部までの隙間に入り易くなる。
【００３８】また、各半導体装置１００Ａ，１００Ｂ，
１００Ｃ，１００Ｄの各チップ１を選択するためのチッ
プセレクト端子はそれぞれ独立に接続してある。
【００３９】次に、前記チップ１Ａ，１Ｂ，１Ｃ，１Ｄ
を選択する手段について説明する。図６図，図７，図８
は、チップセレクト端子部の構成を説明するための説明
図であり、図６は断面説明図、図７及び図８は各基板２
の配線パターン３が全て異なる場合の例を示す説明図で
ある。
【００４０】例えば、各半導体装置１００Ａ，１００Ｂ
，１００Ｃ，１００Ｄの各チップをそれぞれ１Ａ，１Ｂ
，１Ｃ，１Ｄとすると、それらの選択は、図６，図７及
び図８に示すように、それぞれチップセレクト端子ＣＳ
１，ＣＳ２，ＣＳ３，ＣＳ４によってなされる。
【００４１】図６において、上から一番目のチップ１Ａ
はチップセレクト端子ＣＳ１により選択される。同様に
、上から二番目のチップ１Ｂはチップセレクト端子ＣＳ
２で、上から三番目のチップ１Ｃはチップセレクト端子
ＣＳ３で、上から四番目のチップ１Ｄはチップセレクト
端子ＣＳ４でそれぞれ選択される。
【００４２】前記チップセレクト端子ＣＳ１は、図７に
示すように、上から一番目のチップ１Ａのチップセレク
ト配線パターン９Ａにスルーホール配線４により電気的
に接続され、チップセレクト配線パターン９Ａはボンデ
ィングワイヤー５によりチップ１Ａに電気的に接続され
ている。
【００４３】同様に、チップセレクト端子ＣＳ２は、上
から二番目のチップ１Ｂの配線端子パターン９Ｂ（図示
していない）にスルーホール配線４により電気的に接続
され、チップセレクト配線パターン９Ｂはボンディング
ワイヤー５によりチップ１Ｂに電気的に接続されている
。
【００４４】チップセレクト端子ＣＳ３は、上から三番
目のチップ１Ｃのチップセレクト配線パターン９Ｃ（図
示していない）にスルーホール配線４により電気的に接
続され、チップセレクト配線パターン９Ｃはボンディン
グワイヤー５によりチップ１Ｃに電気的に接続されてい
る。
【００４５】チップセレクト端子ＣＳ４は、図８に示す
ように、上から四番目のチップ１Ｄの配線端子パターン
９Ｄにスルーホール配線４により電気的に接続され、チ
ップセレクト配線パターン９Ｄはボンディングワイヤー
５によりチップ１Ｄに電気的に接続されている。
【００４６】また、前記各チップ１Ａ，１Ｂ，１Ｃ，１
Ｄの選択は、図９及び図１０（基板２のチップセレクト
配線パターンが全て同じでワイヤーボンディングを打ち
変える場合の例を示す図）に示すように、各基板２にチ
ップセレクト配線パターン９Ａ，９Ｂ，９Ｃ，９Ｄが全
て設けられ、各基板２が選択されるチップセレクト配線
パターンのみが、ワイヤーボンディングされるようにし
てもよい。
【００４７】また、図１１（断面説明図），図１２及び
図１３（チップセレクト配線パターン）に示すように、
各基板２に全て共通のチップセレクト配線パターン９Ｅ
を設け、基板２を重ね合せる時に金属ボール１２や半田
でショートさせるようにしてもよい。
【００４８】次に、本実施例の高集積半導体装置１００
の組み立て方法について簡単に説明する。
【００４９】図１４に示すように、本実施例の半導体装
置１００Ａ，１００Ｂ，１００Ｃ，１００Ｄは、チップ
１を前記基板２（ａ）上に接着剤等を介して搭載する（
ｂ）。次に、チップ１上の端子と基板２の配線パターン
３とをボンディングワイヤー５により、電気的に接続す
る（ｂ）。その後、前記チップ１及びボンディングワイ
ヤー５を保護するために、レジン等の封止用樹脂６のト
ランスファモールドにより封止する（ｃ）。これにより
、各半導体装置１００Ａ，１００Ｂ，１００Ｃ，１００
Ｄが完成する。
【００５０】次に、半導体装置１００Ａ，１００Ｂを積
み重ね、スルーホール配線４の貫通孔にリード線７を串
刺し状に挿入し、リード線７が半導体装置１００Ｂの裏
面に長く突き出させる（ｄ）。この状態で半田槽の中に
ディピングし（ｄ）、スルーホール配線４の周辺の表面
と裏面に設けられているランド４Ａとリード線７とを半
田付けして電気的に接続する（ｅ）。
【００５１】次に、前記長く突き出たリード線７をマザ
ーボード１０に設けられているスルーホール配線１１の
貫通孔に挿入し、マザーボード１０の裏面に当該リード
線７を長く突き出るようにする。この状態で半田槽の中
にディピングし、スルーホール配線１１の周辺の表面と
裏面に設けられているランド１１Ａとリード線７とを半
田付けして電気的に接続する（ｆ）。
【００５２】次に、マザーボード１０の裏面に長く突き
出ている当該リード線７を新たな半導体装置１００Ｃ，
１００Ｄのスルーホール配線４の貫通孔に挿入する（ｇ
）。この貫通孔にはあらかじめ半田ペーストを塗布して
おく。この状態で前記新たな１００Ｃ，１００Ｄに熱風
（２４０℃）をかけ、半田ペーストをとかすことにより
、新たな半導体装置１００Ｃ，１００Ｄのスルーホール
配線４の周辺の表面と裏面に設けられているランド４Ａ
とリード線７とを半田付けして電気的に接続する（ｈ）
。最後に余分なリード線７を切断して組み立ては完了す
る。
【００５３】もし、電気的に接続したくない端子があっ
たならば、その部分の半田付け用ランドを形成しなけれ
ば、電気的には接続されない。
【００５４】また、図１５に示すように、リードフレー
ムを弓状に加工した弓状リードフレーム部材１３を用い
て基板２の配線パターンの端子部を有するエッジ部を挟
み込んで半田付けして積造構造体を構成し、前記弓状リ
ードフレーム部材１３とリード線７とを半田付けして電
気的に接続する。その後、リード線７をマザーボード１
０のスルーホール配線１１の貫通孔に挿入して実装する
ようにしてもよい。
【００５５】以上の説明からわかるように、本実施例に
よれば、チップ１が基板２を介して三次元的に相互接続
され、回路網を形成することにより、チップ１の数を増
しても平面的には大きくならないので、半導体素子を高
密度に実装することができる。例えば、１ＭｂｉｔＳＲ
ＡＭのメモリ容量と同一機能を持ったメモリが、ほぼ同
一パッケージサイズで実現でき、高集積回路のメモリが
短期間で製作することができる。
【００５６】また、基板２スルーホール配線４には貫通
孔があけられており、上下の基板同士をリード線７によ
り電気的機械的に接続することが容易にできる。
【００５７】また、基板２同士又は基板２とマザーボー
ド１０がリード線７により固定されるので、位置ズレが
おきにくく、かつ電気的接続が良好で機械的に衝撃にも
強くすることができる。これにより、基板２同士又は基
板２とマザーボード１０間の電気的接続の信頼性を向上
させることができる。
【００５８】また、接続用のリード線７があるために、
基板同士の接続の際に配線部を曲げたり変形させる必要
がないので、精度の良い安定した形状が得られる。
【００５９】また、接続用のリード線７は容易に取り付
けたり取り除いたりできるので、回路形成が容易にでき
る。
【００６０】また、マザーボード１０に搭載する際に上
向き搭載と下向き搭載の２通りの搭載をしたい場合、一
種類の部品を用意するだけでよい。
【００６１】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更し
得ることは言うまでもない。
【００６２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６３】（１）半導体チップが基板を介して三次元
的に相互接続され、回路網を形成しているために、半導
体チップの数を増しても平面的には大きくならない高集
積半導体装置が得られる。
【００６４】（２）基板同士又は基板とマザーボードが
リード線により固定されるので、位置ズレがおきにくく
、かつ機械的に衝撃にも強く電気的接続の信頼性の高い
高集積半導体装置が得られる。
【００６５】（３）マザーボードに搭載する際に上向き
搭載と下向き搭載の２通りの搭載をしたい場合、一種類
の部品を用意するだけでよい。
【図面の簡単な説明】
【図１】　　本発明をＳＲＡＭメモリチップを搭載した
基板に適用した一実施例の高集積半導体装置の全体概略
構成を示す外観斜視図、
【図２】　　図１図に示す一個のＳＲＡＭメモリチップ
を搭載した基板の概略構成を示す断面図、
【図３】　　
図１に示すイ−イ線で切った断面図、
【図４】　　図１
に示す基板上のランド近傍の拡大図、
【図５】　　図３
に示す基板端部の構造を説明するための断面図、
【図６】　　本実施例のチップセレクト手段を説明する
ための説明図、
【図７】　　本実施例のチップセレクト手段を説明する
ための説明図、
【図８】　　本実施例のチップセレクト手段を説明する
ための説明図、
【図９】　　本実施例のチップセレクト手段の変形例を
説明するための説明図、
【図１０】　　本実施例のチップセレクト手段の変形例
を説明するための説明図、
【図１１】　　本実施例のチップセレクト手段の他の変
形例を説明するための説明図、
【図１２】　　本実施例のチップセレクト手段の他の変
形例を説明するための説明図、
【図１３】　　本実施例のチップセレクト手段の他の変
形例を説明するための説明図、
【図１４】　　本実施例の高集積半導体装置の組み立て
方法を説明するための図、
【図１５】　　本発明の他の実施例の積造構造体を説明
するための図。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ…チップ、２…基板、２Ａ
…テーパ、３…配線パターン、４，１１…スルーホール
配線、４Ａ，１１Ａ…ランド、５…ボンディングワイヤ
ー、６…封止用樹脂、７…リード線、８…半田、Ｓ１，
ＣＳ２，ＣＳ３，ＣＳ４…チップセレクト端子、９Ａ，
９Ｂ，９Ｃ，９Ｄ…チップセレクト配線パターン、１０
…マザーボード、１００Ａ，１００Ｂ，１００Ｃ，１０
０Ｄ…半導体装置、１００…高集積半導体装置。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　半導体チップを搭載した複数の配線基
    板がほぼ平行に所定の間隔で重ね合せるように配置され
    た積層構造体になっており、該積層構造体がスルーホー
    ルを有するマザーボードの片面又は両面に実装され、前
    記積層構造体の各配線基板は少なくとも１本のリード線
    で電気的に接続され、このリード線がマザーボードのス
    ルーホールに貫通され、それらが電気的に接続されてい
    ることを特徴とする高集積半導体装置。
  2. 【請求項２】　　前記請求項１に記載の高集積半導体装
    置において、前記各配線基板はスルーホールにより表裏
    が導通されている基板であることを特徴とする高集積半
    導体装置。
  3. 【請求項３】　　前記請求項２に記載の高集積半導体装
    置において、前記マザーボードの表裏両面に前記積層構
    造体が実装され、前記配線基板及びマザーボードのそれ
    ぞれのスルーホールにリード線が貫通され、それらを電
    気的に接続したことを特徴とする高集積半導体装置。
  4. 【請求項４】　　請求項２又は３に記載の高集積半導体
    装置において、前記配線基板及びマザーボードに設けら
    れたスルーホールの位置は、前記マザーボードに積層構
    造体を実装した時、各スルーホールが一直線上に配置さ
    れていることを特徴とする高集積半導体装置。
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