JPH03295266A - 高集積半導体装置 - Google Patents
高集積半導体装置Info
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- JPH03295266A JPH03295266A JP2098301A JP9830190A JPH03295266A JP H03295266 A JPH03295266 A JP H03295266A JP 2098301 A JP2098301 A JP 2098301A JP 9830190 A JP9830190 A JP 9830190A JP H03295266 A JPH03295266 A JP H03295266A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の半導体チップで構成される半導体装置
に関し、特に、半導体チップを塔載した複数の配線基板
が重ね合せられた積層構造になっている高集積半導体装
置に適用して有効な技術に関するものである。
に関し、特に、半導体チップを塔載した複数の配線基板
が重ね合せられた積層構造になっている高集積半導体装
置に適用して有効な技術に関するものである。
従来の積層構造による三次元的回路構成を成しているデ
バイスは1日経マイクロデバイス(′89.11月号、
PI3.日経BP社発行)に記載されるように、T A
B (T ape A outmatecl B o
nding )のアウターリードをもって、隣り合うリ
ード同士を電気的に接続するものである。
バイスは1日経マイクロデバイス(′89.11月号、
PI3.日経BP社発行)に記載されるように、T A
B (T ape A outmatecl B o
nding )のアウターリードをもって、隣り合うリ
ード同士を電気的に接続するものである。
メモリチップを積層する場合を例にとると、TABのア
ウターリードを垂直方向に折り曲げ、これを必要なチッ
プ数だけ積み上げた後、重なり合ったアウターリード同
士を半田材等により電気的接続を行う。しかる後、接続
されたアウターリードを水平方向に曲げ、ガルウィング
状に成形する。
ウターリードを垂直方向に折り曲げ、これを必要なチッ
プ数だけ積み上げた後、重なり合ったアウターリード同
士を半田材等により電気的接続を行う。しかる後、接続
されたアウターリードを水平方向に曲げ、ガルウィング
状に成形する。
また、メモリチップのチップセレクト端子は各チップ毎
に電気的に独立させておくことが必要であるために、T
ABを積層以前に不必要なアウターリード部分を切り落
しておくか、あるいはアウターリードを半田等による接
続を行った後に切り離しておく必要がある。
に電気的に独立させておくことが必要であるために、T
ABを積層以前に不必要なアウターリード部分を切り落
しておくか、あるいはアウターリードを半田等による接
続を行った後に切り離しておく必要がある。
また、刊行物「混成集積回路(1968年6月工業調査
会発行)」に記載されているように、ペアチップの電極
端子と基板側の電極端子の間に金属性のボールを介在さ
せ、半田材等によってペアチップの電極と基板側の電極
端子を電気的に接続するフリップチップ実装がある。
会発行)」に記載されているように、ペアチップの電極
端子と基板側の電極端子の間に金属性のボールを介在さ
せ、半田材等によってペアチップの電極と基板側の電極
端子を電気的に接続するフリップチップ実装がある。
前記従来技術では、フリップチップ実装の場合、チップ
に裏面と表面につながった電極を付けることができない
ために積層構造をとることができず、表裏の導通をとる
ためには何らかの中継点を付ける必要があった。このた
めに考案されたのが積層TABであり、TABのアウタ
ーリードがこの中継点に相当する。
に裏面と表面につながった電極を付けることができない
ために積層構造をとることができず、表裏の導通をとる
ためには何らかの中継点を付ける必要があった。このた
めに考案されたのが積層TABであり、TABのアウタ
ーリードがこの中継点に相当する。
しかしながら、積層TABでは、上下のTABの間には
チップの厚さに相当するギャップがあり、このギャップ
を埋めるためにアウターリードを折り曲げ成形する必要
があり、その際に、アウターリートは非常に薄く、成形
精度が出しづらい、強度も弱という欠点がある。そのた
めに、マザーボートに組み付ける際に接続部がはずれや
すいという問題があった。
チップの厚さに相当するギャップがあり、このギャップ
を埋めるためにアウターリードを折り曲げ成形する必要
があり、その際に、アウターリートは非常に薄く、成形
精度が出しづらい、強度も弱という欠点がある。そのた
めに、マザーボートに組み付ける際に接続部がはずれや
すいという問題があった。
また、アウターリードの取り出しがチップ周囲に限られ
ているために接続ピン数に制限があり、電気的に接続不
要なピンがあった場合、アウターリートを切断しなけれ
ばならないという問題があった。
ているために接続ピン数に制限があり、電気的に接続不
要なピンがあった場合、アウターリートを切断しなけれ
ばならないという問題があった。
また、マザーボードに塔載する際に上向き塔載と下向き
塔載の2通りの塔載をしたい場合、二種類の部品を用意
しておかなければならない等の問題があった。
塔載の2通りの塔載をしたい場合、二種類の部品を用意
しておかなければならない等の問題があった。
本発明は、前記間顯点を解決するためになされたもので
あり、その課題は、半導体チップの数を増しても平面的
には大きくならない高集積半導体装置が得られる技術を
提供することにある。
あり、その課題は、半導体チップの数を増しても平面的
には大きくならない高集積半導体装置が得られる技術を
提供することにある。
本発明の他の課題は、半導体チップを塔載した複数の配
線基板が重ね合せられた構造の半導体装置において、配
線基板同土間の電気的接続の信頼性を向上させることが
可能な技術を提供することにある。
線基板が重ね合せられた構造の半導体装置において、配
線基板同土間の電気的接続の信頼性を向上させることが
可能な技術を提供することにある。
本発明の他の課題は、アラターリ、−トを折り曲げ又は
切断することなく、安価な部品で配線基板同土間を電気
的に接続することが可能な技術を提供することにある。
切断することなく、安価な部品で配線基板同土間を電気
的に接続することが可能な技術を提供することにある。
本発明の他の課題は、マザーボートに塔載する際に上向
き塔載と下向き塔載の2通りの塔載をしたい場合、一種
類の部品を用意するだけでよい技術を提供することにあ
る。
き塔載と下向き塔載の2通りの塔載をしたい場合、一種
類の部品を用意するだけでよい技術を提供することにあ
る。
本発明の前記ならびにその他の課題と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を藺止に説明すれば、下記のとおシ)である。
要を藺止に説明すれば、下記のとおシ)である。
電気的な配線を施し、かつスルーホールにより基板の表
面と裏面を電気的に接続しであるリジットな配線基板上
にペアチップを塔載し、ワイヤボンディングによりチッ
プと配線基板を接続し、チツブ及びワイヤを保護するた
めの処理をし、この配線基板を積層する。積層した配線
基板上には同一チップあるいは配線基板上の配線は同一
である必要はない。積層した配線基板群の上側基板の裏
側と、下側基板の表側にはそれぞれ対向する接続用端子
が設けられており、電気的に接続がなされている。
面と裏面を電気的に接続しであるリジットな配線基板上
にペアチップを塔載し、ワイヤボンディングによりチッ
プと配線基板を接続し、チツブ及びワイヤを保護するた
めの処理をし、この配線基板を積層する。積層した配線
基板上には同一チップあるいは配線基板上の配線は同一
である必要はない。積層した配線基板群の上側基板の裏
側と、下側基板の表側にはそれぞれ対向する接続用端子
が設けられており、電気的に接続がなされている。
前記上下両配線基板の間には導電性物体が介在しており
、両配線基板の間の隙間を埋めている。
、両配線基板の間の隙間を埋めている。
前記導電性物体は、半田や導電性接着剤等によって両配
線基板と電気的に接続されるものである。
線基板と電気的に接続されるものである。
前記導電性物体は、金属あるいは導電性を有する樹脂材
であってもよく、球状あるいは円筒状、角柱状であって
もよい。
であってもよく、球状あるいは円筒状、角柱状であって
もよい。
前記配線基板には貫通穴や窪みがあり、導電性物体が位
置ずれしにくくなっている。
置ずれしにくくなっている。
導電性物体は、複数個ずつタイバー等によって一連につ
ながったものを用い、配線基板同士の接続後に前記タイ
バー等を切断してもよい。また、導電性物体は、フレキ
シブルプリント基板(PCB)等に取り付けられ、一連
につながっている形状であってもよい。
ながったものを用い、配線基板同士の接続後に前記タイ
バー等を切断してもよい。また、導電性物体は、フレキ
シブルプリント基板(PCB)等に取り付けられ、一連
につながっている形状であってもよい。
前述の手段によれば、以下の作用効果を奏する。
ここでは、ペアチップを塔載した配線基板を拡大された
新たなチップと見なす。スルーホールにより配線基板に
は表と裏に同一電位の端子が設けられており、この基板
上にペアチップをボンディングしたことによって、ペア
チップだけでは表側にしか電極端子がなかったものが、
チップの両面に電極端子が形成されたのと同じ状態にな
る。これにより積層した基板同士の電極が向き合う形と
なるため、何らかの手段により向き合った端子同士を接
続すことができるようになる。
新たなチップと見なす。スルーホールにより配線基板に
は表と裏に同一電位の端子が設けられており、この基板
上にペアチップをボンディングしたことによって、ペア
チップだけでは表側にしか電極端子がなかったものが、
チップの両面に電極端子が形成されたのと同じ状態にな
る。これにより積層した基板同士の電極が向き合う形と
なるため、何らかの手段により向き合った端子同士を接
続すことができるようになる。
しかし、配線基板の表面から上にチップ、ワイー及びこ
れらを保護するための物質による出張りがあり、積層し
た時に配線基板と配線基板の間には隙間がある。この隙
間を埋めるために導電性の物質を介在させる必要がある
。
れらを保護するための物質による出張りがあり、積層し
た時に配線基板と配線基板の間には隙間がある。この隙
間を埋めるために導電性の物質を介在させる必要がある
。
また、導電性物体がゼブラコネクタ−のようなものの場
合には圧接させるだけで導通がとれるがこのようなもの
を使わない場合には半田や銀ペーストの様なもので配線
基板と導電性物体を接続させてやる必要がある。
合には圧接させるだけで導通がとれるがこのようなもの
を使わない場合には半田や銀ペーストの様なもので配線
基板と導電性物体を接続させてやる必要がある。
導電性物体の位置合せがまずく、ずれた場合には導通不
良やショート不良となるため、位置ずれが起きにくくす
るために配線基板に凹みをつけておくとよい。また、配
線基板の配線ピッチが細かくなると、導電性物体のハン
ドリングがむずかしくなっているために、予め導電性物
体を精度良く何かに固定しておく方が良く、そのためリ
ードフレーム状にタイバーを付けておいたり、絶縁フィ
ルム等に導電性の物質を取り付けておくとよい。
良やショート不良となるため、位置ずれが起きにくくす
るために配線基板に凹みをつけておくとよい。また、配
線基板の配線ピッチが細かくなると、導電性物体のハン
ドリングがむずかしくなっているために、予め導電性物
体を精度良く何かに固定しておく方が良く、そのためリ
ードフレーム状にタイバーを付けておいたり、絶縁フィ
ルム等に導電性の物質を取り付けておくとよい。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第1図は、本発明をSRAMメモリチップを塔載した配
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第2図は、第1図の一個のS
RAMメモリチップを塔載した配線基板の概略構成を示
す断面図、第3図は、第1図に示す■−■線で切った断
面図である。
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第2図は、第1図の一個のS
RAMメモリチップを塔載した配線基板の概略構成を示
す断面図、第3図は、第1図に示す■−■線で切った断
面図である。
第1図乃至第3図に示すように、本実施例の半導体装置
100A、100B、100C,100Dは、それぞれ
256 kbitS RAMメモリチップ(以下、単に
チップという)1が配線基板(以下、単に基板という)
2上に接着剤等を介して塔載されている。
100A、100B、100C,100Dは、それぞれ
256 kbitS RAMメモリチップ(以下、単に
チップという)1が配線基板(以下、単に基板という)
2上に接着剤等を介して塔載されている。
前記基板2は、その上面(表面)に配線パターン3が設
けられ、かつスルーホール配線4により基板2の表面と
裏面が電気的に接続されているリジットな配線基板とな
っている。例えば、スルーホール配線4によって表裏両
面接続されたプリント基板であり、各スルーホール配線
4は基板2の配線パターン3及びボンディングワイヤー
5により、チップ1上の端子と電気的に接続されている
。
けられ、かつスルーホール配線4により基板2の表面と
裏面が電気的に接続されているリジットな配線基板とな
っている。例えば、スルーホール配線4によって表裏両
面接続されたプリント基板であり、各スルーホール配線
4は基板2の配線パターン3及びボンディングワイヤー
5により、チップ1上の端子と電気的に接続されている
。
そして、チップ1及びボンディングワイヤー5を保護す
るために、レジン等の封止用樹脂6で封止されている。
るために、レジン等の封止用樹脂6で封止されている。
本実施例の高集積半導体装置100は、前記チップ1が
塔載されている基板2の複数枚、すなわち、半導体装置
100A、100B、100C。
塔載されている基板2の複数枚、すなわち、半導体装置
100A、100B、100C。
100Dが、第1図及び第3図に示すように、半田メツ
キを施した銅ボール(導電性物体)7を介して半田8に
より接続されている。
キを施した銅ボール(導電性物体)7を介して半田8に
より接続されている。
従って、チップ1のアドレス端子、データ端子、電源端
子は共通に接続されている。
子は共通に接続されている。
また、各半導体装置100A、100B、100C,1
00D(7)各チップLA、IB、IC,LD(第3図
)を選択するためのチップセレクト端子はそれぞれ独立
に接続しである。
00D(7)各チップLA、IB、IC,LD(第3図
)を選択するためのチップセレクト端子はそれぞれ独立
に接続しである。
第4A図、第4B図、第4C図は、チップセレクト端子
部の構成を説明するための説明図であり、第4A図は断
面説明図、第4B図及び第4C図は各基板2の配線パタ
ーン3が全て異なる場合の例を示す説明図である。
部の構成を説明するための説明図であり、第4A図は断
面説明図、第4B図及び第4C図は各基板2の配線パタ
ーン3が全て異なる場合の例を示す説明図である。
例えば、各チップLA、IB、IC,LDの選択は、第
4A図、第4B図及び第4C図に示すように、それぞれ
チップセレクト端子C3I、C52、C83,C34に
よってなされる。
4A図、第4B図及び第4C図に示すように、それぞれ
チップセレクト端子C3I、C52、C83,C34に
よってなされる。
第4A図において、上から一番目のチップIAはチップ
セレクト端子CSIにより選択される。
セレクト端子CSIにより選択される。
同様に、上から二番目のチップIBはチップセレクト端
子C82で、上から三番目のチップICはチップセレク
ト端子CS3で、上から四番目のチップIDはチップセ
レクト端子C84でそれぞれ選択される。
子C82で、上から三番目のチップICはチップセレク
ト端子CS3で、上から四番目のチップIDはチップセ
レクト端子C84でそれぞれ選択される。
前記チップセレクト端子C81は、第4B図に示すよう
に、上から一番目のチップIAのチップセレクト配線パ
ターン9Aにスルーホール配線4により電気的に接続さ
れ、チップセレクト配線パターン9Aはボンディングワ
イヤー5(第3図)によりチップIAに電気的に接続さ
れている。
に、上から一番目のチップIAのチップセレクト配線パ
ターン9Aにスルーホール配線4により電気的に接続さ
れ、チップセレクト配線パターン9Aはボンディングワ
イヤー5(第3図)によりチップIAに電気的に接続さ
れている。
同様に、チップセレクト端子C52は、上から二番目の
チップIBの配線端子パターン9B(図示していない)
にスルーホール配線4により電気的に接続され、チップ
セレクト配線パターン9Bはボンディングワイヤー5に
よりチップIAに電気的に接続されている。
チップIBの配線端子パターン9B(図示していない)
にスルーホール配線4により電気的に接続され、チップ
セレクト配線パターン9Bはボンディングワイヤー5に
よりチップIAに電気的に接続されている。
チップセレクト端子C53は、上から三番目のチップI
Cのチップセレクト配線パターン9c(図示していない
)にスルーホール配線4により電気的に接続され、チッ
プセレクト配線パターン9Cはボンディングワイヤー5
によりチップIAに電気的に接続されている。
Cのチップセレクト配線パターン9c(図示していない
)にスルーホール配線4により電気的に接続され、チッ
プセレクト配線パターン9Cはボンディングワイヤー5
によりチップIAに電気的に接続されている。
チップセレクト端子C84は、第4C図に示すように、
上から四番目のチップIDの配線端子パターン9Dにス
ルーホール配線4により電気的に接続され、チップセレ
クト配線パターン9Dはボンディングワイヤー5により
チップIAに電気的に接続されている。
上から四番目のチップIDの配線端子パターン9Dにス
ルーホール配線4により電気的に接続され、チップセレ
クト配線パターン9Dはボンディングワイヤー5により
チップIAに電気的に接続されている。
また、前記各チップIA、IB、IC,LDの選択は、
第5A図及び第5B図(基板2のチップセレクト配線パ
ターンが全て同じでワイヤーボンディングを打ち変える
場合の例を示す図)に示すように、各基板2にチップセ
レクト配線パターン9A、9B、9C,9Dが全て設け
られ、各基板2が選択されるチップセレクト配線パター
ンのみが、ワイヤーボンディングさ、れるようにしても
よい。
第5A図及び第5B図(基板2のチップセレクト配線パ
ターンが全て同じでワイヤーボンディングを打ち変える
場合の例を示す図)に示すように、各基板2にチップセ
レクト配線パターン9A、9B、9C,9Dが全て設け
られ、各基板2が選択されるチップセレクト配線パター
ンのみが、ワイヤーボンディングさ、れるようにしても
よい。
また、第6A図(断面説明図)、第6B図及び第6C図
(チップセレクト配線パターン)に示すように、各基板
2に全て共通のチップセレクト配線パターン9Eを設け
、基板2を重ね合せる時に金属ボールや半田でショート
させるようにしてもよい。
(チップセレクト配線パターン)に示すように、各基板
2に全て共通のチップセレクト配線パターン9Eを設け
、基板2を重ね合せる時に金属ボールや半田でショート
させるようにしてもよい。
以上の説明かられかるように、本実施例によれば、チッ
プ1が基板2を介して三次元的に相互接続され、回路網
を形成しているので、チップ1の数を増しても平面的に
は大きくならない。
プ1が基板2を介して三次元的に相互接続され、回路網
を形成しているので、チップ1の数を増しても平面的に
は大きくならない。
例えば、IMbitSRAMのメモリ容量と同一機能を
持った素子が、はぼ同一パッケージサイズで実現でき、
高集積回路のメモリが短期間で製作することができる、 また、基板2には穴があけられており、上下の基板同士
を電気的に接続することが容易にできる。
持った素子が、はぼ同一パッケージサイズで実現でき、
高集積回路のメモリが短期間で製作することができる、 また、基板2には穴があけられており、上下の基板同士
を電気的に接続することが容易にできる。
基板同士の隙間を埋めることのできる接続用の銅ボール
(導電性物体)7があるために、基板同士の接続の際に
配線部を曲げたり変形させる必要がないので、精度の良
い安定した形状が得られる。
(導電性物体)7があるために、基板同士の接続の際に
配線部を曲げたり変形させる必要がないので、精度の良
い安定した形状が得られる。
接続用の銅ボール(導電性物体)7は容易に取り付けた
り取り除いたりできるので、回路形成が容易にである。
り取り除いたりできるので、回路形成が容易にである。
また、銅ボール(導電性物体)7を連続したフレーム状
に予め加工しておくことにより、接続作業が早く、正確
に行え、安価な半導体装置を得ることができる。
に予め加工しておくことにより、接続作業が早く、正確
に行え、安価な半導体装置を得ることができる。
次に、前記実施例の変形例について説明する。
第7図及び第8図に示すように、本実施例の前記積層半
導体装置(積層チップ)はマザーボード10に配線端子
(パッド)11を介して実装することができる。特に、
同一の半導体装置を半田メツキを施した銅ポール7及び
半田8を介して重ね合せて、半田8をリフローするだけ
で、表向き(第7図)と裏向き(第8図)の面構造が簡
単に製作することができ、マザーポート10の配線も容
易になる。
導体装置(積層チップ)はマザーボード10に配線端子
(パッド)11を介して実装することができる。特に、
同一の半導体装置を半田メツキを施した銅ポール7及び
半田8を介して重ね合せて、半田8をリフローするだけ
で、表向き(第7図)と裏向き(第8図)の面構造が簡
単に製作することができ、マザーポート10の配線も容
易になる。
また、第9図に示すように、複数のクランプ部12Aと
直線状共通バ一部12Bからなるアウターリード形状リ
ードフレーム12を準備し、前記第2図に示す半導体装
置のスルーホール配線4の部分を前記クランプ部12A
により挟持し、直線状共通バ一部12Bを、マザーボー
ド10に設けられているスルーホール配線4に挿入し、
半田8で接続固定したタイプのパッケージにすることも
できる。このように、本発明は、使用条件に合わせてバ
リエーションが可能である。
直線状共通バ一部12Bからなるアウターリード形状リ
ードフレーム12を準備し、前記第2図に示す半導体装
置のスルーホール配線4の部分を前記クランプ部12A
により挟持し、直線状共通バ一部12Bを、マザーボー
ド10に設けられているスルーホール配線4に挿入し、
半田8で接続固定したタイプのパッケージにすることも
できる。このように、本発明は、使用条件に合わせてバ
リエーションが可能である。
また、第10図に示すように、重ね合せる基板2の形状
、大きさ等が異ったものを組合せてもよい。また、第1
1図に示すように、1つの基板2の上に複数のチップ1
や受動素子を塔載してもよい。
、大きさ等が異ったものを組合せてもよい。また、第1
1図に示すように、1つの基板2の上に複数のチップ1
や受動素子を塔載してもよい。
また、第1図に示す半田メツキを施した銅ボール7の導
電性物体の代りとして、第12図に示すように、タイバ
一部13Aによって接続された櫛状リン青銅13Bに半
田メツキを施したリードフレーム状部材13を用い、半
田接続後タイバ一部13Aを切断しても同様な効果が得
られる。
電性物体の代りとして、第12図に示すように、タイバ
一部13Aによって接続された櫛状リン青銅13Bに半
田メツキを施したリードフレーム状部材13を用い、半
田接続後タイバ一部13Aを切断しても同様な効果が得
られる。
また、第13図[(a)は平面図、(b)側面図]に示
すように、半田メツキした半田ボール14Aを複数個絶
縁フィルム14Bに埋め込んだフィルム状部材14を用
いて、前述と同様な方法によって取り付けても同様な効
果が得られる。
すように、半田メツキした半田ボール14Aを複数個絶
縁フィルム14Bに埋め込んだフィルム状部材14を用
いて、前述と同様な方法によって取り付けても同様な効
果が得られる。
また、第14図に示すように、リードフレームを弓状に
加工した弓状リードフレーム部材15を用いて、基板エ
ツジ部分で基板2をはさみ込み、半田付けして積層半導
体装置を構成してもよい。
加工した弓状リードフレーム部材15を用いて、基板エ
ツジ部分で基板2をはさみ込み、半田付けして積層半導
体装置を構成してもよい。
また、第15図に示すように、基板2に設けられたスル
ーホールにリード線状部材16を差し込み各々の基板同
士と半田で接続してもよい。
ーホールにリード線状部材16を差し込み各々の基板同
士と半田で接続してもよい。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
(1)半導体チップが配線基板を介して三次元的に相互
接続され1回路網を形成しているために、半導体チップ
の数を増しても平面的には大きくならない高集積半導体
装置が得られる。
接続され1回路網を形成しているために、半導体チップ
の数を増しても平面的には大きくならない高集積半導体
装置が得られる。
(2)半導体チップを塔載した複数の配線基板が重ね合
せられた構造の半導体装置において、配線基板同土間の
電気的接続の信頼性を向上させることができる。
せられた構造の半導体装置において、配線基板同土間の
電気的接続の信頼性を向上させることができる。
(3)マザーボードに塔載する際に上向き塔載と下向き
塔載の2通りの塔載をしたい場合、一種類の部品を用意
するだけでよい。
塔載の2通りの塔載をしたい場合、一種類の部品を用意
するだけでよい。
第1図は、本発明をSRAMメモリチップを塔載した配
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第2図は、第1図の一個のS
RAMメモリチップを塔載した配線基板の概略構成を示
す断面図、第3図は、第1図の■−■線で切った断面。 第4A図は、第4B図、第4C図、第5A図。 第5B図、第6A図、第6B図及び第6C図は、チップ
セレクト端子部の構成を説明するための説明図、 第7図乃至第15図は、実施例の変形例を説明するため
の図である。 図中、1.LA、IB、IC,LD・・・チップ、2・
・・基板、3・・・配線パターン、4・・・スルーホー
ル配線、5・・・ボンディングワイヤー、6・・・封止
用樹脂、7・・・銅ボール、8・・・半田、Sl、C8
2,C83,C84・・・チップセレクト端子、9A、
9B。 9C,9D・・・チップセレクト配線パターン、10・
・・マザーボード、11・・・マザーボードの配線端子
(パッド)、12・・・クランプ式リードフレーム、1
3・・・リードフレーム状部材、14・・・フィルム部
材、15・・・弓状リードフレーム部材、16・・・リ
ード線状部材、100A、100B、100C,100
D・・・半導体装置、100・・高集積半導体装置。 1(JO・・高集積半導体装置
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第2図は、第1図の一個のS
RAMメモリチップを塔載した配線基板の概略構成を示
す断面図、第3図は、第1図の■−■線で切った断面。 第4A図は、第4B図、第4C図、第5A図。 第5B図、第6A図、第6B図及び第6C図は、チップ
セレクト端子部の構成を説明するための説明図、 第7図乃至第15図は、実施例の変形例を説明するため
の図である。 図中、1.LA、IB、IC,LD・・・チップ、2・
・・基板、3・・・配線パターン、4・・・スルーホー
ル配線、5・・・ボンディングワイヤー、6・・・封止
用樹脂、7・・・銅ボール、8・・・半田、Sl、C8
2,C83,C84・・・チップセレクト端子、9A、
9B。 9C,9D・・・チップセレクト配線パターン、10・
・・マザーボード、11・・・マザーボードの配線端子
(パッド)、12・・・クランプ式リードフレーム、1
3・・・リードフレーム状部材、14・・・フィルム部
材、15・・・弓状リードフレーム部材、16・・・リ
ード線状部材、100A、100B、100C,100
D・・・半導体装置、100・・高集積半導体装置。 1(JO・・高集積半導体装置
Claims (8)
- 1.半導体素子を塔載した複数の配線基板が重ね合せら
れた積層構造になっており、前記配線基板のうち少なく
とも1つの配線基板はスルーホールにより表裏が導通し
た基板であり、かつ配線基板同士が電気的に接続されて
いることを特徴とする高集積半導体装置。 - 2.前記電気的接続は、導電性物体が挟み込まれている
ことを特徴とする請求項1に記載の高集積半導体装置。 - 3.前記導電性物体は、導電性のペースト又は半田によ
って配線基板と接続されていることを特徴とする請求項
1又は2に記載の高集積半導体装置。 - 4.前記導電性物体は、球状の金属からなっていること
を特徴とする請求項1又は2に記載の高集積半導体装置
。 - 5.前記配線基板には貫通穴又は凹みがついており、そ
の部分には電気的にコンタクトをとるための金属が形成
されており、かつその部分に導電性物体が載置されてい
ることを特徴とする請求項1乃至4の各項に記載の高集
積半導体装置。 - 6.前記導電性物体は、それを保持するための絶縁材の
上に形成されていることを特徴とする請求項2乃至5の
各項に記載の高集積半導体装置。 - 7.前記導電性物体は、絶縁材の上に複数個設けられて
いることを特徴とする請求項6に記載の高集積半導体装
置。 - 8.前記導電性物体は、一体に形成されてつながってお
り、配線基板同士を接続した後切り離すことが可能なも
のであることを特徴とする請求項2乃至5の各項に記載
の高集積半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2098301A JPH03295266A (ja) | 1990-04-12 | 1990-04-12 | 高集積半導体装置 |
KR1019910005808A KR910019222A (ko) | 1990-03-08 | 1991-04-11 | 고집적 반도체 장치 및 이를 사용한 반도체 모듈 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2098301A JPH03295266A (ja) | 1990-04-12 | 1990-04-12 | 高集積半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03295266A true JPH03295266A (ja) | 1991-12-26 |
Family
ID=14216100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2098301A Pending JPH03295266A (ja) | 1990-03-08 | 1990-04-12 | 高集積半導体装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH03295266A (ja) |
KR (1) | KR910019222A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065208U (ja) * | 1992-01-14 | 1994-01-21 | アルプス電気株式会社 | 高周波発振器の周波数調整構造 |
JP2001250907A (ja) * | 2000-03-08 | 2001-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
EP0915516A3 (en) * | 1997-10-30 | 2004-01-02 | Nec Corporation | Substrate for stacked module and stacked module |
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JP2011249636A (ja) * | 2010-05-28 | 2011-12-08 | Yaskawa Electric Corp | 半導体装置及び半導体装置の製造方法 |
US8355262B2 (en) | 2006-12-19 | 2013-01-15 | Shinko Electric Industries Co., Ltd. | Electronic component built-in substrate and method of manufacturing electronic component built-in substrate |
-
1990
- 1990-04-12 JP JP2098301A patent/JPH03295266A/ja active Pending
-
1991
- 1991-04-11 KR KR1019910005808A patent/KR910019222A/ko not_active Application Discontinuation
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065208U (ja) * | 1992-01-14 | 1994-01-21 | アルプス電気株式会社 | 高周波発振器の周波数調整構造 |
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JP4575928B2 (ja) * | 1999-02-26 | 2010-11-04 | ローム株式会社 | 半導体装置 |
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US8472232B2 (en) | 2005-08-30 | 2013-06-25 | Micron Technology, Inc. | Self-identifying stacked die semiconductor components |
JP2009506476A (ja) * | 2005-08-30 | 2009-02-12 | マイクロン テクノロジー, インク. | 自己識別型積層ダイ半導体構成要素 |
US8355262B2 (en) | 2006-12-19 | 2013-01-15 | Shinko Electric Industries Co., Ltd. | Electronic component built-in substrate and method of manufacturing electronic component built-in substrate |
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US8106491B2 (en) | 2007-05-16 | 2012-01-31 | Micron Technology, Inc. | Methods of forming stacked semiconductor devices with a leadframe and associated assemblies |
US8445997B2 (en) | 2007-05-16 | 2013-05-21 | Micron Technology, Inc. | Stacked packaged integrated circuit devices |
JP2008288591A (ja) * | 2007-05-16 | 2008-11-27 | Micron Technology Inc | 積み重ね型パッケージ集積回路デバイスと、その製造方法 |
US8963302B2 (en) | 2007-05-16 | 2015-02-24 | Micron Technology, Inc. | Stacked packaged integrated circuit devices, and methods of making same |
US9362260B2 (en) | 2007-05-16 | 2016-06-07 | Micron Technology, Inc. | Stacked packaged integrated circuit devices, and methods of making same |
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JP2011249636A (ja) * | 2010-05-28 | 2011-12-08 | Yaskawa Electric Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR910019222A (ko) | 1991-11-30 |
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