JPH03295266A - 高集積半導体装置 - Google Patents
高集積半導体装置Info
- Publication number
- JPH03295266A JPH03295266A JP2098301A JP9830190A JPH03295266A JP H03295266 A JPH03295266 A JP H03295266A JP 2098301 A JP2098301 A JP 2098301A JP 9830190 A JP9830190 A JP 9830190A JP H03295266 A JPH03295266 A JP H03295266A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring
- semiconductor device
- integrated semiconductor
- electrically connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 229910000679 solder Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000005476 soldering Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000283070 Equus zebra Species 0.000 description 1
- 241000272168 Laridae Species 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の半導体チップで構成される半導体装置
に関し、特に、半導体チップを塔載した複数の配線基板
が重ね合せられた積層構造になっている高集積半導体装
置に適用して有効な技術に関するものである。
に関し、特に、半導体チップを塔載した複数の配線基板
が重ね合せられた積層構造になっている高集積半導体装
置に適用して有効な技術に関するものである。
従来の積層構造による三次元的回路構成を成しているデ
バイスは１日経マイクロデバイス（′８９．１１月号、
ＰＩ３．日経ＢＰ社発行）に記載されるように、Ｔ Ａ
Ｂ （Ｔ ａｐｅ Ａ ｏｕｔｍａｔｅｃｌ Ｂ ｏ
ｎｄｉｎｇ ）のアウターリードをもって、隣り合うリ
ード同士を電気的に接続するものである。
バイスは１日経マイクロデバイス（′８９．１１月号、
ＰＩ３．日経ＢＰ社発行）に記載されるように、Ｔ Ａ
Ｂ （Ｔ ａｐｅ Ａ ｏｕｔｍａｔｅｃｌ Ｂ ｏ
ｎｄｉｎｇ ）のアウターリードをもって、隣り合うリ
ード同士を電気的に接続するものである。
メモリチップを積層する場合を例にとると、ＴＡＢのア
ウターリードを垂直方向に折り曲げ、これを必要なチッ
プ数だけ積み上げた後、重なり合ったアウターリード同
士を半田材等により電気的接続を行う。しかる後、接続
されたアウターリードを水平方向に曲げ、ガルウィング
状に成形する。
ウターリードを垂直方向に折り曲げ、これを必要なチッ
プ数だけ積み上げた後、重なり合ったアウターリード同
士を半田材等により電気的接続を行う。しかる後、接続
されたアウターリードを水平方向に曲げ、ガルウィング
状に成形する。
また、メモリチップのチップセレクト端子は各チップ毎
に電気的に独立させておくことが必要であるために、Ｔ
ＡＢを積層以前に不必要なアウターリード部分を切り落
しておくか、あるいはアウターリードを半田等による接
続を行った後に切り離しておく必要がある。
に電気的に独立させておくことが必要であるために、Ｔ
ＡＢを積層以前に不必要なアウターリード部分を切り落
しておくか、あるいはアウターリードを半田等による接
続を行った後に切り離しておく必要がある。
また、刊行物「混成集積回路（１９６８年６月工業調査
会発行）」に記載されているように、ペアチップの電極
端子と基板側の電極端子の間に金属性のボールを介在さ
せ、半田材等によってペアチップの電極と基板側の電極
端子を電気的に接続するフリップチップ実装がある。
会発行）」に記載されているように、ペアチップの電極
端子と基板側の電極端子の間に金属性のボールを介在さ
せ、半田材等によってペアチップの電極と基板側の電極
端子を電気的に接続するフリップチップ実装がある。
前記従来技術では、フリップチップ実装の場合、チップ
に裏面と表面につながった電極を付けることができない
ために積層構造をとることができず、表裏の導通をとる
ためには何らかの中継点を付ける必要があった。このた
めに考案されたのが積層ＴＡＢであり、ＴＡＢのアウタ
ーリードがこの中継点に相当する。
に裏面と表面につながった電極を付けることができない
ために積層構造をとることができず、表裏の導通をとる
ためには何らかの中継点を付ける必要があった。このた
めに考案されたのが積層ＴＡＢであり、ＴＡＢのアウタ
ーリードがこの中継点に相当する。
しかしながら、積層ＴＡＢでは、上下のＴＡＢの間には
チップの厚さに相当するギャップがあり、このギャップ
を埋めるためにアウターリードを折り曲げ成形する必要
があり、その際に、アウターリートは非常に薄く、成形
精度が出しづらい、強度も弱という欠点がある。そのた
めに、マザーボートに組み付ける際に接続部がはずれや
すいという問題があった。
チップの厚さに相当するギャップがあり、このギャップ
を埋めるためにアウターリードを折り曲げ成形する必要
があり、その際に、アウターリートは非常に薄く、成形
精度が出しづらい、強度も弱という欠点がある。そのた
めに、マザーボートに組み付ける際に接続部がはずれや
すいという問題があった。
また、アウターリードの取り出しがチップ周囲に限られ
ているために接続ピン数に制限があり、電気的に接続不
要なピンがあった場合、アウターリートを切断しなけれ
ばならないという問題があった。
ているために接続ピン数に制限があり、電気的に接続不
要なピンがあった場合、アウターリートを切断しなけれ
ばならないという問題があった。
また、マザーボードに塔載する際に上向き塔載と下向き
塔載の２通りの塔載をしたい場合、二種類の部品を用意
しておかなければならない等の問題があった。
塔載の２通りの塔載をしたい場合、二種類の部品を用意
しておかなければならない等の問題があった。
本発明は、前記間顯点を解決するためになされたもので
あり、その課題は、半導体チップの数を増しても平面的
には大きくならない高集積半導体装置が得られる技術を
提供することにある。
あり、その課題は、半導体チップの数を増しても平面的
には大きくならない高集積半導体装置が得られる技術を
提供することにある。
本発明の他の課題は、半導体チップを塔載した複数の配
線基板が重ね合せられた構造の半導体装置において、配
線基板同土間の電気的接続の信頼性を向上させることが
可能な技術を提供することにある。
線基板が重ね合せられた構造の半導体装置において、配
線基板同土間の電気的接続の信頼性を向上させることが
可能な技術を提供することにある。
本発明の他の課題は、アラターリ、−トを折り曲げ又は
切断することなく、安価な部品で配線基板同土間を電気
的に接続することが可能な技術を提供することにある。
切断することなく、安価な部品で配線基板同土間を電気
的に接続することが可能な技術を提供することにある。
本発明の他の課題は、マザーボートに塔載する際に上向
き塔載と下向き塔載の２通りの塔載をしたい場合、一種
類の部品を用意するだけでよい技術を提供することにあ
る。
き塔載と下向き塔載の２通りの塔載をしたい場合、一種
類の部品を用意するだけでよい技術を提供することにあ
る。
本発明の前記ならびにその他の課題と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を藺止に説明すれば、下記のとおシ）である。
要を藺止に説明すれば、下記のとおシ）である。
電気的な配線を施し、かつスルーホールにより基板の表
面と裏面を電気的に接続しであるリジットな配線基板上
にペアチップを塔載し、ワイヤボンディングによりチッ
プと配線基板を接続し、チツブ及びワイヤを保護するた
めの処理をし、この配線基板を積層する。積層した配線
基板上には同一チップあるいは配線基板上の配線は同一
である必要はない。積層した配線基板群の上側基板の裏
側と、下側基板の表側にはそれぞれ対向する接続用端子
が設けられており、電気的に接続がなされている。
面と裏面を電気的に接続しであるリジットな配線基板上
にペアチップを塔載し、ワイヤボンディングによりチッ
プと配線基板を接続し、チツブ及びワイヤを保護するた
めの処理をし、この配線基板を積層する。積層した配線
基板上には同一チップあるいは配線基板上の配線は同一
である必要はない。積層した配線基板群の上側基板の裏
側と、下側基板の表側にはそれぞれ対向する接続用端子
が設けられており、電気的に接続がなされている。
前記上下両配線基板の間には導電性物体が介在しており
、両配線基板の間の隙間を埋めている。
、両配線基板の間の隙間を埋めている。
前記導電性物体は、半田や導電性接着剤等によって両配
線基板と電気的に接続されるものである。
線基板と電気的に接続されるものである。
前記導電性物体は、金属あるいは導電性を有する樹脂材
であってもよく、球状あるいは円筒状、角柱状であって
もよい。
であってもよく、球状あるいは円筒状、角柱状であって
もよい。
前記配線基板には貫通穴や窪みがあり、導電性物体が位
置ずれしにくくなっている。
置ずれしにくくなっている。
導電性物体は、複数個ずつタイバー等によって一連につ
ながったものを用い、配線基板同士の接続後に前記タイ
バー等を切断してもよい。また、導電性物体は、フレキ
シブルプリント基板（ＰＣＢ）等に取り付けられ、一連
につながっている形状であってもよい。
ながったものを用い、配線基板同士の接続後に前記タイ
バー等を切断してもよい。また、導電性物体は、フレキ
シブルプリント基板（ＰＣＢ）等に取り付けられ、一連
につながっている形状であってもよい。
前述の手段によれば、以下の作用効果を奏する。
ここでは、ペアチップを塔載した配線基板を拡大された
新たなチップと見なす。スルーホールにより配線基板に
は表と裏に同一電位の端子が設けられており、この基板
上にペアチップをボンディングしたことによって、ペア
チップだけでは表側にしか電極端子がなかったものが、
チップの両面に電極端子が形成されたのと同じ状態にな
る。これにより積層した基板同士の電極が向き合う形と
なるため、何らかの手段により向き合った端子同士を接
続すことができるようになる。
新たなチップと見なす。スルーホールにより配線基板に
は表と裏に同一電位の端子が設けられており、この基板
上にペアチップをボンディングしたことによって、ペア
チップだけでは表側にしか電極端子がなかったものが、
チップの両面に電極端子が形成されたのと同じ状態にな
る。これにより積層した基板同士の電極が向き合う形と
なるため、何らかの手段により向き合った端子同士を接
続すことができるようになる。
しかし、配線基板の表面から上にチップ、ワイー及びこ
れらを保護するための物質による出張りがあり、積層し
た時に配線基板と配線基板の間には隙間がある。この隙
間を埋めるために導電性の物質を介在させる必要がある
。
れらを保護するための物質による出張りがあり、積層し
た時に配線基板と配線基板の間には隙間がある。この隙
間を埋めるために導電性の物質を介在させる必要がある
。
また、導電性物体がゼブラコネクタ−のようなものの場
合には圧接させるだけで導通がとれるがこのようなもの
を使わない場合には半田や銀ペーストの様なもので配線
基板と導電性物体を接続させてやる必要がある。
合には圧接させるだけで導通がとれるがこのようなもの
を使わない場合には半田や銀ペーストの様なもので配線
基板と導電性物体を接続させてやる必要がある。
導電性物体の位置合せがまずく、ずれた場合には導通不
良やショート不良となるため、位置ずれが起きにくくす
るために配線基板に凹みをつけておくとよい。また、配
線基板の配線ピッチが細かくなると、導電性物体のハン
ドリングがむずかしくなっているために、予め導電性物
体を精度良く何かに固定しておく方が良く、そのためリ
ードフレーム状にタイバーを付けておいたり、絶縁フィ
ルム等に導電性の物質を取り付けておくとよい。
良やショート不良となるため、位置ずれが起きにくくす
るために配線基板に凹みをつけておくとよい。また、配
線基板の配線ピッチが細かくなると、導電性物体のハン
ドリングがむずかしくなっているために、予め導電性物
体を精度良く何かに固定しておく方が良く、そのためリ
ードフレーム状にタイバーを付けておいたり、絶縁フィ
ルム等に導電性の物質を取り付けておくとよい。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明をＳＲＡＭメモリチップを塔載した配
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第２図は、第１図の一個のＳ
ＲＡＭメモリチップを塔載した配線基板の概略構成を示
す断面図、第３図は、第１図に示す■−■線で切った断
面図である。
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第２図は、第１図の一個のＳ
ＲＡＭメモリチップを塔載した配線基板の概略構成を示
す断面図、第３図は、第１図に示す■−■線で切った断
面図である。
第１図乃至第３図に示すように、本実施例の半導体装置
１００Ａ、１００Ｂ、１００Ｃ，１００Ｄは、それぞれ
２５６ ｋｂｉｔＳ ＲＡＭメモリチップ（以下、単に
チップという）１が配線基板（以下、単に基板という）
２上に接着剤等を介して塔載されている。
１００Ａ、１００Ｂ、１００Ｃ，１００Ｄは、それぞれ
２５６ ｋｂｉｔＳ ＲＡＭメモリチップ（以下、単に
チップという）１が配線基板（以下、単に基板という）
２上に接着剤等を介して塔載されている。
前記基板２は、その上面（表面）に配線パターン３が設
けられ、かつスルーホール配線４により基板２の表面と
裏面が電気的に接続されているリジットな配線基板とな
っている。例えば、スルーホール配線４によって表裏両
面接続されたプリント基板であり、各スルーホール配線
４は基板２の配線パターン３及びボンディングワイヤー
５により、チップ１上の端子と電気的に接続されている
。
けられ、かつスルーホール配線４により基板２の表面と
裏面が電気的に接続されているリジットな配線基板とな
っている。例えば、スルーホール配線４によって表裏両
面接続されたプリント基板であり、各スルーホール配線
４は基板２の配線パターン３及びボンディングワイヤー
５により、チップ１上の端子と電気的に接続されている
。
そして、チップ１及びボンディングワイヤー５を保護す
るために、レジン等の封止用樹脂６で封止されている。
るために、レジン等の封止用樹脂６で封止されている。
本実施例の高集積半導体装置１００は、前記チップ１が
塔載されている基板２の複数枚、すなわち、半導体装置
１００Ａ、１００Ｂ、１００Ｃ。
塔載されている基板２の複数枚、すなわち、半導体装置
１００Ａ、１００Ｂ、１００Ｃ。
１００Ｄが、第１図及び第３図に示すように、半田メツ
キを施した銅ボール（導電性物体）７を介して半田８に
より接続されている。
キを施した銅ボール（導電性物体）７を介して半田８に
より接続されている。
従って、チップ１のアドレス端子、データ端子、電源端
子は共通に接続されている。
子は共通に接続されている。
また、各半導体装置１００Ａ、１００Ｂ、１００Ｃ，１
００Ｄ（７）各チップＬＡ、ＩＢ、ＩＣ，ＬＤ（第３図
）を選択するためのチップセレクト端子はそれぞれ独立
に接続しである。
００Ｄ（７）各チップＬＡ、ＩＢ、ＩＣ，ＬＤ（第３図
）を選択するためのチップセレクト端子はそれぞれ独立
に接続しである。
第４Ａ図、第４Ｂ図、第４Ｃ図は、チップセレクト端子
部の構成を説明するための説明図であり、第４Ａ図は断
面説明図、第４Ｂ図及び第４Ｃ図は各基板２の配線パタ
ーン３が全て異なる場合の例を示す説明図である。
部の構成を説明するための説明図であり、第４Ａ図は断
面説明図、第４Ｂ図及び第４Ｃ図は各基板２の配線パタ
ーン３が全て異なる場合の例を示す説明図である。
例えば、各チップＬＡ、ＩＢ、ＩＣ，ＬＤの選択は、第
４Ａ図、第４Ｂ図及び第４Ｃ図に示すように、それぞれ
チップセレクト端子Ｃ３Ｉ、Ｃ５２、Ｃ８３，Ｃ３４に
よってなされる。
４Ａ図、第４Ｂ図及び第４Ｃ図に示すように、それぞれ
チップセレクト端子Ｃ３Ｉ、Ｃ５２、Ｃ８３，Ｃ３４に
よってなされる。
第４Ａ図において、上から一番目のチップＩＡはチップ
セレクト端子ＣＳＩにより選択される。
セレクト端子ＣＳＩにより選択される。
同様に、上から二番目のチップＩＢはチップセレクト端
子Ｃ８２で、上から三番目のチップＩＣはチップセレク
ト端子ＣＳ３で、上から四番目のチップＩＤはチップセ
レクト端子Ｃ８４でそれぞれ選択される。
子Ｃ８２で、上から三番目のチップＩＣはチップセレク
ト端子ＣＳ３で、上から四番目のチップＩＤはチップセ
レクト端子Ｃ８４でそれぞれ選択される。
前記チップセレクト端子Ｃ８１は、第４Ｂ図に示すよう
に、上から一番目のチップＩＡのチップセレクト配線パ
ターン９Ａにスルーホール配線４により電気的に接続さ
れ、チップセレクト配線パターン９Ａはボンディングワ
イヤー５（第３図）によりチップＩＡに電気的に接続さ
れている。
に、上から一番目のチップＩＡのチップセレクト配線パ
ターン９Ａにスルーホール配線４により電気的に接続さ
れ、チップセレクト配線パターン９Ａはボンディングワ
イヤー５（第３図）によりチップＩＡに電気的に接続さ
れている。
同様に、チップセレクト端子Ｃ５２は、上から二番目の
チップＩＢの配線端子パターン９Ｂ（図示していない）
にスルーホール配線４により電気的に接続され、チップ
セレクト配線パターン９Ｂはボンディングワイヤー５に
よりチップＩＡに電気的に接続されている。
チップＩＢの配線端子パターン９Ｂ（図示していない）
にスルーホール配線４により電気的に接続され、チップ
セレクト配線パターン９Ｂはボンディングワイヤー５に
よりチップＩＡに電気的に接続されている。
チップセレクト端子Ｃ５３は、上から三番目のチップＩ
Ｃのチップセレクト配線パターン９ｃ（図示していない
）にスルーホール配線４により電気的に接続され、チッ
プセレクト配線パターン９Ｃはボンディングワイヤー５
によりチップＩＡに電気的に接続されている。
Ｃのチップセレクト配線パターン９ｃ（図示していない
）にスルーホール配線４により電気的に接続され、チッ
プセレクト配線パターン９Ｃはボンディングワイヤー５
によりチップＩＡに電気的に接続されている。
チップセレクト端子Ｃ８４は、第４Ｃ図に示すように、
上から四番目のチップＩＤの配線端子パターン９Ｄにス
ルーホール配線４により電気的に接続され、チップセレ
クト配線パターン９Ｄはボンディングワイヤー５により
チップＩＡに電気的に接続されている。
上から四番目のチップＩＤの配線端子パターン９Ｄにス
ルーホール配線４により電気的に接続され、チップセレ
クト配線パターン９Ｄはボンディングワイヤー５により
チップＩＡに電気的に接続されている。
また、前記各チップＩＡ、ＩＢ、ＩＣ，ＬＤの選択は、
第５Ａ図及び第５Ｂ図（基板２のチップセレクト配線パ
ターンが全て同じでワイヤーボンディングを打ち変える
場合の例を示す図）に示すように、各基板２にチップセ
レクト配線パターン９Ａ、９Ｂ、９Ｃ，９Ｄが全て設け
られ、各基板２が選択されるチップセレクト配線パター
ンのみが、ワイヤーボンディングさ、れるようにしても
よい。
第５Ａ図及び第５Ｂ図（基板２のチップセレクト配線パ
ターンが全て同じでワイヤーボンディングを打ち変える
場合の例を示す図）に示すように、各基板２にチップセ
レクト配線パターン９Ａ、９Ｂ、９Ｃ，９Ｄが全て設け
られ、各基板２が選択されるチップセレクト配線パター
ンのみが、ワイヤーボンディングさ、れるようにしても
よい。
また、第６Ａ図（断面説明図）、第６Ｂ図及び第６Ｃ図
（チップセレクト配線パターン）に示すように、各基板
２に全て共通のチップセレクト配線パターン９Ｅを設け
、基板２を重ね合せる時に金属ボールや半田でショート
させるようにしてもよい。
（チップセレクト配線パターン）に示すように、各基板
２に全て共通のチップセレクト配線パターン９Ｅを設け
、基板２を重ね合せる時に金属ボールや半田でショート
させるようにしてもよい。
以上の説明かられかるように、本実施例によれば、チッ
プ１が基板２を介して三次元的に相互接続され、回路網
を形成しているので、チップ１の数を増しても平面的に
は大きくならない。
プ１が基板２を介して三次元的に相互接続され、回路網
を形成しているので、チップ１の数を増しても平面的に
は大きくならない。
例えば、ＩＭｂｉｔＳＲＡＭのメモリ容量と同一機能を
持った素子が、はぼ同一パッケージサイズで実現でき、
高集積回路のメモリが短期間で製作することができる、 また、基板２には穴があけられており、上下の基板同士
を電気的に接続することが容易にできる。
持った素子が、はぼ同一パッケージサイズで実現でき、
高集積回路のメモリが短期間で製作することができる、 また、基板２には穴があけられており、上下の基板同士
を電気的に接続することが容易にできる。
基板同士の隙間を埋めることのできる接続用の銅ボール
（導電性物体）７があるために、基板同士の接続の際に
配線部を曲げたり変形させる必要がないので、精度の良
い安定した形状が得られる。
（導電性物体）７があるために、基板同士の接続の際に
配線部を曲げたり変形させる必要がないので、精度の良
い安定した形状が得られる。
接続用の銅ボール（導電性物体）７は容易に取り付けた
り取り除いたりできるので、回路形成が容易にである。
り取り除いたりできるので、回路形成が容易にである。
また、銅ボール（導電性物体）７を連続したフレーム状
に予め加工しておくことにより、接続作業が早く、正確
に行え、安価な半導体装置を得ることができる。
に予め加工しておくことにより、接続作業が早く、正確
に行え、安価な半導体装置を得ることができる。
次に、前記実施例の変形例について説明する。
第７図及び第８図に示すように、本実施例の前記積層半
導体装置（積層チップ）はマザーボード１０に配線端子
（パッド）１１を介して実装することができる。特に、
同一の半導体装置を半田メツキを施した銅ポール７及び
半田８を介して重ね合せて、半田８をリフローするだけ
で、表向き（第７図）と裏向き（第８図）の面構造が簡
単に製作することができ、マザーポート１０の配線も容
易になる。
導体装置（積層チップ）はマザーボード１０に配線端子
（パッド）１１を介して実装することができる。特に、
同一の半導体装置を半田メツキを施した銅ポール７及び
半田８を介して重ね合せて、半田８をリフローするだけ
で、表向き（第７図）と裏向き（第８図）の面構造が簡
単に製作することができ、マザーポート１０の配線も容
易になる。
また、第９図に示すように、複数のクランプ部１２Ａと
直線状共通バ一部１２Ｂからなるアウターリード形状リ
ードフレーム１２を準備し、前記第２図に示す半導体装
置のスルーホール配線４の部分を前記クランプ部１２Ａ
により挟持し、直線状共通バ一部１２Ｂを、マザーボー
ド１０に設けられているスルーホール配線４に挿入し、
半田８で接続固定したタイプのパッケージにすることも
できる。このように、本発明は、使用条件に合わせてバ
リエーションが可能である。
直線状共通バ一部１２Ｂからなるアウターリード形状リ
ードフレーム１２を準備し、前記第２図に示す半導体装
置のスルーホール配線４の部分を前記クランプ部１２Ａ
により挟持し、直線状共通バ一部１２Ｂを、マザーボー
ド１０に設けられているスルーホール配線４に挿入し、
半田８で接続固定したタイプのパッケージにすることも
できる。このように、本発明は、使用条件に合わせてバ
リエーションが可能である。
また、第１０図に示すように、重ね合せる基板２の形状
、大きさ等が異ったものを組合せてもよい。また、第１
１図に示すように、１つの基板２の上に複数のチップ１
や受動素子を塔載してもよい。
、大きさ等が異ったものを組合せてもよい。また、第１
１図に示すように、１つの基板２の上に複数のチップ１
や受動素子を塔載してもよい。
また、第１図に示す半田メツキを施した銅ボール７の導
電性物体の代りとして、第１２図に示すように、タイバ
一部１３Ａによって接続された櫛状リン青銅１３Ｂに半
田メツキを施したリードフレーム状部材１３を用い、半
田接続後タイバ一部１３Ａを切断しても同様な効果が得
られる。
電性物体の代りとして、第１２図に示すように、タイバ
一部１３Ａによって接続された櫛状リン青銅１３Ｂに半
田メツキを施したリードフレーム状部材１３を用い、半
田接続後タイバ一部１３Ａを切断しても同様な効果が得
られる。
また、第１３図［（ａ）は平面図、（ｂ）側面図］に示
すように、半田メツキした半田ボール１４Ａを複数個絶
縁フィルム１４Ｂに埋め込んだフィルム状部材１４を用
いて、前述と同様な方法によって取り付けても同様な効
果が得られる。
すように、半田メツキした半田ボール１４Ａを複数個絶
縁フィルム１４Ｂに埋め込んだフィルム状部材１４を用
いて、前述と同様な方法によって取り付けても同様な効
果が得られる。
また、第１４図に示すように、リードフレームを弓状に
加工した弓状リードフレーム部材１５を用いて、基板エ
ツジ部分で基板２をはさみ込み、半田付けして積層半導
体装置を構成してもよい。
加工した弓状リードフレーム部材１５を用いて、基板エ
ツジ部分で基板２をはさみ込み、半田付けして積層半導
体装置を構成してもよい。
また、第１５図に示すように、基板２に設けられたスル
ーホールにリード線状部材１６を差し込み各々の基板同
士と半田で接続してもよい。
ーホールにリード線状部材１６を差し込み各々の基板同
士と半田で接続してもよい。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）半導体チップが配線基板を介して三次元的に相互
接続され１回路網を形成しているために、半導体チップ
の数を増しても平面的には大きくならない高集積半導体
装置が得られる。
接続され１回路網を形成しているために、半導体チップ
の数を増しても平面的には大きくならない高集積半導体
装置が得られる。
（２）半導体チップを塔載した複数の配線基板が重ね合
せられた構造の半導体装置において、配線基板同土間の
電気的接続の信頼性を向上させることができる。
せられた構造の半導体装置において、配線基板同土間の
電気的接続の信頼性を向上させることができる。
（３）マザーボードに塔載する際に上向き塔載と下向き
塔載の２通りの塔載をしたい場合、一種類の部品を用意
するだけでよい。
塔載の２通りの塔載をしたい場合、一種類の部品を用意
するだけでよい。
第１図は、本発明をＳＲＡＭメモリチップを塔載した配
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第２図は、第１図の一個のＳ
ＲＡＭメモリチップを塔載した配線基板の概略構成を示
す断面図、第３図は、第１図の■−■線で切った断面。 第４Ａ図は、第４Ｂ図、第４Ｃ図、第５Ａ図。 第５Ｂ図、第６Ａ図、第６Ｂ図及び第６Ｃ図は、チップ
セレクト端子部の構成を説明するための説明図、 第７図乃至第１５図は、実施例の変形例を説明するため
の図である。 図中、１．ＬＡ、ＩＢ、ＩＣ，ＬＤ・・・チップ、２・
・・基板、３・・・配線パターン、４・・・スルーホー
ル配線、５・・・ボンディングワイヤー、６・・・封止
用樹脂、７・・・銅ボール、８・・・半田、Ｓｌ、Ｃ８
２，Ｃ８３，Ｃ８４・・・チップセレクト端子、９Ａ、
９Ｂ。 ９Ｃ，９Ｄ・・・チップセレクト配線パターン、１０・
・・マザーボード、１１・・・マザーボードの配線端子
（パッド）、１２・・・クランプ式リードフレーム、１
３・・・リードフレーム状部材、１４・・・フィルム部
材、１５・・・弓状リードフレーム部材、１６・・・リ
ード線状部材、１００Ａ、１００Ｂ、１００Ｃ，１００
Ｄ・・・半導体装置、１００・・高集積半導体装置。 １（ＪＯ・・高集積半導体装置
線基板に適用した一実施例の高集積半導体装置の全体概
略構成を示す外観斜視図、第２図は、第１図の一個のＳ
ＲＡＭメモリチップを塔載した配線基板の概略構成を示
す断面図、第３図は、第１図の■−■線で切った断面。 第４Ａ図は、第４Ｂ図、第４Ｃ図、第５Ａ図。 第５Ｂ図、第６Ａ図、第６Ｂ図及び第６Ｃ図は、チップ
セレクト端子部の構成を説明するための説明図、 第７図乃至第１５図は、実施例の変形例を説明するため
の図である。 図中、１．ＬＡ、ＩＢ、ＩＣ，ＬＤ・・・チップ、２・
・・基板、３・・・配線パターン、４・・・スルーホー
ル配線、５・・・ボンディングワイヤー、６・・・封止
用樹脂、７・・・銅ボール、８・・・半田、Ｓｌ、Ｃ８
２，Ｃ８３，Ｃ８４・・・チップセレクト端子、９Ａ、
９Ｂ。 ９Ｃ，９Ｄ・・・チップセレクト配線パターン、１０・
・・マザーボード、１１・・・マザーボードの配線端子
（パッド）、１２・・・クランプ式リードフレーム、１
３・・・リードフレーム状部材、１４・・・フィルム部
材、１５・・・弓状リードフレーム部材、１６・・・リ
ード線状部材、１００Ａ、１００Ｂ、１００Ｃ，１００
Ｄ・・・半導体装置、１００・・高集積半導体装置。 １（ＪＯ・・高集積半導体装置
Claims (8)
- １．半導体素子を塔載した複数の配線基板が重ね合せら
れた積層構造になっており、前記配線基板のうち少なく
とも１つの配線基板はスルーホールにより表裏が導通し
た基板であり、かつ配線基板同士が電気的に接続されて
いることを特徴とする高集積半導体装置。 - ２．前記電気的接続は、導電性物体が挟み込まれている
ことを特徴とする請求項１に記載の高集積半導体装置。 - ３．前記導電性物体は、導電性のペースト又は半田によ
って配線基板と接続されていることを特徴とする請求項
１又は２に記載の高集積半導体装置。 - ４．前記導電性物体は、球状の金属からなっていること
を特徴とする請求項１又は２に記載の高集積半導体装置
。 - ５．前記配線基板には貫通穴又は凹みがついており、そ
の部分には電気的にコンタクトをとるための金属が形成
されており、かつその部分に導電性物体が載置されてい
ることを特徴とする請求項１乃至４の各項に記載の高集
積半導体装置。 - ６．前記導電性物体は、それを保持するための絶縁材の
上に形成されていることを特徴とする請求項２乃至５の
各項に記載の高集積半導体装置。 - ７．前記導電性物体は、絶縁材の上に複数個設けられて
いることを特徴とする請求項６に記載の高集積半導体装
置。 - ８．前記導電性物体は、一体に形成されてつながってお
り、配線基板同士を接続した後切り離すことが可能なも
のであることを特徴とする請求項２乃至５の各項に記載
の高集積半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098301A JPH03295266A (ja) | 1990-04-12 | 1990-04-12 | 高集積半導体装置 |
| KR1019910005808A KR910019222A (ko) | 1990-03-08 | 1991-04-11 | 고집적 반도체 장치 및 이를 사용한 반도체 모듈 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098301A JPH03295266A (ja) | 1990-04-12 | 1990-04-12 | 高集積半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295266A true JPH03295266A (ja) | 1991-12-26 |
Family
ID=14216100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098301A Pending JPH03295266A (ja) | 1990-03-08 | 1990-04-12 | 高集積半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03295266A (ja) |
| KR (1) | KR910019222A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065208U (ja) * | 1992-01-14 | 1994-01-21 | アルプス電気株式会社 | 高周波発振器の周波数調整構造 |
| JP2001250907A (ja) * | 2000-03-08 | 2001-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| EP0915516A3 (en) * | 1997-10-30 | 2004-01-02 | Nec Corporation | Substrate for stacked module and stacked module |
| JP2005045251A (ja) * | 2003-07-18 | 2005-02-17 | Samsung Electronics Co Ltd | スタック半導体チップｂｇａパッケージ及びその製造方法 |
| JP2007221154A (ja) * | 1999-02-26 | 2007-08-30 | Rohm Co Ltd | 半導体装置 |
| JP2008288591A (ja) * | 2007-05-16 | 2008-11-27 | Micron Technology Inc | 積み重ね型パッケージ集積回路デバイスと、その製造方法 |
| JP2009506476A (ja) * | 2005-08-30 | 2009-02-12 | マイクロン テクノロジー， インク． | 自己識別型積層ダイ半導体構成要素 |
| JP2011517360A (ja) * | 2008-03-07 | 2011-06-02 | ジェムアルト エスアー | 記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置 |
| JP2011249636A (ja) * | 2010-05-28 | 2011-12-08 | Yaskawa Electric Corp | 半導体装置及び半導体装置の製造方法 |
| US8355262B2 (en) | 2006-12-19 | 2013-01-15 | Shinko Electric Industries Co., Ltd. | Electronic component built-in substrate and method of manufacturing electronic component built-in substrate |
-
1990
- 1990-04-12 JP JP2098301A patent/JPH03295266A/ja active Pending
-
1991
- 1991-04-11 KR KR1019910005808A patent/KR910019222A/ko not_active Application Discontinuation
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065208U (ja) * | 1992-01-14 | 1994-01-21 | アルプス電気株式会社 | 高周波発振器の周波数調整構造 |
| EP0915516A3 (en) * | 1997-10-30 | 2004-01-02 | Nec Corporation | Substrate for stacked module and stacked module |
| JP2007221154A (ja) * | 1999-02-26 | 2007-08-30 | Rohm Co Ltd | 半導体装置 |
| JP4575928B2 (ja) * | 1999-02-26 | 2010-11-04 | ローム株式会社 | 半導体装置 |
| JP2001250907A (ja) * | 2000-03-08 | 2001-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005045251A (ja) * | 2003-07-18 | 2005-02-17 | Samsung Electronics Co Ltd | スタック半導体チップｂｇａパッケージ及びその製造方法 |
| US8144497B2 (en) | 2005-08-30 | 2012-03-27 | Micron Technology, Inc. | Self-identifying stacked die semiconductor components |
| US8472232B2 (en) | 2005-08-30 | 2013-06-25 | Micron Technology, Inc. | Self-identifying stacked die semiconductor components |
| JP2009506476A (ja) * | 2005-08-30 | 2009-02-12 | マイクロン テクノロジー， インク． | 自己識別型積層ダイ半導体構成要素 |
| US8355262B2 (en) | 2006-12-19 | 2013-01-15 | Shinko Electric Industries Co., Ltd. | Electronic component built-in substrate and method of manufacturing electronic component built-in substrate |
| KR101302640B1 (ko) * | 2006-12-19 | 2013-09-05 | 신꼬오덴기 고교 가부시키가이샤 | 전자 부품 내장 기판 및 전자 부품 내장 기판의 제조 방법 |
| US8106491B2 (en) | 2007-05-16 | 2012-01-31 | Micron Technology, Inc. | Methods of forming stacked semiconductor devices with a leadframe and associated assemblies |
| US8445997B2 (en) | 2007-05-16 | 2013-05-21 | Micron Technology, Inc. | Stacked packaged integrated circuit devices |
| JP2008288591A (ja) * | 2007-05-16 | 2008-11-27 | Micron Technology Inc | 積み重ね型パッケージ集積回路デバイスと、その製造方法 |
| US8963302B2 (en) | 2007-05-16 | 2015-02-24 | Micron Technology, Inc. | Stacked packaged integrated circuit devices, and methods of making same |
| US9362260B2 (en) | 2007-05-16 | 2016-06-07 | Micron Technology, Inc. | Stacked packaged integrated circuit devices, and methods of making same |
| JP2011517360A (ja) * | 2008-03-07 | 2011-06-02 | ジェムアルト エスアー | 記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置 |
| JP2011249636A (ja) * | 2010-05-28 | 2011-12-08 | Yaskawa Electric Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910019222A (ko) | 1991-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6420664B1 (en) | Metal foil having bumps, circuit substrate having the metal foil, and semiconductor device having the circuit substrate | |
| KR100206893B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| US6627480B2 (en) | Stacked semiconductor package and fabricating method thereof | |
| JPH0661606A (ja) | 回路パッケージ構造 | |
| JP2538107B2 (ja) | 高密度半導体モジユ−ルの製造方法 | |
| EP0304263A2 (en) | Semiconductor chip assembly | |
| JP2004523858A (ja) | Ｉ型チャンネル表面実装コネクタ | |
| US6992395B2 (en) | Semiconductor device and semiconductor module having external electrodes on an outer periphery | |
| US20040212071A1 (en) | Systems and methods for stacking chip components | |
| US6037662A (en) | Chip scale package | |
| JPH03291869A (ja) | 電子装置 | |
| US20070096271A1 (en) | Substrate frame | |
| JPH03295266A (ja) | 高集積半導体装置 | |
| JPH04280695A (ja) | 高集積半導体装置及びそれを用いた半導体モジュール | |
| US5550401A (en) | Lead on chip semiconductor device having bus bars and crossing leads | |
| US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
| US5946195A (en) | Semiconductor device, method of making the same and mounting the same, circuit board and flexible substrate | |
| JPH04280667A (ja) | 高集積半導体装置 | |
| JP2798108B2 (ja) | 混成集積回路装置 | |
| JPH04280696A (ja) | 高集積半導体装置 | |
| KR100810349B1 (ko) | 인터포저와 그를 이용한 반도체 패키지 | |
| JPH0547836A (ja) | 半導体装置の実装構造 | |
| JPS6379361A (ja) | 立設実装形半導体装置 | |
| JPH073575Y2 (ja) | 中継端子 | |
| JPH04241447A (ja) | 半導体モジュール |